DE102021115177A1 - Nanofolien-feldeffekttransistorvorrichtung und verfahren zu deren ausbilden - Google Patents

Nanofolien-feldeffekttransistorvorrichtung und verfahren zu deren ausbilden Download PDF

Info

Publication number
DE102021115177A1
DE102021115177A1 DE102021115177.5A DE102021115177A DE102021115177A1 DE 102021115177 A1 DE102021115177 A1 DE 102021115177A1 DE 102021115177 A DE102021115177 A DE 102021115177A DE 102021115177 A1 DE102021115177 A1 DE 102021115177A1
Authority
DE
Germany
Prior art keywords
nanofoil
gate
work function
fin
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102021115177.5A
Other languages
English (en)
Other versions
DE102021115177B4 (de
Inventor
Hsin-Yi Lee
Weng Chang
Chi On Chui
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102021115177A1 publication Critical patent/DE102021115177A1/de
Application granted granted Critical
Publication of DE102021115177B4 publication Critical patent/DE102021115177B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Abstract

Eine Halbleitervorrichtung weist auf: eine Finne, die über einem Substrat hervorsteht; Source-/Draingebiete über der Finne; Nanofolien zwischen den Source-/Draingebieten; und eine Gatestruktur über der Finne und zwischen den Source-/Draingebieten, wobei die Gatestruktur aufweist: ein Gatedielektrikumsmaterial um jede der Nanofolien; ein Austrittsarbeitsmaterial um das Gatedielektrikumsmaterial; ein Liner-Material um das Austrittsarbeitsmaterial, wobei das Liner-Material eine nicht gleichmäßige Dicke aufweist und dicker an einer ersten Position zwischen den Nanofolien ist als an einer zweiten Position entlang von Seitenwänden der Nanofolien; und ein Gateelektrodenmaterial zumindest um Abschnitte des Liner-Materials.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Nr. 63/174,634 , die am 14. April 2021 eingereicht wurde und den Titel „NWFM AIO Capping Layer of Nanosheet Structure“ trägt, wobei die Anmeldung hier durch Rückbezug aufgenommen ist.
  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Vielfalt von elektronischen Anwendungen, wie zum Beispiel Personal Computern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten, verwendet. Halbleitervorrichtungen werden in der Regel hergestellt, indem isolierende oder dielektrische Schichten, leitfähige Schichten und Halbleitermaterialschichten über einem Halbleitersubstrat abgeschieden werden, und die verschiedenen Materialschichten unter Verwendung von Lithografie strukturiert werden, um Schaltungskomponenten und -elemente darauf auszubilden.
  • Die Halbleiterindustrie verbessert beständig die Integrationsdichte verschiedener elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw.), indem die minimale Merkmalgröße fortlaufend reduziert wird, was ermöglicht, dass mehr Komponenten in eine bestimmte Fläche integriert werden. Mit der Reduzierung der kleinsten Merkmalgrößen treten jedoch zusätzliche Probleme zutage, die angegangen werden müssen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Elemente zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 zeigt ein Beispiel einer Nanofolien-Feldeffekttransistorvorrichtung (NSFET-Vorrichtung) in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen.
    • 2, 3A, 3B, 4A, 4B, 5A bis 5C, 6A bis 6C, 7A bis 7C, 8A, 8B, 9A, 9B, 10A, 10B, 11 bis 14, 15A und 15B sind Querschnittsansichten einer Nanofolien-Feldeffekttransistorvorrichtung bei verschiedenen Stufen der Herstellung gemäß einer Ausführungsform.
    • 16, 17, 18A und 18B sind Querschnittsansichten einer Nanofolien-Feldeffekttransistorvorrichtung bei verschiedenen Stufen der Herstellung gemäß einer anderen Ausführungsform.
    • 19 ist ein Ablaufdiagramm eines Verfahrens zum Ausbilden einer Halbleitervorrichtung in einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese stellen selbstverständlich lediglich Beispiele dar und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element ausgebildet werden können, so dass das erste und das zweite Element möglicherweise nicht in direktem Kontakt stehen.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden. In der gesamten vorliegenden Beschreibung beziehen sich, sofern nicht anders angegeben, gleiche Bezugszeichen in verschiedenen Figuren auf die gleiche oder eine ähnliche Komponente, das durch ein gleiches oder ähnliches Ausbildungsverfahren unter Verwendung eines gleichen oder ähnlichen Materials (Materialien) ausgebildet wird. Außerdem zeigen Figuren mit den gleichen Bezugsnummern aber anderen Buchstaben (z.B. 5A, 5B und 5C) verschiedene Ansichten der Halbleitervorrichtung bei derselben Stufe der Verarbeitung.
  • Gemäß einigen Ausführungsformen wird ein Liner-Material um das Austrittsarbeitsmaterial einer Nanofolien-Vorrichtung ausgebildet. Das Liner-Material umschließt das Austrittsarbeitsmaterial um jede Nanofolie und verhindert, dass sich das Austrittsarbeitsmaterial zwischen benachbarten Nanofolien vereinigt und ein dickeres Austrittsarbeitsmaterial ausbildet als das Austrittsarbeitsmaterial an anderen Positionen. Da ein Austrittsarbeitsmaterial, das eine nicht gleichmäßige Dicke aufweist, Schwankungen der Schwellenspannung VTH der ausgebildeten Vorrichtung verursachen kann, vermeidet oder reduziert das offenbarte Verfahren eine aufgrund einer ungleichmäßigen Dicke des Austrittsarbeitsmaterials auftretende Schwellenspannungsschwankung, wodurch die Leistungsfähigkeit der ausgebildeten Vorrichtung verbessert wird. Außerdem verhindert oder reduziert das Liner-Material die Diffusion von Aluminium aus dem Austrittsarbeitsmaterial in andere Schichten.
  • 1 zeigt ein Beispiel einer Nanofolien-Feldeffekttransistorvorrichtung (NSFET-Vorrichtung) in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen. Die NSFET-Vorrichtung weist Halbleiterfinnen 90 (die auch als Finnen bezeichnet werden) auf, die über dem Substrat 50 hervorstehen. Eine Gateelektrode 122 (z.B. ein Metallgate) ist über den Finnen angeordnet, und Source-/Draingebiete 112 sind auf gegenüberliegenden Seiten der Gateelektrode 122 ausgebildet. Mehrere Nanofolien 54 sind über den Finnen 90 und zwischen den Source-/Draingebieten 112 ausgebildet. Isolationsgebiete 96 sind auf gegenüberliegenden Seiten der Finnen 90 ausgebildet. Ein Gateschichtstapel 120 (der z.B. ein Gatedielektrikumsmaterial, Austrittsarbeitsmaterial aufweisen kann) ist um die Nanofolien 54 ausgebildet. Gateelektroden 122 befinden sich über dem Gateschichtstapel 120 und um ihn herum.
  • 1 zeigt ferner Referenzquerschnitte, die in späteren Figuren verwendet werden. Der Querschnitt A-A verläuft entlang einer Längsachse einer Gateelektrode 122 und zum Beispiel in einer Richtung senkrecht zur Richtung eines Stromflusses zwischen den Source-/Draingebieten 112 einer NSFET-Vorrichtung. Der Querschnitt B-B ist senkrecht zum Querschnitt A-A und verläuft entlang einer Längsachse einer Finne und zum Beispiel in einer Richtung eines Stromflusses zwischen den Source-/Draingebieten 112 der NSFET-Vorrichtung. Der Querschnitt C-C ist zum Querschnitt B-B parallel und verläuft zwischen zwei benachbarten Finnen. Der Querschnitt D-D ist zum Querschnitt A-A parallel und erstreckt sich durch Source-/Draingebiete 112 der NSFET-Vorrichtung. Nachfolgende Figuren beziehen sich zur Klarheit auf diese Referenzquerschnitte.
  • 2, 3A, 3B, 4A, 4B, 5A bis 5C, 6A bis 6C, 7A bis 7C, 8A, 8B, 9A, 9B, 10A, 10B, 11 bis 14, 15A und 15B sind Querschnittsansichten einer Nanofolien-Feldeffekttransistorvorrichtung (NSFET-Vorrichtung) 100 bei verschiedenen Stufen der Herstellung gemäß einer Ausführungsform.
  • In 2 wird ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie z.B. ein Bulk-Halbleiter, ein SOI-Substrat (Halbleiter auf einem Isolator) oder dergleichen sein, das dotiert (z.B. mit einem p- oder einem n-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie z.B. ein Silizium-Wafer, sein. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolationsschicht ausgebildet wird. Die Isolationsschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolationsschicht wird auf einem Substrat, typischerweise einem Siliziumsubstrat oder einem Glassubstrat, bereitgestellt. Andere Substrate, wie z.B. ein mehrschichtiges oder ein Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen weist das Halbleitermaterial des Substrats 50 Silizium, Germanium, einen Verbindungshalbleiter, der Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid aufweist, einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP aufweist, oder Kombinationen davon auf.
  • Ein mehrschichtiger Stapel 64 wird auf dem Substrat 50 ausgebildet. Der mehrschichtige Stapel 64 weist abwechselnde Schichten aus einem ersten Halbleitermaterial 52 und einem zweiten Halbleitermaterial 54 auf. In 2 sind Schichten, die durch das erste Halbleitermaterial 52 ausgebildet sind, als 52A, 52B und 52C gekennzeichnet, und Schichten, die durch das zweite Halbleitermaterial 54 ausgebildet sind, sind als 54A, 54B und 54C gekennzeichnet. Die in 2 dargestellten Anzahlen von Schichten, die durch das erste und das zweite Halbleitermaterial ausgebildet sind, sind lediglich nicht beschränkende Beispiele. Andere Anzahlen von Schichten sind ebenfalls möglich und sollen vollständig innerhalb des Umfangs der vorliegenden Offenbarung aufgenommen sein.
  • In einigen Ausführungsformen ist das erste Halbleitermaterial 52 ein epitaktisches Material, das zum Ausbilden von Kanalgebieten von z.B. p-FETs geeignet ist, wie z.B. Siliziumgermanium (SixGe1-x, wobei x im Bereich von 0 bis 1 liegen kann), und das zweite Halbleitermaterial 54 ist ein epitaktisches Material, das zum Ausbilden von Kanalgebieten von z.B. n-FETs geeignet ist, wie z.B. Silizium. Die mehrschichtigen Stapel 64 (die auch als ein Stapel aus einem epitaktischen Material bezeichnet werden können) werden in einer anschließenden Verarbeitung strukturiert, um Kanalgebiete eines NSFET auszubilden. Insbesondere werden die mehrschichtigen Stapel 64 strukturiert, um horizontale Nanofolien auszubilden, wobei die Kanalgebiete des resultierenden NSFET mehrere horizontale Nanofolien aufweisen.
  • Die mehrschichtigen Stapel 64 können durch einen epitaktischen Aufwachsprozess ausgebildet werden, der in einer Aufwachskammer durchgeführt werden kann. In einer Ausführungsform wird die Aufwachskammer während des epitaktischen Aufwachsprozesses zyklisch einer ersten Gruppe von Vorstufen zum selektiven Aufwachsen des ersten Halbleitermaterials 52 ausgesetzt, und dann in einigen Ausführungsformen einer zweiten Gruppe von Vorstufen zum selektiven Aufwachsen des zweiten Halbleitermaterials 54 ausgesetzt. Die erste Gruppe von Vorstufen weist Vorstufen für das erste Halbleitermaterial (z.B. Siliziumgermanium) auf, und die zweite Gruppe von Vorstufen weist Vorstufen für das zweite Halbleitermaterial (z.B. Silizium) auf. In einigen Ausführungsformen weist die erste Gruppe von Vorstufen eine Siliziumvorstufe (z.B. Silan) und eine Germaniumvorstufe (z.B. ein Monogerman) auf, und die zweite Gruppe von Vorstufen weist die Siliziumvorstufe auf, lässt jedoch die Germaniumvorstufe weg. Der epitaktische Aufwachsprozess kann daher umfassen: kontinuierliches Aktivieren eines Flusses der Siliziumvorstufe in die Aufwachskammer, und dann zyklisches: (1) Aktivieren eines Flusses der Germaniumvorstufe in die Aufwachskammer, wenn das erste Halbleitermaterial 52 aufgewachsen wird; und (2) Deaktivieren des Flusses der Germaniumvorstufe in die Aufwachskammer, wenn das zweite Halbleitermaterial 54 aufgewachsen wird. Die zyklische Aussetzung kann wiederholt werden, bis eine Zielmenge von Schichten ausgebildet wurde.
  • 3A, 3B, 4A, 4B, 5A bis 5C, 6A bis 6C, 7A bis 7C, 8A, 8B, 9A, 9B, 10A, 10B, 11 bis 14, 15A und 15B sind Querschnittsansichten der NSFET-Vorrichtung 100 bei anschließenden Stufen der Herstellung gemäß einer Ausführungsform. 4A, 5A, 6A, 7A, 8A, 9A, 10A und 15A sind Querschnittsansichten entlang des Querschnitts B-B in 1. 3B, 4B, 5C, 6C, 7C, 8B, 9B, 10B und 15B sind Querschnittsansichten entlang des Querschnitts A-A in 1. 5B, 6B und 7B sind Querschnittsansichten entlang des Querschnitts D-D in 1. 11 bis 14 sind Querschnittsansichten eines Abschnitts der NSFET-Vorrichtung entlang des Querschnitts A-A in 1. Obwohl zwei Finnen und zwei Gatestrukturen in den Figuren als ein nicht beschränkendes Beispiel dargestellt sind, versteht es sich, dass andere Anzahlen von Finnen und andere Anzahlen von Gatestrukturen ebenfalls ausgebildet werden können.
  • In 3A und 3B werden Finnenstrukturen 91 ausgebildet, die über dem Substrat 50 hervorstehen. Jede der Finnenstrukturen 91 weist eine Halbleiterfinne 90 und eine Nanostruktur 92, die über der Halbleiterfinne 90 liegt, auf. Die Nanostrukturen 92 und die Halbleiterfinnen 90 können jeweils durch Ätzen von Gräben im mehrschichtigen Stapel 64 und bzw. Substrat 50 ausgebildet werden.
  • Die Finnenstrukturen 91 können mithilfe eines beliebigen geeigneten Verfahrens strukturiert werden. Zum Beispiel können die Finnenstrukturen 91 unter Verwendung eines oder mehrerer fotolithografischer Prozesse, die Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse umfassen, strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierende Prozesse, wodurch ermöglicht wird, dass Strukturen erzeugt werden, die zum Beispiel kleinere Pitches aufweisen als dies ansonsten unter Verwendung eines einzelnen direkten fotolithografischen Prozesses erzielbar ist. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines fotolithografischen Prozesses strukturiert. Spacer werden entlang der strukturierten Opferschicht unter Verwendung eines Selbstjustierungsprozesses ausgebildet. Die Opferschicht wird dann entfernt und die verbleibenden Spacer können dann z.B. zum Strukturieren der Finnenstrukturen 91 verwendet werden.
  • In einigen Ausführungsformen werden die verbleibenden Spacer verwendet, um eine Maske 94 zu strukturieren, die dann zum Strukturieren der Finnenstrukturen 91 verwendet wird. Die Maske 94 kann eine einlagige Maske sein oder kann eine mehrlagige Maske sein, wie z.B. eine mehrlagige Maske, die eine erste Maskenschicht 94A und eine zweite Maskenschicht 94B aufweist. Die erste Maskenschicht 94A und die zweite Maskenschicht 94B können jeweils aus einem dielektrischen Material, wie z.B. Siliziumoxid, Siliziumnitrid, einer Kombination davon oder dergleichen, ausgebildet werden und können gemäß geeigneten Techniken abgeschieden oder thermisch aufgewachsen werden. Die erste Maskenschicht 94A und die zweite Maskenschicht 94B sind verschiedene Materialien, die eine hohe Ätzselektivität aufweisen. Zum Beispiel kann die erste Maskenschicht 94A Siliziumoxid sein und die zweite Maskenschicht 94B kann Siliziumnitrid sein. Die Maske 94 kann durch Strukturieren der ersten Maskenschicht 94A und der zweiten Maskenschicht 94B unter Verwendung eines beliebigen geeigneten Ätzprozesses ausgebildet werden. Die Maske 94 kann dann als eine Ätzmaske zum Ätzen des Substrats 50 und des mehrschichtigen Stapels 64 verwendet werden. Das Ätzen kann ein beliebiger geeigneter Ätzprozess sein, wie z.B. ein reaktives Ionenätzen (RIE), Neutralstrahlätzen (Neutral Beam Etch, NBE), dergleichen oder eine Kombination davon. Das Ätzen ist in einigen Ausführungsformen ein anisotroper Ätzprozess. Nach dem Ätzprozess bildet der strukturierte mehrschichtige Stapel 65 die Nanostrukturen 92 aus, und das strukturierte Substrat 50 bildet die Halbleiterfinnen 90 aus, wie in 3A und 3B dargestellt. Daher weist in der dargestellten Ausführungsform die Nanostruktur 92 auch abwechselnde Schichten aus dem ersten Halbleitermaterial 52 und dem zweiten Halbleitermaterial 54, und die Halbleiterfinne 90 wird aus einem gleichen Material (z.B. Silizium) wie das Substrat 50 ausgebildet.
  • Als Nächstes werden in 4A und 4B STI-Gebiete (flache Grabenisolation) 96 über dem Substrat 50 und auf entgegengesetzten Seiten der Finnenstrukturen 91 ausgebildet. Als ein Beispiel zum Ausbilden der STI-Gebiete 96 kann ein Isolationsmaterial über dem Substrat 50 ausgebildet werden. Das Isolationsmaterial kann ein Oxid, wie z.B. Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination davon sein, und kann mithilfe einer chemischen Gasphasenabscheidung unter Verwendung von hochdichtem Plasma (HDP-CVD), einer FCVD (Flowable CVD) (z.B. einer CVD-basierten Materialabscheidung in einem Fernplasmasystem und einem anschließenden Härten, um es in ein anderes Material, wie z.B. ein Oxid, umzuwandeln), dergleichen oder einer Kombination davon ausgebildet werden. Andere Isolationsmaterialien, die mithilfe eines beliebigen geeigneten Prozesses ausgebildet werden, können verwendet werden. In der dargestellten Ausführungsform ist das Isolationsmaterial Siliziumoxid, das mithilfe eines FCVD-Prozesses ausgebildet wird. Ein Temperprozess kann durchgeführt werden, nachdem das Isolationsmaterial ausgebildet wurde.
  • In einer Ausführungsform wird das Isolationsmaterial derart ausgebildet, dass überschüssiges Isolationsmaterial die Finnenstrukturen 91 abdeckt. In einigen Ausführungsformen wird ein Liner zuerst entlang von Flächen des Substrats 50 und Finnenstrukturen 91 ausgebildet, und ein Füllmaterial, wie z.B. jene, die vorstehend besprochen wurden, wird über dem Liner ausgebildet. In einigen Ausführungsformen wird der Liner weggelassen.
  • Als Nächstes wird ein Entfernungsprozess auf das Isolationsmaterial angewendet, um überschüssiges Isolationsmaterial über den Finnenstrukturen 91 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess, wie z.B. ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen, verwendet werden. Der Planarisierungsprozess legt die Nanostrukturen 92 frei, so dass sich obere Flächen der Nanostruktur 92 und des Isolationsmaterials auf gleicher Höhe befinden, nachdem der Planarisierungsprozess abgeschlossen wurde. Als Nächstes wird das Isolationsmaterial ausgespart, um die STI-Gebiete 96 auszubilden. Das Isolationsmaterial wird derart ausgespart, dass die Nanostrukturen 92 aus dem Raum zwischen benachbarten STI-Gebieten 96 hervorstehen. Obere Abschnitte der Halbleiterfinnen 90 können auch aus dem Raum zwischen benachbarten STI-Gebieten 96 hervorstehen. Außerdem können die oberen Flächen der STI-Gebiete 96 eine flache Fläche, wie dargestellt, eine konvexe Fläche, eine konkave Fläche (wie z.B. eine Wölbung) oder eine Kombination davon aufweisen. Die oberen Flächen der STI-Gebiete 96 können mithilfe eines geeigneten Ätzens flach, konvex und/oder konkav ausgebildet werden. Die STI-Gebiete 96 können unter Verwendung eines geeigneten Ätzprozesses, wie z.B. eines, der gegenüber dem Material des Isolationsmaterials selektiv ist (der z.B. das Material des Isolationsmaterials mit einer schnelleren Rate ätzt als das Material der Halbleiterfinnen 90 und der Nanostrukturen 92), ausgespart werden. Zum Beispiel kann ein chemisches Oxidentfernen mit einem geeigneten Ätzmittel, wie z.B. verdünnter Flusssäure (dHF-Säure), verwendet werden.
  • Unter weiterer Bezugnahme auf 4A und 4B wird eine Dummy-Dielektrikumsschicht 97 über den Nanostrukturen 92 und über den STI-Gebieten 96 ausgebildet. Die Dummy-Dielektrikumsschicht 97 kann zum Beispiel Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen sein und kann gemäß geeigneten Techniken abgeschieden oder thermisch aufgewachsen werden. In einer Ausführungsform wird eine Schicht aus Silizium über der Nanostruktur 92 und über der oberen Fläche der STI-Gebiete 96 konform ausgebildet, und ein thermischer Oxidationsprozess wird durchgeführt, um die abgeschiedene Siliziumschicht in eine Oxidschicht als die Dummy-Dielektrikumsschicht 97 umzuwandeln.
  • Als Nächstes werden in 5A bis 5C Dummy-Gates 102 über den Finnen 90 und über den Nanostrukturen 92 ausgebildet. Um die Dummy-Gates 102 auszubilden, kann eine Dummy-Gateschicht über der Dummy-Dielektrikumsschicht 97 ausgebildet werden. Die Dummy-Gateschicht kann über der Dummy-Dielektrikumsschicht 97 abgeschieden und dann z.B. mithilfe eines CMP planarisiert werden. Die Dummy-Gateschicht kann ein leitfähiges Material sein und kann aus einer Gruppe ausgewählt werden, die amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Siliziumgermanium (Poly-SiGe), oder dergleichen aufweist. Die Dummy-Gateschicht kann mithilfe einer physikalischen Gasphasenabscheidung (PVD), einer CVD, einer Sputter-Abscheidung oder anderer im Stand der Technik bekannter und verwendeter Techniken abgeschieden werden. Die Dummy-Gateschicht kann aus anderen Materialien hergestellt werden, die eine hohe Ätzselektivität gegenüber den Isolationsgebieten 96 aufweisen.
  • Masken 104 werden dann über der Dummy-Gateschicht ausgebildet. Die Masken 104 können aus Siliziumnitrid, Siliziumoxinitrid, Kombinationen davon oder dergleichen ausgebildet werden und können unter Verwendung geeigneter fotolithografischer und Ätztechniken strukturiert werden. In der dargestellten Ausführungsform weist die Maske 104 eine erste Maskenschicht 104A (z.B. eine Siliziumoxidschicht) und eine zweite Maskenschicht 104B (z.B. eine Siliziumnitridschicht) auf. Die Struktur der Masken 104 wird dann mithilfe einer geeigneten Ätztechnik auf die Dummy-Gateschicht übertragen, um die Dummy-Gates 102 auszubilden, und dann mithilfe einer geeigneten Ätztechnik auf die Dummy-Dielektrikumsschicht übertragen, um Dummy-Gatedielektrika 97 auszubilden. Die Dummy-Gates 102 decken jeweilige Kanalgebiete der Nanostrukturen 92 ab. Die Struktur der Masken 104 kann verwendet werden, um jedes der Dummy-Gates 102 von benachbarten Dummy-Gates physisch zu trennen. Die Dummy-Gates 102 können auch eine Längsrichtung aufweisen, die zur Längsrichtung der Finnen 90 im Wesentlichen senkrecht ist. Das Dummy-Gate 102 und das Dummy-Gatedielektrikum 97 werden in einigen Ausführungsformen gemeinsam als Dummy-Gatestruktur bezeichnet.
  • Als Nächstes wird eine Gate-Spacerschicht 108 ausgebildet, indem ein Isolationsmaterial über den Nanostrukturen 92, den STI-Gebieten 96 und den Dummy-Gates 102 konform abgeschieden wird. Das Isolationsmaterial kann Siliziumnitrid, Siliziumkohlenstoffnitrid, eine Kombination davon oder dergleichen sein. In einigen Ausführungsformen weist die Gate-Spacerschicht 108 mehrere Teilschichten auf. Zum Beispiel kann eine erste Teilschicht (die zuweilen als eine Gateversiegelungsspacerschicht bezeichnet wird) durch thermische Oxidation oder eine Abscheidung ausgebildet werden, und eine zweite Teilschicht (die zuweilen als eine Haupt-Gatespacerschicht bezeichnet wird) kann auf der ersten Teilschicht konform abgeschieden werden.
  • 5B und 5C zeigen Querschnittsansichten der NSFET-Vorrichtung 100 in 5A, aber jeweils entlang des Querschnitts E-E bzw. F-F in 5A. Die Querschnitte E-E und F-F entsprechen jeweils den Querschnitten D-D bzw. A-A in 1.
  • Als Nächstes werden in 6A bis 6C die Gatespacerschichten 108 mithilfe eines anisotropen Ätzprozesses geätzt, um Gatespacer 108 auszubilden. Der anisotrope Ätzprozess kann horizontale Abschnitte der Gatespacerschicht 108 (z.B. Abschnitte über den STI-Gebieten 96 und den Dummy-Gates 102) entfernen, wobei vertikale Abschnitte der Gatespacerschicht 108 (z.B. entlang von Seitenwänden der Dummy-Gates 102 und des Dummy-Gatedielektrikums 97) verbleiben, wodurch die Gatespacer 108 ausgebildet werden.
  • 6B und 6C zeigen Querschnittsansichten der NSFET-Vorrichtung 100 in 6A, aber jeweils entlang des Querschnitts E-E bzw. F-F. In 6B sind Abschnitte der Gatespacerschicht 108 zwischen benachbarten Finnen auf der oberen Fläche der STI-Gebiete 96 dargestellt. Diese Abschnitte der Gatespacerschicht 108 können verbleiben, da der vorstehend besprochene anisotrope Ätzprozess die Gatespacerschicht 108, die zwischen benachbarten Finnen angeordnet ist, aufgrund des kleinen Abstands zwischen den benachbarten Finnen, der die Effizienz des anisotropen Ätzprozesses reduziert, möglicherweise nicht vollständig entfernt. In anderen Ausführungsformen werden die Abschnitte der Gatespacerschichten 108, die auf der oberen Fläche der STI-Gebiete 96 zwischen benachbarten Finnen angeordnet sind, durch den anisotropen Ätzprozess vollständig entfernt.
  • Nach dem Ausbilden der Gatespacer 108 können Implantationen für schwach dotierte Source-/Draingebiete (LDD) (nicht dargestellt) durchgeführt werden. Verunreinigungen geeigneten Typs (z.B. p-Typs oder n-Typs) können in die freigelegten Nanostrukturen 92 und/oder Halbleiterfinnen 90 implantiert werden. Die n-Verunreinigungen können beliebige geeignete n-Verunreinigungen sein, wie z.B. Phosphor, Arsen, Antimon oder dergleichen, und die p-Verunreinigungen können beliebige geeignete p-Verunreinigungen sein, wie z.B. Bor, BF2, Indium oder dergleichen. Die schwach dotierten Source-/Draingebiete können eine Konzentration von Verunreinigungen von ungefähr 1015 cm-3 bis ungefähr 1016 cm-3 aufweisen. Ein Temperprozess kann verwendet werden, um die implantierten Verunreinigungen zu aktivieren.
  • Als Nächstes werden Öffnungen 110 (die auch als Aussparungen bezeichnet werden können) in den Nanostrukturen 92 ausgebildet. Die Öffnungen 110 können sich durch die Nanostrukturen 92 und in die Halbleiterfinnen 90 erstrecken. Die Öffnungen 110 können mithilfe einer beliebigen geeigneten Ätztechnik, z.B. unter Verwendung der Dummy-Gates 102 als einer Ätzmaske, ausgebildet werden.
  • Nachdem die Öffnungen 110 ausgebildet wurden, wird ein selektiver Ätzprozess durchgeführt, um Endabschnitte des ersten Halbleitermaterials 52, die durch die Öffnungen 110 freigelegt sind, auszusparen, ohne dass das zweite Halbleitermaterial 54 wesentlich angegriffen wird. Nach dem selektiven Ätzprozess sind Aussparungen im ersten Halbleitermaterial 52 an Positionen ausgebildet, an denen vorhin die entfernten Endabschnitte vorhanden waren.
  • Als Nächstes wird eine Innenspacerschicht in der Öffnung 110 (z.B. konform) ausgebildet. Die Innenspacerschicht füllt auch die Aussparungen im ersten Halbleitermaterial 52, die durch den vorherigen selektiven Ätzprozess ausgebildet wurden. Die Innenspacerschicht kann ein geeignetes dielektrisches Material, wie z.B. Siliziumkohlenstoffnitrid (SiCN), Siliziumoxikarbonitrid (SiOCN) oder dergleichen, sein, das mithilfe eines geeigneten Abscheidungsverfahrens, wie z.B. einer PVD, einer CVD, einer ALD oder dergleichen, ausgebildet wird. Als Nächstes wird ein Ätzprozess, wie z.B. ein anisotroper Ätzprozess, durchgeführt, um Abschnitte der Innenspacerschichten, die außerhalb der Aussparungen im ersten Halbleitermaterial 52 angeordnet sind, zu entfernen. Die verbleibenden Abschnitte der Innenspacerschichten (z.B. Abschnitte, die innerhalb der Aussparungen im ersten Halbleitermaterial 52 angeordnet sind) bilden die Innenspacer 55. 6B und 6C zeigen Querschnittsansichten der NSFET-Vorrichtung 100 in 6A, aber jeweils entlang des Querschnitts E-E bzw. F-F in 6A.
  • Als Nächstes werden in 7A bis 7C Source-/Draingebiete 112 in den Öffnungen 110 ausgebildet. In der dargestellten Ausführungsform werden die Source-/Draingebiete 112 aus einem epitaktischen Material(ien) ausgebildet, und können daher auch als epitaktische Source-/Draingebiete 112 bezeichnet werden. In einigen Ausführungsformen werden die epitaktischen Source-/Draingebiete 112 in den Öffnungen 110 ausgebildet, um in den jeweiligen Kanalgebieten der ausgebildeten NSFET-Vorrichtung Verspannungen auszuüben, wodurch eine Leistungsfähigkeit verbessert wird. Die epitaktischen Source-/Draingebiete 112 werden derart ausgebildet, dass jedes Dummy-Gate 102 zwischen jeweiligen benachbarten Paaren der epitaktischen Source-/Draingebiete 112 angeordnet wird. In einigen Ausführungsformen werden die Gatespacer 108 verwendet, um die epitaktischen Source-/Draingebiete 112 von den Dummy-Gates 102 durch eine geeignete seitliche Distanz zu trennen, so dass die epitaktischen Source-/Draingebiete 112 anschließend ausgebildete Gates der resultierenden NSFET-Vorrichtung nicht kurzschließen.
  • Die epitaktischen Source-/Draingebiete 112 werden in den Öffnungen 110 epitaktisch aufgewachsen. Die epitaktischen Source-/Draingebiete 112 können ein beliebiges geeignetes Material, das z.B. für eine n- oder p-Vorrichtung geeignet ist, aufweisen. Zum Beispiel können beim Ausbilden von n-Vorrichtungen die epitaktischen Source-/Draingebiete 112 Materialien aufweisen, die eine Zugspannung in den Kanalgebieten ausüben, wie z.B. Silizium, SiC, SiCP, SiP oder dergleichen. Gleichermaßen können beim Ausbilden von p-Vorrichtungen die epitaktischen Source-/Draingebiete 112 Materialien aufweisen, die eine Druckspannung in den Kanalgebieten ausüben, wie z.B. SiGe, SiGeB, Ge, GeSn oder dergleichen. Die epitaktischen Source-/Draingebiete 112 können Flächen aufweisen, die von jeweiligen Flächen der Finnen angehoben sind, und können Rautenflächen aufweisen.
  • In die epitaktischen Source-/Draingebiete 112 und/oder die Finnen können Dotierstoffe implantiert werden, um Source-/Draingebiete zu bilden, ähnlich dem vorstehend besprochenen Prozess zum Ausbilden von schwach dotierten Source-/Draingebieten, auf den ein Tempern folgt. Die Source-/Draingebiete können eine Konzentration von Verunreinigungen zwischen ungefähr 1019 cm-3 und ungefähr 1021 cm-3 aufweisen. Die n- und die p-Verunreinigungen für Source-/Draingebiete können beliebige von den vorstehend besprochenen Verunreinigungen sein. In einigen Ausführungsformen können die epitaktischen Source-/Draingebiete 112 während des Aufwachsens in-situ dotiert werden.
  • Als Folge der epitaktischen Prozesse, die zum Ausbilden der epitaktischen Source-/Draingebiete 112 verwendet werden, weisen obere Flächen der epitaktischen Source-/Draingebiete 112 Rautenflächen auf, die sich seitlich nach außen über Seitenwände der Finnen 90 hinaus erstrecken. In der dargestellten Ausführungsform verbleiben benachbarte epitaktische Source-/Draingebiete 112 getrennt (siehe 7B), nachdem der epitaktische Prozess abgeschlossen wurde. In anderen Ausführungsformen verursachen diese Rautenflächen, dass sich benachbarte epitaktische Source-/Draingebiete 112 eines selben NSFET vereinigen.
  • Als Nächstes wird eine Kontaktätzstoppschicht (CESL) 116 über den Source-/Draingebieten 112 und über dem Dummy-Gate 102 (z.B. konform) ausgebildet, und ein erstes Zwischenschichtdielektrikum (ILD) 114 wird dann über der CESL 116 abgeschieden. Die CESL 116 wird aus einem Material ausgebildet, das eine andere Ätzrate aufweist als das erste ILD 114, und kann aus Siliziumnitrid unter Verwendung einer PECVD ausgebildet werden, obwohl andere dielektrische Materialien, wie z.B. Siliziumoxid, Siliziumoxinitrid, Kombinationen davon oder dergleichen, und alternative Techniken zum Ausbilden der CESL 116, wie z.B. eine Niederdruck-CVD (LPCVD), eine PVD, oder dergleichen, alternativ verwendet werden könnten.
  • Das erste ILD 114 kann aus einem dielektrischen Material ausgebildet werden, und kann mithilfe eines beliebigen geeigneten Verfahrens, wie z.B. einer CVD, einer plasmaunterstützten CVD (PECVD), oder einer FCVD, abgeschieden werden. Dielektrische Materialien für das erste ILD 114 können Siliziumoxid, Phosphorsilikatglas (PSG), Borsilikatglas (BSG), mit Bor dotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen aufweisen. Andere Isolationsmaterialien, die mithilfe eines beliebigen geeigneten Prozesses ausgebildet werden, können verwendet werden. 7B und 7C zeigen Querschnittsansichten der NSFET-Vorrichtung 100 von 7A, aber jeweils entlang des Querschnitts E-E bzw. F-F in 7A.
  • Als Nächstes werden in 8A und 8B die Dummy-Gates 102 entfernt. Um die Dummy-Gates 102 zu entfernen, wird ein Planarisierungsprozess, wie z.B. ein CMP, durchgeführt, um die oberen Flächen des ersten ILD 114 und der CESL 116 mit den oberen Flächen der Dummy-Gates 102 und der Gatespacer 108 zu ebnen. Der Planarisierungsprozess kann auch die Masken 104 (siehe 7A) auf den Dummy-Gates 102 und Abschnitte der Gatespacer 108 entlang von Seitenwänden der Masken 104 entfernen. Nach dem Planarisierungsprozess befinden sich obere Flächen der Dummy-Gates 102, der Gatespacer 108 und des ersten ILD 114 auf gleicher Höhe. Dementsprechend sind die oberen Flächen der Dummy-Gates 102 durch das erste ILD 114 freigelegt.
  • Als Nächstes werden die Dummy-Gates 102 in einem Ätzschritt(en) entfernt, so dass Aussparungen 103 ausgebildet werden. In einigen Ausführungsformen werden die Dummy-Gates 102 durch einen anisotropen Trockenätzprozess entfernt. Zum Beispiel kann der Ätzprozess einen Trockenätzprozess umfassen, der ein Reaktionsgas(e) verwendet, das (die) die Dummy-Gates 102 selektiv ätzt (ätzen), ohne das erste ILD 114 oder die Gatespacer 108 zu ätzen. Jede Aussparung 103 legt ein Kanalgebiet des NSFET frei. Jedes Kanalgebiet ist zwischen benachbarten Paaren der epitaktischen Source-/Draingebiete 112 angeordnet. Während des Entfernens der Dummy-Gates 102 kann das Dummy-Gatedielektrikum 97 als eine Ätzstoppschicht verwendet werden, wenn die Dummy-Gates 102 geätzt werden. Das Dummy-Gatedielektrikum 97 kann dann nach dem Entfernen der Dummy-Gates 102 entfernt werden. 8B zeigt die Querschnittsansicht der NSFET-Vorrichtung 100 von 8A, aber entlang des Querschnitts F-F.
  • Als Nächstes wird in 9A und 9B das Dummy-Gatedielektrikum 97 in den Aussparungen 103 entfernt. Ein Ätzprozess, wie z.B. ein isotroper Ätzprozess, kann durchgeführt werden, um das Dummy-Gatedielektrikum 97 zu entfernen. In einer Ausführungsform wird ein isotroper Ätzprozess, der ein Ätzgas, welches HF und NH3 aufweist, verwendet, durchgeführt, um das Dummy-Gatedielektrikum 97 zu entfernen.
  • Als Nächstes wird in 10A und 10B das erste Halbleitermaterial 52 entfernt, um das zweite Halbleitermaterial 54 freizulegen. Nachdem das erste Halbleitermaterial 52 entfernt wurde, bildet das zweite Halbleitermaterial 54 mehrere Nanofolien 54, die sich horizontal (z.B. parallel zu einer oberen Hauptfläche des Substrats 50) erstrecken. Die Nanofolien 54 können gemeinsam als die Kanalgebiete 93 oder die Kanalschichten 93 der ausgebildeten NSFET-Vorrichtung 100 bezeichnet werden. Wie in 10A dargestellt, werden Spalte 53 (z.B. leere Räume) zwischen den Nanofolien 54 ausgebildet, indem das erste Halbleitermaterial 52 entfernt wird.
  • In einigen Ausführungsformen wird das erste Halbleitermaterial 52 durch einen selektiven Ätzprozess unter Verwendung eines Ätzmittels, das dem ersten Halbleitermaterial 52 gegenüber selektiv ist (z.B. eine höhere Ätzrate dafür aufweist) entfernt, so dass das erste Halbleitermaterial 52 entfernt wird, ohne dass das zweite Halbleitermaterial 54 wesentlich angegriffen wird. In einer Ausführungsform wird ein isotroper Ätzprozess durchgeführt, um das erste Halbleitermaterial 52 zu entfernen. Der isotrope Ätzprozess kann unter Verwendung eines Ätzgases und fakultativ eines Trägergases durchgeführt werden, wobei das Ätzgas F2 und HF aufweist und das Trägergas ein Inertgas, wie z.B. Ar, He, N2, Kombinationen davon oder dergleichen sein kann.
  • 10A zeigt die Querschnittsansicht der NSFET-Vorrichtung 100 entlang einer Längsachse der Finne (z.B. entlang einer Stromflussrichtung in der Finne), und 10B zeigt die Querschnittsansicht der NSFET-Vorrichtung 100 entlang des Querschnitts F-F, der einen Querschnitt entlang einer Richtung, die senkrecht zur Längsachse der Finne ist, darstellt und durch einen mittleren Abschnitt der Nanofolie 54 verläuft.
  • 11 bis 13 zeigen anschließende Verarbeitungsschritte zum Ausbilden eines Gateschichtstapels 120 (z.B. 15A und 15B) um die Nanofolien 54 und entlang von Seitenwänden der Aussparungen 103, wobei der Gateschichtstapel 120 in der dargestellten Ausführungsform ein Grenzflächendielektrikumsmaterial 121, ein Gatedielektrikumsmaterial 123, ein Austrittsarbeitsmaterial 125 und ein Liner-Material 129 aufweist. Der Einfachheit halber zeigen 11 bis 13 die Querschnittsansichten eines Abschnitts der NSFET-Vorrichtung 100 innerhalb eines Bereichs 56 von 10B.
  • Unter Bezugnahme auf 11 werden ein Grenzflächendielektrikumsmaterial 121 und ein Gatedielektrikumsmaterial 123 um jede der Nanofolien 54 sukzessive ausgebildet. Obwohl in 11 bis 13 nicht dargestellt (aber in 15B gezeigt), werden die verschiedenen Bestandteilmaterialien des Gateschichtstapels 120 auch über den freigelegten Flächen der Finnen 90 und über der oberen Fläche der STI-Gebiete 96 ausgebildet, wie in 15B dargestellt.
  • Das Grenzflächendielektrikumsmaterial 121 ist ein geeignetes dielektrisches Material, wie z.B. Siliziumoxid, das mithilfe eines geeigneten Verfahrens, wie z.B. einer CVD, einer PVD, einer ALD, einer thermischen Oxidation oder dergleichen ausgebildet wird. In einer Ausführungsform wird das Grenzflächendielektrikumsmaterial 121 ausgebildet, indem ein Außenabschnitt der Nanofolien 54 (z.B. Silizium) in ein Oxid (z.B. Siliziumoxid) durch einen thermischen Oxidationsprozess umgewandelt wird. Eine Dicke des Grenzflächendielektrikumsmaterials 121 liegt zum Beispiel zwischen ungefähr 5 Ångström und ungefähr 20 Ångström.
  • Als Nächstes wird das Gatedielektrikumsmaterial 123 um die Nanofolien 54 und um das Grenzflächendielektrikumsmaterial 121 (z.B. konform) ausgebildet. Gemäß einigen Ausführungsformen weist das Gatedielektrikumsmaterial 123 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten davon auf. In einigen Ausführungsformen weist das Gatedielektrikumsmaterial 123 ein High-k-Dielektrikumsmaterial auf und in diesen Ausführungsformen kann das Gatedielektrikumsmaterial 123 einen k-Wert aufweisen, der größer als ungefähr 7,0 ist, und kann ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti oder Pb, oder Kombinationen davon aufweisen. Die Verfahren zum Ausbilden des Gatedielektrikumsmaterials 123 können eine Molekularstrahlabscheidung (MBD), eine ALD, eine PECVD und dergleichen umfassen. Als ein Beispiel kann das Gatedielektrikumsmaterial eine Dicke zwischen ungefähr 5 Ångström und ungefähr 35 Ångström aufweisen.
  • Als Nächstes wird in 12 das Austrittsarbeitsmaterial 125 um die Nanofolien 54 und um das Gatedielektrikumsmaterial 123 ausgebildet. Zu Beispielen für p-Austrittsarbeitsmaterialien (die auch als p-Austrittsarbeitsmetalle bezeichnet werden können) gehören TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2 NiSi2, WN, andere geeignete p-Austrittsarbeitsmaterialien oder Kombinationen davon. Beispiele für n-Typ-Austrittsarbeitsmaterialien (die auch als n-Austrittsarbeitsmetalle bezeichnet werden können) umfassen Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, andere geeignete n-Typ-Austrittsarbeitsmaterialien oder Kombinationen davon. Ein Austrittsarbeitswert ist mit der Materialzusammensetzung des Austrittsarbeitsmaterials assoziiert, und daher wird das Austrittsarbeitsmaterial gewählt, um ihren Austrittsarbeitswert anzupassen, so dass eine Sollschwellenspannung VTH in der Vorrichtung, die ausgebildet werden soll, erzielt wird. Das Austrittsarbeitsmaterial(ien) kann (können) mithilfe einer ALD, einer CVD, einer physikalischen Gasphasenabscheidung (PVD) und/oder eines anderen geeigneten Prozesses abgeschieden werden. In einer Ausführungsform ist die NSFET-Vorrichtung 100 eine n-Vorrichtung, und das Austrittsarbeitsmaterial 125 ist Titan-Aluminium (TiAl), das mithilfe einer ALD ausgebildet wird. Eine Dicke des Austrittsarbeitsmaterials 125 liegt in einigen Ausführungsformen zwischen ungefähr 10 Ångström und ungefähr 40 Ångström. Wenn die Dicke des Austrittsarbeitsmaterials 125 zu klein ist (z.B. kleiner als ungefähr 10 Ångström), bildet das Austrittsarbeitsmaterial 125 möglicherweise keinen kontinuierlichen Film (z.B. kann kleine Löcher aufweisen), und das Aluminium im Austrittsarbeitsmaterial 125 (z.B. TiAl) ist möglicherweise nicht hinreichend, um die Austrittsarbeit des Austrittsarbeitsmaterials 125 einzustellen. Wenn die Dicke des Austrittsarbeitsmaterials 125 zu groß ist (z.B. größer als ungefähr 40 Ångström), nimmt das Austrittsarbeitsmaterial 125 möglicherweise zu viel Raum in Anspruch und es kann schwierig sein, andere Schichten zwischen benachbarten Nanofolien 54 auszubilden.
  • Als Nächstes wird in 13 das Liner-Material 129 um die Nanofolien 54 und um das Austrittsarbeitsmaterial 125 (z.B. konform) ausgebildet. In der dargestellten Ausführungsform wird das Liner-Material 129 aus einem Material ausgebildet, das in der Lage ist, eine Diffusion von Aluminium aus dem Austrittsarbeitsmaterial 125 (z.B. TiAl) in andere Schichten der NSFET-Vorrichtung 100 zu verhindern oder zu reduzieren. Das Liner-Material 129 kann zum Beispiel aus Aluminiumoxid, Siliziumoxid, oder Silizium ausgebildet werden. Ein beliebiges geeignetes Ausbildungsverfahren, wie z.B. eine ALD, eine PVD, eine CVD oder dergleichen kann verwendet werden, um das Liner-Material 129 auszubilden. Eine Dicke des Liner-Materials 129 liegt in einigen Ausführungsformen zwischen ungefähr 5 Ångström und ungefähr 30 Ångström. Die untere Grenze des vorstehend offenbarten Bereichs für die Dicke des Liner-Materials 129 stellt eine Ausbildung einer kontinuierlichen Schicht ohne kleine Löcher sicher, und die obere Grenze des vorstehend offenbarten Bereichs kann durch Entwurfsbeschränkungen, z.B. den zwischen benachbarten Nanofolien 54 verbleibenden Raum, bestimmt werden. Das Grenzflächendielektrikumsmaterial 121, das Gatedielektrikumsmaterial 123, das Austrittsarbeitsmaterial 125 und das Liner-Material 129 werden in der vorliegenden Diskussion gemeinsam als ein Gateschichtstapel 120 bezeichnet.
  • In einer Ausführungsform ist das Liner-Material 129 Aluminiumoxid. Ein beliebiges geeignetes Ausbildungsverfahren kann zum Ausbilden des Aluminiumoxids verwendet werden. Zum Beispiel kann ein ALD-Prozess, der Trimethylaluminium (z.B. Al2(CH3)6, das auch als TMA bezeichnet wird) als eine erste Vorstufe (z.B. eine aluminiumhaltige Vorstufe) und H2O als eine zweite Vorstufe (z.B. eine sauerstoffhaltige Vorstufe) verwendet, durchgeführt werden, um das Liner-Material 129 auszubilden. Die chemische Reaktion zwischen der ersten Vorstufe und der zweiten Vorstufe kann durch die folgende chemische Gleichung beschrieben werden: Al2(CH3)6 + H2O → AlO + CH3+ CH4
  • Als ein anderes Beispiel kann das Aluminiumoxid für das Liner-Material 129 z.B. mithilfe eines ALD- oder eines CVD-Prozesses, der Dimethylaluminiumisopropoxid (z.B. (CH3)2AlOCH(CH3)2, das auch als DMAI bezeichnet wird) und H2O als Vorstufen verwendet, ausgebildet werden. Als noch ein weiteres Beispiel kann das Aluminiumoxid für das Liner-Material 129 z.B. mithilfe eines ALD- oder eines CVD-Prozesses, der AlCl3 und H2O als Vorstufen verwendet, ausgebildet werden.
  • In einer Ausführungsform ist das zweite Liner-Material 129 Silizium und kann unter Verwendung eines geeigneten Ausbildungsverfahrens, wie z.B. einer PVD, einer CVD, einer ALD oder dergleichen, ausgebildet werden. Eine siliziumhaltige Vorstufe, wie z.B. Silan, Disilan oder dergleichen, kann zum Ausbilden von Silizium als dem Liner-Material 129 verwendet werden. In einer noch anderen Ausführungsform ist das Liner-Material 129 Siliziumoxid und kann ausgebildet werden, indem zuerst Silizium ausgebildet wird, dann das ausgebildete Silizium oxidiert wird, um Siliziumoxid als das Liner-Material 129 auszubilden. Zum Beispiel kann das Liner-Material 129 (z.B. Siliziumoxid) ausgebildet werden, indem Silan oder Disilan in sauerstoffhaltiger Umgebungsluft bei einer Temperatur zwischen ungefähr 250 °C und ungefähr 650 °C eingeweicht wird.
  • In der US-Patentanmeldung Nr. 16/904,751 werden zwei Schichten aus einem Liner-Material (z.B. Titannitrid, Tantalnitrid oder Titankarbid) um jede Nanofolie ausgebildet, und das Austrittsarbeitsmaterial um jede Nanofolie wird zwischen den zwei Schichten des Liner-Materials angeordnet. Die vorliegende Offenbarung offenbart eine andere Struktur für das Liner-Material. Außerdem stellen die in der vorliegenden Offenbarung offenbarten Materialien (z.B. Aluminiumoxid, Siliziumoxid oder Silizium) eine verbesserte Fähigkeit bereit, eine Diffusion von Aluminium im Austrittsarbeitsmaterial zu verhindern.
  • Im Beispiel von 13 vereinigt sich das Liner-Material 129 zwischen benachbarten Nanofolien 54 miteinander (z.B. steht physisch miteinander in Kontakt). Zum Beispiel füllt der Gateschichtstapel 120 im Bereich 130B von 13, der einen Bereich zwischen benachbarten Nanofolien 54 darstellt, vollständig den Raum zwischen benachbarten Nanofolien 54. Folglich erstreckt sich die anschließend ausgebildete Gateelektrode 122 (siehe 15B) nicht in den Raum zwischen benachbarten Nanofolien 54. Mit anderen Worten ist der Raum zwischen benachbarten Nanofolien 54 frei vom Gateelektrodenmaterial. Eine Auflistung der Schichten von Materialien zwischen zwei benachbarten Nanofolien 54 (z.B. 54A und 54B) weist daher Folgendes auf: eine Schicht des Grenzflächendielektrikumsmaterials 121, eine Schicht des Gatedielektrikumsmaterials 123, eine Schicht des Austrittsarbeitsmaterials 125, eine Schicht des (vereinigten) Liner-Materials 129, eine Schicht des Austrittsarbeitsmaterials 125, eine Schicht des Gatedielektrikumsmaterials 123 und eine Schicht des Grenzflächendielektrikumsmaterials 121.
  • Unter weiterer Bezugnahme auf 13 ist zu beachten, dass im Bereich 130A, der einen Bereich über einer obersten Nanofolie 54 (z.B. 54C) fern von der Finne 90 darstellt, der Gateschichtstapel 120 eine erste Dicke aufweist, während im Bereich 130B der Gateschichtstapel 120 eine zweite Dicke, die größer ist als die erste Dicke, aufweist. Dies liegt daran, dass sich, wie vorstehend besprochen, der Gateschichtstapel 120 im Bereich 130B um zwei benachbarte Nanofolien 54 vereinigt (z.B. physisch in Kontakt steht) und einen dickeren (vereinigten) Gateschichtstapel 120 bildet. Da das Liner-Material 129 zwischen benachbarten Nanofolien 54 miteinander vereinigt ist, ist außerdem das Liner-Material 129 zwischen benachbarten Nanofolien 54 (z.B. im Bereich 130B) ungefähr doppelt so dick wie das Liner-Material 129 an anderen Positionen, wie z.B. über der obersten Nanofolie 54 (z.B. im Bereich 130A) oder entlang von Seitenwänden der Nanofolien 54. Zum Beispiel liegt in 13 die Dicke T2 des Liner-Materials 129, die zwischen benachbarten Nanofolien 54 gemessen wird, zwischen ungefähr150 % und ungefähr 250 %, wie z.B. zwischen ungefähr 180 % und ungefähr 220 %, der Dicke T1 des Liner-Materials 129, die über der obersten Nanofolie 54C gemessenen wird. In einigen Ausführungsformen liegt ein Verhältnis zwischen der Dicke T3 des Austrittsarbeitsmaterials 125 und der Dicke T2 des Liner-Materials 129 in einem Bereich zwischen ungefähr 1 und ungefähr 2. Ein solches Verhältnis stellt sicher, dass sowohl das Austrittsarbeitsmaterial 125 als auch das Liner-Material 129 als kontinuierliche Schichten (z.B. ohne kleine Löcher) ausgebildet werden, während sichergestellt wird, dass das Austrittsarbeitsmaterial 125 hinreichend Aluminium für eine Einstellung der Austrittsarbeit aufweist, und dass das Liner-Material 129 hinreichend dick ist, um die Diffusion von Aluminium zu verhindern oder zu reduzieren.
  • Durch Ausbilden des Liner-Materials 129 um das Austrittsarbeitsmaterial 126 wird das Austrittsarbeitsmaterial 125 um zwei benachbarte Nanofolien 54 voneinander getrennt, und jede Schicht des Austrittsarbeitsmaterials 125 um eine jeweilige Nanofolie 54 verbleibt eine konforme Schicht mit einer im Wesentlichen gleichmäßigen Dicke (z.B. gleichmäßig innerhalb der Beschränkungen der Herstellungsprozesse). In einigen Ausführungsformen spielt das Aluminium im Austrittsarbeitsmaterial 125 eine wichtige Rolle beim Bestimmen der Schwellenspannung VTH der NSFET-Vorrichtung 100. Ohne das hier offenbarte Verfahren (z.B. ohne das Liner-Material 129) kann sich das Austrittsarbeitsmaterial 125 zwischen zwei benachbarten Nanofolien 54 miteinander vereinigen und eine dickere Schicht aus Austrittsarbeitsmaterial 125 im Bereich 130B bilden als z.B. im Bereich 130A, was zu einer Schwellenspannungsschwankung in der ausgebildeten Vorrichtung führen kann. Dagegen verhindert das hier offenbarte Verfahren eine Vereinigung des Austrittsarbeitsmaterials 125 zwischen benachbarten Nanofolien 54 und stellt daher sicher, dass das Austrittsarbeitsmaterial 125 um jede Nanofolie 54 eine im Wesentlichen gleichförmige Dicke aufweist. Folglich wird eine Schwellenspannungsschwankung vermieden oder reduziert.
  • Das Liner-Material 129 verhindert oder reduziert ferner die Bewegung (z.B. Diffusion) des Aluminiums des Austrittsarbeitsmaterials 125 (z.B. TiAl), weswegen es auch als eine Barriereschicht bezeichnet werden kann. Es ist zu beachten, dass, obwohl das Liner-Material 129 ein aluminiumhaltiges Material (z.B. Aluminiumoxid) sein kann, die molekulare Bindung zwischen Aluminium und Sauerstoff im Aluminiumoxid viel stärker ist als die molekulare Bindung zwischen Aluminium und Titan in Titan-Aluminium, und daher das Liner-Material 129 das Aluminium-Diffusionsproblem nicht aufweist.
  • Unter Bezugnahme auf 14 wird in einigen Ausführungsformen, nachdem das Austrittsarbeitsmaterial 125 ausgebildet wurde und bevor das Liner-Material 129 ausgebildet wird, eine Abdeckschicht 127 um das Austrittsarbeitsmaterial 125 ausgebildet, um das Austrittsarbeitsmaterial 125 zu schützen. Die Abdeckschicht 127 kann aus einem geeigneten Material, wie z.B. Titannitrid, unter Verwendung eines geeigneten Ausbildungsverfahrens, wie z.B. einer ALD, einer CVD oder dergleichen, ausgebildet werden. Eine Dicke der Abdeckschicht 127 kann kleiner sein als ungefähr 20 Ängström (z.B. zwischen o Ängström und ungefähr 20 Ängström). Daher weist im Vergleich mit dem Gateschichtstapel 120 in 13 der Gateschichtstapel 120 in 14 eine zusätzliche Abdeckschicht 127 auf. Folglich weist im Beispiel von 14 eine Auflistung der Schichten von Materialien zwischen zwei benachbarten Nanofolien 54 (z.B. 54A und 54B) daher Folgendes auf: eine Schicht des Grenzflächendielektrikumsmaterials 121, eine Schicht des Gatedielektrikumsmaterials 123, eine Schicht des Austrittsarbeitsmaterials 125, eine Abdeckschicht 127, eine Schicht des (vereinigten) Liner-Materials 129, eine Abdeckschicht 127, eine Schicht des Austrittsarbeitsmaterials 125, eine Schicht des Gatedielektrikumsmaterials 123 und eine Schicht des Grenzflächendielektrikumsmaterials 121. In 14 beträgt die Dicke des Gateschichtstapels 120 (oder die Dicke des Liner-Materials 129) im Bereich 130B ungefähr das Doppelte jener im Bereich 130A, Einzelheiten sind ähnlich 13, weswegen sie nicht wiederholt werden. Die nachstehende Diskussion verwendet den Gateschichtstapel 120 in 13 als Beispiele, wobei es sich versteht, dass der Gateschichtstapel 120 in 14 in all den Beispielen verwendet werden kann, um den Gateschichtstapel 120 von 13 zu ersetzen.
  • Als Nächstes wird in 15A und 15B ein Gateelektrodenmaterial (z.B. ein elektrisch leitfähiges Material) in den Aussparungen 103 ausgebildet (siehe 10A), um die Gateelektroden 122 auszubilden. Das Gateelektrodenmaterial füllt die verbleibenden Abschnitte der Aussparungen 103. Das Gateelektrodenmaterial kann ein metallhaltiges Material, wie z.B. TiN, TiO, TaN, TaC, Co, Ru, Al, W, Kombinationen davon oder Mehrfachschichten davon sein. Nach dem Füllen der Aussparungen 103 mit dem Gateelektrodenmaterial kann ein Planarisierungsprozess, wie z.B. ein CMP, durchgeführt werden, um überschüssige Abschnitte des Gateschichtstapels 120 und überschüssige Abschnitte des Gateelektrodenmaterials zu entfernen, wobei sich die überschüssigen Abschnitte über der oberen Fläche des ersten ILD 114 befinden. Die verbleibenden Abschnitte des Gateelektrodenmaterials und des Gateschichtstapels 120 bilden daher Ersatzgates der resultierenden NSFET-Vorrichtung 100. Jede Gateelektrode 122 und der entsprechende Gateschichtstapel 120 können gemeinsam als ein Gatestapel, eine Ersatzgatestruktur oder eine Metallgatestruktur bezeichnet werden. Jeder Gatestapel erstreckt sich um die jeweiligen Nanofolien 54.
  • Es ist zu beachten, dass der Einfachheit halber die verschiedenen Bestandteilmaterialien des Gateschichtstapels 120 in 15A nicht dargestellt sind, aber in 15B gezeigt sind, die eine Querschnittsansicht der NSFET-Vorrichtung 100 entlang des Querschnitts F-F von 15A darstellt. In 15A sind außerdem die Bereiche 130A und 130B, die den Bereichen 130A und 130B in 13 entsprechen, dargestellt. Wie in 15B dargestellt, füllt der Gateschichtstapel 120 somit vollständig den Raum zwischen der untersten Nanofolie 54 (z.B. 54A) und der Finne 90, und die Gateelektrode 122 erstreckt sich zumindest um Abschnitte des Gateschichtstapels 120. Mit anderen Worten erstreckt sich die Gateelektrode 122 entlang von Abschnitten des Gateschichtstapels 120 (und kontaktiert sie physisch), die sich auf Seitenwänden der Nanofolien 54 und auf der oberen Fläche der obersten Nanofolie 54C befinden, aber die Gateelektrode 122 erstreckt sich nicht in dem Raum zwischen zwei vertikal benachbarten Nanofolien 54 (oder zwischen der Finne 90 und der untersten Nanofolie 54A).
  • Eine zusätzliche Verarbeitung kann durchgeführt werden, um die Herstellung der NSFET-Vorrichtung 100 abzuschließen, wie ein Durchschnittsfachmann leicht verstehen wird, weswegen die Einzelheiten hier möglicherweise nicht besprochen werden. Als Nächstes kann ein zweites ILD über dem ersten ILD 114 abgeschieden werden. Gatekontakte und Source- /Drainkontakte können durch das zweite ILD und/oder das erste ILD 114 ausgebildet werden, um jeweils die Gateelektroden 122 bzw. die Source-/Draingebiete 112 elektrisch zu koppeln. Außerdem können Interconnect-Strukturen über dem zweiten ILD ausgebildet werden, um die darunterliegenden elektrischen Komponenten (z.B. Transistoren) elektrisch zu verbinden, um Funktionsschaltungen auszubilden.
  • Abwandlungen der offenbarten Ausführungsformen sind möglich und sollen vollständig innerhalb des Umfangs der vorliegenden Offenbarung aufgenommen sein. In Abhängigkeit vom Typ der ausgebildeten Vorrichtung (z.B. n-Typ oder p-Typ) kann zum Beispiel das zweite Halbleitermaterial 54 entfernt werden, und das erste Halbleitermaterial 52 kann verbleiben, um die Nanofolien auszubilden, wobei die Nanofolien als die Kanalgebiete der ausgebildeten NSFET-Vorrichtung wirken. In Ausführungsformen, in denen das erste Halbleitermaterial 52 zum Ausbilden der Nanofolien verbleibt, werden Innenspacer in Aussparungen in Endabschnitten des zweiten Halbleitermaterials 54 ausgebildet, bevor das zweite Halbleitermaterial 54 entfernt wird, wie ein Durchschnittsfachmann leicht verstehen wird.
  • 16, 17, 18A und 18B sind Querschnittsansichten einer Nanofolien-Feldeffekttransistorvorrichtung (NSFET-Vorrichtung) 100 bei verschiedenen Stufen der Herstellung gemäß einer noch anderen Ausführungsform. Unter Bezugnahme auf 16 ist die NSFET-Vorrichtung 200 ähnlich der NSFET-Vorrichtung 100 in 13, aber die NSFET-Vorrichtung 200 weist ein n-Vorrichtungsgebiet 210 und ein p-Vorrichtungsgebiet 220 auf. In der dargestellten Ausführungsform ist die Struktur (z.B. Nanofolien 54 mit Gateschichtstapel 120) im n-Vorrichtungsgebiet 210 von 16 gleich der in 13 dargestellten Struktur, und sie wird gemäß den gleichen Verarbeitungsschritten ausgebildet, wie in 3A, 3B, 4A, 4B, 5A bis 5C, 6A bis 6C, 7A bis 7C, 8A, 8B, 9A, 9B, 10A, 10B und 11 bis 13 zum Ausbilden der Struktur in 13 gezeigt. Außerdem zeigt 16 ferner eine Struktur (Nanofolien 52 und Gateschichtstapel 120), die im p-Vorrichtungsgebiet 220 ausgebildet wurde, wobei die Struktur in ähnlichen Verarbeitungsschritten ausgebildet wird wie die Struktur im n-Vorrichtungsgebiet 210. Da zum Beispiel ein p-Kanalgebiet im p-Vorrichtungsgebiet 220 ausgebildet wird, wird das zweite Halbleitermaterial 54 (z.B. Si) entfernt, um das erste Halbleitermaterial 52 (z.B. SiGe) freizulegen, um die Nanofolien 52 auszubilden. Außerdem werden die Innenspacer 55 (siehe 18B) zwischen Nanofolien 52 im p-Vorrichtungsgebiet 220 ausgebildet. Die in 6A bis 6C, 7A bis 7C, 8A, 8B, 9A, 9B, 10A und 10B dargestellte Verarbeitung kann angewendet werden, um die Nanofolien 52 auszubilden, weswegen Einzelheiten nicht besprochen werden. In 16 definiert der Bereich 131B einen Bereich zwischen benachbarten Nanofolien 52, und der Bereich 131A definiert einen Bereich über einer obersten Nanofolie 52 (z.B. 52C).
  • In einer Ausführungsform werden zum Ausbilden der NSFET-Vorrichtung 200 die in 2, 3A, 3B, 4A, 4B und 5A bis 5C dargestellten Verarbeitungsschritte sowohl für das n-Vorrichtungsgebiet 210 als auch das p-Vorrichtungsgebiet 220 durchgeführt. Als Nächstes wird das p-Vorrichtungsgebiet 220 mit einer ersten strukturierten Maskenschicht (z.B. einem strukturiert Fotolack) abgedeckt, während die in 6A bis 6C, 7A bis 7C, 8A, 8B, 9A, 9B, 10A und 10B dargestellten Verarbeitungsschritte für das n-Vorrichtungsgebiet 210 durchgeführt werden, um die Nanofolien 54 auszubilden. Als Nächstes wird die erste strukturierte Maskenschicht entfernt, das n-Vorrichtungsgebiet 210 wird mit einer zweiten strukturierten Maskenschicht abgedeckt, und ähnliche Verarbeitungsschritte (z.B. jenen ähnlich, die in 6A bis 6C, 7A bis 7C, 8A, 8B, 9A, 9B, 10A und 10B dargestellt sind, aber zum Ausbilden von Nanofolien 52 angepasst sind) werden für das p-Vorrichtungsgebiet 220 zum Ausbilden der Nanofolien 52 durchgeführt. Als Nächstes wird die zweite strukturierte Maskenschicht entfernt, und die in 11 bis 13 dargestellten Verarbeitungsschritte werden sowohl für das n-Vorrichtungsgebiet 210 als auch das p-Vorrichtungsgebiet 220 durchgeführt, um die in 16 dargestellte Struktur auszubilden.
  • Als Nächstes wird in 17 eine dritte strukturierte Maskenschicht ausgebildet, um das n-Vorrichtungsgebiet 210 abzudecken, und ein oder mehrere Ätzprozesse werden durchgeführt, um das Liner-Material 129 und das Austrittsarbeitsmaterial 125 zu entfernen, so dass das Gatedielektrikumsmaterial 123 um die Nanofolien 52 freigelegt wird. Als Nächstes wird ein Austrittsarbeitsmaterial 124 wie z.B. ein p-Austrittsarbeitsmaterial (z.B. TiN) um die Nanofolie 52 und um das Gatedielektrikumsmaterial 123 ausgebildet. Nachdem das Austrittsarbeitsmaterial 125 ausgebildet wurde, wird die dritte strukturierte Maskenschicht entfernt. Das Grenzflächendielektrikumsmaterial 121, das Gatedielektrikumsmaterial 123 und das Austrittsarbeitsmaterial 125 bilden den Gateschichtstapel 126 für das p-Vorrichtungsgebiet 220.
  • Es ist zu beachten, dass im Beispiel von 17 das Austrittsarbeitsmaterial 124 zwischen benachbarten Nanofolien 52 (im Bereich 131B) miteinander vereinigt ist. Daher kann die Dicke des Austrittsarbeitsmaterials 124 im Bereich 131B das Doppelte oder mehr der Dicke des Austrittsarbeitsmaterials 124 im Bereich 131A betragen. Eine Auflistung der Schichten von Materialien zwischen zwei benachbarten Nanofolien 52 (z.B. 52A und 52B) weist daher Folgendes auf: eine Schicht des Grenzflächendielektrikumsmaterials 121, eine Schicht des Gatedielektrikumsmaterials 123, eine Schicht des (vereinigten) Austrittsarbeitsmaterials 124, eine Schicht des Gatedielektrikumsmaterials 123 und eine Schicht des Grenzflächendielektrikumsmaterials 121. In der dargestellten Ausführungsform enthält das Austrittsarbeitsmaterial 124 (z.B. p-Austrittsarbeitsmaterial, wie z.B. TiN) kein Aluminium (das leicht diffundiert), und daher wird das Liner-Material 129 im p-Vorrichtungsgebiet 220 nicht verwendet. Der vergrößerte Raum zwischen benachbarten Nanofolien 52 ermöglicht eine größere Flexibilität beim Anpassen der Struktur des Austrittsarbeitsmaterials 124, wie z.B. der Anzahl von Teilschichten im Austrittsarbeitsmaterial 124 und der Dicken der Teilschichten. Es ist zu beachten, dass obwohl das Austrittsarbeitsmaterial 124 (oder 125) als eine einzelne Schicht in den Figuren dargestellt ist, das Austrittsarbeitsmaterial 124 (oder 125) eine mehrschichtige Struktur mit mehreren Teilschichten aufweisen kann.
  • Als Nächstes wird, wie in 18A und 18B dargestellt, die Gateelektrode 122 um die Nanofolien 54/52 und um die Schichtstapel 120/126 ausgebildet. 18A zeigt die Querschnittsansicht der NSFET-Vorrichtung 200 entlang einer Längsrichtung einer Finne im n-Vorrichtungsgebiet 210, und 18B zeigt die Querschnittsansicht der NSFET-Vorrichtung 200 entlang einer Längsrichtung einer Finne im p-Vorrichtungsgebiet 220.
  • In der dargestellten Ausführungsform ist die Querschnittsansicht von 18A gleich der Querschnittsansicht von 15A, weswegen Einzelheiten nicht wiederholt werden. In 18B füllt der Gateschichtstapel 126 den Raum zwischen benachbarten Nanofolien 52 im p-Vorrichtungsgebiet 220, und daher ist keine Gateelektrode 122 zwischen benachbarten Nanofolien 52 in 18B vorhanden. Da die Gateelektrode 122 den durch das Entfernen der obersten Schicht des zweiten Halbleitermaterials 54 verbleibenden Raum füllt, weist außerdem die Gateelektrode 122 eine erste Breite Wi, die zwischen Gatespacern 108 gemessen wird, auf und weist eine zweite Breite W2 auf, die zwischen den obersten Innenspacern 55 gemessen wird, wobei W2 größer ist als W1.
  • 19 zeigt ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsformen. Es versteht sich, dass das in 19 dargestellte Ausführungsformverfahren lediglich ein Beispiel von vielen möglichen Ausführungsformverfahren ist. Ein Durchschnittsfachmann würde viele Abwandlungen, Alternativen und Modifikation erkennen. Zum Beispiel können verschiedene Schritte, wie in 19 dargestellt, hinzugefügt, ausgelassen, ersetzt, umgeordnet oder wiederholt werden.
  • Unter Bezugnahme auf 19 wird bei Block 1010 eine Finne ausgebildet, die über einem Substrat hervorsteht. Bei Block 1020 werden Source-/Draingebiete über der Finne ausgebildet. Bei Block 1030 werden eine erste Nanofolie und eine zweite Nanofolie über der Finne und zwischen den Source-/Draingebieten ausgebildet, wobei die erste Nanofolie zwischen der Finne und der zweiten Nanofolie angeordnet wird. Bei Block 1040 wird ein Gatedielektrikumsmaterial um die erste Nanofolie und die zweite Nanofolie ausgebildet. Bei Block 1050 wird ein Austrittsarbeitsmaterial um das Gatedielektrikumsmaterial ausgebildet, wobei sich ein erster Abschnitt des Austrittsarbeitsmaterials entlang einer ersten Fläche der ersten Nanofolie, die weg vom Substrat weist, erstreckt, und sich ein zweiter Abschnitt des Austrittsarbeitsmaterials entlang einer zweiten Fläche der zweiten Nanofolie erstreckt, die dem Substrat zugewandt ist. Bei Block 1060 wird ein Liner-Material um das Austrittsarbeitsmaterial ausgebildet, wobei das Liner-Material einen Spalt zwischen dem ersten Abschnitt und dem zweiten Abschnitt des Austrittsarbeitsmaterials füllt. Bei Block 1070 wird ein Gatematerial über der ersten Nanofolie und der zweiten Nanofolie ausgebildet.
  • Ausführungsformen können Vorteile erzielen. Durch Ausbilden des Liner-Materials verhindert das offenbarte Verfahren, dass sich das Austrittsarbeitsmaterial um benachbarte Nanofolien vereinigt und eine dickere Austrittsarbeitsschicht zwischen benachbarten Nanofolien bildet, wodurch eine Schwellenspannungsschwankung vermieden oder reduziert wird. Außerdem verhindert oder reduziert das Liner-Material eine Diffusion von Aluminium aus der Austrittsarbeitsschicht in andere Schichten der NSFET-Vorrichtung.
  • In einer Ausführungsform weist eine Halbleitervorrichtung auf: eine Finne, die über einem Substrat hervorsteht; Source-/Draingebiete über der Finne; Nanofolien zwischen den Source-/Draingebieten; und eine Gatestruktur über der Finne und zwischen den Source-/Draingebieten, wobei die Gatestruktur aufweist: ein Gatedielektrikumsmaterial um jede der Nanofolien; ein Austrittsarbeitsmaterial um das Gatedielektrikumsmaterial; ein Liner-Material um das Austrittsarbeitsmaterial, wobei das Liner-Material eine nicht gleichmäßige Dicke aufweist und dicker an einer ersten Position zwischen den Nanofolien ist als an einer zweiten Position entlang von Seitenwänden der Nanofolien; und ein Gateelektrodenmaterial zumindest um Abschnitte des Liner-Materials. In einer Ausführungsform ist das Austrittsarbeitsmaterial ein aluminiumhaltiges Material und das Liner-Material ist ein Oxid. In einer Ausführungsform ist das Austrittsarbeitsmaterial Titan-Aluminium und das Liner-Material ist Aluminiumoxid oder Siliziumoxid. In einer Ausführungsform ist das Liner-Material Silizium. In einer Ausführungsform ist das Austrittsarbeitsmaterial Titan-Aluminium. In einer Ausführungsform weisen die Nanofolien eine erste Nanofolie und eine zweite Nanofolie auf, wobei sich die erste Nanofolie zwischen der zweiten Nanofolie und dem Substrat befindet, wobei das Austrittsarbeitsmaterial um die erste Nanofolie eine erste Fläche aufweist, die der zweiten Nanofolie zugewandt ist, und das Austrittsarbeitsmaterial um die zweite Nanofolie eine zweite Fläche aufweist, die der ersten Nanofolie zugewandt ist, wobei das Liner-Material einen Raum zwischen der ersten Fläche und der zweiten Fläche des Austrittsarbeitsmaterials füllt. In einer Ausführungsform ist der Raum zwischen der ersten Fläche und der zweiten Fläche des Austrittsarbeitsmaterials frei vom Gateelektrodenmaterial. In einer Ausführungsform weist die Halbleitervorrichtung ferner ein Grenzflächendielektrikumsmaterial zwischen jeder der Nanofolien und dem Gatedielektrikumsmaterial auf. In einer Ausführungsform weisen die Nanofolien eine erste Nanofolie und eine zweite Nanofolie, die vertikal an die erste Nanofolie angrenzt, auf, wobei das Grenzflächendielektrikumsmaterial, das Gatedielektrikumsmaterial, das Austrittsarbeitsmaterial und das Liner-Material einen Raum zwischen der ersten Nanofolie und der zweiten Nanofolie vollständig füllen. In einer Ausführungsform füllen das Grenzflächendielektrikumsmaterial, das Gatedielektrikumsmaterial, das Austrittsarbeitsmaterial und das Liner-Material ferner vollständig einen Raum zwischen der Finne und einer untersten Nanofolie der Nanofolien, die sich der Finne am nächsten befindet. In einer Ausführungsform weist das Liner-Material eine erste Dicke an einer ersten Fläche einer ersten Nanofolie, die weg vom Substrat weist, auf und weist eine zweite Dicke an einer zweiten Fläche der ersten Nanofolie, die dem Substrat zugewandt ist, auf, wobei die erste Nanofolie eine oberste Nanofolie ist, die sich am weitesten weg vom Substrat befindet, wobei die zweite Dicke größer ist als die erste Dicke. In einer Ausführungsform beträgt die zweite Dicke ungefähr das Doppelte der ersten Dicke.
  • In einer Ausführungsform weist eine Halbleitervorrichtung auf: eine Finne, die über einem Substrat hervorsteht; eine Gatestruktur über der Finne; Source-/Draingebiete über der Finne auf gegenüberliegenden Seiten der Gatestruktur; und eine erste Kanalschicht und eine zweite Kanalschicht, die zwischen den Source-/Draingebieten und über der Finne angeordnet sind, wobei sich die erste Kanalschicht zwischen der zweiten Kanalschicht und der Finne befindet, wobei die Gatestruktur aufweist: ein Gatedielektrikumsmaterial um die erste Kanalschicht und um die zweite Kanalschicht; ein Austrittsarbeitsmaterial um das Gatedielektrikumsmaterial; ein Liner-Material um das Austrittsarbeitsmaterial, wobei das Liner-Material eine erste Dicke über einer oberen Fläche der zweiten Kanalschicht fern von der Finne aufweist, und eine zweite Dicke zwischen der ersten Kanalschicht und der zweiten Kanalschicht aufweist, wobei die erste Dicke kleiner ist als die zweite Dicke; und eine Gateelektrode. In einer Ausführungsform weist die Halbleitervorrichtung ferner Innenspacer zwischen ersten Endabschnitten der ersten Kanalschicht und zweiten Endabschnitten der zweiten Kanalschicht auf, wobei das Gatedielektrikumsmaterial, das Austrittsarbeitsmaterial und das Liner-Material einen Raum zwischen den Innenspacern füllen. In einer Ausführungsform ist das Austrittsarbeitsmaterial Titan-Aluminium, das Liner-Material ist Aluminiumoxid, Siliziumoxid oder Silizium. In einer Ausführungsform beträgt die zweite Dicke ungefähr das Doppelt der ersten Dicke. In einer Ausführungsform weist die Halbleitervorrichtung ferner ein Grenzflächendielektrikumsmaterial zwischen dem Gatedielektrikumsmaterial und der ersten Kanalschicht und zwischen dem Gatedielektrikumsmaterial und der zweiten Kanalschicht auf, wobei das Grenzflächendielektrikumsmaterial, das Gatedielektrikumsmaterial, das Austrittsarbeitsmaterial und das Liner-Material einen Raum zwischen der ersten Kanalschicht und der zweiten Kanalschicht füllen.
  • In einer Ausführungsform umfasst ein Verfahren zum Ausbilden einer Halbleitervorrichtung: Ausbilden einer Finne, die über einem Substrat hervorsteht; Ausbilden von Source-/Draingebieten über der Finne; Ausbilden einer ersten Nanofolie und einer zweiten Nanofolie, die sich über der Finne und zwischen den Source-/Draingebieten befinden, wobei die erste Nanofolie zwischen der Finne und der zweiten Nanofolie angeordnet ist; Ausbilden eines Gatedielektrikumsmaterials um die erste Nanofolie und die zweite Nanofolie; Ausbilden eines Austrittsarbeitsmaterials um das Gatedielektrikumsmaterial, wobei sich ein erster Abschnitt des Austrittsarbeitsmaterials entlang einer ersten Fläche der ersten Nanofolie erstreckt, die weg vom Substrat weist, und sich ein zweiter Abschnitt des Austrittsarbeitsmaterials entlang einer zweiten Fläche der zweiten Nanofolie erstreckt, die dem Substrat zugewandt ist; Ausbilden eines Liner-Materials um das Austrittsarbeitsmaterial, wobei das Liner-Material einen Spalt zwischen dem ersten Abschnitt und dem zweiten Abschnitt des Austrittsarbeitsmaterials füllt; und Ausbilden eines Gatematerials über der ersten Nanofolie und der zweiten Nanofolie. In einer Ausführungsform ist der Spalt zwischen dem ersten Abschnitt und dem zweiten Abschnitt des Austrittsarbeitsmaterials frei vom Gatematerial. In einer Ausführungsform ist das Liner-Material aus Titan-Aluminium ausgebildet, und das Austrittsarbeitsmaterial ist aus Aluminiumoxid, Siliziumoxid oder Silizium ausgebildet.
  • Das Vorstehende skizziert Merkmale mehrerer Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/174634 [0001]
    • US 16904751 [0054]

Claims (20)

  1. Halbleitervorrichtung, aufweisend: eine Finne, die über einem Substrat hervorsteht, Source-/Draingebiete über der Finne, Nanofolien zwischen den Source-/Draingebieten, und eine Gatestruktur über der Finne und zwischen den Source-/Draingebieten, wobei die Gatestruktur aufweist: ein Gatedielektrikumsmaterial um jede der Nanofolien, ein Austrittsarbeitsmaterial um das Gatedielektrikumsmaterial, ein Liner-Material um das Austrittsarbeitsmaterial, wobei das Liner-Material eine nicht gleichmäßige Dicke aufweist und dicker an einer ersten Position zwischen den Nanofolien ist als an einer zweiten Position entlang von Seitenwänden der Nanofolien, und ein Gateelektrodenmaterial zumindest um Abschnitte des Liner-Materials.
  2. Halbleitervorrichtung nach Anspruch 1, wobei das Austrittsarbeitsmaterial ein aluminiumhaltiges Material ist und das Liner-Material ein Oxid ist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei das Austrittsarbeitsmaterial Titan-Aluminium ist, und das Liner-Material Aluminiumoxid oder Siliziumoxid ist.
  4. Halbleitervorrichtung nach Anspruch 1, wobei das Liner-Material Silizium ist.
  5. Halbleitervorrichtung nach Anspruch 4, wobei das Austrittsarbeitsmaterial Titan-Aluminium ist.
  6. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Nanofolien eine erste Nanofolie und eine zweite Nanofolie aufweisen, wobei sich die erste Nanofolie zwischen der zweiten Nanofolie und dem Substrat befindet, wobei das Austrittsarbeitsmaterial um die erste Nanofolie eine erste Fläche aufweist, die der zweiten Nanofolie zugewandt ist, und das Austrittsarbeitsmaterial um die zweite Nanofolie eine zweite Fläche aufweist, die der ersten Nanofolie zugewandt ist, wobei das Liner-Material einen Raum zwischen der ersten Fläche und der zweiten Fläche des Austrittsarbeitsmaterials füllt.
  7. Halbleitervorrichtung nach Anspruch 6, wobei der Raum zwischen der ersten Fläche und der zweiten Fläche des Austrittsarbeitsmaterials frei vom Gateelektrodenmaterial ist.
  8. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, die ferner ein Grenzflächendielektrikumsmaterial zwischen jeder der Nanofolien und dem Gatedielektrikumsmaterial aufweist.
  9. Halbleitervorrichtung nach Anspruch 8, wobei die Nanofolien eine erste Nanofolie und eine zweite Nanofolie, die vertikal an die erste Nanofolie angrenzt, aufweisen, wobei das Grenzflächendielektrikumsmaterial, das Gatedielektrikumsmaterial, das Austrittsarbeitsmaterial und das Liner-Material einen Raum zwischen der ersten Nanofolie und der zweiten Nanofolie vollständig füllen.
  10. Halbleitervorrichtung nach Anspruch 8 oder 9, wobei das Grenzflächendielektrikumsmaterial, das Gatedielektrikumsmaterial, das Austrittsarbeitsmaterial und das Liner-Material ferner einen Raum zwischen der Finne und einer untersten Nanofolie der Nanofolien, die sich der Finne am nächsten befindet, vollständig füllen.
  11. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei das Liner-Material eine erste Dicke an einer ersten Fläche einer ersten Nanofolie, die weg vom Substrat weist, aufweist und eine zweite Dicke an einer zweiten Fläche der ersten Nanofolie, die dem Substrat zugewandt ist, aufweist, wobei die erste Nanofolie eine oberste Nanofolie ist, die sich am weitesten weg vom Substrat befindet, wobei die zweite Dicke größer ist als die erste Dicke.
  12. Halbleitervorrichtung nach Anspruch 11, wobei die zweite Dicke ungefähr das Doppelte der ersten Dicke beträgt.
  13. Halbleitervorrichtung, aufweisend: eine Finne, die über einem Substrat hervorsteht, eine Gatestruktur über der Finne, Source-/Draingebiete über der Finne auf entgegengesetzten Seiten der Gatestruktur, und eine erste Kanalschicht und eine zweite Kanalschicht, die zwischen den Source-/Draingebieten und über der Finne angeordnet sind, wobei sich die erste Kanalschicht zwischen der zweiten Kanalschicht und der Finne befindet, wobei die Gatestruktur aufweist: ein Gatedielektrikumsmaterial um die erste Kanalschicht und um die zweite Kanalschicht, ein Austrittsarbeitsmaterial um das Gatedielektrikumsmaterial, ein Liner-Material um das Austrittsarbeitsmaterial, wobei das Liner-Material eine erste Dicke über einer oberen Fläche der zweiten Kanalschicht fern von der Finne aufweist und eine zweite Dicke zwischen der ersten Kanalschicht und der zweiten Kanalschicht aufweist, wobei die erste Dicke kleiner ist als die zweite Dicke, und eine Gateelektrode.
  14. Halbleitervorrichtung nach Anspruch 13, die ferner Innenspacer zwischen ersten Endabschnitten der ersten Kanalschicht und zweiten Endabschnitten der zweiten Kanalschicht aufweist, wobei das Gatedielektrikumsmaterial, das Austrittsarbeitsmaterial und das Liner-Material einen Raum zwischen den Innenspacern füllen.
  15. Halbleitervorrichtung nach Anspruch 13 oder 14, wobei das Austrittsarbeitsmaterial Titan-Aluminium ist und das Liner-Material Aluminiumoxid, Siliziumoxid oder Silizium ist.
  16. Halbleitervorrichtung nach einem der Ansprüche 13 bis 15, wobei die zweite Dicke ungefähr das Doppelte der ersten Dicke beträgt.
  17. Halbleitervorrichtung nach einem der Ansprüche 13 bis 16, die ferner ein Grenzflächendielektrikumsmaterial zwischen dem Gatedielektrikumsmaterial und der ersten Kanalschicht und zwischen dem Gatedielektrikumsmaterial und der zweiten Kanalschicht aufweist, wobei das Grenzflächendielektrikumsmaterial, das Gatedielektrikumsmaterial, das Austrittsarbeitsmaterial und das Liner-Material einen Raum zwischen der ersten Kanalschicht und der zweiten Kanalschicht füllen.
  18. Verfahren zum Ausbilden einer Halbleitervorrichtung, wobei das Verfahren umfasst: Ausbilden einer Finne, die über einem Substrat hervorsteht, Ausbilden von Source-/Draingebieten über der Finne, Ausbilden einer ersten Nanofolie und einer zweiten Nanofolie, die sich über der Finne und zwischen den Source-/Draingebieten befinden, wobei die erste Nanofolie zwischen der Finne und der zweiten Nanofolie angeordnet wird, Ausbilden eines Gatedielektrikumsmaterials um die erste Nanofolie und die zweite Nanofolie, Ausbilden eines Austrittsarbeitsmaterials um das Gatedielektrikumsmaterial, wobei sich ein erster Abschnitt des Austrittsarbeitsmaterials entlang einer ersten Fläche der ersten Nanofolie erstreckt, die weg vom Substrat weist, und sich ein zweiter Abschnitt des Austrittsarbeitsmaterials entlang einer zweiten Fläche der zweiten Nanofolie erstreckt, die dem Substrat zugewandt ist, Ausbilden eines Liner-Materials um das Austrittsarbeitsmaterial, wobei das Liner-Material einen Spalt zwischen dem ersten Abschnitt und dem zweiten Abschnitt des Austrittsarbeitsmaterials füllt, und Ausbilden eines Gatematerials über der ersten Nanofolie und der zweiten Nanofolie.
  19. Verfahren nach Anspruch 18, wobei der Spalt zwischen dem ersten Abschnitt und dem zweiten Abschnitt des Austrittsarbeitsmaterials frei vom Gatematerial ist.
  20. Verfahren nach Anspruch 18 oder 19, wobei das Liner-Material aus Titan-Aluminium ausgebildet wird und das Austrittsarbeitsmaterial aus Aluminiumoxid, Siliziumoxid oder Silizium ausgebildet wird.
DE102021115177.5A 2021-04-14 2021-06-11 Nanofolien-feldeffekttransistorvorrichtung und verfahren zu deren ausbilden Active DE102021115177B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163174634P 2021-04-14 2021-04-14
US63/174,634 2021-04-14
US17/341,034 US12009391B2 (en) 2021-04-14 2021-06-07 Nanosheet field-effect transistor device and method of forming
US17/341,034 2021-06-07

Publications (2)

Publication Number Publication Date
DE102021115177A1 true DE102021115177A1 (de) 2022-10-20
DE102021115177B4 DE102021115177B4 (de) 2024-05-08

Family

ID=82972891

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102021115177.5A Active DE102021115177B4 (de) 2021-04-14 2021-06-11 Nanofolien-feldeffekttransistorvorrichtung und verfahren zu deren ausbilden

Country Status (5)

Country Link
US (1) US12009391B2 (de)
KR (1) KR102557598B1 (de)
CN (1) CN114975440A (de)
DE (1) DE102021115177B4 (de)
TW (1) TWI809500B (de)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200251593A1 (en) 2019-02-06 2020-08-06 International Business Machines Corporation Nanosheet transistors with strained channel regions

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9764950B2 (en) 2013-08-16 2017-09-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement with one or more semiconductor columns
US9224833B2 (en) 2014-02-13 2015-12-29 Taiwan Semiconductor Manufacturing Company Limited Method of forming a vertical device
US9653563B2 (en) 2014-04-18 2017-05-16 Taiwan Semiconductor Manufacturing Company Limited Connection structure for vertical gate all around (VGAA) devices on semiconductor on insulator (SOI) substrate
US9251888B1 (en) 2014-09-15 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cells with vertical gate-all-round MOSFETs
US9583486B1 (en) 2015-11-19 2017-02-28 International Business Machines Corporation Stable work function for narrow-pitch devices
US11177364B2 (en) 2017-11-03 2021-11-16 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same
KR102495082B1 (ko) * 2018-06-12 2023-02-01 삼성전자주식회사 반도체 장치
US11404578B2 (en) 2018-06-22 2022-08-02 Intel Corporation Dielectric isolation layer between a nanowire transistor and a substrate
KR102515393B1 (ko) 2018-06-29 2023-03-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10892328B2 (en) 2019-03-04 2021-01-12 International Business Machines Corporation Source/drain extension regions and air spacers for nanosheet field-effect transistor structures
US11183574B2 (en) 2019-05-24 2021-11-23 Taiwan Semiconductor Manufacturing Co., Ltd. Work function layers for transistor gate electrodes
US11355363B2 (en) 2019-08-30 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing
US11177259B2 (en) 2019-09-27 2021-11-16 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-threshold gate structure with doped gate dielectric layer

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200251593A1 (en) 2019-02-06 2020-08-06 International Business Machines Corporation Nanosheet transistors with strained channel regions

Also Published As

Publication number Publication date
US12009391B2 (en) 2024-06-11
DE102021115177B4 (de) 2024-05-08
TWI809500B (zh) 2023-07-21
KR102557598B1 (ko) 2023-07-19
US20220336584A1 (en) 2022-10-20
TW202240908A (zh) 2022-10-16
KR20220142317A (ko) 2022-10-21
CN114975440A (zh) 2022-08-30

Similar Documents

Publication Publication Date Title
DE102017103419B4 (de) Halbleitervorrichtung mit getrennter source-drain-struktur und zugehöriges herstellungsverfahren
DE102020115120A1 (de) Nanosheet-feldeffekttransistor-vorrichtung und verfahren zu deren herstellung
DE102017112753A1 (de) Halbleitervorrichtung und Verfahren
DE102019109857A1 (de) Halbleiter-bauelement und herstellungsverfahren
DE102021110710A1 (de) Nanoschicht-feldeffekttransistorvorrichtung und herstellungsverfahren
DE102017117797A1 (de) Halbleitervorrichtung und Methoden der Herstellung
DE102020119099A1 (de) Halbleitervorrichtung und verfahren
DE102019128758A1 (de) Verfahren zur herstellung von halbleitervorrichtungen undhalbleitervorrichtungen
DE102019126285A1 (de) Steuerung von Grenzspannungen durch Blockierschichten
DE102019121282A1 (de) Finnenfeldeffekttransistorvorrichtung und Verfahren zum Bilden derselben
DE102020101405B4 (de) Verfahren zur herstellung einer halbleitervorrichtung
DE102021105733A1 (de) Kontaktsteckerstruktur eines halbleiterbauelements und verfahren zum bilden derselben
DE102021107846A1 (de) Halbleitervorrichtung und verfahren
DE102021104817A1 (de) Halbleitervorrichtung und verfahren
DE102018101016B4 (de) Verfahren zum Schneiden von Metall-Gates und daraus gebildete Strukturen
DE102022132143A1 (de) Verfahren zum herstellen von halbleitervorrichtungen und halbleitervorrichtungen
DE102020119452B4 (de) Halbleitervorrichtung mit schnitt-metallgate-struktur und verfahren zu deren herstellung
DE102020110678B4 (de) Halbleitervorrichtung und -verfahren
DE102017126435A1 (de) Fin-feldeffekttransistorvorrichtung und verfahren
DE102019110533B4 (de) Halbleitervorrichtung und herstellungsverfahren
DE102019129768B4 (de) Verfahren zur herstellung von halbleitervorrichtungen und halbleitervorrichtung
DE102021109461A1 (de) Nanostruktur-feldeffekttransistorbauelement und verfahren zum bilden derselben
DE102021106455A1 (de) Halbleitervorrichtung und verfahren
DE102021115177B4 (de) Nanofolien-feldeffekttransistorvorrichtung und verfahren zu deren ausbilden
DE102021120584A1 (de) Dielektrische schicht auf halbleitervorrichtung und verfahren zum bilden derselben

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division