KR102557598B1 - 나노시트 전계 효과 트랜지스터 디바이스 및 형성 방법 - Google Patents

나노시트 전계 효과 트랜지스터 디바이스 및 형성 방법 Download PDF

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Abstract

반도체 디바이스는, 기판 위로 돌출되는 핀(fin); 핀 위의 소스/드레인 영역; 소스/드레인 영역들 사이의 나노시트; 및 핀 위에 그리고 소스/드레인 영역 사이의 게이트 구조물을 포함하고, 게이트 구조물은, 나노시트들 각각 주위의 게이트 유전체 물질; 게이트 유전체 물질 주위의 일함수 물질; 일함수 물질 주위의 라이너 물질 - 라이너 물질은 불균일한 두께를 갖고 나노시트들의 측벽을 따르는 제2 위치에서보다 나노시트들 사이의 제1 위치에서 더 두꺼움 - ; 및 라이너 물질의 적어도 일부 주위의 게이트 전극 물질을 포함한다.

Description

나노시트 전계 효과 트랜지스터 디바이스 및 형성 방법{NANOSHEET FIELD-EFFECT TRANSISTOR DEVICE AND METHOD OF FORMING}
우선권 주장 및 교차 참조
본 출원은 2021년 4월 14일에 출원되고 발명의 명칭이 "나노시트 구조물의 NWFM AIO 캡핑층(NWFM AIO Capping Layer of Nanosheet Structure)"인 미국 특허 가출원 제63/174,634호의 이익을 주장하며, 이 가출원은 참조에 의해 본 명세서에 통합된다.
반도체 디바이스는 예를 들면, 개인용 컴퓨터, 셀 폰, 디지털 카메라, 및 다른 전자 장비와 같은, 다양한 전자 응용들에서 사용된다. 반도체 디바이스는 통상적으로 반도체 기판 위에 물질의 절연 또는 유전체층, 전도성층, 및 반도체층을 퇴적시키고, 이것들 상에 회로 컴포넌트와 요소를 형성하도록 리소그래피를 사용해서 다양한 물질층들을 패너닝함으로써 제조된다.
반도체 산업은 최소 피처 크기(minimum feature size)를 지속적으로 줄임으로써 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 지속적으로 향상시켜 더 많은 컴포넌트가 주어진 영역에 집적될 수 있게 한다. 하지만, 최소 피처 크기가 줄어듦에 따라, 해결되어야 할 추가적인 문제가 발생한다.
본 개시의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처는 실제 크기대로 도시되지 않는 것이 주목된다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따른 나노시트 전계 효과 트랜지스터(nanosheet field-effect transistor; NSFET) 디바이스의 예를 도시한다.
도 2, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a 내지 도 5c, 도 6a 내지 도 6c, 도 7a 내지 도 7c, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11 내지 도 14, 도 15a 및 도 15b는 실시예에 따른, 다양한 제조 단계에서 나노시트 전계 효과 트랜지스터 디바이스의 단면도이다.
도 16, 도 17, 도 18a, 및 도 18b는 또 다른 실시예에 따른, 다양한 제조 단계에서의 나노시트 전계 효과 트랜지스터 디바이스의 단면도이다.
도 19는 일부 실시예에서 반도체 디바이스를 형성하는 방법의 흐름도이다.
하기의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한, 포함할 수 있다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다. 명세서 전체에 걸쳐, 달리 명시되지 않는 한, 상이한 도면들에서 동일한 참조 번호는 동일하거나 유사한 물질(들)을 사용하여 동일하거나 유사한 형성 방법에 의해 형성되는 동일하거나 유사한 컴포넌트를 지칭한다. 또한, 참조 번호는 같지만 알파벳이 다른 도면들(예컨대, 도 5a, 5b 및 5c)은 동일한 프로세싱 단계에서 반도체 디바이스의 상이한 뷰를 예시한다.
일부 실시예에 따르면, 라이너 물질은 나노시트 디바이스의 일함수 물질(work function material) 주위에 형성된다. 라이너 물질은 각 나노시트 주위의 일함수 물질을 감싸고, 인접한 나노시트 사이의 일함수 물질이 함께 병합되어 다른 위치의 일함수 물질보다 더 두꺼운 일함수 물질을 형성하는 것을 방지한다. 불균일한 두께를 갖는 일함수 물질은 형성된 디바이스의 문턱 전압(VTH)의 변화를 야기할 수 있으므로, 개시된 방법은 일함수 물질의 불균일한 두께로 인한 문턱 전압 변동을 피하거나 감소시켜 형성된 디바이스의 성능을 개선한다. 또한, 라이너 물질은 일함수 물질에서 다른 층으로 알루미늄이 확산되는 것을 방지하거나 감소시킨다.
도 1은 일부 실시예에 따른 나노시트 전계 효과 트랜지스터(nanosheet field-effect transistor; NSFET) 디바이스의 예를 도시한다. NSFET 디바이스는 기판(50) 위로 돌출하는 반도체 핀(90)(핀이라고도 함)을 포함한다. 핀 위에 게이트 전극(122)(예컨대, 금속 게이트)이 배치되고, 소스/드레인 영역(112)이 게이트 전극(122)의 양 측부 상에 형성된다. 복수의 나노시트(54)는 핀(90) 위에 그리고 소스/드레인 영역들(112) 사이에 형성된다. 분리 영역(96)은 핀 구조물의 양 측부 상에 형성된다. 게이트층 스택(120)(예컨대, 게이트 유전체 물질, 일함수 물질을 포함할 수 있음)이 나노시트(54) 주위에 형성된다. 게이트 전극(122)은 게이트층 스택(120) 위에와 그 주위에 있다.
또한, 도 1은 이후의 도면에 사용되는 참조 단면을 도시한다. 단면 A-A는 게이트 전극(122)의 종축을 따라서 그리고 예를 들어, NSFET 디바이스의 소스/드레인 영역들(112) 사이의 전류 흐름 방향에 수직인 방향으로 있다. 단면 B-B는 단면 A-A에 수직이고 핀의 종축을 따라서 그리고 예를 들면, NSFET 디바이스의 소스/드레인 영역들(112) 사이의 전류 흐름 방향으로 있다. 단면 C-C는 단면 B-B와 평행하며 두 개의 이웃하는 핀들 사이에 있다. 단면 D-D는 단면 A-A와 평행하며 NSFET 디바이스의 소스/드레인 영역(112)을 관통해 연장된다. 후속 도면은 명확성을 위해 이들 참조 단면들을 참조한다.
도 2, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a 내지 도 5c, 도 6a 내지 도 6c, 도 7a 내지 도 7c, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11 내지 도 14, 도 15a 및 도 15b는 실시예에 따른, 다양한 제조 단계에서 나노시트 전계 효과 트랜지스터(NSFET) 디바이스(100)의 단면도이다.
도 2에서, 기판(50)이 제공된다. 기판(50)은, (예컨대, p형 또는 n형 도펀트로) 도핑될 수 있거나 도핑되지 않을 수 있는, 예컨대, 벌크 반도체, 반도체-온-인슐레이터(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 예를 들어, 실리콘 웨이퍼와 같은, 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 물질층이다. 절연체층은 예를 들면, 매립 산화물(buried oxide; BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 즉, 일반적으로 실리콘 기판 또는 유리 기판 상에 제공된다. 다중층 또는 구배(gradient) 기판과 같은 다른 기판이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 물질은, 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함한다.
다층 스택(64)이 기판(50) 상에 형성된다. 다층 스택(64)은 제1 반도체 물질(52) 및 제2 반도체 물질(54)의 교번 층을 포함한다. 도 2에서, 제1 반도체 물질(52)에 의해 형성된 층은 52A, 52B 및 52C로 라벨 표기되고, 제2 반도체 물질(54)에 의해 형성된 층은 54A, 54B 및 54C로 라벨 표기된다. 도 2에 도시된 제1 및 제2 반도체 물질에 의해 형성된 층의 수는 단지 비제한적인 예일 뿐이다. 다른 개수의 층도 가능하며 본 개시의 범위 내에 완전히 포함되도록 의도된다.
일부 실시예에서, 예를 들어, 제1 반도체 물질(52)은 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1의 범위 내일 수 있음)과 같은 p형 FET의 채널 영역을 형성하는데 적절한 에피택셜 물질이며, 제2 반도체 물질(54)은 예를 들면, 실리콘과 같은 n형 FET의 채널 영역을 형성하는데 적절한 에피택셜 물질이다. 다층 스택(64)(에피택셜 물질 스택으로도 지칭될 수 있음)은 후속 프로세싱에서 NSFET의 채널 영역을 형성하도록 패터닝될 것이다. 특히, 다층 스택(64)은 수평 나노시트를 형성하기 위해 패터닝될 것이며, 생성되는 NSFET의 채널 영역은 다수의 수평 나노시트를 포함한다.
다층 스택(64)은 성장 챔버에서 수행될 수 있는 에피택셜 성장 프로세스에 의해 형성될 수 있다. 실시예에서, 에피택셜 성장 프로세스 동안, 일부 실시예에서, 성장 챔버는 주기적으로 제1 반도체 물질(52)을 선택적으로 성장시키기 위한 제1 세트의 전구체에 노출되고, 이어서 제2 반도체 물질(54)을 선택적으로 성장시키기 위한 제2 세트의 전구체에 노출된다. 제1 전구체 세트는 제1 반도체 물질(예컨대, 실리콘 게르마늄)을 위한 전구체를 포함하고, 제2 전구체 세트는 제2 반도체 물질(예컨대, 실리콘)을 위한 전구체를 포함한다. 일부 실시예에서, 제1 세트의 전구체는 실리콘 전구체(예컨대, 실란) 및 게르마늄 전구체(예컨대, 저메인)를 포함하고, 제2 세트의 전구체는 실리콘 전구체를 포함하지만 게르마늄 전구체는 생략한다. 따라서, 에피택셜 성장 프로세스는 실리콘 전구체의 성장 챔버로의 흐름을 연속적으로 가능하게 하고, 이어서 주기적으로: (1) 제1 반도체 물질(52)을 성장시킬 때 게르마늄 전구체의 성장 챔버로의 흐름을 가능하게 하는 단계; 및 (2) 제2 반도체 물질(54)을 성장시킬 때 게르마늄 전구체의 성장 챔버로의 흐름을 비활성화하는 단계를 포함한다. 주기적 노출은 목표량의 층이 형성될 때까지 반복될 수 있다.
도 3a, 도 3b, 도 4a, 도 4b, 도 5a 내지 도 5c, 도 6a 내지 도 6c, 도 7a 내지 도 7c, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11 내지 도 14, 도 15a 및 도 15b는 실시예에 따른, 후속 제조 단계에서 NSFET 디바이스(100)의 단면도이다. 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 및 도 15a는 도 1의 단면 B-B를 따른 단면도이다. 도 3b, 도 4b, 도 5c, 도 6c, 도 7c, 도 8b, 도 9b, 도 10b, 및 도 15b는 도 1의 단면 A-A를 따른 단면도이다. 도 5b, 도 6b 및 도 7b는 도 1의 단면 D-D를 따른 단면도이다. 도 11 내지 도 14는 도 1의 단면 A-A를 따른 NSFET 디바이스의 일부의 단면도이다. 2개의 핀과 2개의 게이트 구조물이 비제한적인 예로서 도면에 예시되어 있지만, 다른 수의 핀 및 다른 수의 게이트 구조물도 형성될 수 있음을 이해해야 한다.
도 3a 및 도 3b에서, 핀 구조물(91)이 기판(50) 위에 돌출되게 형성된다. 핀 구조물(91) 각각은 반도체 핀(90) 및 반도체 핀(90) 위에 놓이는 나노구조물(92)을 포함한다. 나노구조물(92)과 반도체 핀(90)은 다층 스택(64) 및 기판(50)에서 각각 트렌치를 에칭함으로써 형성될 수 있다.
핀 구조물(91)은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들면, 핀 구조물(91)은 이중-패터닝 또는 다중-패터닝 프로세스를 포함하는, 하나 이상의 포토리소그래피 프로세스를 이용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 프로세스 또는 다중 패터닝 프로세스는 포토리소그래피와 자기 정렬(self-aligned) 프로세스를 결합하여, 예를 들면, 단일 직접 포토리소그래피 프로세스를 사용하여 달리 얻을 수 있는 것보다 작은 피치를 갖는 패턴이 생성되게 할 수 있다. 예를 들면, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자기 정렬 프로세스를 사용하여 패터닝된 희생층 옆에 형성된다. 이후 희생층이 제거되고, 그런 다음, 예를 들면, 핀 구조물(91)을 패터닝하도록 잔여 스페이서가 사용될 수 있다.
일부 실시예에서, 잔여 스페이서는 마스크(94)를 패터닝하는 데 사용되며, 그런 다음 마스크(94)는 핀 구조물(91)을 패터닝하는 데 사용된다. 마스크(94)는 단일 층 마스크일 수 있거나, 제1 마스크층(94A) 및 제2 마스크층(94B)을 포함하는 다층 마스크와 같은 다층 마스크일 수 있다. 제1 마스크층(94A) 및 제2 마스크층(94B)은 각각 실리콘 산화물, 실리콘 질화물, 이들의 조합 등과 같은 유전체 물질로 형성될 수 있고, 적절한 기술에 따라 퇴적되거나 열적으로 성장될 수 있다. 제1 마스크층(94A)과 제2 마스크층(94B)은 높은 에칭 선택도를 갖는 상이한 물질들이다. 예를 들어, 제1 마스크층(94A)은 실리콘 산화물일 수 있고, 제2 마스크층(94B)은 실리콘 질화물일 수 있다. 마스크(94)는 임의의 허용 가능한 에칭 프로세스를 사용하여 제1 마스크층(94A) 및 제2 마스크층(94B)을 패터닝함으로써 형성될 수 있다. 그런 다음, 마스크(94)는 기판(50) 및 다층 스택(64)을 에칭하기 위한 에칭 마스크로서 사용될 수 있다. 에칭은 예를 들면, 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 등 또는 이들의 조합과 같은, 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 일부 실시예에서 이방성 에칭 프로세스이다. 에칭 프로세스 후, 패터닝된 다층 스택(64)은 나노구조물(92)을 형성하고, 패터닝된 기판(50)은 도 3a 및 3b에 도시된 바와 같이 반도체 핀(90)을 형성한다. 따라서, 예시된 실시예에서, 나노구조물(92)은 또한 제1 반도체 물질(52) 및 제2 반도체 물질(54)의 교번 층을 포함하고, 반도체 핀(90)은 기판(50)과 동일한 물질(예컨대, 실리콘)로 형성된다.
다음으로, 도 4a 및 도 4b에서, STI(Shallow Trench Isolation) 영역(96)이 기판(50) 위에 그리고 핀 구조물(91)의 양 측부 상에 형성된다. STI 영역(96)을 형성하기 위한 예로서, 절연 물질이 기판(50) 위에 형성될 수 있다. 절연 물질은 실리콘 산화물과 같은 산화물, 질화물 등 또는 이들의 조합일 수 있고, 고밀도 플라즈마 화학 증기 퇴적(high density plasma chemical vapor deposition; HDP-CVD), 유동성 CVD(flowable CVD; FCVD)(예를 들면, 원격 플라즈마 시스템에서의 CVD 기반 물질 퇴적 및 예를 들어, 산화물과 같은 또 다른 물질로의 변환을 위한 사후 경화) 등 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용 가능한 프로세스에 의해 형성된 다른 절연 물질이 사용될 수 있다. 도시된 실시예에서, 절연 물질은 FCVD 프로세스에 의해 형성된 실리콘 산화물이다. 절연 물질이 일단 형성된 후에 어닐링 프로세스가 수행될 수 있다.
실시예에서, 절연 물질은 과잉 절연 물질이 핀 구조물(91)을 덮도록 형성된다. 일부 실시예에서, 라이너가 먼저 기판(50) 및 핀 구조물(91)의 표면을 따라 형성되고, 위에서 논의된 것과 같은 충전 물질이 라이너 위에 형성된다. 일부 실시예에서, 라이너는 생략된다.
다음으로, 핀 구조물(91) 위의 과잉 절연 물질을 제거하기 위해 제거 프로세스가 절연 물질에 대해 적용된다. 일부 실시예에서, 예를 들면, 화학적 기계적 연마(chemical mechanical polish; CMP), 에칭백 프로세스, 이들의 조합 등과 같은, 평탄화 프로세스가 활용될 수 있다. 평탄화 프로세스는, 평탄화 프로세스가 완료된 후 나노구조물(92) 및 절연 물질의 상면이 수평이 되도록 나노구조물(92)을 노출시킨다. 그런 다음, 절연 물질은 STI 영역(96)을 형성하기 위해 리세싱된다. 절연 물질은 나노구조물(92)이 이웃하는 STI 영역들(96) 사이에서 돌출되도록 리세싱된다. 반도체 핀(90)의 상단 부분은 또한 이웃하는 STI 영역들(96) 사이에서 돌출될 수 있다. 또한, STI 영역(96)의 상면은, 도시된 바와 같이 평평한 표면, 볼록 표면, 오목 표면(예를 들면, 디싱(dishing)) 또는 이들의 조합을 가질 수 있다. STI 영역(96)의 상면은 적절한 에칭에 의해 평평하고, 볼록하고, 그리고/또는 오목하게 형성될 수 있다. STI 영역(96)은, 절연 물질의 물질에 대해 선택적인(예컨대, 반도체 핀(90) 및 나노구조물(92)의 물질보다 빠른 속도로 절연 물질의 물질을 에칭하는) 에칭 프로세스와 같은, 허용 가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, 희석 불화수소(dilute hydrofluoric; dHF) 산과 같은 적절한 에천트를 사용하는 화학 산화물 제거가 사용될 수 있다.
여전히 도 4a 및 도 4b를 참조하면, 더미 유전체층(97)이 나노구조물(92) 위에 그리고 STI 영역(96) 위에 형성된다. 더미 유전체층(97)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있고, 허용 가능한 기술에 따라 퇴적되거나 열적으로(thermally) 성장될 수 있다. 실시예에서, 실리콘층은 나노구조물(92) 위에 그리고 STI 영역(96)의 상면 위에 컨포멀하게 형성되고, 퇴적된 실리콘층을 더미 유전체층(97)으로서 산화물층으로 변환하기 위해 열 산화 프로세스가 수행된다.
다음으로, 도 5a 내지 도 5c에서, 더미 게이트(102)가 핀(90) 위에 그리고 나노구조물(92) 위에 형성된다. 더미 게이트(102)를 형성하기 위해, 더미 게이트 유전체가 더미 유전체층(97) 위에 형성될 수 있다. 더미 게이트층은 더미 유전체층(97) 위에 퇴적된 후, 예를 들어, CMP에 의해 평탄화될 수 있다. 더미 게이트층은 전도성 물질일 수 있으며, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘 게르마늄(poly-SiGe) 등을 포함하는 그룹 중에서 선택될 수 있다. 더미 게이트층은, 물리적 증기 퇴적(physical vapor deposition; PVD), CVD, 스퍼터 퇴적, 또는 당업계에서 공지되고 사용되는 다른 기술에 의해 퇴적될 수 있다. 더미 게이트층은 분리 영역(96)으로부터 높은 에칭 선택도를 갖는 다른 물질로 제조될 수 있다.
그 다음, 마스크(104)가 더미 게이트층 위에 형성된다. 마스크(104)는 실리콘 질화물, 실리콘 산질화물, 이들의 조합 등으로 형성될 수 있고, 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 예시된 실시예에서, 마스크(104)는 제1 마스크층(104A)(예컨대, 실리콘 산화물층) 및 제2 마스크층(10 4B)(예컨대, 실리콘 질화물층)을 포함한다. 그런 다음, 마스크(104)의 패턴은 허용 가능한 에칭 기술에 의해 더미 게이트층으로 전사되어 더미 게이트(102)를 형성한 다음, 허용 가능한 에칭 기술에 의해 더미 유전체층으로 전사되어 더미 게이트 유전체(97)를 형성한다. 더미 게이트(102)는 나노구조물(92)의 각각의 채널 영역을 덮는다. 마스크(104)의 패턴은 더미 게이트(102) 각각을 인접한 더미 게이트로부터 물리적으로 분리하는데 사용될 수 있다. 더미 게이트(102)는 또한 핀(90)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다. 더미 게이트(102) 및 더미 게이트 유전체(97)는 일부 실시예에서 집합적으로 더미 게이트 구조물로 지칭된다.
다음으로, 나노구조물(92), STI 영역(96) 및 더미 게이트(102) 위에 절연 물질을 컨포멀하게 퇴적함으로써 게이트 스페이서층(108)이 형성된다. 절연 물질은 실리콘 질화물, 실리콘 탄질화물, 이들의 조합 등일 수 있다. 일부 실시예에서, 게이트 스페이서층(108)은 다수의 서브층(sublayers)을 포함한다. 예를 들어, 제1 서브층(때때로 게이트 밀봉 스페이서층이라고도 함)은 열 산화 또는 퇴적에 의해 형성될 수 있고, 제2 서브층(때때로 메인 게이트 스페이서층이라고도 함)은 제1 서브층 상에 컨포멀하게 퇴적될 수 있다.
도 5b 및 도 5c는 각각 도 5a의 단면 E-E 및 F-F를 따른 도 5a의 NSFET 디바이스(100)의 단면도를 도시한다. 단면 E-E 및 F-F는 각각 도 1의 단면 D-D 및 A-A에 대응한다.
다음으로, 도 6a 내지 도 6c에서, 게이트 스페이서층(108)은 게이트 스페이서(108)를 형성하기 위해 이방성 에칭 프로세스에 의해 에칭된다. 이방성 에칭 프로세스는 게이트 스페이서층(108)의 수평 부분(예컨대, STI 영역(96) 및 더미 게이트(102) 위의 부분)을 제거하며, (예컨대, 더미 게이트(102) 및 더미 게이트 유전체(97)의 측벽을 따라) 게이트 스페이서층(108)의 잔여 수직 부분은 게이트 스페이서(108)를 형성한다.
도 6b 및 도 6c는 각각 단면 E-E 및 F-F를 따른 도 6a의 NSFET 디바이스(100)의 단면도를 도시한다. 도 6b에서, 게이트 스페이서층(108)의 일부는 STI 영역(96)의 상면 상의 이웃하는 핀들 사이에 도시되어 있다. 게이트 스페이서층(108)의 이러한 부분은, 상기 논의된 이방성 에칭 프로세스가, 이방성 에칭 프로세스의 효율을 감소시키는 이웃하는 핀들 사이의 더 작은 거리로 인해, 이웃하는 핀들 사이에 배치된 게이트 스페이서층(108)을 완전히 제거하지 못할 수 있기 때문에 남겨질 수 있다. 다른 실시예에서, 이웃하는 핀들 사이의 STI 영역(96)의 상면 상에 배치된 게이트 스페이서층(108)의 부분은 이방성 에칭 프로세스에 의해 완전히 제거된다.
게이트 스페이서(108)의 형성 후에, 경도핑되는 소스/드레인(lightly doped source/drain; LDD) 영역(미도시됨)을 위한 주입이 수행될 수 있다. 적절한 유형(예컨대, p형 또는 n형) 불순물이 노출된 나노구조물(92) 및/또는 반도체 핀(90)에 주입될 수 있다. n형 불순물은 예를 들어, 인, 비소, 안티몬 등과 같은 임의의 적절한 n형 불순물일 수 있고, p형 불순물은 예를 들어, 붕소, BF2, 인듐 등과 같은 임의의 적절한 p형 불순물일 수 있다. 경도핑된 소스/드레인 영역은 약 1015 cm-3 내지 1016 cm-3의 불순물 농도를 가질 수 있다. 주입된 불순물을 활성화시키기 위해 어닐링 프로세스가 사용될 수 있다.
다음으로, 개구(110)(리세스라고도 지칭될 수 있음)가 나노구조물(92)에 형성된다. 개구(110)는 나노구조물(92)을 관통해 반도체 핀(90) 내로 연장될 수 있다. 개구(110)는 예를 들어, 더미 게이트(102)를 에칭 마스크로서 사용하는 임의의 허용 가능한 에칭 기술에 의해 형성될 수 있다.
개구(110)가 형성된 후에, 실질적으로 제2 반도체 물질(54)을 공격(attack)하지 않고 개구(110)에 의해 노출된 제1 반도체 물질(52)의 단부를 리세싱하기 위해 선택적 에칭 프로세스가 수행된다. 선택적 에칭 프로세스 후에, 제거된 단부가 있었던 위치에서 제1 반도체 물질(52)에 리세스가 형성된다.
다음으로, 내측 스페이서층이 개구(110) 내에(예컨대, 컨포멀하게) 형성된다. 내측 스페이서층은 또한 이전의 선택적 에칭 프로세스에 의해 형성된 제1 반도체 물질(52)의 리세스를 채운다. 내측 스페이서층은 예를 들어, PVD, CVD, ALD 등과 같은 적절한 퇴적 방법에 의해 형성된 예를 들어, 실리콘 탄소 질화물(SiCN), 실리콘 산탄질화물(SiOCN) 등과 같은 적절한 유전체 물질일 수 있다. 다음으로, 이방성 에칭 프로세스와 같은 에칭 프로세스가 제1 반도체 물질(52)의 리세스 외부에 배치된 내측 스페이서층의 일부를 제거하기 위해 수행된다. 내측 스페이서층의 잔여 부분(예컨대, 제1 반도체 물질(52)의 리세스 내측에 배치된 부분)은 내측 스페이서(55)를 형성한다. 도 6b 및 6c는 각각 도 6a의 단면 E-E 및 F-F를 따른 도 6a의 NSFET 디바이스(100)의 단면도를 도시한다.
다음으로, 도 7a 내지 도 7c에서, 소스/드레인 영역(112)이 개구(110)에 형성된다. 예시된 실시예에서, 소스/드레인 영역(112)은 에피택셜 물질(들)로 형성되고, 따라서 에피택셜 소스/드레인 영역(112)으로도 지칭될 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(112)은 형성된 NSFET 디바이스의 각각의 채널 영역에 응력을 가하여 성능을 향상시키기 위해 개구(110)에 형성된다. 에피택셜 소스/드레인 영역(112)은, 각각의 더미 게이트(102)가 에피택셜 소스/드레인 영역(112)의 각각의 이웃하는 쌍들 사이에 배치된다. 일부 실시예에서, 게이트 스페이서(108)는 에피택셜 소스/드레인 영역(112)이 생성되는 NSFET 디바이스의 후속적으로 형성된 게이트를 단락시키지 않도록, 적절한 측방향 거리만큼 더미 게이트(102)로부터 에피택셜 소스/드레인 영역들(112)을 분리하는데 사용된다.
에피택셜 소스/드레인 영역(112)은 개구(110)에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(112)은 예를 들면, n형 또는 p형 디바이스에 적절한 것과 같은, 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, n형 디바이스가 형성될 때, 에피택셜 소스/드레인 영역(112)은 예를 들어, 실리콘, SiC, SiCP, SiP 등과 같은 채널 영역에서 인장 변형을 가하는 물질을 포함할 수 있다. 마찬가지로, p형 디바이스가 형성될 때, 에피택셜 소스/드레인 영역(112)은 예를 들어, SiGe, SiGeB, Ge, GeSn 등과 같은 채널 영역에서 압축 변형을 가하는 물질을 포함할 수 있다. 에피택셜 소스/드레인 영역(112)은 핀의 각각의 표면으로부터 상승된 표면을 가질 수 있으며, 패싯(facets)을 가질 수 있다.
에피택셜 소스/드레인 영역(112) 및/또는 핀은 경도핑된 소스/드레인 영역을 형성하기 위해 앞서 논의된 프로세스와 유사하게 소스/드레인 영역을 형성하기 위해 도펀트를 사용해 주입될 수 있고, 이어서 어닐링이 수행될 수 있다. 소스/드레인 영역은 약 1019 cm-3 내지 약 1021 cm-3의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n형 및/또는 p형 불순물은 전술한 불순물들 중 임의의 불순물일 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(112)은 성장 중에 인시츄(in situ) 도핑될 수 있다.
에피택셜 소스/드레인 영역(112)을 형성하는데 사용된 에피택시 프로세스의 결과로서, 에피택셜 소스/드레인 영역(112)의 상면은 핀(90)의 측벽을 넘어 측방향으로 밖으로 확장되는 패싯을 갖는다. 예시된 실시예에서, 인접한 에피택셜 소스/드레인 영역(112)은 에피택시 프로세스가 완료된 후에 분리된 상태로 유지된다(도 7b 참조). 다른 실시예에서, 이들 패싯은 동일한 NSFET의 인접한 에피택셜 소스/드레인 영역들(112)이 병합되게 한다.
다음으로, 콘택 에칭 정지층(CESL)(116)이 소스/드레인 영역(112) 위에 그리고 더미 게이트(102) 위에(예컨대, 컨포멀하게) 형성되고, 그런 다음, 제1 층간 유전체(ILD)(114)가 CESL(116) 위에 퇴적된다. CESL(116)은 제1 ILD(114)와는 다른 에칭 속도를 갖는 물질로 형성되고, PECVD를 사용하여 실리콘 질화물로 형성될 수 있지만, 실리콘 산화물, 실리콘 산질화물, 이들의 조합 등과 같은 다른 유전체 물질, 및 저압 CVD(LPCVD), PVD 등과 같은 CESL(116)을 형성하는 대안적 기술이 대안적으로 사용될 수 있다.
제1 ILD(114)는 유전체 물질로 형성될 수 있고, 예를 들면, CVD, 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), 또는 FCVD와 같은, 임의의 적절한 방법에 의해 퇴적될 수 있다. ILD(114)를 위한 유전체 물질은 실리콘 산화물, PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), USG(undoped Silicate Glass) 등을 포함할 수 있다. 임의의 허용 가능한 프로세스에 의해 형성된 다른 절연 물질이 사용될 수 있다. 도 7b 및 7c는 각각 도 7a의 단면 E-E 및 F-F를 따른 도 7a의 NSFET 디바이스(100)의 단면도를 도시한다.
다음으로, 도 8a 및 도 8b에서, 더미 게이트(102)가 제거된다. 더미 게이트(102)를 제거하기 위해, CMP와 같은 평탄화 프로세스가 수행되어 제1 ILD(114) 및 CESL(116)의 상면을 더미 게이트(102) 및 게이트 스페이서(108)의 상면과 수평하게 한다. 평탄화 프로세스는 또한 더미 게이트(102) 상의 마스크(104)(도 7a 참조)와, 마스크(104)의 측벽을 따라 게이트 스페이서(108)의 일부를 제거할 수 있다. 평탄화 프로세스 후, 더미 게이트(102), 게이트 스페이서(108), 및 제1 ILD 층(114)의 상면들이 수평이다. 따라서, 더미 게이트(102)의 상면은 제1 ILD(114)를 통해 노출된다.
다음으로, 더미 게이트층(102)은 에칭 프로세스에서 제거되어, 리세스(103)가 형성된다. 일부 실시예에서, 더미 게이트(102)는 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는, 제1 ILD(114) 또는 게이트 스페이서(108)를 에칭하지 않고 더미 게이트(102)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 각 리세스(103)는 NSFET의 채널 영역을 노출한다. 각 채널 영역은 에피택셜 소스/드레인 영역(112)의 이웃 쌍들 사이에 배치된다. 더미 게이트(102)의 제거 동안, 더미 게이트 유전체(97)는, 더미 게이트(102)가 에칭될 때 에칭 정지층으로서 사용될 수 있다. 그런 다음, 더미 게이트 유전체(97)가 더미 게이트(102)의 제거 후에 제거될 수 있다. 도 8b는 단면 F-F를 따라 도 8a의 NSFET 디바이스(100)의 단면도를 도시한다.
다음으로, 도 9a 및 도 9b에서, 리세스(103) 내의 더미 게이트 유전체(97)가 제거된다. 등방성 에칭 프로세스와 같은 에칭 프로세스는 더미 게이트 유전체(97)를 제거하기 위해 수행될 수 있다. 실시예에서, HF 및 NH3를 포함하는 에칭 가스를 사용하는 등방성 에칭 프로세스가 더미 게이트 유전체(97)를 제거하기 위해 수행된다.
다음으로, 도 10a 및 도 10b에서, 제1 반도체 물질(52)이 제거되어 제2 반도체 물질(54)을 릴리스(release)한다. 제1 반도체 물질(52)이 제거된 후, 제2 반도체 물질(54)은 수평으로(예컨대, 기판(50)의 주 상면에 평행하게) 연장되는 복수의 나노시트(54)를 형성한다. 나노시트(54)는 형성된 NSFET 디바이스(100)의 채널 영역(93) 또는 채널층(93)으로 총괄적으로 지칭될 수 있다. 도 10a에 도시된 바와 같이, 간극(gap)(53)(예컨대, 빈 공간)은 제1 반도체 물질(52)의 제거에 의해 나노시트들(54) 사이에 형성된다.
일부 실시예에서, 제1 반도체 물질(52)은 제1 반도체 물질(52)에 대해 선택적인(예컨대, 더 높은 에칭 속도를 갖는) 에천트를 사용하는 선택적 에칭 프로세스에 의해 제거되어, 제1 반도체 물질(52)이 제2 반도체 물질(54)을 실질적으로 공격하지 않고 제거된다. 실시예에서, 등방성 에칭 프로세스가 제1 반도체 물질(52)을 제거하기 위해 수행된다. 등방성 에칭 프로세스는 에칭 가스 및 선택적으로 캐리어 가스를 사용하여 수행될 수 있으며, 여기서 에칭 가스는 F2 및 HF를 포함하고, 캐리어 가스는 Ar, He, N2, 이들의 조합 등과 같은 불활성 가스일 수 있다.
도 10a는 핀의 종축을 따른(예컨대, 핀 내의 전류 흐름 방향을 따른) NSFET 디바이스(100)의 단면도를 예시하고, 도 10b는 핀의 종축에 수직인 방향을 따른 그리고 나노시트(54)의 중간 부분을 가로지르는 단면인 단면 F-F를 따른 NSFET 디바이스(100)의 단면도를 도시한다.
예시된 실시예에서, 도 11 내지 도 13은 나노시트(54) 주위에 그리고 리세스(103)의 측벽을 따라 게이트층 스택(120)(예컨대, 도 15a 및 15b 참조)을 형성하기 위한 후속 프로세싱 단계를 도시하며, 여기서 게이트층 스택(120)은 계면 유전체 물질(121), 게이트 유전체 물질(123), 일함수 물질(125), 및 라이너 물질(129)을 포함한다. 단순화를 위해, 도 11 내지 도 13은 도 10b의 영역(56) 내의 NSFET 디바이스(100)의 일부의 단면도를 도시한다.
다음으로 도 11을 참조하면, 계면 유전체 물질(121) 및 게이트 유전체 물질(123)이 각각의 나노시트(54) 주위에 연속적으로 형성된다. 도 11 내지 도 13에 도시되지 않았지만(그러나 도 15b에 도시됨), 게이트층 스택(120)의 상이한 구성 물질은 또한 도 15b에 도시된 바와 같이 핀(90)의 노출된 표면 위에 그리고 STI 영역(96)의 상면 위에 형성된다.
계면 유전체 물질(121)은 예를 들어, CVD, PVD, ALD, 열 산화 등과 같은 적절한 방법에 의해 형성된 실리콘 산화물과 같은 적절한 유전체 물질이다. 실시예에서, 계면 유전체 물질(121)은 나노시트(54)(예컨대, 실리콘)의 외부 부분을 열 산화 프로세스를 통해 산화물(예컨대, 실리콘 산화물)로 변환함으로써 형성된다. 예를 들어, 계면 유전체 물질(121)의 두께는 약 5 옹스트롬 내지 약 20 옹스트롬이다.
다음으로, 게이트 유전체 물질(123)이 나노시트(54) 주위와 계면 유전체 물질(121) 주위에 (예컨대, 컨포멀하게) 형성된다. 일부 실시예에 따르면, 게이트 유전체 물질(123)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다층을 포함한다. 일부 실시예에서, 게이트 유전체 물질(123)은 하이-k 유전체 물질을 포함하고, 이들 실시예에서, 게이트 유전체 물질(123)은 약 7.0보다 큰 k 값을 가질 수 있으며, Hf, Al, Zr, La, Mg, Ba, Ti, 또는 Pb, 또는 이들의 조합의 실리케이트 또는 금속 산화물을 포함할 수 있다. 게이트 유전체 물질(123)의 형성 방법은 분자 빔 퇴적(molecular-beam deposition; MBD), ALD, PECVD 등을 포함할 수 있다. 예로서, 게이트 유전체 물질은 약 5 옹스트롬 내지 약 35 옹스트롬의 두께를 가질 수 있다.
다음으로, 도 12에서, 일함수 물질(125)은 나노시트(54) 주위 및 게이트 유전체 물질(123) 주위에 형성된다. 예시적인 p형 일함수 물질(p형 일함수 금속이라고도 함)은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 기타 적절한 p형 일함수 물질, 또는 이들의 조합을 포함한다. 기본적인 n형 일함수 물질(n형 일함수 금속이라고도 지칭될 수 있음)은 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적당한 n형 일함수 물질, 또는 이들의 조합을 포함한다. 일함수 값은 일함수 물질의 물질 조성과 연관되며, 따라서 일함수 물질은 형성될 디바이스에서 목표 문턱 전압(VTH)이 달성되도록 그 일함수 값을 조정하도록 선택된다. 일함수 물질(들)은 ALD, CVD, 물리적 증기 퇴적(physical vapor deposition; PVD), 및/또는 다른 적절한 프로세스에 의해 퇴적될 수 있다. 실시예에서, NSFET 디바이스(100)는 n형 디바이스이고, 일함수 물질(125)은 ALD에 의해 형성된 티타늄 알루미늄(TiAl)이다. 일부 실시예에서, 일함수 물질(125)의 두께는 약 10 옹스트롬 내지 약 40 옹스트롬이다. 일함수 물질(125)의 두께가 너무 작으면(예컨대, 약 10 옹스트롬보다 작음), 일함수 물질(125)은 연속적인 막을 형성하지 않을 수 있고(예컨대, 핀 홀(pin holes)을 가질 수 있음), 일함수 물질의 알루미늄(125)(예컨대, TiAl)은 일함수 물질(125)의 일함수를 조정하기에 충분하지 않을 수 있다. 일함수 물질(125)의 두께가 너무 크면(예컨대, 약 40 옹스트롬보다 큼), 일함수 물질(125)은 너무 많은 공간을 차지할 수 있고 인접한 나노시트들(54) 사이에 다른 층을 형성하는 것이 어려울 수 있다.
다음으로, 도 13에서, 라이너 물질(129)은 나노시트(54) 주위 및 일함수 물질(125) 주위에(예컨대, 컨포멀하게) 형성된다. 예시된 실시예에서, 라이너 물질(129)은 일함수 물질(125)(예컨대, TiAl)로부터 NSFET 디바이스(100)의 다른 층들로의 알루미늄의 확산을 방지하거나 감소시킬 수 있는 물질로 형성된다. 라이너 물질(129)은 예를 들어, 알루미늄 산화물, 실리콘 산화물 또는 실리콘으로 형성될 수 있다. 예를 들어, ALD, PVD, CVD 등과 같은 임의의 적절한 형성 방법이 라이너 물질(129)을 형성하는데 사용될 수 있다. 일부 실시예에서, 라이너 물질(129)의 두께는 약 5 옹스트롬 내지 약 30 옹스트롬이다. 라이너 물질(129)의 두께에 대해 상기 개시된 범위의 하한은 핀 홀이 없는 연속층의 형성을 보장하고, 위에 개시된 범위의 상한은 설계 제약, 예를 들어 인접한 나노시트들(54) 사이에 남아 있는 공간에 의해 결정될 수 있다. 계면 유전체 물질(121), 게이트 유전체 물질(123), 일함수 물질(125), 및 라이너 물질(129)은 본 명세서의 논의에서 집합적으로 게이트층 스택(120)으로 지칭된다.
실시예에서, 라이너 물질(129)은 알루미늄 산화물이다. 임의의 적합한 형성 방법을 사용하여 산화알루미늄을 형성할 수 있다. 예를 들어, 제1 전구체(예컨대, 알루미늄 함유 전구체)로서 트리메틸알루미늄(예컨대, Al2(CH3)6, 또한 TMA로 지칭됨) 및 제2 전구체(예컨대, 산소 함유 전구체)로서 H2O를 사용하는 ALD 프로세스는 라이너 물질(129)을 형성하기 위해 수행될 수 있다. 제1 전구체와 제2 전구체 사이의 화학 반응은 다음 화학식으로 설명될 수 있다:
Al2(CH3)6 + H2O → AlO + CH3+ CH4
또 다른 예로서, 라이너 물질(129)을 위한 알루미늄 산화물은 전구체로서 디메틸알루미늄 이소프로폭사이드(예컨대, (CH3)2AlOCH(CH3)2, DMAI로도 지칭됨) 및 H2O를 사용하여, 예를 들어 ALD 또는 CVD 프로세스에 의해 형성될 수 있다. 또 다른 예로서, 라이너 물질(129)을 위한 알루미늄 산화물은, 예를 들어, AlCl3 및 H2O를 전구체로 사용하는 ALD 또는 CVD 프로세스에 의해 형성될 수 있다.
실시예에서, 라이너 물질(129)은 실리콘이고, 예를 들어, PVD, CVD, ALD 등과 같은 적절한 형성 방법을 사용하여 형성될 수 있다. 예를 들어, 실란, 디실란 등과 같은 실리콘 함유 전구체는 라이너 물질(129)로서 실리콘을 형성하는데 사용될 수 있다. 또 다른 실시예에서, 라이너 물질(129)은 실리콘 산화물이고, 먼저 실리콘을 형성한 다음, 형성된 실리콘을 산화시켜 라이너 물질(129)로서 실리콘 산화물을 형성함으로써 형성될 수 있다. 예를 들어, 라이너 물질(129)(예컨대, 실리콘 산화물)은 약 250℃ 내지 약 650℃의 온도에서 산소 함유 주변 공기에 실란 또는 디실란을 담금으로써 형성될 수 있다.
미국 특허 출원 제16/904,751호에서, 라이너 물질의 두 층(예컨대, 티타늄 질화물, 탄탈 질화물 또는 티타늄 탄화물)이 각 나노시트 주위에 형성되고, 각 나노시트 주변의 일함수 물질은 두 층의 라이너 물질 사이에 끼워진다. 본 개시는 선형 물질에 대해 상이한 구조물을 개시한다. 또한, 본 개시 내용에 개시된 물질(예컨대, 알루미늄 산화물, 실리콘 산화물, 또는 실리콘)은 일함수 물질에서 알루미늄의 확산을 방지하는 개선된 능력을 제공한다.
도 13의 예에서, 인접한 나노시트들(54) 사이의 라이너 물질(129)은 함께 병합된다(예컨대, 서로 물리적으로 접촉한다). 예를 들어, 인접한 나노시트들(54) 사이의 영역인 도 13의 영역(130B)에서, 게이트층 스택(120)은 인접한 나노시트들(54) 사이의 공간을 완전히 채운다. 그 결과, 후속적으로 형성된 게이트 전극(122)(도 15b 참조)은 인접한 나노시트들(54) 사이의 공간으로 연장되지 않는다. 즉, 인접한 나노시트들(54) 사이의 공간에는 게이트 전극 물질이 없다. 따라서 두 개의 인접한 나노시트들(54)(예컨대, 54A 및 54B) 사이의 물질층 목록은, 계면 유전체 물질(121)의 층, 게이트 유전체 물질(123)의 층, 일함수 물질(125)의 층, (병합된) 라이너 물질(129)의 층, 일함수 물질(125)의 층, 게이트 유전체 물질(123)의 층, 및 계면 유전체 물질(121)의 층을 포함한다.
여전히 도 13을 참조하면, 핀(90)으로부터 원위에 있는(distal) 최상부 나노시트(54)(예컨대, 54C) 위의 영역인 영역(130A)에서 게이트층 스택(120)은 제1 두께를 갖는 반면 영역(130B)에서 게이트층 스택(120)은 제1 두께보다 큰 제2 두께를 갖는다는 것에 주목한다. 이는 위에서 논의된 바와 같이 영역(130B)에서 2개의 인접한 나노시트(54) 주위의 게이트층 스택(120)이 병합(예컨대, 물리적으로 접촉)되어 더 두꺼운(병합된) 게이트층 스택(120)을 형성하기 때문이다. 또한, 인접한 나노시트들(54) 사이의 라이너 물질(129)이 함께 병합되기 때문에, (예컨대, 영역(130B)에서) 인접한 나노시트들(54) 사이의 라이너 물질(129)은 예를 들어, 최상부 나노시트(54) 위(예컨대, 영역(130A)에서) 또는 나노시트(54)의 측벽을 따라와 같은 다른 위치에서의 라이너 물질(129)보다 약 2배 더 두껍다. 예를 들어, 도 13에서, 인접한 나노시트들(54) 사이에서 측정된 라이너 물질(129)의 두께(T2)는, 최상부 나노시트(54C)에 걸쳐 측정된 라이너 물질(129)의 두께(T1)의 약 150% 내지 약 250%, 예를 들어, 약 180% 내지 약 220%이다. 일부 실시예에서, 일함수 물질(125)의 두께(T3)와 라이너 물질(129)의 두께(T2) 사이의 비율은 약 1 내지 약 2의 범위 내이다. 이러한 비율은(예컨대, 핀 홀 없이) 일함수 물질(125)과 라이너 물질(129)이 모두 연속적인 층으로 형성되는 것을 보장하면서, 일함수 물질(125)이 일함수를 조정하기에 충분한 알루미늄을 갖고, 라이너 물질(129)이 알루미늄의 확산을 방지하거나 감소시키기에 충분히 두꺼운 것을 보장한다.
일함수 물질(125) 주위에 라이너 물질(129)을 형성함으로써, 2개의 인접한 나노시트(54) 주위의 일함수 물질(125)은 서로 분리되고, 각각의 나노시트(54) 주위의 일함수 물질(125)의 각 층은 실질적으로 균일한 두께를 갖는(예컨대, 제조 프로세스의 제약 내에서 균일함) 컨포멀층으로 유지된다. 일부 실시예에서, 일함수 물질(125)의 알루미늄은 NSFET 디바이스(100)의 문턱 전압(VTH)을 결정하는데 중요한 역할을 한다. 현재 개시된 방법 없이(예컨대, 라이너 물질(129) 없이), 2개의 인접한 나노시트(54) 사이의 일함수 물질(125)은 함께 병합되고, 예를 들어, 영역(130A)에서보다 영역(130B)에서 더 두꺼운 일함수 물질(125) 층을 형성하고, 이는 형성된 디바이스에서 문턱 전압 변동을 초래할 수 있다. 대조적으로, 현재 개시된 방법은 인접한 나노시트들(54) 사이의 일함수 물질(125)의 병합을 방지하고, 따라서 각각의 나노시트(54) 주위의 일함수 물질(125)이 실질적으로 균일한 두께를 갖도록 보장한다. 그 결과, 문턱 전압 변동이 방지되거나 감소된다.
라이너 물질(129)은 일함수 물질(125)의 알루미늄(예컨대, TiAl)의 이동(예컨대, 확산)을 추가로 방지하거나 감소시키며, 따라서 장벽층으로도 지칭될 수 있다. 라이너 물질(129)이 알루미늄 함유 물질(예컨대, 알루미늄 산화물)일 수 있지만, 알루미늄 산화물에서 알루미늄과 산소 사이의 분자 결합은 티타늄 알루미늄에서 알루미늄과 티타늄 사이의 분자 결합보다 훨씬 강하고, 따라서 라이너 물질(129)은 알루미늄 확산 문제를 갖지 않는다.
이제 도 14를 참조하면, 일부 실시예에서, 일함수 물질(125)이 형성된 후 그리고 라이너 물질(129)이 형성되기 전에, 일함수 물질(125)을 보호하기 위해 캡핑층(127)이 일함수 물질(125) 주위에 형성된다. 캡핑층(127)은 ALD, CVD 등과 같은 적절한 형성 방법을 사용하여 예를 들어, 티타늄 질화물과 같은 적절한 물질로 형성될 수 있다. 캡핑층(127)의 두께는 약 20 옹스트롬 미만(예컨대, 0 옹스트롬 내지 약 20 옹스트롬)일 수 있다. 따라서, 도 13의 게이트층 스택(120)과 비교하여, 도 14의 게이트층 스택(120)은 추가 캡핑층(127)을 갖는다. 결과적으로, 도 14의 예시에서, 두 개의 인접한 나노시트(54)(예컨대, 54A 및 54B) 사이의 물질층 목록은, 계면 유전체 물질(121)의 층, 게이트 유전체 물질(123)의 층, 일함수 물질(125)의 층, 캡핑층(127), (병합된) 라이너 물질(129)의 층, 캡핑층(127), 일함수 물질(125)의 층, 게이트 유전체 물질(123)의 층, 및 계면 유전체 물질(121)의 층을 포함한다. 도 14에서, 영역(130B)의 게이트층 스택(120)의 두께(또는 라이너 물질(129)의 두께)는 영역(130A)의 두께의 약 2배이고, 세부 사항은 도 13과 유사하므로 반복되지 않는다. 도 14의 게이트층 스택(120)이 도 13의 게이트층 스택(120)을 대체하기 위해 모든 예에서 사용될 수 있다는 이해와 함께 이하의 논의는 도 13의 게이트층 스택(120)을 예로서 사용한다.
다음으로, 도 15a 및 도 15b에서, 게이트 전극 물질(예컨대, 전기 전도성 물질)이 리세스(103)(도 10a 참조)에 형성되어 게이트 전극(122)을 형성한다. 게이트 전극 물질은 리세스(103)의 나머지 부분을 채운다. 게이트 전극 물질은 예를 들면, TiN, TiO, TaN, TaC, Co, Ru, Al, W와 같은 금속 함유 물질, 또는 이들의 조합, 또는 이들의 다층일 수 있다. 게이트 전극 물질로 리세스(103)를 채운 후에, 예를 들어, CMP와 같은 평탄화 프로세스는 게이트층 스택(120)의 초과 부분 및 게이트 전극 물질의 초과 부분을 제거하기 위해 수행될 수 있으며, 초과 부분은 제1 ILD(114)의 상면 위에 있다. 따라서 게이트 전극 물질 및 게이트층 스택(120)의 나머지 부분은 결과적인 NSFET 디바이스(100)의 대체 게이트를 형성한다. 각각의 게이트 전극(122) 및 대응하는 게이트층 스택(120)은 총괄적으로 게이트 스택, 대체 게이트 구조물 또는 금속 게이트 구조물로 지칭될 수 있다. 각각의 게이트 스택은 각각의 나노시트(54) 주위로 연장된다.
단순함을 위해, 게이트층 스택(120)의 다양한 구성 물질은 도 15a에 도시되지 않고 도 15a의 단면 F-F를 따른 NSFET 디바이스(100)의 단면도인 도 15b에 도시되어 있음을 주목한다. 도 15a에서는, 도 13의 영역(130A 및 130B)에 대응하는 영역(130A 및 130B)도 도시되어 있다. 도 15b에 도시된 바와 같이, 게이트층 스택(120)은 또한 최하부 나노시트(54)(예컨대, 54A)와 핀(90) 사이의 공간을 완전히 채우고, 게이트 전극(122)은 게이트층 스택(120)의 적어도 일부 주위로 연장된다. 다시 말해서, 게이트 전극(122)은 나노시트(54)의 측벽 상에 그리고 최상부 나노시트(54C)의 상면 상에 있는 게이트층 스택(120)의 부분을 따라 연장되지만(그리고 이 부분을 물리적으로 접촉함), 게이트 전극(122)은 수직으로 인접한 두 나노시트(54) 사이(또는 핀(90)과 최하부 나노시트(54A) 사이)의 공간 사이에서 연장되지 않는다.
당업자가 쉽게 이해하는 바와 같이 NSFET 디바이스(100)의 제조를 완료하기 위해 추가 프로세싱이 수행될 수 있으므로, 여기서 세부 사항은 논의되지 않을 수 있다. 예를 들어, 제2 ILD는 제1 ILD(114) 위에 퇴적될 수 있다. 게이트 콘택 및 소스/드레인 콘택은 게이트 전극(122) 및 소스/드레인 영역(112)에 각각 전기적으로 결합되도록 제2 ILD 및/또는 제1 ILD(114)를 관통해 형성될 수 있다. 또한, 상호접속 구조물이 제2 ILD 위에 형성되어 기능 회로를 형성하기 위해 하부의 전기 컴포넌트(예컨대, 트랜지스터)를 전기적으로 접속할 수 있다.
개시된 실시예의 변형이 가능하며 본 개시의 범위 내에 포함되도록 완전히 의도된다. 예를 들어, 형성된 디바이스의 유형(예컨대, n형 또는 p형 디바이스)의 유형에 따라, 제2 반도체 물질(54)이 제거될 수 있고, 제1 반도체 물질(52)은 나노시트를 형성하기 위해 남아 있을 수 있으며, 나노시트는 형성된 NSFET 디바이스의 채널 영역으로서 기능한다. 제1 반도체 물질(52)이 나노시트를 형성하기 위해 남아 있는 실시예에서, 당업자가 쉽게 이해할 수 있는 바와 같이, 제2 반도체 물질(54)이 제거되기 전에 제2 반도체 물질(54)의 단부 내의 리세스에 내측 스페이서가 형성된다.
도 16, 도 17, 도 18a, 및 도 18b는 또 다른 실시예에 따른, 다양한 제조 단계에서의 나노시트 전계 효과 트랜지스터(NSFET) 디바이스(200)의 단면도이다. 도 16을 참조하면, NSFET 디바이스(200)는 도 13의 NSFET 디바이스(100)와 유사하지만, NSFET 디바이스(200)는 n형 디바이스 영역(210) 및 p형 디바이스 영역(220)을 갖는다. 예시된 실시예에서, 도 16의 n형 디바이스 영역(210)의 구조물(예컨대, 게이트층 스택(120)을 갖는 나노시트(54))는 도 13에 예시된 구조물과 동일하고, 도 13의 구조물을 형성하기 위한 도 3a, 도 3b, 도 4a, 도 4b, 도 5a 내지 도 5c, 도 6a 내지 도 6c, 도 7a 내지 도 7c, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11 내지 도 13에 도시된 동일한 프로세스 단계에 따라 형성된다. 또한, 도 16은 p형 디바이스 영역(220)에 형성된 구조물(나노시트(52) 및 게이트층 스택(120))를 추가로 도시하며, 이 구조물은 n형 디바이스 영역(210)의 구조물과 유사한 프로세싱 단계에서 형성된다. 예를 들어, p형 디바이스 영역(220)에 p형 채널 영역이 형성되기 때문에, 제2 반도체 물질(54)(예컨대, Si)이 제거되어 제1 반도체 물질(52)(예컨대, SiGe)이 릴리스되어 나노시트(52)가 형성된다. 또한, 내측 스페이서(55)(도 18b 참조)는 p형 디바이스 영역(220)에서 나노시트들(52) 사이에 형성된다. 도 6a 내지 도 6c, 도 7a 내지 도 7c, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a 및 도 10b에 예시된 프로세싱은 나노시트(52)를 형성하도록 적응될 수 있고, 따라서 세부사항은 논의되지 않는다. 도 16에서, 영역(131B)은 인접한 나노시트들(52) 사이의 영역을 규정하고, 영역(131A)은 최상부 나노시트(52)(예컨대, 52C) 위의 영역을 규정한다.
실시예에서, NSFET 디바이스(200)를 형성하기 위해, 도 2, 도 3a, 도 3b, 도 4a, 도 4b, 및 도 5a 내지 도 5c에 예시된 프로세싱 단계들이 n형 디바이스 영역(210) 및 p형 디바이스 영역(220) 모두에 대해 수행된다. 다음으로, p형 디바이스 영역(220)이 제1 패터닝된 마스크층(예컨대, 패터닝된 포토레지스트)에 의해 덮이는 한편, 도 6a 내지 도 6c, 도 7a 내지 도 7c, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a 및 도 10b에 도시된 프로세싱 단계는 나노시트(54)를 형성하기 위해 n형 디바이스 영역(210)에 대해 수행된다. 다음으로, 제1 패터닝된 마스크층이 제거되고, n-형 디바이스 영역(210)이 제2 패터닝된 마스크층으로 덮이고, 유사한 프로세싱 단계(예컨대, 도 6a 내지 도 6c, 도 7a 내지 도 7c, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a 및 도 10b에 도시된 단계와 유사하지만 나노시트(52)를 형성하도록 조정됨)가 p형 디바이스 영역(220)에 대해 수행되어 나노시트(52)를 형성한다. 다음으로, 제2 패터닝된 마스크층이 제거되고, 도 16에 도시된 구조물을 형성하기 위해 n형 디바이스 영역(210) 및 p형 디바이스 영역(220) 모두에 대해 도 11 내지 13에 도시된 프로세싱 단계가 수행된다.
다음으로, 도 17에서, n형 디바이스 영역(210)을 덮도록 제3 패터닝된 마스크층이 형성되고, 라이너 물질(129) 및 일함수 물질(125)을 제거하기 위해 하나 이상의 에칭 프로세스가 수행되어, 나노시트(52) 주위의 게이트 유전체 물질(123)이 노출된다. 다음으로, p형 일함수 물질(예컨대, TiN)과 같은 일함수 물질(124)이 나노시트(52) 주위 및 게이트 유전체 물질(123) 주위에 형성된다. 일함수 물질(124)이 형성된 후, 제3 패터닝된 마스크층이 제거된다. 계면 유전체 물질(121), 게이트 유전체 물질(123), 및 일함수 물질(124)은 p형 디바이스 영역(220)을 위한 게이트층 스택(126)을 형성한다.
도 17의 예에서, 인접한 나노시트들(52)(영역(131B)에서) 사이의 일함수 물질(124)은 함께 병합된다는 점에 유의한다. 따라서, 영역(131B)의 일함수 물질(124)의 두께는 영역(131A)의 일함수 물질(124)의 두께의 2배 이상일 수 있다. 따라서 2개의 인접한 나노시트(52)(예컨대, 52A 및 52B) 사이의 물질층 목록은 계면 유전체 물질(121)의 층, 게이트 유전체 물질(123)의 층, (병합된) 일함수 물질의 층(124), 게이트 유전체 물질(123)의 층, 및 계면 유전체 물질(121)의 층을 포함한다. 예시된 실시예에서, 일함수 물질(124)(예컨대, TiN과 같은 p형 일함수 물질)은 알루미늄(쉽게 확산됨)을 포함하지 않으므로, 라이너 물질(129)은 p형 디바이스 영역(220)에서 사용되지 않는다. 인접한 나노시트들(52) 사이의 증가된 공간은 예를 들어, 일함수 물질(124)의 하위층의 수 및 하위층의 두께와 같은 일함수 물질(124)의 구조물을 조정하는 데 있어 더 많은 유연성을 허용한다. 일함수 물질(124(또는 125))이 도면에서 단일 층으로 도시되었지만, 일함수 물질(124(또는 125))은 복수의 하위층을 갖는 다층 구조물을 가질 수 있음을 유의한다.
다음으로, 도 18a 및 도 18b에 도시된 바와 같이, 게이트 전극(122)은 나노시트(54/52) 주위 및 층 스택(120/126) 주위에 형성된다. 도 18a는 n형 디바이스 영역(210)에서 핀의 길이 방향을 따른 NSFET 디바이스(200)의 단면도를 예시하고, 도 18b는 p형 디바이스 영역(220)에서 핀의 길이 방향을 따른 NSFET 디바이스(200)의 단면도를 예시한다.
예시된 실시예에서, 도 18a의 단면도는 도 15a의 단면도와 동일하므로, 세부사항은 반복되지 않는다. 도 18b에서, 게이트층 스택(126)은 p형 디바이스 영역(220)에서 인접한 나노시트들(52) 사이의 공간을 채우고, 따라서 도 18b에서 인접한 나노시트들(52) 사이에는 게이트 전극(122)이 없다. 또한, 게이트 전극(122)이 제2 반도체 물질(54)의 최상부층의 제거에 의해 남겨진 공간을 채우므로, 게이트 전극(122)은 게이트 스페이서들(108) 사이에서 측정된 제1 폭(W1)을 갖고, 최상부 내측 스페이서들(55) 사이에서 측정된 제2 폭(W2)을 가지며, 여기서 W2는 W1보다 크다.
도 19는 일부 실시예에 따라, 반도체 디바이스를 제조하는 방법의 흐름도를 도시한다. 도 19에 도시된 실시예 방법은 많은 가능한 실시예 방법의 예일 뿐이라는 것을 이해해야 한다. 당업자는 많은 변형, 대안 및 수정을 인식할 것이다. 예를 들어, 도 19에 도시된 다양한 단계가 추가, 제거, 대체, 재배열 또는 반복될 수 있다.
도 19를 참조하면, 블록(1010)에서, 기판 위로 돌출하는 핀이 형성된다. 블록(1020)에서, 소스/드레인 영역이 핀 위에 형성된다. 블록(1030)에서, 제1 나노시트 및 제2 나노시트가 핀 위에 그리고 소스/드레인 영역들 사이에 형성되고, 제1 나노시트는 핀과 제2 나노시트 사이에 배치된다. 블록(1040)에서, 게이트 유전체 물질이 제1 나노시트 및 제2 나노시트 주위에 형성된다. 블록(1050)에서, 일함수 물질이 게이트 유전체 물질 주위에 형성되고, 일함수 물질의 제1 부분은 기판을 등지는 제1 나노시트의 제1 표면을 따라 연장되고, 일함수 물질의 제2 부분은 기판에 마주하는 제2 나노시트의 제2 표면을 따라 연장된다. 블록(1060)에서, 라이너 물질이 일함수 물질 주위에 형성되고, 여기서 라이너 물질은 일함수 물질의 제1 부분과 제2 부분 사이의 간극을 채운다. 블록(1070)에서, 게이트 물질이 제1 나노시트 및 제2 나노시트 위에 형성된다.
실시예는 장점을 달성할 수 있다. 라이너 물질을 형성함으로써, 개시된 방법은 인접한 나노시트 주위의 일함수 물질이 함께 병합되고 인접한 나노시트들 사이에 더 두꺼운 일함수층을 형성하는 것을 방지함으로써, 문턱 전압 변동을 피하거나 감소시킨다. 또한, 라이너 물질은 일함수층에서 NSFET 디바이스의 다른 층으로 알루미늄이 확산되는 것을 방지하거나 감소시킨다.
실시예에서, 반도체 디바이스는, 기판 위로 돌출되는 핀; 핀 위의 소스/드레인 영역; 소스/드레인 영역들 사이의 나노시트; 및 핀 위에 그리고 소스/드레인 영역 사이의 게이트 구조물을 포함하고, 게이트 구조물은, 나노시트들 각각 주위의 게이트 유전체 물질; 게이트 유전체 물질 주위의 일함수 물질; 일함수 물질 주위의 라이너 물질 - 라이너 물질은 불균일한 두께를 갖고 나노시트들의 측벽을 따르는 제2 위치에서보다 나노시트들 사이의 제1 위치에서 더 두꺼움 - ; 및 라이너 물질의 적어도 일부 주위의 게이트 전극 물질을 포함한다. 실시예에서, 일함수 물질은 알루미늄 함유 물질이고, 라이너 물질은 산화물이다. 실시예에서, 일함수 물질은 티타늄 알루미늄이고, 라이너 물질은 알루미늄 산화물 또는 실리콘 산화물이다. 실시예에서, 라이너 물질은 실리콘이다. 실시예에서, 일함수 물질은 티타늄 알루미늄이다. 실시예에서, 나노시트는 제1 나노시트 및 제2 나노시트를 포함하고, 제1 나노시트는 제2 나노시트와 기판 사이에 있고, 제1 나노시트 주위의 일함수 물질은 제2 나노시트에 마주하는 제1 표면을 갖고, 제2 나노시트 주위의 일함수 물질은 제1 나노시트에 마주하는 제2 표면을 가지며, 라이너 물질은 일함수 물질의 제1 표면과 제2 표면 사이의 공간을 채운다. 실시예에서, 일함수 물질의 제1 표면과 제2 표면 사이의 공간에는 게이트 전극 물질이 없다. 실시예에서, 반도체 디바이스는 각각의 나노시트와 게이트 유전체 물질 사이의 계면 유전체 물질을 더 포함한다. 실시예에서, 나노시트는 제1 나노시트 및 제1 나노시트에 수직으로 인접한 제2 나노시트를 포함하고, 계면 유전체 물질, 게이트 유전체 물질, 일함수 물질, 및 라이너 물질은 제1 나노시트와 제2 나노시트 사이의 공간을 완전히 채운다. 실시예에서, 계면 유전체 물질, 게이트 유전체 물질, 일함수 물질, 및 라이너 물질은 핀과 핀에 가장 가까운 나노시트 중의 최하부 나노시트 사이의 공간을 또한 완전히 채운다. 실시예에서, 라이너 물질은 기판을 등지는 제1 나노시트의 제1 표면에서 제1 두께를 갖고, 기판에 마주하는 제1 나노시트의 제2 표면에서 제2 두께를 가지며, 제1 나노시트는 기판으로부터 가장 먼 최상부 나노시트이고, 제2 두께는 제1 두께보다 더 크다. 실시예에서, 제2 두께는 제1 두께의 약 2배이다.
실시예에서, 반도체 디바이스는, 기판 위로 돌출된 핀; 핀 위의 게이트 구조물; 게이트 구조물의 양 측부 상의 핀 위의 소스/드레인 영역; 및 소스/드레인 영역들 사이에 그리고 핀 위에 배치된 제1 채널층 및 제2 채널층을 포함하고, 제1 채널층은 제2 채널층과 핀 사이에 있고, 게이트 구조물은, 제1 채널층 주위의 그리고 제2 채널층 주위의 게이트 유전체 물질; 게이트 유전체 물질 주위의 일함수 물질; 일함수 물질 주위의 라이너 물질 - 라이너 물질은 핀으로부터 원위에 있는(distal) 제2 채널층의 상면 위에서 제1 두께를 갖고, 제1 채널층과 제2 채널층 사이에서 제2 두께를 가지며, 제1 두께는 제2 두께보다 작음 - ; 및 게이트 전극을 포함한다. 실시예에서, 반도체 디바이스는 제1 채널층의 제1 단부와 제2 채널층의 제2 단부 사이에 내측 스페이서를 더 포함하고, 게이트 유전체 물질, 일함수 물질, 및 라이너 물질은 내측 스페이서들 사이의 공간을 채운다. 실시예에서, 일함수 물질은 티타늄 알루미늄이고, 라이너 물질은 알루미늄 산화물, 실리콘 산화물, 또는 실리콘이다. 실시예에서, 제2 두께는 제1 두께의 약 2배이다. 실시예에서, 반도체 디바이스는 게이트 유전체 물질과 제1 채널층 사이의 그리고 게이트 유전체 물질과 제2 채널층 사이의 계면 유전체 물질을 더 포함하고, 계면 유전체 물질, 게이트 유전체 물질, 일함수 물질, 및 라이너 물질은 제1 채널층과 제2 채널층 사이의 공간을 채운다.
실시예에서, 반도체 디바이스를 형성하는 방법은, 기판 위로 돌출되는 핀을 형성하는 단계; 핀 위에 소스/드레인 영역들을 형성하는 단계; 핀 위에 있고 소스/드레인 영역들 사이에 있는 제1 나노시트 및 제2 나노시트를 형성하는 단계 - 제1 나노시트는 핀과 제2 나노시트 사이에 배치됨 - ; 제1 나노시트 및 제2 나노시트 주위에 게이트 유전체 물질을 형성하는 단계; 게이트 유전체 물질 주위에 일함수 물질을 형성하는 단계 - 일함수 물질의 제1 부분은 기판을 등지는 제1 나노시트의 제1 표면을 따라 연장되고, 일함수 물질의 제2 부분은 기판에 마주하는 제2 나노시트의 제2 표면을 따라 연장됨 - ; 일함수 물질 주위에 라이너 물질을 형성하는 단계 - 라이너 물질은 일함수 물질의 제1 부분과 제2 부분 사이의 간극을 채움 - ; 및 제1 나노시트 및 제2 나노시트 위에 게이트 물질을 형성하는 단계를 포함한다. 실시예에서, 일함수 물질의 제1 부분과 제2 부분 사이의 간극에는 게이트 물질이 없다. 실시예에서, 라이너 물질은 티타늄 알루미늄으로 형성되고, 일함수 물질은 알루미늄 산화물, 실리콘 산화물, 또는 실리콘으로 형성된다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 이러한 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 반도체 디바이스에 있어서,
기판 위로 돌출된 핀;
상기 핀 위의 소스/드레인 영역들;
상기 소스/드레인 영역들 사이의 나노시트들; 및
상기 핀 위의 그리고 상기 소스/드레인 영역들 사이의 게이트 구조물
을 포함하고, 상기 게이트 구조물은,
상기 나노시트들 각각 주위의 게이트 유전체 물질;
상기 게이트 유전체 물질 주위의 일함수 물질(work function material);
상기 일함수 물질 주위의 라이너 물질 - 상기 라이너 물질은 불균일한 두께를 갖고 상기 나노시트들의 측벽들을 따르는 제2 위치에서보다 상기 나노시트들 사이의 제1 위치에서 더 두꺼움 - ; 및
상기 라이너 물질의 적어도 일부 주위의 게이트 전극 물질
을 포함하는 것인, 반도체 디바이스.
실시예 2. 실시예 1에 있어서, 상기 일함수 물질은 알루미늄 함유 물질이고, 상기 라이너 물질은 산화물인 것인, 반도체 디바이스.
실시예 3. 실시예 2에 있어서, 상기 일함수 물질은 티타늄 알루미늄이고, 상기 라이너 물질은 알루미늄 산화물 또는 실리콘 산화물인 것인, 반도체 디바이스.
실시예 4. 실시예 1에 있어서, 상기 라이너 물질은 실리콘인 것인, 반도체 디바이스.
실시예 5. 실시예 4에 있어서, 상기 일함수 물질은 티타늄 알루미늄인 것인, 반도체 디바이스.
실시예 6. 실시예 1에 있어서, 상기 나노시트들은 제1 나노시트 및 제2 나노시트를 포함하고, 상기 제1 나노시트는 상기 제2 나노시트와 상기 기판 사이에 있고, 상기 제1 나노시트 주위의 일함수 물질은 상기 제2 나노시트에 마주하는 제1 표면을 갖고, 상기 제2 나노시트 주위의 일함수 물질은 상기 제1 나노시트에 마주하는 제2 표면을 가지며, 상기 라이너 물질은 상기 일함수 물질의 제1 표면과 제2 표면 사이의 공간을 채우는 것인, 반도체 디바이스.
실시예 7. 실시예 6에 있어서, 상기 일함수 물질의 제1 표면과 제2 표면 사이의 공간에는 상기 게이트 전극 물질이 없는 것인, 반도체 디바이스.
실시예 8. 실시예 1에 있어서, 상기 나노시트들 각각과 상기 게이트 유전체 물질 사이의 계면 유전체 물질을 더 포함하는, 반도체 디바이스.
실시예 9. 실시예 8에 있어서, 상기 나노시트들은 제1 나노시트 및 상기 제1 나노시트에 수직으로 인접한 제2 나노시트를 포함하고, 상기 계면 유전체 물질, 상기 게이트 유전체 물질, 상기 일함수 물질, 및 상기 라이너 물질은 상기 제1 나노시트와 상기 제2 나노시트 사이의 공간을 완전히 채우는 것인, 반도체 디바이스.
실시예 10. 실시예 9에 있어서, 상기 계면 유전체 물질, 상기 게이트 유전체 물질, 상기 일함수 물질, 및 상기 라이너 물질은 상기 핀과 상기 핀에 가장 가까운 상기 나노시트들 중의 최하부 나노시트 사이의 공간을 또한 완전히 채우는 것인, 반도체 디바이스.
실시예 11. 실시예 1에 있어서, 상기 라이너 물질은 상기 기판을 등지는(facing away) 제1 나노시트의 제1 표면에서 제1 두께를 갖고, 상기 기판에 마주하는 상기 제1 나노시트의 제2 표면에서 제2 두께를 갖고, 상기 제1 나노시트는 상기 기판으로부터 가장 먼 최상부 나노시트이며, 상기 제2 두께는 상기 제1 두께보다 더 큰 것인, 반도체 디바이스.
실시예 12. 실시예 11에 있어서, 상기 제2 두께는 상기 제1 두께의 약 2배인 것인, 반도체 디바이스.
실시예 13. 반도체 디바이스에 있어서,
기판 위로 돌출된 핀;
상기 핀 위의 게이트 구조물;
상기 게이트 구조물의 양 측부 상의 상기 핀 위의 소스/드레인 영역들; 및
상기 소스/드레인 영역들 사이에 그리고 상기 핀 위에 배치된 제1 채널층 및 제2 채널층
을 포함하고, 상기 제1 채널층은 상기 제2 채널층과 상기 핀 사이에 있고, 상기 게이트 구조물은,
상기 제1 채널층 주위의 그리고 상기 제2 채널층 주위의 게이트 유전체 물질;
상기 게이트 유전체 물질 주위의 일함수 물질;
상기 일함수 물질 주위의 라이너 물질 - 상기 라이너 물질은 상기 핀으로부터 원위에 있는(distal) 제2 채널층의 상면 위에서 제1 두께를 갖고, 상기 제1 채널층과 상기 제2 채널층 사이에서 제2 두께를 가지며, 상기 제1 두께는 상기 제2 두께보다 작음 - ; 및
게이트 전극
을 포함하는 것인, 반도체 디바이스.
실시예 14. 실시예 13에 있어서, 상기 제1 채널층의 제1 단부와 상기 제2 채널층의 제2 단부 사이의 내측 스페이서들을 더 포함하고, 상기 게이트 유전체 물질, 상기 일함수 물질, 및 상기 라이너 물질은 상기 내측 스페이서들 사이의 공간을 채우는 것인, 반도체 디바이스.
실시예 15. 실시예 13에 있어서, 상기 일함수 물질은 티타늄 알루미늄이고, 상기 라이너 물질은 알루미늄 산화물, 실리콘 산화물, 또는 실리콘인 것인, 반도체 디바이스.
실시예 16. 실시예 13에 있어서, 상기 제2 두께는 상기 제1 두께의 약 2배인 것인, 반도체 디바이스.
실시예 17. 실시예 13에 있어서, 상기 게이트 유전체 물질과 상기 제1 채널층 사이의 그리고 상기 게이트 유전체 물질과 상기 제2 채널층 사이의 계면 유전체 물질을 더 포함하고, 상기 계면 유전체 물질, 상기 게이트 유전체 물질, 상기 일함수 물질, 및 상기 라이너 물질은 상기 제1 채널층과 상기 제2 채널층 사이의 공간을 채우는 것인, 반도체 디바이스.
실시예 18. 반도체 디바이스를 형성하는 방법에 있어서,
기판 위로 돌출되는 핀을 형성하는 단계;
상기 핀 위에 소스/드레인 영역들을 형성하는 단계;
상기 핀 위에 있고 상기 소스/드레인 영역들 사이에 있는 제1 나노시트 및 제2 나노시트를 형성하는 단계 - 상기 제1 나노시트는 상기 핀과 상기 제2 나노시트 사이에 배치됨 - ;
상기 제1 나노시트 및 상기 제2 나노시트 주위에 게이트 유전체 물질을 형성하는 단계;
상기 게이트 유전체 물질 주위에 일함수 물질을 형성하는 단계 - 상기 일함수 물질의 제1 부분은 상기 기판을 등지는 상기 제1 나노시트의 제1 표면을 따라 연장되고, 상기 일함수 물질의 제2 부분은 상기 기판에 마주하는 상기 제2 나노시트의 제2 표면을 따라 연장됨 - ;
상기 일함수 물질 주위에 라이너 물질을 형성하는 단계 - 상기 라이너 물질은 상기 일함수 물질의 제1 부분과 제2 부분 사이의 간극(gap)을 채움 - ; 및
상기 제1 나노시트 및 상기 제2 나노시트 위에 게이트 물질을 형성하는 단계
를 포함하는, 반도체 디바이스를 형성하는 방법.
실시예 19. 실시예 18에 있어서, 상기 일함수 물질의 제1 부분과 제2 부분 사이의 간극에는 상기 게이트 물질이 없는 것인, 방법.
실시예 20. 실시예 18에 있어서, 상기 라이너 물질은 티타늄 알루미늄으로 형성되고, 상기 일함수 물질은 알루미늄 산화물, 실리콘 산화물, 또는 실리콘으로 형성되는 것인, 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판 위로 돌출된 핀;
    상기 핀 위의 소스/드레인 영역들;
    상기 소스/드레인 영역들 사이의 나노시트들; 및
    상기 핀 위의 그리고 상기 소스/드레인 영역들 사이의 게이트 구조물
    을 포함하고, 상기 게이트 구조물은,
    상기 나노시트들 각각 주위의 게이트 유전체 물질;
    상기 게이트 유전체 물질 주위의 일함수 물질(work function material);
    상기 일함수 물질 주위의 라이너 물질 - 상기 라이너 물질은 불균일한 두께를 갖고 상기 나노시트들의 측벽들을 따르는 제2 위치에서보다 상기 나노시트들 사이의 제1 위치에서 더 두꺼움 - ; 및
    상기 라이너 물질의 적어도 일부 주위의 게이트 전극 물질
    을 포함하며,
    상기 일함수 물질은 알루미늄 함유 물질이고, 상기 라이너 물질은 산화물인 것인, 반도체 디바이스.
  2. 제1항에 있어서, 상기 일함수 물질은 티타늄 알루미늄이고, 상기 라이너 물질은 알루미늄 산화물 또는 실리콘 산화물인 것인, 반도체 디바이스.
  3. 제1항에 있어서, 상기 나노시트들은 제1 나노시트 및 제2 나노시트를 포함하고, 상기 제1 나노시트는 상기 제2 나노시트와 상기 기판 사이에 있고, 상기 제1 나노시트 주위의 일함수 물질은 상기 제2 나노시트에 마주하는 제1 표면을 갖고, 상기 제2 나노시트 주위의 일함수 물질은 상기 제1 나노시트에 마주하는 제2 표면을 가지며, 상기 라이너 물질은 상기 일함수 물질의 제1 표면과 제2 표면 사이의 공간을 채우는 것인, 반도체 디바이스.
  4. 제3항에 있어서, 상기 일함수 물질의 제1 표면과 제2 표면 사이의 공간에는 상기 게이트 전극 물질이 없는 것인, 반도체 디바이스.
  5. 제1항에 있어서, 상기 나노시트들 각각과 상기 게이트 유전체 물질 사이의 계면 유전체 물질을 더 포함하는, 반도체 디바이스.
  6. 제5항에 있어서, 상기 나노시트들은 제1 나노시트 및 상기 제1 나노시트에 수직으로 인접한 제2 나노시트를 포함하고, 상기 계면 유전체 물질, 상기 게이트 유전체 물질, 상기 일함수 물질, 및 상기 라이너 물질은 상기 제1 나노시트와 상기 제2 나노시트 사이의 공간을 완전히 채우는 것인, 반도체 디바이스.
  7. 제6항에 있어서, 상기 계면 유전체 물질, 상기 게이트 유전체 물질, 상기 일함수 물질, 및 상기 라이너 물질은 상기 핀과 상기 핀에 가장 가까운 상기 나노시트들 중의 최하부 나노시트 사이의 공간을 또한 완전히 채우는 것인, 반도체 디바이스.
  8. 제1항에 있어서, 상기 라이너 물질은 상기 기판을 등지는(facing away) 제1 나노시트의 제1 표면에서 제1 두께를 갖고, 상기 기판에 마주하는 상기 제1 나노시트의 제2 표면에서 제2 두께를 갖고, 상기 제1 나노시트는 상기 기판으로부터 가장 먼 최상부 나노시트이며, 상기 제2 두께는 상기 제1 두께보다 더 큰 것인, 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    기판 위로 돌출된 핀;
    상기 핀 위의 게이트 구조물;
    상기 게이트 구조물의 양 측부 상의 상기 핀 위의 소스/드레인 영역들; 및
    상기 소스/드레인 영역들 사이에 그리고 상기 핀 위에 배치된 제1 채널층 및 제2 채널층
    을 포함하고, 상기 제1 채널층은 상기 제2 채널층과 상기 핀 사이에 있고, 상기 게이트 구조물은,
    상기 제1 채널층 주위의 그리고 상기 제2 채널층 주위의 게이트 유전체 물질;
    상기 게이트 유전체 물질 주위의 일함수 물질;
    상기 일함수 물질 주위의 라이너 물질 - 상기 라이너 물질은 상기 핀으로부터 원위에 있는(distal) 제2 채널층의 상면 위에서 제1 두께를 갖고, 상기 제1 채널층과 상기 제2 채널층 사이에서 제2 두께를 가지며, 상기 제1 두께는 상기 제2 두께보다 작음 - ; 및
    게이트 전극
    을 포함하며,
    상기 일함수 물질은 알루미늄 함유 물질이고, 상기 라이너 물질은 산화물인 것인, 반도체 디바이스.
  10. 반도체 디바이스를 형성하는 방법에 있어서,
    기판 위로 돌출되는 핀을 형성하는 단계;
    상기 핀 위에 소스/드레인 영역들을 형성하는 단계;
    상기 핀 위에 있고 상기 소스/드레인 영역들 사이에 있는 제1 나노시트 및 제2 나노시트를 형성하는 단계 - 상기 제1 나노시트는 상기 핀과 상기 제2 나노시트 사이에 배치됨 - ;
    상기 제1 나노시트 및 상기 제2 나노시트 주위에 게이트 유전체 물질을 형성하는 단계;
    상기 게이트 유전체 물질 주위에 일함수 물질을 형성하는 단계 - 상기 일함수 물질의 제1 부분은 상기 기판을 등지는 상기 제1 나노시트의 제1 표면을 따라 연장되고, 상기 일함수 물질의 제2 부분은 상기 기판에 마주하는 상기 제2 나노시트의 제2 표면을 따라 연장됨 - ;
    상기 일함수 물질 주위에 라이너 물질을 형성하는 단계 - 상기 라이너 물질은 상기 일함수 물질의 제1 부분과 제2 부분 사이의 간극(gap)을 채움 - ; 및
    상기 제1 나노시트 및 상기 제2 나노시트 위에 게이트 물질을 형성하는 단계
    를 포함하며,
    상기 일함수 물질은 알루미늄 함유 물질이고, 상기 라이너 물질은 산화물인 것인, 반도체 디바이스를 형성하는 방법.
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Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9583486B1 (en) * 2015-11-19 2017-02-28 International Business Machines Corporation Stable work function for narrow-pitch devices
US11177364B2 (en) * 2017-11-03 2021-11-16 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same
KR102495082B1 (ko) * 2018-06-12 2023-02-01 삼성전자주식회사 반도체 장치
US11404578B2 (en) * 2018-06-22 2022-08-02 Intel Corporation Dielectric isolation layer between a nanowire transistor and a substrate
KR102515393B1 (ko) * 2018-06-29 2023-03-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10957798B2 (en) 2019-02-06 2021-03-23 International Business Machines Corporation Nanosheet transistors with transverse strained channel regions
US10892328B2 (en) * 2019-03-04 2021-01-12 International Business Machines Corporation Source/drain extension regions and air spacers for nanosheet field-effect transistor structures
US11183574B2 (en) * 2019-05-24 2021-11-23 Taiwan Semiconductor Manufacturing Co., Ltd. Work function layers for transistor gate electrodes
US11355363B2 (en) * 2019-08-30 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing
US11177259B2 (en) * 2019-09-27 2021-11-16 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-threshold gate structure with doped gate dielectric layer

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