CN114512404A - 半导体器件及其形成方法 - Google Patents

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CN
China
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fin
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forming
source
layer
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陈冠霖
江国诚
朱熙甯
郑嵘健
王志豪
程冠伦
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

形成半导体器件的方法包括：形成在衬底之上突出的鳍结构，其中，鳍结构包括鳍和位于鳍上面的层堆叠件，其中，层堆叠件包括第一半导体材料和第二半导体材料的交替层；在鳍结构上方形成伪栅极结构；在伪栅极结构的相对侧上的鳍结构中形成开口，其中，开口穿过层堆叠件延伸至鳍中；在开口的底部中形成介电层；以及在介电层上的开口中形成源极/漏极区域，其中，源极/漏极区域通过介电层与鳍分隔开。本申请的实施例还涉及半导体器件。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
半导体器件用于各种电子应用中，诸如例如，个人计算机、手机、数码相机和其它电子设备。半导体器件通常通过在半导体衬底上方依次沉积材料的绝缘层或介电层、导电层和半导体层并且使用光刻图案化各个材料层以在其上形成电路组件和元件来制造。
半导体工业通过不断减小最小部件尺寸来不断提高各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成至给定区域中。但是，随着最小部件尺寸的减小，出现了应解决的额外的问题。
发明内容
本申请的一些实施例提供了一种形成半导体器件的方法，所述方法包括：形成在衬底之上突出的鳍结构，其中，所述鳍结构包括鳍和位于所述鳍上面的层堆叠件，其中，所述层堆叠件包括第一半导体材料和第二半导体材料的交替层；在所述鳍结构上方形成伪栅极结构；在所述伪栅极结构的相对侧上的所述鳍结构中形成开口，其中，所述开口穿过所述层堆叠件延伸至所述鳍中；在所述开口的底部中形成介电层；以及在所述介电层上的所述开口中形成源极/漏极区域，其中，所述源极/漏极区域通过所述介电层与所述鳍分隔开。
本申请的另一些实施例提供了一种形成半导体器件的方法，所述方法包括：在第一鳍结构上方形成第一栅极结构和第二栅极结构，其中，所述第一鳍结构包括在衬底之上突出的鳍并且包括所述鳍上方的层堆叠件，其中，所述层堆叠件包括第一半导体材料和第二半导体材料的交替层；在所述第一栅极结构和所述第二栅极结构之间的所述第一鳍结构中形成第一开口，其中，所述第一开口穿过所述层堆叠件延伸至鳍中；利用内部间隔件替换所述第一半导体材料的由所述第一开口暴露的端部；沿所述第一开口的底部形成介电层，其中，所述介电层从所述第一栅极结构下面的第一内部间隔件连续延伸至所述第二栅极结构下面的第二内部间隔件；以及在所述介电层上的所述第一开口中形成第一源极/漏极区域。
本申请的又一些实施例提供了一种半导体器件，包括：鳍，在衬底之上突出；栅极结构，位于所述鳍上方；源极/漏极区域，位于所述栅极结构的相对侧上的所述鳍上方，其中，所述源极/漏极区域延伸至所述鳍中；介电层，位于所述源极/漏极区域下面，其中，所述介电层设置在所述源极/漏极区域和所述鳍之间并且将所述源极/漏极区域与所述鳍分隔开；以及沟道层，位于所述栅极结构下面和所述源极/漏极区域之间，其中，所述沟道层彼此平行，其中，所述沟道层的每个的相对端接触所述源极/漏极区域。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的三维视图中的纳米结构场效应晶体管(NSFET)器件的实例。
图2、图3A、图3B、图4A、图4B、图5A至图5C、图6A至图6C、图7A至图7C、图8A至图8C、图9A至图9C、图10A至图10C、图11A至图11C、图12A至图12C、图13A、图13B、图14A、图14B、图15A、图15B、图16A和图16B是根据实施例的处于制造的各个阶段的纳米结构场效应晶体管(NSFET)器件的截面图。
图17、图18和图19A至图19C是根据另一实施例的处于制造的各个阶段的纳米结构场效应晶体管器件的截面图。
图20、图21和图22A至图22C是根据另一实施例的处于制造的各个阶段的纳米结构场效应晶体管器件的截面图。
图23、图24和图25A至图25C是根据又一实施例的处于制造的各个阶段的纳米结构场效应晶体管器件的截面图。
图26是在一些实施例中形成半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
此外，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。贯穿本文的讨论，不同图中的相同参考标号指代使用相同或类似材料通过相同或类似形成方法形成的相同或类似元件。此外，具有相同标号但是不同字母的图(例如，图5A、图5B和图5C)示出了处于相同制造阶段但是沿不同截面的相同半导体器件。
根据一些实施例，在位于纳米结构场效应晶体管(NSFET)器件的n型器件区域的短沟道器件区域中的源极/漏极区域下面形成介电层。介电层将源极/漏极区域与下面的鳍物理分隔开并且电隔离，从而减少或防止衬底泄漏和/或阱隔离泄漏。在一些实施例中，介电层仅形成在NSFET器件的n型器件区域中的短沟道器件区域的源极/漏极区域下面。介电层不形成在NSFET器件的p型器件区域中，介电层也不形成在n型器件区域的大沟道器件区域或拾取区域中。
图1示出了根据一些实施例的三维视图中的纳米结构场效应晶体管(NSFET)器件的实例。NSFET器件包括在衬底50之上突出的半导体鳍90(也称为鳍)。栅电极122(例如，金属栅极)设置在鳍上方，并且在栅电极122的相对侧上形成源极/漏极区域112。在鳍90上方和源极/漏极区域112之间形成多个纳米片54。在鳍90的相对侧上形成隔离区域96。在纳米片54周围形成栅极介电层120。栅电极122位于栅极介电层120上方和周围。
图1还示出了在后面的图中使用的参考截面。截面A-A’沿栅电极122的纵轴并且在例如垂直于NSFET器件的源极/漏极区域112之间的电流流动方向的方向上。截面B-B’垂直于截面A-A’并且沿鳍的纵轴并且在例如NSFET器件的源极/漏极区域112之间的电流流动的方向上。截面C-C’平行于截面A-A’并且延伸穿过源极/漏极区域112。为清楚起见，随后的图指的是这些参考截面。
图2、图3A、图3B、图4A、图4B、图5A至图5C、图6A至图6C、图7A至图7C、图8A至图8C、图9A至图9C、图10A至图10C、图11A至图11C、图12A至图12C、图13A、图13B、图14A、图14B、图15A、图15B、图16A和图16B是根据实施例的处于制造的各个阶段的纳米结构场效应晶体管(NSFET)器件100的截面图。
在图2中，提供了衬底50。衬底50可以是半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，具有p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧(BOX)层、氧化硅层等。在通常为硅衬底或玻璃衬底的衬底上提供绝缘层。也可以使用其它衬底，诸如多层或梯度衬底。在一些实施例中，衬底50的半导体材料包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。
在衬底50上形成多层堆叠件64。多层堆叠件64包括第一半导体材料52和第二半导体材料54的交替层。在图2中，由第一半导体材料52形成的层标记为52A、52B和52C，并且由第二半导体材料54形成的层标记为54A、54B和54C。由图2中所示的第一半导体材料52和第二半导体材料54形成的层的数量仅是非限制性实例。其它数量的层也是可能的并且完全旨在包括在本发明范围内。
在一些实施例中，第一半导体材料52是适合形成例如p型FET的沟道区域的外延材料，诸如硅锗(SixGe1-x，其中x可以在0至1范围内)，并且第二半导体材料54是适合形成例如n型FET的沟道区域的外延材料，诸如硅。将图案化多层堆叠件64(也可以称为外延材料堆叠件)以在随后处理中形成NSFET的沟道区域。特别地，将图案化多层堆叠件64以形成水平纳米结构(例如，纳米片或纳米线)，所得NSFET的沟道区域包括多个水平纳米结构。
多层堆叠件64可以通过可以在生长室中实施的外延生长工艺形成。在一些实施例中，在外延生长工艺期间，生长室循环暴露于用于选择性生长第一半导体材料52的第一组前体，并且然后暴露于用于选择性生长第二半导体材料54的第二组前体。第一组前体包括用于第一半导体材料(例如，硅锗)的前体，并且第二组前体包括用于第二半导体材料(例如，硅)的前体。在一些实施例中，第一组前体包括硅前体(例如，硅烷)和锗前体(例如，锗烷)，并且第二组前体包括硅前体但是省略了锗前体。因此，外延生长工艺可以包括连续使硅前体能够流至生长室，并且然后循环：(1)当生长第一半导体材料52时，使锗前体能够流至生长室；以及(2)当生长第二半导体材料54时，禁止锗前体流至生长室。可以重复循环暴露直至形成目标数量的层。
图3A、图3B、图4A、图4B、图5A至图5C、图6A至图6C、图7A至图7C、图8A至图8C、图9A至图9C、图10A至图10C、图11A至图11C、图12A至图12C、图13A、图13B、图14A、图14B、图15A、图15B、图16A和图16B是根据实施例的处于制造的随后阶段的NSFET器件100的截面图。图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A和图16B是沿图1中的截面B-B’的截面图。图5B、图6B、图7B、图8B、图9B、图10B、图11B和图12B是沿图1中的截面C-C’的截面图。图3B、图4B、图5C、图6C、图7C、图8C、图9C、图10C、图11C、图12C、图13B、图14B和图15B是沿图1中的截面A-A’的截面图。图中所示的鳍的数量和栅极结构的数量是非限制性实例，并且应该理解，也可以形成其它数量的鳍和其它数量的栅极结构。为简单起见，图3A、图3B、图4A、图4B、图5A至图5C、图6A至图6C、图7A至图7C、图8A至图8C、图9A至图9C、图10A至图10C、图11A至图11C、图12A至图12C、图13A、图13B、图14A、图14B、图15A和图15B示出了在NSFET器件100的n型器件区域中形成n型NSFET的处理步骤。可以实施相同或类似的处理步骤以在NSFET器件100的p型器件区域中形成p型NSFET，如本领域技术人员容易理解的。图16A示出了形成在NSFET器件100的n型器件区域中的NSFET，并且图16B示出了形成在NSFET器件100的p型器件区域中的NSFET。
在图3A和图3B中，形成在衬底50之上突出的鳍结构91。鳍结构91的每个包括半导体鳍90和位于半导体鳍90上面的层堆叠件92。层堆叠件92和半导体鳍90可以分别通过在多层堆叠件64和衬底50中蚀刻沟槽来形成。
鳍结构91可以通过任何合适的方法图案化。例如，鳍结构91可以使用包括双重图案化或多重图案化工艺的一种或多种光刻工艺图案化。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如间距小于使用单个、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后剩余的间隔件可以用于图案化例如鳍结构91。在一些实施例中，剩余的间隔件用于图案化掩模94，然后掩模94用于图案化鳍结构91。
掩模94可以是单层掩模，或者可以是多层掩模，诸如包括第一掩模层94A和第二掩模层94B的多层掩模。第一掩模层94A和第二掩模层94B可以每个由诸如氧化硅、氮化硅、它们的组合等的介电材料形成，并且可以根据合适的技术沉积或热生长。第一掩模层94A和第二掩模层94B是具有高蚀刻选择性的不同材料。例如，第一掩模层94A可以是氧化硅，并且第二掩模层94B可以是氮化硅。掩模94可以通过使用任何可接受的蚀刻工艺图案化第一掩模层94A和第二掩模层94B来形成。然后掩模94可以用作蚀刻掩模以蚀刻衬底50和多层堆叠件64。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。在一些实施例中，蚀刻是各向异性蚀刻工艺。在蚀刻工艺之后，图案化的多层堆叠件64形成层堆叠件92，并且图案化的衬底50形成半导体鳍90，如图3A和图3B中所示。因此，在所示的实施例中，层堆叠件92也包括第一半导体材料52和第二半导体材料54的交替层，并且半导体鳍90由与衬底50相同的材料(例如，硅)形成。
下一步，在图4A和图4B中，在衬底50上方和鳍结构91的相对侧上形成浅沟槽隔离(STI)区域96。作为形成STI区域96的实例，可以在衬底50上方形成绝缘材料。绝缘材料可以是氧化物，诸如氧化硅、氮化物等或它们的组合，并且可以通过高密度等离子体化学汽相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，在远程等离子体系统中的基于CVD的材料沉积以及后固化以使其转化为另一种材料，诸如氧化物)等或它们的组合来形成。可以使用通过任何可接受的工艺形成的其它绝缘材料。在所示的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。可以在形成绝缘材料之后实施退火工艺。
在实施例中，绝缘材料形成为使得过量的绝缘材料覆盖鳍结构91。在一些实施例中，首先沿衬底50和鳍结构91的表面形成衬垫，并且在衬垫上方形成诸如以上讨论的那些填充材料。在一些实施例中，省略衬垫。
下一步，对绝缘材料施加去除工艺以从鳍结构91上方去除过量的绝缘材料。在一些实施例中，可以利用诸如化学机械抛光(CMP)、回蚀工艺、它们的组合等的平坦化工艺。平坦化工艺暴露层堆叠件92，从而使得层堆叠件92的顶面和绝缘材料在平坦化工艺完成之后齐平。下一步，使绝缘材料凹进以形成STI区域96。使绝缘材料凹进，从而使得层堆叠件92从相邻的STI区域96之间突出。半导体鳍90的顶部也可以从相邻的STI区域96之间突出。此外，STI区域96的顶面可以具有如所示的平坦表面、凸面、凹面(诸如凹陷)或它们的组合。STI区域96的顶面可以通过适当的蚀刻形成为平坦的、凸的和/或凹的。可以使用可接受的蚀刻工艺使STI区域96凹进，诸如对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比半导体鳍90和层堆叠件92的材料快的速率蚀刻绝缘材料的材料)。例如，可以使用利用合适的蚀刻剂(诸如稀氢氟(dHF)酸)的化学氧化物去除。
仍然参考图4A和图4B，在层堆叠件92上方和STI区域96上方形成伪介电层97。伪介电层97可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术沉积或热生长。在实施例中，在层堆叠件92上方和STI区域96的上表面上方共形形成硅层，并且实施热氧化工艺以将沉积的硅层转化为氧化物层作为伪介电层97。
下一步，在图5A至图5C中，在鳍90上方和层堆叠件92上方形成伪栅极102。为了形成伪栅极102，可以在伪介电层97上方形成伪栅极层。可以在伪介电层97上方沉积并且然后诸如通过CMP平坦化伪栅极层。伪栅极层可以是导电材料并且可以选自包括非晶硅、多晶硅(poly硅)、多晶硅锗(poly-SiGe)等的组。伪栅极层可以通过物理汽相沉积(PVD)、CVD、溅射沉积或本领域中已知和使用的其它技术来沉积。伪栅极层可以由对STI区域96具有高蚀刻选择性的其它材料制成。
然后在伪栅极层上方形成掩模104。掩模104可以由氮化硅、氮氧化硅、它们的组合等形成，并且可以使用可接受的光刻和蚀刻技术图案化。在所示的实施例中，掩模104包括第一掩模层104A(例如，氧化硅层)和第二掩模层104B(例如，氮化硅层)。然后通过可接受的蚀刻技术将掩模104的图案转移至伪栅极层以形成伪栅极102，并且然后通过可接受的蚀刻技术转移至伪介电层以形成伪栅极电介质97。伪栅极102覆盖层堆叠件92的相应沟道区域。掩模104的图案可以用于将伪栅极102的每个与相邻的伪栅极物理分隔开。伪栅极102也可以具有基本垂直于鳍90的纵向的纵向。在一些实施例中，伪栅极102和伪栅极电介质97统称为伪栅极结构。
下一步，通过在层堆叠件92、STI区域96和伪栅极102上方共形沉积绝缘材料来形成栅极间隔件层108’。绝缘材料可以是氮化硅、碳氮化硅、它们的组合等。在一些实施例中，栅极间隔件层108’包括多个子层。例如，可以通过热氧化或沉积形成第一子层(有时称为栅极密封间隔件层)，并且可以在第一子层上共形沉积第二子层(有时称为主栅极间隔件层)。图5B和图5C示出了图5A中的NSFET器件100的截面图，但是分别沿图5A中的截面E-E’和F-F’，其中截面E-E’和F-F’分别对应于图1中的截面C-C’和A-A’。类似地，图6B、图7B、图8B、图9B、图10B、图11B和图12B示出了沿图5A中的截面E-E’的NSFET器件100的截面图，并且图6C、图7C、图8C、图9C、图10C、图11C、图12C、图13B、图14B和图15B示出了沿图5A中的截面F-F’的NSFET器件100的截面图。
下一步，在图6A至图6C中，通过各向异性蚀刻工艺蚀刻栅极间隔件层108’以形成栅极间隔件层108。各向异性蚀刻工艺可以去除栅极间隔件层108的水平部分(例如，STI区域96和伪栅极102上方的部分)，栅极间隔件层108’的剩余垂直部分(例如，沿伪栅极102和伪栅极电介质97的侧壁)形成栅极间隔件层108。
在形成栅极间隔件108之后，可以实施用于轻掺杂源极/漏极(LDD)区域(未示出)的注入。适当类型(例如，p型或n型)的杂质可以注入至暴露的层堆叠件92和/或半导体鳍90中。n型杂质可以是任何合适的n型杂质，诸如磷、砷、锑等，并且p型杂质可以是任何合适的p型杂质，诸如硼、BF2、铟等。轻掺杂源极/漏极区域可以具有约1015cm-3至约1016cm-3的杂质浓度。退火工艺可以用于激活注入的杂质。
下一步，在层堆叠件92中形成开口110(也可以称为凹槽或源极/漏极开口)。开口110可以延伸穿过层堆叠件92并且进入半导体鳍90。开口110可以使用例如伪栅极102和栅极间隔件108作为蚀刻掩模通过任何可接受的蚀刻技术形成。开口110暴露第一半导体材料52的端部和第二半导体材料54的端部。
仍然参考图6A至图6C，在形成开口110之后，实施选择性蚀刻工艺(例如，使用蚀刻化学物质的湿蚀刻工艺)以去除第一半导体材料52的由开口110暴露的端部而基本上不侵蚀第二半导体材料54。在选择性蚀刻工艺之后，在第一半导体材料52中的去除的端部曾经所在的位置处形成凹槽52R。应该指出，由于凹槽52R，第一半导体材料52的侧壁从第二半导体材料54的侧壁54S凹进，并且因此，凹槽52R也可以称为侧壁凹槽52R。
图6B示出了栅极间隔件层(标记为108)的位于STI区域96的上表面上的剩余部分。栅极间隔件层108的剩余部分可以从鳍90连续延伸至相邻的鳍90，如图6B所示。在其它实施例中，栅极间隔件层108的剩余部分沿鳍90的侧壁延伸，但是不在相邻的鳍90之间连续延伸，并且因此，可以暴露STI区域96的上表面的部分。在图6B的实例中，鳍90的上表面(其对应于鳍90的位于图6A中的开口110正下方的部分的上表面)与STI区域96的上表面齐平，但是鳍90的上表面也可以在STI区域96的上表面之上或下方延伸。
下一步，在图7A至图7C中，在图6A至图6C的结构上方(例如，共形)形成间隔件膜55’。如图7A至图7C中所示，间隔件膜55’沿掩模104的上表面延伸，并且内衬开口110的侧壁和底部。值得注意的是，间隔件膜55’填充(例如，完全填充)侧壁凹槽52R。间隔件膜55’可以是例如氮化硅(SiN)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)等，并且可以通过例如CVD、PVD、原子层沉积(ALD)等形成。
下一步，在图8A至图8C中，实施修整工艺(也称为内部间隔件修整工艺)以去除(例如，完全去除)间隔件膜55’的设置在侧壁凹槽52R外部的部分，诸如沿开口110的侧壁和底部的部分和沿伪栅极102的上表面的部分。在修整工艺之后，间隔件膜55’的位于侧壁凹槽52R内部的部分保留以形成内部间隔件55。
在一些实施例中，修整工艺是合适的蚀刻工艺，诸如干蚀刻工艺或湿蚀刻工艺。在示例性实施例中，使用包括CHF3和O2的混合物、CF4和O2的混合物、NF3、CH3F和CHF3的混合物等的气体源实施干蚀刻工艺以去除间隔件膜55’的设置在侧壁凹槽52R外部的部分。调整干蚀刻工艺的参数，诸如气体源中的气体之间的混合比率、压力和/或气体的流速，以调整干蚀刻工艺的横向蚀刻速率。在图8A的实例中，在修整工艺之后，间隔件膜55’的剩余部分的侧壁(或内部间隔件55的侧壁)与第二半导体材料54的侧壁54S齐平。在其它实施例中，内部间隔件55的侧壁可以从侧壁54S凹进，或者可以朝着开口110延伸超过第二半导体材料54的侧壁54S。这些和其它变化完全旨在包括在本发明范围内。
下一步，在图9A至图9C中，在伪栅极102上方以及沿开口110的侧壁和底部(例如，共形)形成介电材料107’。介电材料107’可以是例如SiN，但是也可以使用其它合适的材料，诸如SiCN、SiOCN。合适的形成方法(诸如ALD、PVD、CVD)可以用于形成介电材料107’。
下一步，实施注入工艺130(例如，离子注入工艺)以处理介电材料107’。注入工艺130可以使用包括碳(C)、氧(O)、锗(Ge)或它们的组合的气体源来实施。在一些实施例中，离子种类(诸如C、O、Ge或它们的组合的离子种类)注入介电材料107’以改变介电材料107’的物理特性(例如，硬度、蚀刻速率)。应该指出，由于例如注入工艺130的角度和/或开口110的高宽比，注入介电材料107’中的离子种类的浓度是不均匀的。例如，介电材料107’的底部处(例如，开口110的底部处的部分)的注入离子种类的浓度高于介电材料107’的侧壁部分处(例如，沿开口110的侧壁的部分)的注入离子种类的浓度。在一些实施例中，介电材料107’的底部注入(例如，掺杂)有离子种类，并且介电材料107’的侧壁部分基本上没有离子种类，这在介电材料107’的底部和侧壁部分之间产生大的蚀刻选择性。在一些实施例中，介电材料107’中注入的离子种类的浓度从介电材料107’的底部朝着介电材料107’的侧壁部分逐渐降低(例如，沿图10A中的箭头131所示的方向)。在示例性实施例中，由于注入工艺130，在随后的蚀刻工艺中，介电材料107’的底部具有比介电材料107’的侧壁部分低的蚀刻速率。
根据一些实施例，介电材料107’形成为具有约1nm和约10nm之间的厚度。在一些实施例中，如果介电材料107’的厚度太小(例如，小于约1nm)，则随后形成的介电层107(见图10A至图10C)可能无法提供足够的电绝缘以防止或减少泄漏电流。如果厚度太大(例如，大于约10nm)，则沿开口110的侧壁的介电材料107’可能合并在一起并且填充开口110，从而防止注入工艺到达介电材料107’的底部，这进而阻止介电层107(见图10A至图10C)正确地形成。
下一步，在图10A至图10C中，实施合适的蚀刻工艺，诸如干蚀刻或湿蚀刻，以去除介电材料107’的设置为沿开口110的侧壁和设置在伪栅极102上方的部分。蚀刻工艺在从开口110的侧壁和伪栅极102上方去除介电材料107’之后停止。应该指出，由于介电材料107’的底部和侧壁部分之间的蚀刻选择性，在蚀刻工艺停止后，介电材料107’的底部保留以在开口110的底部处形成介电层107。在图10A的实例中，介电层107沿鳍90的上表面从第一内部间隔件55(例如，位于左侧的伪栅极102下面的最下内部间隔件55)连续延伸至第二内部间隔件55(例如，位于右侧的伪栅极102下面的最下内部间隔件55)。应该指出，介电层107接触(例如，物理接触)最下内部间隔件55，并且介电层107的上表面107U低于(例如，更靠近衬底50)第二半导体材料54的面向衬底50的最下表面，这允许随后形成的源极/漏极区域112电连接至第二半导体材料54(例如，NSFET的沟道区域)而不会被介电层107阻挡。
图10B示出了覆盖(例如，接触并且沿鳍90的上表面延伸)鳍90的上表面并且从第一鳍90(例如，左侧的鳍90)连续延伸至相邻的第二鳍90(例如，右侧的鳍90)的介电层107。
下一步，在图11A至图11C中，在开口110中形成源极/漏极区域112。在一些实施例中，源极/漏极区域112由外延材料形成，并且因此，也可以称为外延源极/漏极区域112。在一些实施例中，外延源极/漏极区域112形成在开口110中以在形成的NSFET器件的相应沟道区域中施加应力以增加载流子迁移率，从而提高器件性能。外延源极/漏极区域112形成为使得每个伪栅极102设置在外延源极/漏极区域112的相邻对之间。在一些实施例中，栅极间隔件108用于将外延源极/漏极区域112与伪栅极102分隔开适当的横向距离，使得外延源极/漏极区域112不会使所得NSFET器件的随后形成的栅极短路。
在一些实施例中，外延源极/漏极区域112外延生长在开口110中。外延源极/漏极区域112可以包括任何可接受的材料，诸如适用于n型或p型器件。例如，当形成n型器件时，外延源极/漏极区域112可以包括在沟道区域中施加拉伸应变的材料，诸如硅、SiC、SiCP、SiP等。同样地，当形成p型器件时，外延源极/漏极区域112可以包括在沟道区域中施加压缩应变的材料，诸如SiGe、SiGeB、Ge、GeSn等。外延源极/漏极区域112可以具有从鳍90的相应表面凸起的表面并且可以具有小平面。
外延源极/漏极区域112和/或鳍90可以注入有掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域的工艺，随后是退火。源极/漏极区域可以具有约1019cm-3和约1021cm-3之间的杂质浓度。用于源极/漏极区域的n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，外延源极/漏极区域112可以在生长期间原位掺杂。
由于用于形成外延源极/漏极区域112的外延工艺，外延源极/漏极区域112的上表面具有横向向外扩展超过鳍90的侧壁的小平面。在一些实施例中，设置在相邻鳍90上方的相邻外延源极/漏极区域112在外延工艺完成之后保持分隔开，如图11B中所示。在其它实施例中，这些小平面使得设置在相同NSFET的相邻鳍90上方的相邻外延源极/漏极区域112合并并且在相邻鳍90上方形成连续的源极/漏极区域112。
如图11B中所示，源极/漏极区域112下面的介电层107将源极/漏极区域112与下面的鳍90分隔开(例如，物理分隔开)。类似地，如图11A中所示，因为介电层107接触(例如，物理接触)最下内部间隔件55的侧壁，所以源极/漏极区域112通过介电层107与下面的鳍90分隔开。
随着先进半导体制造工艺中的部件尺寸不断缩小，出现了新的挑战。例如，衬底泄漏可能增加，衬底泄漏是指相邻源极/漏极区域112之间通过衬底50的泄漏电流(见图11A中的虚线泄漏路径133)。此外，阱隔离泄漏也可能增加，阱隔离泄漏是指相邻阱区域之间的泄漏电流。为了帮助理解阱隔离泄漏路径，假设图11B左侧的鳍90具有n型阱区域，并且图11B右侧的鳍90具有p型阱区域，则图11B中的虚线135示出了n型阱区域(也称为n阱)和p型阱区域(也称为p阱)之间的阱隔离泄漏路径。应该指出，在图11B中，两个鳍90位于n型器件区域中并且具有p型阱区域，因此，图11B中的鳍90之间没有阱隔离泄漏。绘制虚线135以帮助理解具有不同类型阱区域的两个相邻鳍之间的阱隔离泄漏。
本发明(通过在源极/漏极区域112下面形成介电层107)将源极/漏极区域112与下面的鳍90隔离(例如，电隔离)，从而阻挡衬底泄漏路径和阱隔离泄漏路径，这进而防止或减少衬底泄漏和阱隔离泄漏，并且提高器件性能。
下一步，在图12A至图12C中，在源极/漏极区域112上方和伪栅极102上方(例如，共形)形成接触蚀刻停止层(CESL)116，并且然后在CESL 116上方沉积层间电介质(ILD)114。CESL 116由具有与ILD 114不同蚀刻速率的材料形成，并且可以使用PECVD由氮化硅形成，但是可以使用其它介电材料(诸如氧化硅、氮氧化硅、它们的组合等)和形成CESL116的可选技术(诸如低压CVD(LPCVD)、PVD等)。
ILD 114可以由介电材料形成，并且可以通过任何合适的方法沉积，诸如CVD、等离子体增强CVD(PECVD)或FCVD。用于ILD 114的介电材料可以包括氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其它介电材料。
对于图13A、图13B、图14A、图14B、图15A和图15B中所示的随后处理步骤，图12B的截面图保持相同，因此不再重复。
下一步，在图13A和图13B中，去除伪栅极102。为了去除伪栅极102，可以实施诸如CMP的平坦化工艺以使ILD 114和CESL 116的顶面与伪栅极102和栅极间隔件108的顶面齐平。平坦化工艺也可以去除伪栅极102上的掩模104(见图12A)以及栅极间隔件108的沿掩模104的侧壁的部分。在平坦化工艺之后，伪栅极102、栅极间隔件108和ILD 114的顶面齐平。因此，伪栅极102的顶面在ILD 114的上表面处暴露。
在平坦化工艺之后，在蚀刻步骤中去除伪栅极102，从而在栅极间隔件108之间形成凹槽103(也可以称为开口103)。在一些实施例中，通过各向异性干蚀刻工艺去除伪栅极102。例如，蚀刻工艺可以包括使用选择性蚀刻伪栅极102而不蚀刻ILD 114或栅极间隔件108的反应气体的干蚀刻工艺。凹槽103暴露NSFET器件100的沟道区域。沟道区域设置在外延源极/漏极区域112的相邻对之间。在去除伪栅极102期间，当蚀刻伪栅极102时，伪栅极电介质97可以用作蚀刻停止层。然后可以在去除伪栅极102之后去除伪栅极电介质97。在去除伪栅极102之后，设置在伪栅极102下面(例如，正下方)的第一半导体材料52和第二半导体材料54由凹槽103暴露。
下一步，在图14A和图14B中，去除第一半导体材料52以释放第二半导体材料54。在去除第一半导体材料52之后，第二半导体材料54形成水平延伸(例如，平行于衬底50的主上表面)的多个纳米结构54。在一些实施例中，取决于例如纳米结构54的尺寸，纳米结构54也可以称为纳米片或纳米线，并且NSFET器件100也可以称为全环栅(GAA)器件，纳米结构54可以统称为形成的NSFET器件100的沟道区域93或沟道层93。如图14A和图14B中所示，通过去除第一半导体材料52在纳米结构54之间形成间隙53(例如，空间隔)。
在一些实施例中，通过使用对第一半导体材料52具有选择性(例如，对其具有更高的蚀刻速率)的蚀刻剂的选择性蚀刻工艺去除第一半导体材料52，从而使得去除第一半导体材料52而基本上不侵蚀第二半导体材料54。在实施例中，实施各向同性蚀刻工艺以去除第一半导体材料52。可以使用蚀刻气体和可选地使用载气来实施各向同性蚀刻工艺。在一些实施例中，蚀刻气体包括HF、F2和HF的混合物等，并且载气可以是惰性气体，诸如Ar、He、N2、它们的组合等。在一些实施例中，蚀刻剂(诸如去离子水(DIO)中溶解的臭氧)用于选择性去除第一半导体材料52。
在所示的实施例中，介电层107的上表面107U低于(例如，更靠近衬底50)最下纳米结构54的面向衬底50的下表面。该部件确保介电层107不干扰(例如，阻挡或部分阻挡)源极/漏极区域112和纳米结构54之间的电连接。否则，源极/漏极区域112和纳米结构54之间的电阻可能受到负面影响(例如，增加)。
下一步，在图15A和图15B中，在凹槽103和间隙53中(例如，共形)形成栅极介电层120。栅极介电层120包裹纳米结构54、内衬内部间隔件55的侧壁和栅极间隔件108的侧壁并且沿鳍90的上表面和侧壁延伸。根据一些实施例，栅极介电层120包括氧化硅、氮化硅或它们的多层。在一些实施例中，栅极介电层120包括高k介电材料，并且在这些实施例中，栅极介电层120可以具有大于约7.0的介电常数，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti或Pb或它们的组合的金属氧化物或硅酸盐。栅极介电层120的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。
下一步，在凹槽103和间隙53中形成栅电极材料(例如，导电材料)以形成栅电极122。栅电极材料填充凹槽103和间隙53的剩余部分。栅电极材料可以是含金属材料，诸如Cu、Al、W等、它们的组合或它们的多层，并且可以通过例如电镀、化学镀或其它合适的方法形成。在形成栅电极材料之后，可以实施诸如CMP的平坦化工艺以去除栅极介电层120和栅电极材料的过量部分，这些过量部分位于ILD 114的顶面上方。栅电极材料和栅极介电层120的剩余部分因此形成所得NSFET器件100的替换栅极。栅电极122和对应的栅极介电层120可以统称为栅极堆叠件123、替换栅极结构123或金属栅极结构123。每个栅极结构123在相应纳米结构54上方和周围延伸。
虽然栅电极122在图15A和图15B的实例中示出为单层，但是本领域技术人员将容易理解栅电极122可以具有多层结构并且可以包括多个层，诸如阻挡层、功函层、晶种层和填充金属。
例如，可以在栅极介电层120上方共形地形成阻挡层。阻挡层可以包括诸如氮化钛的导电材料，但是可以可选地利用其它材料，诸如氮化钽、钛、钽等。可以在阻挡层上方形成功函层。示例性p型功函材料(也可以称为p型功函金属)包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其它合适的p型功函材料或它们的组合。示例性n型功函材料(也可以称为n型功函金属)包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其它合适的n型功函材料或它们的组合。功函值与功函层的材料成分相关联，并且因此，选择功函层以调整其功函值，从而在要形成的器件中实现目标阈值电压VTH。下一步，可以在功函层上方形成晶种层。晶种层可以由钨、铜或铜合金形成，但是可以可选地使用其它合适的材料。一旦已经形成晶种层，填充金属可以形成至晶种层上，填充开口103和间隙53。填充金属可以包括钨，但是可以可选地利用其它合适的材料，诸如铝、铜、氮化钨、钌、银、金、铑、钼、镍、钴、镉、锌、这些的合金、它们的组合等，
图15A和图15B示出了形成在NSFET器件100的n型器件区域的第一器件区域(见例如图16A中的210)中的NSFET。NSFET器件100的n型器件区域可以包括其它区域，诸如第二器件区域230和拾取区域220，如图16A中所示。此外，可以实施类似于以上所示的用于形成图15A和图15B的NSFET的那些的处理步骤以在NSFET器件100的p型器件区域中形成p型NSFET，如图16B中所示。换句话说，图16A和图16B分别示出了NSFET器件100的n型器件区域和p型器件区域。下面讨论细节。
现在参考图16A，其示出了NSFET器件100的n型器件区域，其还包括第一器件区域210、第二器件区域230和拾取区域220。在实施例中，图15A和图15B的NSFET形成在第一器件区域210中，其中NSFET具有在例如约5nm和约30nm之间的沟道长度Lgl和在例如约20nm和约70nm之间范围内的接触的多晶间距(CPP)。第一器件区域210的CPP可以计算为第一器件区域210中的源极/漏极区域112的沟道长度Lg1和宽度SW1之和。由于短沟道长度Lg1，第一器件区域210也可以称为短沟道区域。第二器件区域230对应于具有例如在30nm和约150nm之间的沟道长度Lg2以及大于约70nm的CPP的NSFET的器件区域，其中第二器件区域230的CPP计算为第二器件区域230中的源极/漏极区域112的Lg2和宽度SW2之和。第二器件区域230也可以称为大沟道区域。在所示的实施例中，第二器件区域230中的源极/漏极区域112的宽度SW2大于第一器件区域210中的源极/漏极区域112的宽度SW1。
图16A还示出了拾取区域220，其中拾取区域220中的源极/漏极区域标记为源极/漏极区域113，以区别于第一器件区域210和第二器件区域230中的源极/漏极区域112。特别地，第一器件区域210和第二器件区域230中的源极/漏极区域112掺杂有n型掺杂剂以形成n型NSFET。相反，拾取区域220中的源极/漏极区域113掺杂有p型掺杂剂以形成拾取区域220。应该指出，第一器件区域210、第二器件区域230和拾取区域220中的鳍90掺杂有p型掺杂剂以在鳍90中形成p阱。在一些实施例中，第一器件区域210、第二器件区域230和拾取区域220中的鳍90是相同的鳍。换句话说，第一器件区域210、第二器件区域230和拾取区域220形成在相同鳍90中。在其它实施例中，第一器件区域210、第二器件区域230和拾取区域220形成在位于NSFET器件100的n型器件区域中的不同鳍90中。
图16B示出了NSFET器件100的p型器件区域，其还包括第一器件区域240、第二器件区域260和拾取区域250。应该指出，为了在p型器件区域中形成p型NSFET，在去除伪栅极102和伪栅极电介质97之后选择性去除第二半导体材料54，并且第一半导体材料52保留并且形成适合于形成p型NSFET的纳米结构52，如图16B中所示。此外，内部间隔件55通过替换第二半导体材料54的端部来形成。本领域技术人员也将理解，p型器件区域中的鳍90掺杂有n型掺杂剂以形成n阱。第一器件区域240和第二器件区域260中的源极/漏极区域标记为源极/漏极区域113以指示添加p型掺杂剂以形成用于p型NSFET的源极/漏极区域，并且拾取区域250中的源极/漏极区域标记为源极/漏极区域112以指示添加n型掺杂剂以形成拾取区域。
在一些实施例中，p型器件区域的第一器件区域240的沟道长度Lg3和宽度SW3分别与n型器件区域的第一器件区域210的Lg1和SW1相同或类似。类似地，p型器件区域的第二器件区域260的沟道长度Lg4和宽度SW4分别与n型器件区域的第二器件区域230的Lg2和SW2相同或类似。在一些实施例中，第一器件区域240、第二器件区域260和拾取区域250中的鳍90是相同的鳍。换句话说，第一器件区域240、第二器件区域260和拾取区域250形成在相同鳍90中。在其它实施例中，第一器件区域240、第二器件区域260和拾取区域250形成在位于NSFET器件100的p型器件区域中的不同鳍90中。
应该指出，在图16A和图16B所示的实施例中，介电层107仅形成在n型器件区域的第一器件区域210中的源极/漏极区域112下面。介电层107不形成在p型器件区域(例如，240、250和260)中，介电层107也不形成在n型器件区域的第二器件区域230或拾取区域220中。在一些实施例中，为了在NSFET的沟道区域上有效提供应变，图16B中的p型器件区域的源极/漏极区域113需要从鳍90生长以形成高质量的外延半导体材料，而图16A的n型器件区域中的源极/漏极区域112具有很少或没有关于应变的这种担忧。因此，介电层107不形成在p型器件区域中的源极/漏极区域113下面，而是形成在n型器件区域的第一器件区域210(例如，小沟道区域)中的源极/漏极区域112下面。此外，图16A中的n型器件区域的第二器件区域230(例如，较大沟道区域)具有大CPP(例如，大源极/漏极宽度SW2)，并且可能需要从鳍90外延生长以形成体积的外延材料作为源极/漏极区域112。换句话说，如果介电层107形成在第二器件区域230的源极/漏极区域112下面，则介电层107会覆盖开口110的底部并且阻止从鳍90外延生长，并且从第二半导体材料54的侧壁外延生长源极/漏极区域112可能不足以(例如，没有足够大的体积)填充源极/漏极开口110。此外，也可能需要从鳍90在源极/漏极开口110中外延生长以提供对拾取区域220和250中的衬底50的电压的访问，并且因此，在拾取区域中的开口110的底部处没有形成介电层170(例如，以防止阻挡对衬底电压的访问)。应该指出，仅在n型器件区域的源极/漏极区域112下面形成介电层107就足以防止或减少包括第一器件区域210的鳍90(例如，具有p阱的鳍)和包括p型器件区域的相邻鳍90(例如，具有n阱的鳍)之间的阱隔离泄漏。
可以实施额外的处理以完成NSFET器件100的制造，如普通技术人员容易理解的那样，因此这里不再重复细节。例如，可以在ILD 114上方沉积第二ILD。此外，可以形成延伸穿过第二ILD和/或ILD 114的栅极接触件和源极/漏极接触件以电耦接至栅电极122和源极/漏极区域112/113。此外，可以在第二ILD上方形成包括形成在多个介电层中的导电部件(例如，通孔、金属线)的互连结构以互连电组件(例如，晶体管)以形成功能电路。
除了以上公开的实施例之外，在n型器件区域中的短沟道区域(例如，210)的源极/漏极区域112下面形成介电层的其它实施例也是可能的并且完全旨在包括在本发明范围内。额外的实施例(例如，100A、100B、100C)在下文中讨论。应该指出，额外的实施例(例如，100A、100B、100C)仅示出了第一器件区域210(例如，n型器件区域中的短沟道区域)中的NSFET器件的部分的截面图，并且其它器件区域(例如，220、230、240、250、260)与以上公开的那些相同或类似，因此不再重复细节。
图17、图18和图19A至图19C是根据另一实施例的处于制造的各个阶段的纳米结构场效应晶体管(NSFET)器件100A的截面图。在一些实施例中，图17的处理遵循图8A至图8C的处理。
如图17中所示，在图8A中形成内部间隔件55之后，通过例如外延生长工艺在开口110中形成半导体材料141(例如，硅)。半导体材料141的上表面141U高于(例如，远离衬底50)内部间隔件55的面向衬底50的最下表面。换句话说，半导体材料141接触(例如，物理接触)最下内部间隔件55的侧壁，并且从第一最下内部间隔件55(例如，图17左侧的伪栅极102下面的最下内部间隔件55)连续延伸至横向相邻的第二最下内部间隔件55(例如，图17右侧的伪栅极102下面的最下内部间隔件55)。
下一步，实施注入工艺140(例如，离子注入工艺)以处理半导体材料141。注入工艺140可以使用包括氟化物(F)、锗(Ge)、氧(O)或氩(Ar)的气体源，从而使得F、Ge、O或Ar的离子种类注入至半导体材料141中。如图17中所示，在注入工艺140之后，半导体材料141的上层转化为具有与半导体材料141的物理特性(例如，硬度、蚀刻速率)不同的处理层143(例如，掺杂有F、Ge、O或Ar的离子种类的半导体材料141)。
下一步，在图18中，实施氧化工艺以将处理层143的上层转化为介电层145(例如，诸如氧化硅层的氧化物层)。在实施例中，实施使用包括氢(H2)和氧(O2)的气体源的炉氧化工艺以形成介电层145。应该指出，由于掺杂(例如，注入)至介电层145中的离子种类，介电层145具有提高的物理特性(例如，更硬和/或具有更小的蚀刻速率)以承受随后的蚀刻工艺。在一些实施例中，介电层145的厚度在约1nm和约10nm之间。介电层145起到与图16A的介电层107相同或类似的功能。应该指出介电层145的上表面145U低于(例如，更靠近衬底50)第二半导体材料54的面向衬底50的最下表面，这允许随后形成的源极/漏极区域112电连接至第二半导体材料54(例如，NFFET的沟道区域)而不会被介电层145阻挡。
除了将处理层143的上层转化为介电层145之外，氧化工艺也可以氧化其它暴露的材料(例如，54、55)。为了清洁开口110以准备源极/漏极区域112的外延生长(见图19A至图19C)，可以实施蚀刻工艺以从例如开口110的侧壁去除氧化物(例如，第二半导体材料54的氧化物和内部间隔件55的氧化物)。具有注入离子种类的介电层145对于蚀刻工艺具有低得多的蚀刻速率。由于由注入工艺提供的蚀刻选择性，蚀刻工艺从开口110的侧壁去除氧化物而基本上不侵蚀介电层145。
下一步，在图19A至图19C中，在介电层145上的开口110中形成源极/漏极区域112，去除伪栅极102，去除第一半导体材料52以形成纳米结构54，以及形成金属栅极结构(例如，120和122)，遵循以上针对NSFET器件100所讨论的相同或类似的处理步骤，因此不再重复细节。
图19B示出了NSFET器件100A沿图19A中的截面E-E’的截面图，并且图19C示出了沿图19A中的截面F-F’的截面图。如图19B中所示，介电层145将源极/漏极区域112与下面的鳍90物理分隔开并且电隔离以防止或减少衬底泄漏和/或阱隔离泄漏。
图20、图21和图22A至图22C是根据另一实施例的处于制造的各个阶段的纳米结构场效应晶体管(NSFET)器件100B的截面图。在一些实施例中，图20的处理遵循图8A至图8C的处理。
如图20中所示，在图8A中形成内部间隔件55之后，通过例如外延生长工艺在开口110中形成半导体材料151，诸如硅锗。半导体材料151的上表面151U高于(例如，远离衬底50)内部间隔件55的面向衬底50的最下表面。换句话说，半导体材料151接触(例如，物理接触)最下内部间隔件55的侧壁，并且从第一最下内部间隔件55(例如，图20左侧的伪栅极102下面的最下内部间隔件55)连续延伸至横向相邻的第二最下内部间隔件55(例如，图20右侧的伪栅极102下面的最下内部间隔件55)。
下一步，在图21中，实施氧化工艺以将半导体材料151的上层转化为介电层153(例如，硅锗的氧化物或硅锗氧化物)。在实施例中，实施使用包括氢(H2)和氧(O2)的气体源的炉氧化工艺以形成介电层153。在一些实施例中，介电层153的厚度在约1nm和约10nm之间。介电层153起到与图16A的介电层107相同或类似的功能。在一些实施例中，氧化工艺将所有的半导体材料151转化为介电层153，并且因此，在介电层153下面没有留下半导体材料151。应该指出，在该实施例中不实施用于NSFET器件100A的注入工艺140，因为半导体材料151(例如，SiGeO)的氧化物与例如第二半导体材料54的氧化物(例如，SiO)不同，并且因此，已经为随后蚀刻工艺提供蚀刻选择性以清洁开口110。应该指出，介电层153的上表面153U低于(例如，更靠近衬底50)第二半导体材料54的面向衬底50的最下表面，这允许随后形成的源极/漏极区域112电连接至第二半导体材料54(例如，NFFET的沟道区域)而不会被介电层153阻挡。
下一步，在图22A至图22C中，在介电层153上的开口110中形成源极/漏极区域112，去除伪栅极102，去除第一半导体材料52以形成纳米结构54，以及形成金属栅极结构(例如，120和122)，遵循以上针对NSFET器件100所讨论的相同或类似的处理步骤，因此不再重复细节。
图22B示出了NSFET器件100B沿图22A中的截面E-E’的截面图，并且图22C示出了沿图22A中的截面F-F’的截面图。如图22B中所示，介电层153将源极/漏极区域112与下面的鳍90物理分隔开并且电隔离以防止或减少衬底泄漏和/或阱隔离泄漏。
图23、图24和图25A至图25C是根据又一实施例的处于制造的各个阶段的纳米结构场效应晶体管(NSFET)器件100C的截面图。在一些实施例中，图23的处理遵循图7A至图7C的处理。
如图23中所示，在形成间隔件膜55’之后，在间隔件膜55’上的开口110的底部处形成保护材料58。保护材料58可以是例如光刻胶材料、底部抗反射涂层(BARC)等。保护材料58的上表面58U高于(例如，远离衬底50)内部间隔件55的面向衬底50的最下表面。换句话说，保护材料58接触(例如，物理接触)最下内部间隔件55的侧壁。
下一步，在图24中，实施与图8A的修整工艺相同或类似的修整工艺以去除间隔件膜55’的设置在侧壁凹槽52R外部的部分，诸如沿开口110的侧壁的部分。应该指出，间隔件膜58’的设置在保护材料58的上表面58U下面的部分被屏蔽而不受修整工艺的影响，因此在修整工艺之后保留以形成介电层59。在修整工艺之后，保护材料58通过合适的去除工艺去除，诸如灰化。在一些实施例中，可以通过例如改变保护材料58的深度和/或间隔件膜55’的厚度来控制介电层59的形状。
如图24中所示，介电层59接触(例如，物理接触)最下内部间隔件55的侧壁，并且从第一最下内部间隔件55(例如，图24左侧的伪栅极102下面的最下内部间隔件55)连续延伸至横向相邻的第二最下内部间隔件55(例如，图24右侧的伪栅极102下面的最下内部间隔件55)。在一些实施例中，介电层59的厚度在约1nm和约10nm之间。在图24的实例中，介电层59具有与内部间隔件55(例如，SiN、SiCN、SiOCN)相同的材料成分。介电层59起到与图16A的介电层107相同或类似的功能。应该指出，介电层59的上表面59U低于(例如，更靠近衬底50)第二半导体材料54的面向衬底50的最下表面，这允许随后形成的源极/漏极区域112电连接至第二半导体材料54(例如，NFFET的沟道区域)而不会被介电层59阻挡。
下一步，在图25A至图25C中，在介电层59上的开口110中形成源极/漏极区域112，去除伪栅极102，去除第一半导体材料52以形成纳米结构54，以及形成金属栅极结构(例如，120和122)，遵循以上针对NSFET器件100所讨论的相同或类似的处理步骤，因此不再重复细节。
图25B示出了NSFET器件100C沿图25A中的截面E-E’的截面图，并且图25C示出了沿图25A中的截面F-F’的截面图。如图25B中所示，介电层59将源极/漏极区域112与下面的鳍90物理分隔开并且电隔离以防止或减少衬底泄漏和/或阱隔离泄漏。
图26示出了根据一些实施例的制造半导体器件的方法的流程图。应该理解，图26中所示的实施例方法仅仅是许多可能的实施例方法的实例。本领域的普通技术人员将认识到许多变化、替代和修改。例如，可以添加、去除、替换、重布置或重复如图26中所示的各个步骤。
参考图26，在框1010中，形成在衬底之上突出的鳍结构，其中，鳍结构包括鳍和位于鳍上面的层堆叠件，其中，层堆叠件包括第一半导体材料和第二半导体材料的交替层。在框1020中，在鳍结构上方形成伪栅极结构。在框1030中，在伪栅极结构的相对侧上的鳍结构中形成开口，其中，开口穿过层堆叠件延伸至鳍中。在框1040中，在开口的底部中形成介电层。在框1050中，在介电层上的开口中形成源极/漏极区域，其中，源极/漏极区域通过介电层与鳍分隔开。
实施例可以实现优势。例如，通过在n型器件区域中的短沟道区域的源极/漏极区域112下面形成介电层，减少或防止衬底泄漏和阱隔离泄漏，并且提高器件性能。通过在p型器件区域的源极/漏极区域113下面不形成介电层，在鳍上生长高质量的外延源极/漏极区域，以对p型NSFET的沟道区域施加应力。此外，通过在n型器件区域中的长沟道区域的源极/漏极区域112下面不形成介电层，在鳍上生长大体积的外延源极/漏极区域以填充源极/漏极开口。此外，介电层不形成在拾取区域中以允许容易地访问衬底电压。当前公开的实施例在n型器件区域的短沟道区域中实现NSFET的优势(例如，减少衬底泄漏和阱隔离泄漏)，同时避免介电层可能在其它器件区域中引起的问题。
根据实施例，形成半导体器件的方法包括：形成在衬底之上突出的鳍结构，其中，鳍结构包括鳍和位于鳍上面的层堆叠件，其中，层堆叠件包括第一半导体材料和第二半导体材料的交替层；在鳍结构上方形成伪栅极结构；在伪栅极结构的相对侧上的鳍结构中形成开口，其中，开口穿过层堆叠件延伸至鳍中；在开口的底部中形成介电层；以及在介电层上的开口中形成源极/漏极区域，其中，源极/漏极区域通过介电层与鳍分隔开。在实施例中，源极/漏极区域的面向衬底的底面接触介电层的背离衬底的上表面并且沿介电层的背离衬底的上表面延伸。在实施例中，层堆叠件中的第一半导体材料接触鳍，其中，介电层的上表面比第二半导体材料的面向衬底的最下表面靠近衬底。在实施例中，形成介电层包括：利用介电材料内衬开口的侧壁和底部；实施注入工艺以处理介电材料；以及在注入工艺之后，实施蚀刻工艺以去除介电材料的侧壁部分，其中，在蚀刻工艺之后，介电材料的底部保留并且形成介电层。在实施例中，在注入工艺之后，介电材料的底部中的离子种类的第一浓度高于在介电材料的侧壁部分中的离子种类的第二浓度。在实施例中，形成介电层包括：在开口的底部中外延生长半导体材料；以及实施氧化工艺以将半导体材料的上层转化为半导体材料的氧化物，其中，半导体材料的氧化物形成介电层。在实施例中，方法还包括；在外延生长半导体材料之后和实施氧化工艺之前：实施注入工艺以处理半导体材料。在实施例中，形成介电层包括：利用介电材料内衬开口的侧壁和底部；在内衬之后，在介电材料上的开口的底部中形成保护材料；以及在形成保护材料之后，实施蚀刻工艺以从保护材料的上表面上方去除介电材料的上部，其中，在蚀刻工艺之后，介电材料的位于保护材料的上表面下方的下部保留以形成介电层。在实施例中，方法还包括：在内衬之前，去除第一半导体材料的由开口暴露的端部以形成侧壁凹槽，其中，在利用介电材料内衬开口的侧壁和底部之后，介电材料填充侧壁凹槽，其中，在蚀刻工艺之后，侧壁凹槽内部的介电材料保留并且形成内部间隔件。在实施例中，方法还包括：在形成源极/漏极区域之后，在伪栅极结构周围的源极/漏极区域上方形成层间介电(ILD)层；去除伪栅极结构以暴露伪栅极结构下面的第一半导体材料和第二半导体材料；以及实施蚀刻工艺以选择性去除暴露的第一半导体材料，其中，在蚀刻工艺之后，暴露的第二半导体材料形成纳米结构。在实施例中，纳米结构是纳米线或纳米片。在实施例中，方法还包括：在形成纳米结构之后，在纳米结构周围形成栅极介电材料；以及在栅极介电材料周围形成导电材料。
根据实施例，形成半导体器件的方法包括：在第一鳍结构上方形成第一栅极结构和第二栅极结构，其中，第一鳍结构包括在衬底之上突出的鳍并且包括鳍上方的层堆叠件，其中，层堆叠件包括第一半导体材料和第二半导体材料的交替层；在第一栅极结构和第二栅极结构之间的第一鳍结构中形成第一开口，其中，第一开口穿过层堆叠件延伸至鳍中；利用内部间隔件替换第一半导体材料的由第一开口暴露的端部；沿第一开口的底部形成介电层，其中，介电层从第一栅极结构下面的第一内部间隔件连续延伸至第二栅极结构下面的第二内部间隔件；以及在介电层上的第一开口中形成第一源极/漏极区域。在实施例中，第一内部间隔件是第一栅极结构下面的第一最下内部间隔件，并且第二内部间隔件是第二栅极结构下面的第二最下内部间隔件。在实施例中，在形成介电层之后，第二半导体材料的面向第一开口的侧壁没有介电层。在实施例中，第一鳍结构位于半导体器件的n型器件区域中，其中，第一栅极结构、第二栅极结构、第一开口和第一源极/漏极区域形成在n型器件区域的第一区域中，其中，第一源极/漏极区域包括n型掺杂剂，其中，方法还包括：在n型器件区域的第二区域中，在第一鳍结构上方形成第三栅极结构和第四栅极结构；在第三栅极结构和第四栅极结构之间的第一鳍结构中形成第二开口，其中，第二开口穿过层堆叠件延伸至鳍中；以及在第二开口中形成第二源极/漏极区域，其中，第二源极/漏极区域包括p型掺杂剂并且物理接触鳍。在实施例中，第一鳍结构位于半导体器件的n型器件区域中，其中，第一源极/漏极区域包括n型掺杂剂，其中，方法还包括：在第二鳍结构上方形成第三栅极结构和第四栅极结构，其中，第二鳍结构位于半导体器件的p型器件区域中，其中，第二鳍结构包括在衬底之上突出的第二鳍并且包括第二鳍上方的层堆叠件；在第三栅极结构和第四栅极结构之间的第二鳍结构中形成第二开口，其中，第二开口穿过层堆叠件延伸至第二鳍中；以及在第二开口中形成第二源极/漏极区域，其中，第二源极/漏极区域包括p型掺杂剂并且物理接触第二鳍。
根据实施例，半导体器件包括：鳍，在衬底之上突出；栅极结构，位于鳍上方；源极/漏极区域，位于栅极结构的相对侧上的鳍上方，其中，源极/漏极区域延伸至鳍中；介电层，位于源极/漏极区域下面，其中，介电层设置在源极/漏极区域和鳍之间并且将源极/漏极区域与鳍分隔开；以及沟道层，位于栅极结构下面和源极/漏极区域之间，其中，沟道层彼此平行，其中，沟道层的每个的相对端接触源极/漏极区域。在实施例中，源极/漏极区域的面向衬底的底面接触介电层的背离衬底的上表面并且沿介电层的背离衬底的上表面延伸。在实施例中，介电层的上表面比沟道层的面向衬底的最下表面靠近衬底。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，所述方法包括：
形成在衬底之上突出的鳍结构，其中，所述鳍结构包括鳍和位于所述鳍上面的层堆叠件，其中，所述层堆叠件包括第一半导体材料和第二半导体材料的交替层；
在所述鳍结构上方形成伪栅极结构；
在所述伪栅极结构的相对侧上的所述鳍结构中形成开口，其中，所述开口穿过所述层堆叠件延伸至所述鳍中；
在所述开口的底部中形成介电层；以及
在所述介电层上的所述开口中形成源极/漏极区域，其中，所述源极/漏极区域通过所述介电层与所述鳍分隔开。
2.根据权利要求1所述的方法，其中，所述源极/漏极区域的面向所述衬底的底面接触所述介电层的背离所述衬底的上表面并且沿所述介电层的背离所述衬底的上表面延伸。
3.根据权利要求2所述的方法，其中，所述层堆叠件中的所述第一半导体材料接触所述鳍，其中，所述介电层的所述上表面比所述第二半导体材料的面向所述衬底的最下表面靠近所述衬底。
4.根据权利要求1所述的方法，其中，形成所述介电层包括：
利用介电材料内衬所述开口的侧壁和底部；
实施注入工艺以处理所述介电材料；以及
在所述注入工艺之后，实施蚀刻工艺以去除所述介电材料的侧壁部分，其中，在所述蚀刻工艺之后，所述介电材料的底部保留并且形成所述介电层。
5.根据权利要求4所述的方法，其中，在所述注入工艺之后，所述介电材料的底部中的离子种类的第一浓度高于在所述介电材料的所述侧壁部分中的所述离子种类的第二浓度。
6.根据权利要求1所述的方法，其中，形成所述介电层包括：
在所述开口的所述底部中外延生长半导体材料；以及
实施氧化工艺以将所述半导体材料的上层转化为所述半导体材料的氧化物，其中，所述半导体材料的所述氧化物形成所述介电层。
7.根据权利要求6所述的方法，还包括；在外延生长所述半导体材料之后和实施所述氧化工艺之前：
实施注入工艺以处理所述半导体材料。
8.根据权利要求1所述的方法，其中，形成所述介电层包括：
利用介电材料内衬所述开口的侧壁和底部；
在所述内衬之后，在所述介电材料上的所述开口的底部中形成保护材料；以及
在形成所述保护材料之后，实施蚀刻工艺以从所述保护材料的上表面上方去除所述介电材料的上部，其中，在所述蚀刻工艺之后，所述介电材料的位于所述保护材料的所述上表面下方的下部保留以形成所述介电层。
9.一种形成半导体器件的方法，所述方法包括：
在第一鳍结构上方形成第一栅极结构和第二栅极结构，其中，所述第一鳍结构包括在衬底之上突出的鳍并且包括所述鳍上方的层堆叠件，其中，所述层堆叠件包括第一半导体材料和第二半导体材料的交替层；
在所述第一栅极结构和所述第二栅极结构之间的所述第一鳍结构中形成第一开口，其中，所述第一开口穿过所述层堆叠件延伸至鳍中；
利用内部间隔件替换所述第一半导体材料的由所述第一开口暴露的端部；
沿所述第一开口的底部形成介电层，其中，所述介电层从所述第一栅极结构下面的第一内部间隔件连续延伸至所述第二栅极结构下面的第二内部间隔件；以及
在所述介电层上的所述第一开口中形成第一源极/漏极区域。
10.一种半导体器件，包括：
鳍，在衬底之上突出；
栅极结构，位于所述鳍上方；
源极/漏极区域，位于所述栅极结构的相对侧上的所述鳍上方，其中，所述源极/漏极区域延伸至所述鳍中；
介电层，位于所述源极/漏极区域下面，其中，所述介电层设置在所述源极/漏极区域和所述鳍之间并且将所述源极/漏极区域与所述鳍分隔开；以及
沟道层，位于所述栅极结构下面和所述源极/漏极区域之间，其中，所述沟道层彼此平行，其中，所述沟道层的每个的相对端接触所述源极/漏极区域。
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