KR20220106009A - 나노구조체 전계 효과 트랜지스터 디바이스 및 형성 방법 - Google Patents

나노구조체 전계 효과 트랜지스터 디바이스 및 형성 방법 Download PDF

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시 닝 주
중-치엔 쳉
치-하오 왕
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Abstract

반도체 디바이스를 형성하는 방법은: 기판 위에 돌출된 핀 구조체를 형성하는 단계 - 여기서 핀 구조체는, 핀 및 그 핀 위에 놓인 층 스택을 포함하고, 여기서 층 스택은 제1 반도체 재료와 제2 반도체 재료의 교번 층들을 포함함 -; 핀 구조체 위에 더미 게이트 구조체를 형성하는 단계; 더미 게이트 구조체의 양측(opposing sides) 상의 핀 구조체에 개구들을 형성하는 단계 - 여기서 개구들은 층 스택을 관통해 핀 내로 연장됨 -; 개구들의 저부 부분들에 유전체 층을 형성하는 단계; 및 유전체 층 상의 개구들에 소스/드레인 영역들을 형성하는 단계를 포함하고, 여기서 소스/드레인 영역들은 유전체 층에 의해 핀으로부터 분리된다.

Description

나노구조체 전계 효과 트랜지스터 디바이스 및 형성 방법{NANOSTRUCTURE FIELD-EFFECT TRANSISTOR DEVICE AND METHOD OF FORMING}
[우선권 주장 및 상호 참조]
본 출원은, 2021년 1월 21일자로 출원되고 발명의 명칭이 "Novel Method to Suppress Bulk Substrate Leakage and Well Isolation Leakage"인 미국 가출원 제63/139,974호의 이익을 주장하고; 이 출원은 이로써 본 명세서에 참조로 포함된다.
반도체 디바이스들은, 예를 들어, 퍼스널 컴퓨터들, 휴대폰(cell phone)들, 디지털 카메라들, 및 다른 전자 장비와 같은 다양한 전자 응용예들에 사용된다. 반도체 디바이스들은 전형적으로, 반도체 기판 위에 재료의 절연 또는 유전체 층들, 전도성 층들, 및 반도체 층들을 순차적으로 퇴적시키고, 리소그래피를 사용하여 다양한 재료 층들을 패터닝하여 그 위에 회로 컴포넌트들 및 요소들을 형성함으로써 제작된다.
반도체 업계는 최소 피처 사이즈(minimum feature size)의 연속적인 감소들에 의해 다양한 전자 컴포넌트들(예를 들어, 트랜지스터들, 다이오드들, 저항들, 커패시터들 등)의 집적 밀도를 계속 개선시키고 있는데, 이는 보다 많은 컴포넌트들이 주어진 구역 내에 집적되게 한다. 그러나, 최소 피처 사이즈들이 감소됨에 따라, 해결되어야 하는 부가적인 도전과제들이 발생한다.
본 개시내용의 양태들은 첨부 도면들과 함께 판독할 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관례에 따르면, 다양한 피처들이 일정한 비율로 그려지지 않는다는 것에 주목한다. 실제로, 다양한 피처들의 치수들이 논의의 명료성을 위해 임의로 증가 또는 감소될 수도 있다.
도 1은 일부 실시예들에 따른, 나노구조체 전계 효과 트랜지스터(nanostructure field-effect transistor)(NSFET) 디바이스의 일 예를 3차원 뷰로 예시한다.
도 2, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a 내지 도 5c, 도 6a 내지 도 6c, 도 7a 내지 도 7c, 도 8a 내지 도 8c, 도 9a 내지 도 9c, 도 10a 내지 도 10c, 도 11a 내지 도 11c, 도 12a 내지 도 12c, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 도 15b, 도 16a, 및 도 16b는 일 실시예에 따른, 다양한 제조 스테이지들에서의 나노구조체 전계 효과 트랜지스터(NSFET) 디바이스의 단면도들이다.
도 17, 도 18, 및 도 19a 내지 도 19c는 다른 실시예에 따른, 다양한 제조 스테이지들에서의 나노구조체 전계 효과 트랜지스터 디바이스의 단면도들이다.
도 20, 도 21, 및 도 22a 내지 도 22c는 다른 실시예에 따른, 다양한 제조 스테이지들에서의 나노구조체 전계 효과 트랜지스터 디바이스의 단면도들이다.
도 23, 도 24, 및 도 25a 내지 도 25c는 또 다른 실시예에 따른, 다양한 제조 스테이지들에서의 나노구조체 전계 효과 트랜지스터 디바이스의 단면도들이다.
도 26은 일부 실시예들에서, 반도체 디바이스를 형성하는 방법의 흐름도이다.
다음의 개시내용은 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 후술된다. 이들은, 물론, 단지 예들일 뿐이고 제한하는 것으로 의도된 것이 아니다. 예를 들어, 후속하는 설명에서 제2 피처 위의 또는 제2 피처 상의 제1 피처의 형성은 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수도 있고, 제1 및 제2 피처들이 직접 접촉하지 않을 수도 있도록 제1 피처와 제2 피처 사이에 부가적인 피처들이 형성될 수도 있는 실시예들을 또한 포함할 수도 있다.
추가로, "밑에(beneath)", "아래에(below)", "하부(lower)", "위에(above)", "상부(upper)" 및 이와 유사한 것과 같은 공간적으로 관련된 용어들은 본 명세서에서 도면들에 예시된 바와 같은 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명하는 설명의 용이성을 위해 사용될 수도 있다. 공간적으로 관련된 용어들은 도면들에 도시된 배향(orientation)에 부가적으로 사용 또는 동작에 있어서의 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 이와 다르게 배향될(90도 또는 다른 배향들로 회전될) 수도 있고, 이에 따라 본 명세서에서 사용되는 공간적으로 관련된 기술어(descriptor)들도 마찬가지로 해석될 수도 있다. 본 명세서의 논의 전반에 걸쳐, 상이한 도면들에서의 동일한 참조 번호는 동일한 또는 유사한 재료(들)를 사용하여 동일한 또는 유사한 형성 방법에 의해 형성되는 동일한 또는 유사한 요소를 지칭한다. 부가적으로, 숫자가 동일하지만 알파벳들이 상이한 도면들(예를 들어, 도 5a, 도 5b, 및 도 5c)은 동일한 제조 스테이지에서의 동일한 반도체 디바이스를 예시하지만, 상이한 단면들에 따른 것이다.
일부 실시예들에 따르면, 나노구조체 전계 효과 트랜지스터(NSFET) 디바이스의 n-타입 디바이스 영역의 단채널 디바이스 영역(short channel device region)에 위치된 소스/드레인 영역들 아래에 유전체 층이 형성된다. 유전체 층은 소스/드레인 영역들을 아래에 놓인 핀들로부터 물리적으로 분리시키고 전기적으로 격리시켜서, 그에 의해 기판 누설 및/또는 웰 격리 누설(well isolation leakage)을 감소시키거나 또는 방지한다. 일부 실시예들에서, 유전체 층은 NSFET 디바이스의 n-타입 디바이스 영역에서 단채널 디바이스 영역의 소스/드레인 영역들 아래에만 단지 형성된다. 유전체 층은 NSFET 디바이스의 p-타입 디바이스 영역에 형성되지도 않고, 유전체 층이 n-타입 디바이스 영역의 픽업 영역(pick-up region) 또는 큰 채널 디바이스 영역에 형성되지도 않는다.
도 1은 일부 실시예들에 따른, 나노구조체 전계 효과 트랜지스터(NSFET) 디바이스의 일 예를 3차원 뷰로 예시한다. NSFET 디바이스는, 기판(50) 위에 돌출된 반도체 핀들(90)(핀들이라고도 또한 지칭됨)을 포함한다. 게이트 전극들(122)(예를 들어, 금속 게이트들)이 핀들 위에 배치되고, 소스/드레인 영역들(112)은 게이트 전극들(122)의 양측(opposing sides) 상에 형성된다. 복수의 나노시트들(54)이 핀들(90) 위에 그리고 소스/드레인 영역들(112) 사이에 형성된다. 격리 영역들(96)이 핀들(90)의 양측 상에 형성된다. 게이트 유전체 층(120)이 나노시트들(54) 주위에 형성된다. 게이트 전극들(122)이 게이트 유전체 층(120) 위에 그리고 그 주위에 있다.
도 1은 추후의 도면들에서 사용되는 참조 단면들을 추가로 예시한다. 단면 A-A'는 게이트 전극(122)의 길이방향 축을 따르고, 예를 들어, NSFET 디바이스의 소스/드레인 영역들(112) 사이의 전류 유동의 방향에 직교하는 방향으로 있다. 단면 B-B'는 단면 A-A'에 직교하고 핀의 길이방향 축을 따르고, 예를 들어, NSFET 디바이스의 소스/드레인 영역들(112) 사이의 전류 유동의 방향으로 있다. 단면 C-C'는 단면 A-A'에 평행하고 소스/드레인 영역들(112)을 관통해 연장된다. 후속 도면들은 명확성을 위해 이들 참조 단면들을 참조한다.
도 2, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a 내지 도 5c, 도 6a 내지 도 6c, 도 7a 내지 도 7c, 도 8a 내지 도 8c, 도 9a 내지 도 9c, 도 10a 내지 도 10c, 도 11a 내지 도 11c, 도 12a 내지 도 12c, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 도 15b, 도 16a, 및 도 16b는 일 실시예에 따른, 다양한 제조 스테이지들에서의 나노구조체 전계 효과 트랜지스터(NSFET) 디바이스(100)의 단면도들이다.
도 2에는, 기판(50)이 제공된다. 기판(50)은, (예를 들어, p-타입 또는 n-타입 도펀트로) 도핑되거나 또는 도핑되지 않을 수도 있는 반도체 기판, 예컨대 벌크 반도체, 반도체-온-절연체(semiconductor-on-insulator)(SOI) 기판, 또는 이와 유사한 것일 수도 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수도 있다. 일반적으로, SOI 기판은, 절연체 층 상에 형성되는 반도체 재료의 층이다. 절연체 층은, 예를 들어, 매립 산화물(buried oxide)(BOX) 층, 실리콘 산화물 층, 또는 이와 유사한 것일 수도 있다. 절연체 층은 기판, 전형적으로는 실리콘 기판 또는 유리 기판 상에 제공된다. 다층 또는 구배(gradient) 기판과 같은 다른 기판들이 또한 사용될 수도 있다. 일부 실시예들에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합물들을 포함한다.
다층 스택(64)이 기판(50) 상에 형성된다. 다층 스택(64)은 제1 반도체 재료(52)와 제2 반도체 재료(54)의 교번 층들을 포함한다. 도 2에서, 제1 반도체 재료(52)에 의해 형성된 층들은 52A, 52B, 및 52C로서 라벨링되고, 제2 반도체 재료(54)에 의해 형성된 층들은 54A, 54B, 및 54C로서 라벨링된다. 도 2에 예시된 제1 반도체 재료(52) 및 제2 반도체 재료(54)에 의해 형성된 층들의 수는 단지 비제한적인 예일 뿐이다. 다른 수들의 층들도 또한 가능하고, 본 개시내용의 범위 내에 포함되는 것으로 완전히 의도된다.
일부 실시예들에서, 제1 반도체 재료(52)는, 예를 들어, p-타입 FET들의 채널 영역들을 형성하기에 적합한 에피택셜 재료, 예컨대 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1의 범위에 있을 수 있다)이고, 제2 반도체 재료(54)는, 예를 들어, n-타입 FET들의 채널 영역들을 형성하기에 적합한 에피택셜 재료, 예컨대 실리콘이다. 다층 스택들(64)(에피택셜 재료 스택이라고도 또한 지칭될 수도 있음)은 후속 프로세싱에서 NSFET들의 채널 영역들을 형성하도록 패터닝될 것이다. 특히, 다층 스택들(64)은 수평 나노구조체들(예를 들어, 나노시트들 또는 나노와이어들)을 형성하도록 패터닝될 것인데, 이때 결과적인 NSFET들의 채널 영역들이 다수의 수평 나노구조체들을 포함한다.
다층 스택들(64)은 성장 챔버에서 수행될 수도 있는 에피택셜 성장 프로세스에 의해 형성될 수도 있다. 에피택셜 성장 프로세스 동안, 일부 실시예들에서, 성장 챔버는 순환적으로, 제1 반도체 재료(52)를 선택적으로 성장시키기 위한 제1 세트의 전구체(precursor)들에 주기적으로 노출된 후에, 제2 반도체 재료(54)를 선택적으로 성장시키기 위한 제2 세트의 전구체들에 노출된다. 제1 세트의 전구체들은 제1 반도체 재료(예를 들어, 실리콘 게르마늄)에 대한 전구체들을 포함하고, 제2 세트의 전구체들은 제2 반도체 재료(예를 들어, 실리콘)에 대한 전구체들을 포함한다. 일부 실시예들에서, 제1 세트의 전구체들은 실리콘 전구체(예를 들어, 실란) 및 게르마늄 전구체(예를 들어, 게르만)를 포함하고, 제2 세트의 전구체들은 실리콘 전구체를 포함하지만 게르마늄 전구체가 생략된다. 따라서, 에피택셜 성장 프로세스는, 성장 챔버로의 실리콘 전구체의 유동을 연속적으로 가능하게 하는 것, 그리고 그 후에 순환적으로: (1) 제1 반도체 재료(52)를 성장시킬 때 성장 챔버로의 게르마늄 전구체의 유동을 가능하게 하는 것; 및 (2) 제2 반도체 재료(54)를 성장시킬 때 성장 챔버로의 게르마늄 전구체의 유동을 불가능하게 하는 것을 포함할 수도 있다. 순환적 노출은 목표 수의 층들이 형성될 때까지 반복될 수도 있다.
도 3a, 도 3b, 도 4a, 도 4b, 도 5a 내지 도 5c, 도 6a 내지 도 6c, 도 7a 내지 도 7c, 도 8a 내지 도 8c, 도 9a 내지 도 9c, 도 10a 내지 도 10c, 도 11a 내지 도 11c, 도 12a 내지 도 12c, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 도 15b, 도 16a, 및 도 16b는 일 실시예에 따른, 후속 제조 스테이지들에서의 NSFET 디바이스(100)의 단면도들이다. 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 및 도 16b는 도 1의 단면 B-B'에 따른 단면도들이다. 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 및 도 12b는 도 1의 단면 C-C'에 따른 단면도들이다. 도 3b, 도 4b, 도 5c, 도 6c, 도 7c, 도 8c, 도 9c, 도 10c, 도 11c, 도 12c, 도 13b, 도 14b, 및 도 15b는 도 1의 단면 A-A'에 따른 단면도들이다. 도면들에 예시된 핀들의 수 및 게이트 구조체들의 수는 비제한적인 예들이고, 다른 수들의 핀들 및 다른 수들의 게이트 구조체들이 또한 형성될 수도 있다는 것이 인식되어야 한다. 단순화를 위해, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a 내지 도 5c, 도 6a 내지 도 6c, 도 7a 내지 도 7c, 도 8a 내지 도 8c, 도 9a 내지 도 9c, 도 10a 내지 도 10c, 도 11a 내지 도 11c, 도 12a 내지 도 12c, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 및 도 15b는 NSFET 디바이스(100)의 n-타입 디바이스 영역에 n-타입 NSFET들을 형성하기 위한 프로세싱 단계들을 예시한다. 본 기술분야의 통상의 기술자가 쉽게 인식하는 바와 같이, NSFET 디바이스(100)의 p-타입 디바이스 영역에 p-타입 NSFET들을 형성하기 위해 동일한 또는 유사한 프로세싱 단계들이 수행될 수도 있다. 도 16a는 NSFET 디바이스(100)의 n-타입 디바이스 영역에 형성되는 NSFET들을 예시하고, 도 16b는 NSFET 디바이스(100)의 p-타입 디바이스 영역에 형성되는 NSFET들을 예시한다.
도 3a 및 도 3b에는, 핀 구조체들(91)이 기판(50) 위에 돌출되어 형성된다. 핀 구조체들(91) 각각은, 반도체 핀(90) 및 그 반도체 핀(90) 위에 놓인 층 스택(92)을 포함한다. 층 스택(92) 및 반도체 핀(90)은 다층 스택(64) 및 기판(50)에서 트렌치들을 각각 에칭함으로써 형성될 수도 있다.
핀 구조체(91)는 임의의 적합한 방법에 의해 패터닝될 수도 있다. 예를 들어, 핀 구조체(91)는 더블-패터닝 또는 멀티-패터닝 프로세스들을 포함하는 하나 이상의 포토리소그래피 프로세스들을 사용하여 패터닝될 수도 있다. 일반적으로, 더블-패터닝 또는 멀티-패터닝 프로세스들은 포토리소그래피와 자체 정렬 프로세스(self-aligned process)들을 조합하여, 예를 들어, 다른 경우라면 단일의 직접 포토리소그래피 프로세스를 사용하여 획득가능한 것보다 더 작은 피치들을 갖는 패턴들이 생성되게 한다. 예를 들어, 하나의 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서들이 자체 정렬 프로세스를 사용하여 패터닝된 희생 층 옆에 형성된다. 그 후에, 희생 층이 제거된 후에, 남아 있는 스페이서들이 사용되어, 예를 들어, 핀 구조체(91)를 패터닝할 수도 있다. 일부 실시예들에서, 남아 있는 스페이서들은 마스크(94)를 패터닝하는 데 사용되는데, 이 마스크(94)는 그 후에 핀 구조체(91)를 패터닝하는 데 사용된다.
마스크(94)는 단일 층 마스크일 수도 있거나, 또는 제1 마스크 층(94A) 및 제2 마스크 층(94B)을 포함하는 다층 마스크와 같은 다층 마스크일 수도 있다. 제1 마스크 층(94A) 및 제2 마스크 층(94B)은 각각 실리콘 산화물, 실리콘 질화물, 이들의 조합물, 또는 이와 유사한 것과 같은 유전체 재료로부터 형성될 수도 있고, 적합한 기법들에 따라 퇴적되거나 또는 열적으로 성장될 수도 있다. 제1 마스크 층(94A) 및 제2 마스크 층(94B)은, 고 에칭 선택도를 갖는 상이한 재료들이다. 예를 들어, 제1 마스크 층(94A)은 실리콘 산화물일 수도 있고, 제2 마스크 층(94B)은 실리콘 질화물일 수도 있다. 마스크(94)는 임의의 허용가능한 에칭 프로세스를 사용하여 제1 마스크 층(94A) 및 제2 마스크 층(94B)을 패터닝함으로써 형성될 수도 있다. 그 후에, 마스크(94)는 기판(50) 및 다층 스택(64)을 에칭하기 위한 에칭 마스크로서 사용될 수도 있다. 에칭은 임의의 허용가능한 에치 프로세스(etch process), 예컨대 반응성 이온 에치(reactive ion etch)(RIE), 중성 빔 에치(neutral beam etch)(NBE), 이와 유사한 것, 또는 이들의 조합일 수도 있다. 일부 실시예들에서, 에칭은 이방성 에칭 프로세스이다. 에칭 프로세스 후에, 패터닝된 다층 스택(64)은 층 스택들(92)을 형성하고, 도 3a 및 도 3b에 예시된 바와 같이, 패터닝된 기판(50)은 반도체 핀들(90)을 형성한다. 그에 따라, 예시된 실시예에서, 층 스택(92)은 또한 제1 반도체 재료(52)와 제2 반도체 재료(54)의 교번 층들을 포함하고, 반도체 핀(90)은 기판(50)과 동일한 재료(예를 들어, 실리콘)로 형성된다.
다음으로, 도 4a 및 도 4b에서, 얕은 트렌치 격리(Shallow Trench Isolation)(STI) 영역들(96)이 기판(50) 위에 그리고 핀 구조체(91)의 양측 상에 형성된다. STI 영역들(96)을 형성하기 위한 일 예로서, 절연 재료가 기판(50) 위에 형성될 수도 있다. 절연 재료는 산화물, 예컨대 실리콘 산화물, 질화물, 이와 유사한 것, 또는 이들의 조합물일 수도 있고, 고밀도 플라즈마 화학 기상 퇴적(high density plasma chemical vapor deposition)(HDP-CVD), 유동성 CVD(flowable CVD)(FCVD)(예를 들어, 원격 플라즈마 시스템에서의 CVD 기반 재료 퇴적 및 그것을 산화물과 같은 다른 재료로 변환하게 하는 후 경화(post curing)), 이와 유사한 것, 또는 이들의 조합에 의해 형성될 수도 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 절연 재료들이 사용될 수도 있다. 예시된 실시예에서, 절연 재료는 FCVD 프로세스에 의해 형성된 실리콘 산화물이다. 절연 재료가 형성된 후에 어닐 프로세스(anneal process)가 수행될 수도 있다.
일 실시예에서, 절연 재료는 과잉 절연 재료가 핀 구조체(91)를 커버하도록 형성된다. 일부 실시예들에서, 라이너(liner)가 먼저 기판(50) 및 핀 구조체(91)의 표면들을 따라 형성되고, 상기에 논의된 것들과 같은 충전 재료(fill material)가 라이너 위에 형성된다. 일부 실시예들에서, 라이너는 생략된다.
다음으로, 핀 구조체(91) 위로부터 과잉 절연 재료를 제거하기 위해 제거 프로세스가 절연 재료에 적용된다. 일부 실시예들에서, 화학적 기계적 연마(chemical mechanical polish)(CMP), 에치 백 프로세스, 이들의 조합들, 또는 이와 유사한 것과 같은 평탄화 프로세스가 이용될 수도 있다. 평탄화 프로세스는 층 스택들(92)을 노출시켜, 평탄화 프로세스가 완료된 후에 절연 재료 및 층 스택들(92)의 상부 표면들이 수평이 되도록 한다. 다음으로, 절연 재료가 STI 영역들(96)을 형성하도록 리세싱된다. 절연 재료는 층 스택들(92)이 이웃하는 STI 영역들(96) 사이로부터 돌출되도록 리세싱된다. 반도체 핀들(90)의 상부 부분들은 또한, 이웃하는 STI 영역들(96) 사이로부터 돌출될 수도 있다. 추가로, STI 영역들(96)의 상부 표면들은 예시된 바와 같은 평평한 표면, 볼록한 표면, (디싱(dishing)과 같은) 오목한 표면, 또는 이들의 조합을 가질 수도 있다. STI 영역들(96)의 상부 표면들은 적절한 에치에 의해 평평하거나, 볼록하거나, 그리고/또는 오목하게 형성될 수도 있다. STI 영역들(96)은, 절연 재료의 재료에 대해 선택적인(예를 들어, 반도체 핀들(90) 및 층 스택들(92)의 재료보다 더 빠른 레이트로 절연 재료의 재료를 에칭하는) 것과 같은, 허용가능한 에칭 프로세스를 사용하여 리세싱될 수도 있다. 예를 들어, 희석된 플루오르화 수소(dHF) 산과 같은 적합한 에천트를 이용하는 화학적 산화물 제거가 사용될 수도 있다.
여전히 도 4a 및 도 4b를 참조하면, 더미 유전체 층(97)이 층 스택들(92) 위에 그리고 STI 영역들(96) 위에 형성된다. 더미 유전체 층(97)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합물, 또는 이와 유사한 것일 수도 있고, 허용가능한 기법들에 따라 퇴적되거나 또는 열적으로 성장될 수도 있다. 일 실시예에서, 실리콘 층이 층 스택들(92) 위에 그리고 STI 영역들(96)의 상부 표면 위에 컨포멀하게(conformally) 형성되고, 퇴적된 실리콘 층을 더미 유전체 층(97)으로서 산화물 층으로 변환시키기 위해 열 산화 프로세스가 수행된다.
다음으로, 도 5a 내지 도 5c에서, 더미 게이트들(102)이 핀들(90) 위에 그리고 층 스택들(92) 위에 형성된다. 더미 게이트들(102)을 형성하기 위해, 더미 게이트 층이 더미 유전체 층(97) 위에 형성될 수도 있다. 더미 게이트 층은 더미 유전체 층(97) 위에 퇴적된 후에, 예컨대 CMP에 의해 평탄화될 수도 있다. 더미 게이트 층은 전도성 재료일 수도 있고 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘-게르마늄(poly-SiGe), 또는 이와 유사한 것을 포함하는 그룹으로부터 선택될 수도 있다. 더미 게이트 층은 물리 기상 퇴적(physical vapor deposition)(PVD), CVD, 스퍼터 퇴적, 또는 본 기술분야에 알려져 있고 사용되는 다른 기법들에 의해 퇴적될 수도 있다. 더미 게이트 층은 STI 영역들(96)로부터 고 에칭 선택도를 갖는 다른 재료들로 이루어질 수도 있다.
그 후에, 마스크들(104)이 더미 게이트 층 위에 형성된다. 마스크들(104)은 실리콘 질화물, 실리콘 산질화물, 이들의 조합물들, 또는 이와 유사한 것으로부터 형성될 수도 있고, 허용가능한 포토리소그래피 및 에칭 기법들을 사용하여 패터닝될 수도 있다. 예시된 실시예에서, 마스크(104)는 제1 마스크 층(104A)(예를 들어, 실리콘 산화물 층) 및 제2 마스크 층(104B)(예를 들어, 실리콘 질화물 층)을 포함한다. 그 후에, 마스크들(104)의 패턴이 허용가능한 에칭 기법에 의해 더미 게이트 층으로 전사되어 더미 게이트들(102)을 형성한 후에, 허용가능한 에칭 기법에 의해 더미 유전체 층으로 전사되어 더미 게이트 유전체들(97)을 형성한다. 더미 게이트들(102)은 층 스택(92)의 각각의 채널 영역들을 커버한다. 마스크들(104)의 패턴은 더미 게이트들(102) 각각을 인접한 더미 게이트들로부터 물리적으로 분리시키는 데 사용될 수도 있다. 더미 게이트(102)는, 핀(90)의 길이 방향에 실질적으로 직교하는 길이 방향을 또한 가질 수도 있다. 일부 실시예들에서, 더미 게이트(102) 및 더미 게이트 유전체(97)는 더미 게이트 구조체라고 집합적으로 지칭된다.
다음으로, 층 스택들(92), STI 영역들(96), 및 더미 게이트들(102) 위에 절연 재료를 컨포멀하게 퇴적시킴으로써 게이트 스페이서 층(108')이 형성된다. 절연 재료는 실리콘 질화물, 실리콘 탄질화물, 이들의 조합물, 또는 이와 유사한 것일 수도 있다. 일부 실시예들에서, 게이트 스페이서 층(108')은 다수의 서브층들을 포함한다. 예를 들어, 제1 서브층(때때로 게이트 밀봉 스페이서 층이라고 지칭됨)이 열 산화 또는 퇴적에 의해 형성될 수도 있고, 제2 서브층(때때로 메인 게이트 스페이서 층이라고 지칭됨)이 제1 서브층 상에 컨포멀하게 퇴적될 수도 있다. 도 5b 및 도 5c는 도 5a의 NSFET 디바이스(100)의 단면도들을 예시하지만, 도 5a의 단면들 E-E' 및 F-F' 각각에 따른 것이고, 여기서 단면들 E-E' 및 F- F'는 도 1의 단면들 C-C' 및 A-A'에 각각 대응한다. 유사하게, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 및 도 12b는 도 5a의 단면 E-E'에 따른 NSFET 디바이스(100)의 단면도들을 예시하고, 도 6c, 도 7c, 도 8c, 도 9c, 도 10c, 도 11c, 도 12c, 도 13b, 도 14b, 및 도 15b는 도 5a의 단면 F-F'에 따른 NSFET 디바이스(100)의 단면도들을 예시한다.
다음으로, 도 6a 내지 도 6c에서, 게이트 스페이서 층(108')은 게이트 스페이서들(108)을 형성하기 위해 이방성 에칭 프로세스에 의해 에칭된다. 이방성 에칭 프로세스는 게이트 스페이서 층(108)의 수평 부분들(예를 들어, 더미 게이트(102) 및 STI 영역들(96) 위의 부분들)을 제거할 수도 있는데, 이때 (예를 들어, 더미 게이트 유전체(97) 및 더미 게이트(102)의 측벽들에 따른) 게이트 스페이서 층(108')의 남아 있는 수직 부분들이 게이트 스페이서들(108)을 형성한다.
게이트 스페이서들(108)의 형성 후에, 저농도로 도핑된 소스/드레인(lightly doped source/drain)(LDD) 영역들(도시되지 않음)에 대한 주입이 수행될 수도 있다. 적절한 타입(예를 들어, p-타입 또는 n-타입) 불순물들이 노출된 층 스택들(92) 및/또는 반도체 핀(90) 내에 주입될 수도 있다. n-타입 불순물들은 인, 비소, 안티몬, 또는 이와 유사한 것과 같은 임의의 적합한 n-타입 불순물들일 수도 있고, p-타입 불순물들은 붕소, BF2, 인듐, 또는 이와 유사한 것과 같은 임의의 적합한 p-타입 불순물들일 수도 있다. 저농도로 도핑된 소스/드레인 영역들은 약 1015cm-3 내지 약 1016cm-3의 불순물들의 농도를 가질 수도 있다. 주입된 불순물들을 활성화시키기 위해 어닐 프로세스가 사용될 수도 있다.
다음으로, 개구들(110)(리세스들, 또는 소스/드레인 개구들이라고도 또한 지칭될 수도 있음)이 층 스택들(92)에 형성된다. 개구들(110)은 층 스택들(92)을 관통해 반도체 핀(90) 내로 연장될 수도 있다. 개구들(110)은, 예를 들어, 더미 게이트들(102) 및 게이트 스페이서들(108)을 에칭 마스크로서 사용하는 임의의 허용가능한 에칭 기법에 의해 형성될 수도 있다. 개구들(110)은 제1 반도체 재료(52)의 단부 부분들 및 제2 반도체 재료(54)의 단부 부분들을 노출시킨다.
여전히 도 6a 내지 도 6c를 참조하면, 개구들(110)이 형성된 후에, 제2 반도체 재료(54)를 실질적으로 공격하는 일 없이 개구들(110)에 의해 노출된 제1 반도체 재료(52)의 단부 부분들을 제거하기 위해 선택적 에칭 프로세스(예를 들어, 에칭 화학물을 사용하는 습식 에치 프로세스)가 수행된다. 선택적 에칭 프로세스 후에, 제거된 단부 부분들이 있었던 위치들에서의 제1 반도체 재료(52)에 리세스들(52R)이 형성된다. 리세스들(52R)로 인해, 제1 반도체 재료(52)의 측벽들은 제2 반도체 재료(54)의 측벽들(54S)로부터 리세싱되고, 그에 따라, 리세스들(52R)은 측벽 리세스들(52R)이라고도 또한 지칭될 수도 있다는 것에 주목한다.
도 6b는 STI 영역들(96)의 상부 표면 상의 게이트 스페이서 층(108로서 라벨링됨)의 남아 있는 부분들을 예시한다. 게이트 스페이서 층(108)의 남아 있는 부분들은, 도 6b에 예시된 바와 같이, 핀(90)으로부터 인접한 핀(90)까지 연속적으로 연장될 수도 있다. 다른 실시예들에서, 게이트 스페이서 층(108)의 남아 있는 부분들은 핀들(90)의 측벽들을 따라 연장되지만, 인접한 핀들(90) 사이에서 연속적으로 연장되지 않고, 그에 따라, STI 영역들(96)의 상부 표면의 부분들을 노출시킬 수도 있다. 도 6b의 예에서, 도 6a의 개구(110) 바로 아래의 핀(90)의 일 부분의 상부 표면에 대응하는, 핀(90)의 상부 표면은 STI 영역(96)의 상부 표면과 수평이 되지만, 핀(90)의 상부 표면은 또한 STI 영역(96)의 상부 표면 위로 또는 그 아래로 연장될 수도 있다.
다음으로, 도 7a 내지 도 7c에서, 스페이서 필름(55')이 도 6a 내지 도 6c의 구조체 위에 (예를 들어, 컨포멀하게) 형성된다. 도 7a 내지 도 7c에 예시된 바와 같이, 스페이서 필름(55')은 마스크들(104)의 상부 표면들을 따라 연장되고 개구들(110)의 측벽들 및 저부(bottom)들을 라이닝(line)한다. 특히, 스페이서 필름(55')은 측벽 리세스들(52R)을 충전한다(예를 들어, 완전히 충전한다). 스페이서 필름(55')은, 예를 들어, 실리콘 질화물(SiN), 실리콘 탄소 질화물(SiCN), 실리콘 산탄질화물(SiOCN), 또는 이와 유사한 것일 수도 있고, 예를 들어, CVD, PVD, 원자 층 퇴적(atomic layer deposition)(ALD), 또는 이와 유사한 것에 의해 형성될 수도 있다.
다음으로, 도 8a 내지 도 8c에서, 더미 게이트(102)의 상부 표면에 따른 부분들 및 개구들(110)의 측벽들 및 저부들에 따른 부분들과 같은, 측벽 리세스들(52R) 외측에 배치된 스페이서 필름(55')의 부분들을 제거하기 위해(예를 들어, 완전히 제거하기 위해) 트리밍 프로세스(trimming process)(내부 스페이서 트리밍 프로세스라고도 또한 지칭됨)가 수행된다. 트리밍 프로세스 후에, 측벽 리세스들(52R) 내측의 스페이서 필름(55')의 부분들이 남아 있어서 내부 스페이서들(55)을 형성한다.
일부 실시예들에서, 트리밍 프로세스는 건식 에치 프로세스 또는 습식 에치 프로세스와 같은 적합한 에칭 프로세스이다. 예시적인 실시예에서, 측벽 리세스들(52R) 외측에 배치된 스페이서 필름(55')의 부분들을 제거하기 위해, CHF3과 O2의 혼합물, CF4와 O2의 혼합물, NF3, CH3F, 및 CHF3의 혼합물, 또는 이와 유사한 것을 포함하는 가스 소스를 사용하는 건식 에치 프로세스가 수행된다. 가스 소스에서의 가스들 사이의 혼합 비율, 압력, 및/또는 가스들의 유동 레이트들과 같은, 건식 에치 프로세스의 파라미터들이 건식 에치 프로세스의 측방향 에칭 레이트를 조정하도록 튜닝된다. 도 8a의 예에서, 트리밍 프로세스 후에, 스페이서 필름(55')의 남아 있는 부분들의 측벽들(또는 내부 스페이서(55)의 측벽들)은 제2 반도체 재료(54)의 측벽들(54S)과 동일 높이로 된다. 다른 실시예들에서, 내부 스페이서들(55)의 측벽들은 측벽들(54S)로부터 리세싱될 수도 있거나, 또는 제2 반도체 재료(54)의 측벽들(54S)을 넘어서 개구들(110)을 향해 연장될 수도 있다. 이들 그리고 다른 변형들이 본 개시내용의 범위 내에 포함되는 것으로 완전히 의도된다.
다음으로, 도 9a 내지 도 9c에서, 유전체 재료(107')가 더미 게이트(102) 위에 그리고 개구들(110)의 측벽들 및 저부들을 따라 (예를 들어, 컨포멀하게) 형성된다. 유전체 재료(107')는, 예를 들어, SiN일 수도 있지만, SiCN, SiOCN과 같은 다른 적합한 재료가 또한 사용될 수도 있다. ALD, PVD, CVD와 같은 적합한 형성 방법이 유전체 재료(107')를 형성하는 데 사용될 수도 있다.
다음으로, 유전체 재료(107')를 처리하기 위해 주입 프로세스(130)(예를 들어, 이온 주입 프로세스)가 수행된다. 주입 프로세스(130)는 탄소(C), 산소(O), 게르마늄(Ge), 또는 이들의 조합물들을 포함하는 가스 소스를 사용하여 수행될 수도 있다. 일부 실시예들에서, C, O, Ge, 또는 이들의 조합물들의 이온 종(ion species)과 같은 이온 종이 유전체 재료(107') 내에 주입되어 유전체 재료(107')의 물리적 특성들(예를 들어, 경도, 에치 레이트)을 변경한다. 예를 들어, 주입 프로세스(130)의 각도 및/또는 개구들(110)의 종횡비로 인해, 유전체 재료(107')에 주입된 이온 종의 농도가 불균일하다는 것에 주목한다. 예를 들어, 유전체 재료(107')의 저부 부분들(예를 들어, 개구들(110)의 저부들에서의 부분들)에서의 주입된 이온 종의 농도는 유전체 재료(107')의 측벽 부분들(예를 들어, 개구들(110)의 측벽들에 따른 부분들)에서의 주입된 이온 종의 농도보다 더 높다. 일부 실시예들에서, 유전체 재료(107')의 저부 부분들에는 이온 종이 주입(예를 들어, 도핑)되고, 유전체 재료(107')의 측벽 부분들에는 이온 종이 실질적으로 없는데, 이는 유전체 재료(107')의 저부 부분들과 측벽 부분들 사이의 큰 에칭 선택도를 발생시킨다. 일부 실시예들에서, 유전체 재료(107')에서의 주입된 이온 종의 농도는 유전체 재료(107')의 저부 부분들로부터 유전체 재료(107')의 측벽 부분들을 향해(예를 들어, 도 10a의 화살표들 131로 예시된 방향들을 따라) 점진적으로 감소한다. 예시적인 실시예에서, 주입 프로세스(130)의 결과로서, 유전체 재료(107')의 저부 부분들은, 후속 에칭 프로세스에서 유전체 재료(107')의 측벽 부분들보다 더 낮은 에치 레이트를 갖는다.
일부 실시예들에 따르면, 유전체 재료(107')는 약 1nm 내지 약 10nm의 두께를 갖도록 형성된다. 일부 실시예들에서, 유전체 재료(107')의 두께가 너무 작은 경우(예를 들어, 약 1nm보다 더 작은 경우), 그러면 후속하여 형성된 유전체 층(107)(도 10a 내지 도 10c 참조)은 누설 전류를 방지하거나 또는 감소시키기에 충분한 전기 절연을 제공하지 못할 수도 있다. 두께가 너무 큰 경우(예를 들어, 약 10nm보다 더 큰 경우), 개구들(110)의 측벽들에 따른 유전체 재료(107')가 함께 병합되고 개구들(110)을 충전하여, 따라서 주입 프로세스가 유전체 재료(107')의 저부 부분들에 도달하는 것을 막을 수도 있는데, 이는 차례로 유전체 층(107)(도 10a 내지 도 10c 참조)이 적절히 형성되는 것을 막는다.
다음으로, 도 10a 내지 도 10c에서, 개구들(110)의 측벽들을 따라 그리고 더미 게이트들(102) 위에 배치되는 유전체 재료(107')의 부분들을 제거하기 위해 건식 에치 또는 습식 에치와 같은 적합한 에칭 프로세스가 수행된다. 에칭 프로세스는 유전체 재료(107')가 개구들(110)의 측벽들로부터 그리고 더미 게이트들(102) 위로부터 제거된 후에 정지된다. 유전체 재료(107')의 저부 부분들과 측벽 부분들 사이의 에칭 선택도로 인해, 에칭 프로세스가 정지된 후에, 유전체 재료(107')의 저부 부분들이 남아 있어서 개구들(110)의 저부들에 유전체 층(107)을 형성한다는 것에 주목한다. 도 10a의 예에서, 유전체 층(107)은 제1 내부 스페이서(55)(예를 들어, 좌측의 더미 게이트(102) 아래의 최하부 내부 스페이서(55))로부터 제2 내부 스페이서(55)(예를 들어, 우측의 더미 게이트(102) 아래의 최하부 내부 스페이서(55))까지 핀(90)의 상부 표면을 따라 연속적으로 연장된다. 유전체 층(107)은 최하부 내부 스페이서들(55)과 접촉(예를 들어, 물리적으로 접촉)하고, 유전체 층(107)의 상부 표면(107U)은, 기판(50)을 마주보는 제2 반도체 재료(54)의 최하부 표면보다 더 낮은데(예를 들어, 기판(50)에 더 가까운데), 이는, 후속하여 형성된 소스/드레인 영역들(112)이, 유전체 층(107)에 의해 차단되는 일 없이 제2 반도체 재료(54)(예를 들어, NSFET들의 채널 영역들)에 전기적으로 연결되게 한다는 것에 주목한다.
도 10b는 핀들(90)의 상부 표면들을 커버하고(예를 들어, 이들과 접촉하고 이들을 따라 연장되고) 제1 핀(90)(예를 들어, 좌측의 핀(90))으로부터 인접한 제2 핀(90)(예를 들어, 우측의 핀(90))까지 연속적으로 연장되는 유전체 층(107)을 예시한다.
다음으로, 도 11a 내지 도 11c에서, 소스/드레인 영역들(112)이 개구들(110)에 형성된다. 일부 실시예들에서, 소스/드레인 영역들(112)은 에피택셜 재료(들)로 형성되고, 그에 따라, 에피택셜 소스/드레인 영역들(112)이라고도 또한 지칭될 수도 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역들(112)은 캐리어 이동도를 증가시키기 위해 형성된 NSFET 디바이스의 각각의 채널 영역들에 응력을 가하도록 개구들(110)에 형성되어, 그에 의해 디바이스 성능을 개선시킨다. 에피택셜 소스/드레인 영역들(112)은 각각의 더미 게이트(102)가 에피택셜 소스/드레인 영역들(112)의 이웃하는 쌍들 사이에 배치되도록 형성된다. 일부 실시예들에서, 게이트 스페이서들(108)은 에피택셜 소스/드레인 영역들(112)이 결과적인 NSFET 디바이스의 후속하여 형성된 게이트를 단락시키지 않도록 적절한 측방향 거리만큼 더미 게이트(102)로부터 에피택셜 소스/드레인 영역들(112)을 분리시키는 데 사용된다.
일부 실시예들에서, 에피택셜 소스/드레인 영역들(112)은 개구들(110)에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역들(112)은 n-타입 또는 p-타입 디바이스에 적절한 것과 같은 임의의 허용가능한 재료를 포함할 수도 있다. 예를 들어, n-타입 디바이스들이 형성될 때, 에피택셜 소스/드레인 영역들(112)은, 실리콘, SiC, SiCP, SiP, 또는 이와 유사한 것과 같은, 채널 영역들에서 인장 스트레인(tensile strain)을 가하는 재료들을 포함할 수도 있다. 마찬가지로, p-타입 디바이스들이 형성될 때, 에피택셜 소스/드레인 영역들(112)은, SiGe, SiGeB, Ge, GeSn, 또는 이와 유사한 것과 같은, 채널 영역들에서 압축 스트레인을 가하는 재료들을 포함할 수도 있다. 에피택셜 소스/드레인 영역들(112)은, 핀들(90)의 각각의 표면들로부터 상승된 표면들을 가질 수도 있고 패싯(facet)들을 가질 수도 있다.
저농도로 도핑된 소스/드레인 영역들을 형성하기 위해 이전에 논의된 프로세스와 유사하게, 에피택셜 소스/드레인 영역들(112) 및/또는 핀들(90)에 도펀트들이 주입되어 소스/드레인 영역들을 형성할 수도 있고, 그 다음에 어닐이 뒤이어진다. 소스/드레인 영역들은 약 1019cm-3 내지 약 1021cm-3의 불순물 농도를 가질 수도 있다. 소스/드레인 영역들에 대한 n-타입 및/또는 p-타입 불순물들은 이전에 논의된 불순물들 중 임의의 것일 수도 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역들(112)은 성장 동안 인시츄(in situ)로 도핑될 수도 있다.
에피택셜 소스/드레인 영역들(112)을 형성하는 데 사용되는 에피택시 프로세스들의 결과로서, 에피택셜 소스/드레인 영역들(112)의 상부 표면들은, 핀(90)의 측벽들을 넘어서 외향으로 측방향으로 확장되는 패싯들을 갖는다. 일부 실시예들에서, 인접한 핀들(90) 위에 배치된 인접한 에피택셜 소스/드레인 영역들(112)은, 도 11b에 예시된 바와 같이, 에피택시 프로세스가 완료된 후에 분리된 채로 유지된다. 다른 실시예들에서, 이들 패싯들은 동일한 NSFET의 인접한 핀들(90) 위에 배치된 인접한 에피택셜 소스/드레인 영역들(112)을 병합시켜 인접한 핀들(90) 위에 연속적인 소스/드레인 영역(112)을 형성하게 한다.
도 11b에 예시된 바와 같이, 소스/드레인 영역들(112) 아래의 유전체 층(107)은 소스/드레인 영역들(112)을 아래에 놓인 핀들(90)로부터 분리(예를 들어, 물리적으로 분리)시킨다. 유사하게, 도 11a에 예시된 바와 같이, 유전체 층(107)이 최하부 내부 스페이서들(55)의 측벽들과 접촉(예를 들어, 물리적으로 접촉)하기 때문에, 소스/드레인 영역들(112)은 유전체 층(107)에 의해 아래에 놓인 핀(90)으로부터 분리된다.
진보된 반도체 제조 프로세스에서 피처 사이즈들이 계속 축소됨에 따라, 새로운 도전과제들이 발생한다. 예를 들어, 기판(50)을 통한 인접한 소스/드레인 영역들(112) 사이의 누설 전류를 지칭하는 기판 누설(도 11a의 파선으로 나타낸 누설 경로(133) 참조)이 증가할 수도 있다. 부가적으로, 인접한 웰 영역들 사이의 누설 전류를 지칭하는 웰 격리 누설도 또한 증가할 수도 있다. 웰 격리 누설 경로를 이해하는 것을 돕기 위해, 도 11b의 좌측 편의 핀(90)이 n-타입 웰 영역을 가지며, 도 11b의 우측 편의 핀(90)이 p-타입 웰 영역을 갖는다고 가정하면, 그러면 도 11b의 파선 135는 n-타입 웰 영역(p-웰이라고도 또한 지칭됨)과 p-타입 웰 영역(p-웰이라고도 또한 지칭됨) 사이의 웰 격리 누설 경로를 예시한다. 도 11b에서, 핀들(90) 양측 모두가 n-타입 디바이스 영역에 있고 p-타입 웰 영역들을 가지며, 그에 따라, 도 11b의 핀들(90) 사이에 웰 격리 누설이 없다는 것에 주목한다. 파선 135는 상이한 타입들의 웰 영역들을 갖는 2개의 인접한 핀들 사이의 웰 격리 누설의 이해를 돕기 위해 그려져 있다.
본 개시내용은, 소스/드레인 영역들(112) 아래에 유전체 층(107)을 형성함으로써, 소스/드레인 영역(112)을 아래에 놓인 핀들(90)로부터 격리(예를 들어, 전기적으로 격리)시켜, 따라서 기판 누설 경로들 및 웰 격리 누설 경로들을 차단하는데, 이는 차례로 기판 누설 및 웰 격리 누설을 방지하거나 또는 감소시키고 디바이스 성능을 개선시킨다.
다음으로, 도 12a 내지 도 12c에서, 소스/드레인 영역들(112) 위에 그리고 더미 게이트(102) 위에 콘택 에치 정지 층(contact etch stop layer)(CESL)(116)이 (예를 들어, 컨포멀하게) 형성된 후에, 층간 유전체(inter-layer dielectric)(ILD)(114)가 CESL(116) 위에 퇴적된다. CESL(116)은, ILD(114)와는 상이한 에치 레이트를 갖는 재료로 형성되고, PECVD를 사용하여 실리콘 질화물로 형성될 수도 있지만, 실리콘 산화물, 실리콘 산질화물, 이들의 조합물들, 또는 이와 유사한 것과 같은 다른 유전체 재료들, 및 저압 CVD(low pressure CVD)(LPCVD), PVD, 또는 이와 유사한 것과 같은, CESL(116)을 형성하는 대안적인 기법들이 사용될 수 있다.
ILD(114)는 유전체 재료로 형성될 수도 있고, CVD, 플라즈마 강화 CVD(plasma-enhanced CVD)(PECVD), 또는 FCVD와 같은 임의의 적합한 방법에 의해 퇴적될 수도 있다. ILD(114)를 위한 유전체 재료들은 실리콘 산화물, 포스포-실리케이트 유리(PSG), 보로-실리케이트 유리(BSG), 붕소-도핑된 포스포-실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG), 또는 이와 유사한 것을 포함할 수도 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 유전체 재료들이 사용될 수도 있다.
도 12b의 단면도는 도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 및 도 15b에 예시된 후속 프로세싱 단계들에 대해 동일하게 유지되고, 따라서 반복되지 않는다.
다음으로, 도 13a 및 도 13b에서, 더미 게이트들(102)이 제거된다. 더미 게이트들(102)을 제거하기 위해, ILD(114) 및 CESL(116)의 상부 표면들을 더미 게이트들(102) 및 게이트 스페이서들(108)의 상부 표면들과 수평이 되도록 CMP와 같은 평탄화 프로세스가 수행될 수도 있다. 평탄화 프로세스는 또한 더미 게이트들(102) 상의 마스크들(104)(도 12a 참조), 및 마스크들(104)의 측벽들에 따른 게이트 스페이서들(108)의 부분들을 제거할 수도 있다. 평탄화 프로세스 후에, 더미 게이트들(102), 게이트 스페이서들(108), 및 ILD(114)의 상부 표면들이 수평이 된다. 이에 따라, 더미 게이트들(102)의 상부 표면들은 ILD(114)의 상부 표면에서 노출된다.
평탄화 프로세스 후에, 더미 게이트들(102)은 에칭 단계(들)에서 제거되어, 리세스들(103)(개구들(103)이라고도 또한 지칭될 수도 있음)이 게이트 스페이서들(108) 사이에 형성된다. 일부 실시예들에서, 더미 게이트들(102)은 이방성 건식 에치 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는, ILD(114) 또는 게이트 스페이서들(108)을 에칭하는 일 없이 더미 게이트(102)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에치 프로세스를 포함할 수도 있다. 리세스들(103)은 NSFET 디바이스(100)의 채널 영역들을 노출시킨다. 채널 영역들은 에피택셜 소스/드레인 영역들(112)의 이웃하는 쌍들 사이에 배치된다. 더미 게이트들(102)의 제거 동안, 더미 게이트 유전체(97)는 더미 게이트들(102)이 에칭될 때 에치 정지 층으로서 사용될 수도 있다. 그 후에, 더미 게이트 유전체(97)는 더미 게이트들(102)의 제거 후에 제거될 수도 있다. 더미 게이트들(102)이 제거된 후에, 더미 게이트들(102) 아래(예를 들어, 바로 아래)에 배치된 제2 반도체 재료(54) 및 제1 반도체 재료(52)는 리세스들(103)에 의해 노출된다.
다음으로, 도 14a 및 도 14b에서, 제1 반도체 재료(52)가 제거되어 제2 반도체 재료(54)를 릴리스시킨다. 제1 반도체 재료(52)가 제거된 후에, 제2 반도체 재료(54)는, 수평으로(예를 들어, 기판(50)의 주 상부 표면에 평행하게) 연장되는 복수의 나노구조체들(54)을 형성한다. 예를 들어, 나노구조체(54)의 치수에 따라, 일부 실시예들에서, 나노구조체들(54)은 또한 나노시트들 또는 나노와이어들이라고도 또한 지칭될 수도 있고, NSFET 디바이스(100)는 게이트-올-어라운드(gate-all-around)(GAA) 디바이스라고도 또한 지칭될 수도 있다. 나노구조체들(54)은 형성된 NSFET 디바이스(100)의 채널 층들(93) 또는 채널 영역들(93)이라고 집합적으로 지칭될 수도 있다. 도 14a 및 도 14b에 예시된 바와 같이, 갭들(53)(예를 들어, 빈 공간들)이 제1 반도체 재료(52)의 제거에 의해 나노구조체들(54) 사이에 형성된다.
일부 실시예들에서, 제1 반도체 재료(52)는 제1 반도체 재료(52)에 대해 선택적인(예를 들어, 그에 대해 더 높은 에치 레이트를 갖는) 에천트를 사용하는 선택적 에칭 프로세스에 의해 제거되어, 제2 반도체 재료(54)를 실질적으로 공격하는 일 없이 제1 반도체 재료(52)가 제거된다. 일 실시예에서, 제1 반도체 재료(52)를 제거하기 위해 등방성 에칭 프로세스가 수행된다. 등방성 에칭 프로세스는 에칭 가스, 그리고 임의로, 캐리어 가스를 사용하여 수행될 수도 있다. 일부 실시예들에서, 에칭 가스는 HF, F2와 HF의 혼합물, 또는 이와 유사한 것을 포함하고, 캐리어 가스는 Ar, He, N2, 이들의 조합물들, 또는 이와 유사한 것과 같은 불활성 가스일 수도 있다. 일부 실시예들에서, 탈이온수(de-ionized water)(DIO)에 용해된 오존과 같은 에천트가 제1 반도체 재료(52)를 선택적으로 제거하는 데 사용된다.
예시된 실시예에서, 유전체 층(107)의 상부 표면(107U)은, 기판(50)을 마주보는 최하부 나노구조체(54)의 하부 표면보다 더 낮다(예를 들어, 기판(50)에 더 가깝다). 이 피처는 유전체 층(107)이 소스/드레인 영역들(112)과 나노구조체들(54) 사이의 전기적 연결과 간섭하지 않는다는(예를 들어, 그 전기적 연결을 차단, 또는 부분적으로 차단한다는) 것을 보장한다. 그렇지 않으면, 소스/드레인 영역들(112)과 나노구조체들(54) 사이의 전기 저항이 부정적인 영향을 받을(예를 들어, 증가될) 수도 있다.
다음으로, 도 15a 및 도 15b에서, 게이트 유전체 층(120)이 리세스들(103)에 그리고 갭들(53)에 (예를 들어, 컨포멀하게) 형성된다. 게이트 유전체 층(120)은 나노구조체들(54) 주위를 감싸고, 내부 스페이서들(55)의 측벽들과 게이트 스페이서들(108)의 측벽들을 라이닝하며, 핀들(90)의 상부 표면들 및 측벽들을 따라 연장된다. 일부 실시예들에 따르면, 게이트 유전체 층(120)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다층들을 포함한다. 일부 실시예들에서, 게이트 유전체 층(120)은 하이-k 유전체 재료(high-k dielectric material)를 포함하고, 이들 실시예들에서, 게이트 유전체 층(120)은 약 7.0보다 더 큰 유전 상수를 가질 수도 있고, Hf, Al, Zr, La, Mg, Ba, Ti, 또는 Pb의 실리케이트 또는 금속 산화물, 또는 이들의 조합물들을 포함할 수도 있다. 게이트 유전체 층(120)의 형성 방법들은 분자 빔 퇴적(Molecular-Beam Deposition)(MBD), ALD, PECVD, 또는 이와 유사한 것을 포함할 수도 있다.
다음으로, 게이트 전극 재료(예를 들어, 전기 전도성 재료)가 리세스들(103) 및 갭들(53)에 형성되어 게이트 전극들(122)을 형성한다. 게이트 전극 재료는 리세스들(103) 및 갭들(53)의 남아 있는 부분들을 충전한다. 게이트 전극 재료는 Cu, Al, W, 이와 유사한 것과 같은 금속 함유 재료, 이들의 조합물들, 또는 이들의 다층들일 수도 있고, 예를 들어, 전기 도금, 무전해 도금, 또는 다른 적합한 방법에 의해 형성될 수도 있다. 게이트 전극 재료가 형성된 후에, 게이트 전극 재료 및 게이트 유전체 층(120)의 과잉 부분들을 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수도 있는데, 이 과잉 부분들은 ILD(114)의 상부 표면 위에 있다. 따라서, 게이트 유전체 층(120) 및 게이트 전극 재료의 남아 있는 부분들은 결과적인 NSFET 디바이스(100)의 대체 게이트들을 형성한다. 게이트 전극(122) 및 대응하는 게이트 유전체 층(120)이 게이트 스택(123), 대체 게이트 구조체(123), 또는 금속 게이트 구조체(123)라고 집합적으로 지칭될 수도 있다. 각각의 게이트 구조체(123)는 각각의 나노구조체들(54) 위로 그리고 그 주위로 연장된다.
게이트 전극(122)이 도 15a 및 도 15b의 예에서 단일 층으로서 예시되어 있지만, 본 기술분야의 통상의 기술자는 게이트 전극(122)이 다층 구조체를 가질 수도 있고 배리어 층(barrier layer), 일함수 층(work function layer), 시드 층(seed layer) 및 충전 금속과 같은 복수의 층들을 포함할 수도 있다는 것을 쉽게 인식할 것이다.
예를 들어, 배리어 층이 게이트 유전체 층(120) 위에 컨포멀하게 형성될 수도 있다. 배리어 층은 티타늄 질화물과 같은 전기 전도성 재료를 포함할 수도 있지만, 탄탈륨 질화물, 티타늄, 탄탈륨, 또는 이와 유사한 것과 같은 다른 재료들이 대안적으로 이용될 수도 있다. 일함수 층이 배리어 층 위에 형성될 수도 있다. 예시적인 p-타입 일함수 재료들(p-타입 일함수 금속들이라고도 또한 지칭될 수도 있음)은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적합한 p-타입 일함수 재료들, 또는 이들의 조합물들을 포함한다. 예시적인 n-타입 일함수 재료들(n-타입 일함수 금속들이라고도 또한 지칭될 수도 있음)은 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적합한 n-타입 일함수 재료들, 또는 이들의 조합물들을 포함한다. 일함수 값은 일함수 층의 재료 조성과 연관되고, 따라서, 일함수 층은 그의 일함수 값을 튜닝하도록 선정되어, 형성되어야 하는 디바이스에서 목표 임계 전압 VTH가 달성되도록 한다. 다음으로, 일함수 층 위에 시드 층이 형성될 수도 있다. 시드 층은 텅스텐, 구리, 또는 구리 합금들로 형성될 수도 있지만, 다른 적합한 재료들이 대안적으로 사용될 수도 있다. 일단 시드 층이 형성되면, 충전 금속이 시드 층 상에 형성되어, 개구들(103) 및 갭들(53)을 충전할 수도 있다. 충전 금속은 텅스텐을 포함할 수도 있지만, 알루미늄, 구리, 텅스텐 질화물, 루테늄, 은, 금, 로듐, 몰리브덴, 니켈, 코발트, 카드뮴, 아연, 이들의 합금들, 이들의 조합물들, 및 이와 유사한 것과 같은 다른 적합한 재료들이 대안적으로 이용될 수도 있다.
도 15a 및 도 15b는 NSFET 디바이스(100)의 n-타입 디바이스 영역의 제1 디바이스 영역(예를 들어, 도 16a의 210 참조)에 형성되는 NSFET들을 예시한다. NSFET 디바이스(100)의 n-타입 디바이스 영역은, 도 16a에 예시된 바와 같은 제2 디바이스 영역(230) 및 픽업 영역(220)과 같은 다른 영역들을 포함할 수도 있다. 부가적으로, 도 15a 및 도 15b의 NSFET들을 형성하기 위해 상기에 예시된 것들과 유사한 프로세싱 단계들이 수행되어, 도 16b에 예시된 바와 같이, NSFET 디바이스(100)의 p-타입 디바이스 영역에 p-타입 NSFET들을 형성할 수도 있다. 다시 말해, 도 16a 및 도 16b는 NSFET 디바이스(100)의 n-타입 디바이스 영역 및 p-타입 디바이스 영역을 각각 예시한다. 세부사항들이 아래에 논의된다.
도 16a를 이제 참조하고, 도 16a는 NSFET 디바이스(100)의 n-타입 디바이스 영역을 예시하는데, 이 NSFET 디바이스(100)는 제1 디바이스 영역(210), 제2 디바이스 영역(230), 및 픽업 영역(220)을 더 포함한다. 일 실시예에서, 도 15a 및 도 15b의 NSFET들은 제1 디바이스 영역(210)에 형성되고, 여기서 NSFET들은, 예를 들어, 약 5nm 내지 약 30nm의 채널 길이 Lg1 및, 예를 들어, 약 20nm 내지 약 70nm의 범위에 있는 접촉 폴리 피치(contacted poly pitch)(CPP)를 갖는다. 제1 디바이스 영역(210)의 CPP는 제1 디바이스 영역(210)에서 소스/드레인 영역(112)의 채널 길이 Lg1과 폭 SW1의 합으로서 계산될 수도 있다. 단채널 길이 Lg1로 인해, 제1 디바이스 영역(210)은 단채널 영역이라고도 또한 지칭될 수도 있다. 제2 디바이스 영역(230)은, 예를 들어, 30nm 내지 약 150nm의 채널 길이 Lg2 및 약 70nm보다 더 큰 CPP를 갖는 NSFET들을 갖는 디바이스 영역에 대응하고, 여기서 제2 디바이스 영역(230)의 CPP는 제2 디바이스 영역(230)에서의 소스/드레인 영역(112)의 Lg2와 폭 SW2의 합으로서 계산된다. 제2 디바이스 영역(230)은 큰 채널 영역이라고도 또한 지칭될 수도 있다. 예시된 실시예에서, 제2 디바이스 영역(230)에서의 소스/드레인 영역(112)의 폭 SW2는 제1 디바이스 영역(210)에서의 소스/드레인 영역(112)의 폭 SW1보다 더 크다.
도 16a는 픽업 영역(220)을 추가로 예시하고, 여기서 픽업 영역(220)에서의 소스/드레인 영역들은 제1 디바이스 영역(210) 및 제2 디바이스 영역(230)에서의 소스/드레인 영역들(112)과 구별하기 위해 소스/드레인 영역들(113)로서 라벨링된다. 특히, 제1 디바이스 영역(210)에서의 그리고 제2 디바이스 영역(230)에서의 소스/드레인 영역들(112)은 n-타입 NSFET들을 형성하기 위해 n-타입 도펀트(들)로 도핑된다. 대조적으로, 픽업 영역(220)에서의 소스/드레인 영역들(113)은 픽업 영역(220)을 형성하기 위해 p-타입 도펀트(들)로 도핑된다. 제1 디바이스 영역(210), 제2 디바이스 영역(230), 및 픽업 영역(220)에서의 핀들(90)은 핀들(90)에 p-웰들을 형성하기 위해 p-타입 도펀트(들)로 도핑된다는 것에 주목한다. 일부 실시예들에서, 제1 디바이스 영역(210), 제2 디바이스 영역(230), 및 픽업 영역(220)에서의 핀들(90)은 동일한 핀이다. 다시 말해, 제1 디바이스 영역(210), 제2 디바이스 영역(230), 및 픽업 영역(220)은 동일한 핀(90)에 형성된다. 다른 실시예들에서, 제1 디바이스 영역(210), 제2 디바이스 영역(230), 및 픽업 영역(220)은, NSFET 디바이스(100)의 n-타입 디바이스 영역에 위치되는 상이한 핀들(90)에 형성된다.
도 16b는 NSFET 디바이스(100)의 p-타입 디바이스 영역을 예시하는데, 이 NSFET 디바이스(100)는 제1 디바이스 영역(240), 제2 디바이스 영역(260), 및 픽업 영역(250)을 더 포함한다. p-타입 디바이스 영역에 p-타입 NSFET들을 형성하기 위해, 더미 게이트들(102) 및 더미 게이트 유전체(97)를 제거한 후에 제2 반도체 재료(54)가 선택적으로 제거되고, 도 16b에 예시된 바와 같이, 제1 반도체 재료(52)가 남아 있고 p-타입 NSFET들의 형성에 적합한 나노구조체들(52)을 형성한다는 것에 주목한다. 부가적으로, 내부 스페이서들(55)은 제2 반도체 재료(54)의 단부 부분들을 대체시킴으로써 형성된다. 본 기술분야의 통상의 기술자는 또한, p-타입 디바이스 영역에서의 핀들(90)이 n-웰들을 형성하기 위해 n-타입 도펀트(들)로 도핑된다는 것을 인식할 것이다. 제1 디바이스 영역(240) 및 제2 디바이스 영역(260)에서의 소스/드레인 영역들은 p-타입 NSFET들에 대한 소스/드레인 영역들을 형성하기 위해 p-타입 도펀트(들)가 첨가됨을 표시하기 위해 소스/드레인 영역들(113)로서 라벨링되고, 픽업 영역(250)에서의 소스/드레인 영역은 픽업 영역을 형성하기 위해 n-타입 도펀트(들)가 첨가됨을 표시하기 위해 소스/드레인 영역들(112)로서 라벨링된다.
일부 실시예들에서, p-타입 디바이스 영역의 제1 디바이스 영역(240)의 채널 길이 Lg3 및 폭 SW3은 n-타입 디바이스 영역의 제1 디바이스 영역(210)의 Lg1 및 SW1과 각각 동일하거나 또는 유사하다. 유사하게, p-타입 디바이스 영역의 제2 디바이스 영역(260)의 채널 길이 Lg4 및 폭 SW4는 n-타입 디바이스 영역의 제2 디바이스 영역(230)의 Lg2 및 SW2와 각각 동일하거나 또는 유사하다. 일부 실시예들에서, 제1 디바이스 영역(240), 제2 디바이스 영역(260), 및 픽업 영역(250)에서의 핀들(90)은 동일한 핀이다. 다시 말해, 제1 디바이스 영역(240), 제2 디바이스 영역(260), 및 픽업 영역(250)은 동일한 핀(90)에 형성된다. 다른 실시예들에서, 제1 디바이스 영역(240), 제2 디바이스 영역(260), 및 픽업 영역(250)은, NSFET 디바이스(100)의 p-타입 디바이스 영역에 위치되는 상이한 핀들(90)에 형성된다.
도 16a 및 도 16b의 예시된 실시예에서, 유전체 층(107)은 n-타입 디바이스 영역의 제1 디바이스 영역(210)에서의 소스/드레인 영역들(112) 아래에만 단지 형성된다는 것에 주목한다. 유전체 층(107)은 p-타입 디바이스 영역(예를 들어, 240, 250, 및 260)에 형성되지도 않고, 유전체 층(107)이 n-타입 디바이스 영역의 픽업 영역(220) 또는 제2 디바이스 영역(230)에 형성되지도 않는다. 일부 실시예들에서, NSFET들의 채널 영역들 상에 효과적으로 스트레인을 제공하기 위해, 도 16b의 p-타입 디바이스 영역의 소스/드레인 영역들(113)은 핀(90)으로부터 성장하여 고품질 에피택셜 반도체 재료를 형성할 필요가 있는 한편, 도 16a의 n-타입 디바이스 영역에서의 소스/드레인 영역들(112)은 스트레인에 관한 그러한 우려가 거의 또는 전혀 없다. 그에 따라, 유전체 층(107)은 p-타입 디바이스 영역에서의 소스/드레인 영역들(113) 아래에 형성되는 것이 아니라, n-타입 디바이스 영역의 제1 디바이스 영역(210)(예를 들어, 작은 채널 영역)에서의 소스/드레인 영역들(112) 아래에 형성된다. 부가적으로, 도 16a의 n-타입 디바이스 영역의 제2 디바이스 영역(230)(예를 들어, 더 큰 채널 영역)은 큰 CPP(예를 들어, 큰 소스/드레인 폭 SW2)를 가지며, 소스/드레인 영역들(112)로서 큰 볼륨(volume)들의 에피택셜 재료를 형성하기 위해 핀(90)으로부터의 에피택셜 성장을 필요로 할 수도 있다. 다시 말해, 유전체 층(107)이 제2 디바이스 영역(230)의 소스/드레인 영역들(112) 아래에 형성된 경우, 유전체 층(107)은 개구들(110)의 저부들을 커버하고 핀들(90)로부터의 에피택셜 성장을 막을 것이고, 제2 반도체 재료(54)의 측벽들로부터의 소스/드레인 영역들(112)의 에피택셜 성장은 소스/드레인 개구들(110)을 충전하기에 충분하지 않을 수도 있다(예를 들어, 충분히 큰 볼륨을 갖지 않음). 게다가, 핀(90)으로부터의 소스/드레인 개구들(110)에서의 에피택셜 성장은 또한 픽업 영역들(220 및 250)에서 기판(50)의 전압에의 액세스를 제공하기 위해 필요할 수도 있고, 그에 따라, 어떠한 유전체 층(170)도 (예를 들어, 기판 전압에의 액세스의 차단을 방지하기 위해) 픽업 영역들에서의 개구들(110)의 저부들에 형성되지 않는다. n-타입 디바이스 영역의 소스/드레인 영역들(112) 아래에 유전체 층(107)을 형성하는 것만으로도 제1 디바이스 영역(210)을 포함하는 핀(90)(예를 들어, p-웰을 갖는 핀)과 p-타입 디바이스 영역을 포함하는 이웃하는 핀(90)(예를 들어, n-웰을 갖는 핀) 사이의 웰 격리 누설을 방지하거나 또는 감소시키기에 충분하다는 것에 주목한다.
본 기술분야의 통상의 기술자가 쉽게 인식하는 바와 같이, NSFET 디바이스(100)의 제작을 종료하기 위해 부가적인 프로세싱이 수행될 수도 있고, 따라서 세부사항들이 여기서 반복되지 않을 수도 있다. 예를 들어, 제2 ILD가 ILD(114) 위에 퇴적될 수도 있다. 추가로, 게이트 전극(122) 및 소스/드레인 영역들(112/113)에 전기적으로 커플링하기 위해 게이트 콘택들 및 소스/드레인 콘택들이 제2 ILD 및/또는 ILD(114)를 관통해 연장되어 형성될 수도 있다. 부가적으로, 복수의 유전체 층들에 형성되는 전도성 피처들(예를 들어, 비아들, 금속 라인들)을 포함하는 인터커넥트 구조체들이 제2 ILD 위에 형성되어 전기 컴포넌트들(예를 들어, 트랜지스터들)을 상호연결하여 기능 회로들을 형성할 수도 있다.
상기에 개시된 실시예 이외에, n-타입 디바이스 영역에서 단채널 영역(예를 들어, 210)의 소스/드레인 영역들(112) 아래에 유전체 층을 형성하기 위한 다른 실시예들이 가능하고, 본 개시내용의 범위 내에 포함되는 것으로 완전히 의도된다. 부가적인 실시예들(예를 들어, 100A, 100B, 100C)이 이후에 논의된다. 부가적인 실시예들(예를 들어, 100A, 100B, 100C)은 제1 디바이스 영역(210)(예를 들어, n-타입 디바이스 영역에서의 단채널 영역)에서의 NSFET 디바이스의 부분들의 단면도만을 단지 예시하고, 다른 디바이스 영역들(예를 들어, 220, 230, 240, 250, 260)은 상기에 개시된 것들과 동일하거나 또는 유사하고, 따라서 세부사항들이 반복되지 않는다는 것에 주목한다.
도 17, 도 18, 및 도 19a 내지 도 19c는 다른 실시예에 따른, 다양한 제조 스테이지들에서의 나노구조체 전계 효과 트랜지스터(NSFET) 디바이스(100A)의 단면도들이다. 일부 실시예들에서, 도 17의 프로세싱은 도 8a 내지 도 8c의 프로세싱을 따른다.
도 17에 예시된 바와 같이, 도 8a에서 내부 스페이서들(55)이 형성된 후에, 반도체 재료(141)(예를 들어, 실리콘)가, 예를 들어, 에피택셜 성장 프로세스에 의해 개구들(110)에 형성된다. 반도체 재료(141)의 상부 표면(141U)은, 기판(50)을 마주보는 내부 스페이서들(55)의 최하부 표면보다 더 높다(예를 들어, 기판(50)으로부터 더 멀다). 다시 말해, 반도체 재료(141)는 최하부 내부 스페이서들(55)의 측벽들과 접촉(예를 들어, 물리적으로 접촉)하고, 제1 최하부 내부 스페이서(55)(예를 들어, 도 17의 좌측의 더미 게이트(102) 아래의 최하부 내부 스페이서(55))로부터 측방향으로 인접한 제2 최하부 내부 스페이서(55)(예를 들어, 도 17의 우측의 더미 게이트(102) 아래의 최하부 내부 스페이서(55))까지 연속적으로 연장된다.
다음으로, 반도체 재료(141)를 처리하기 위해 주입 프로세스(140)(예를 들어, 이온 주입 프로세스)가 수행된다. 주입 프로세스(140)는 불화물(F), 게르마늄(Ge), 산소(O), 또는 아르곤(Ar)을 포함하는 가스 소스를 사용할 수도 있어서, F, Ge, O, 또는 Ar의 이온 종이 반도체 재료(141) 내에 주입되도록 한다. 도 17에 예시된 바와 같이, 주입 프로세스(140) 후에, 반도체 재료(141)의 상부 층은 반도체 재료(141)로부터 상이한 물리적 특성들(예를 들어, 경도, 에치 레이트)을 갖는 처리된 층(143)(예를 들어, F, Ge, O, 또는 Ar의 이온 종으로 도핑된 반도체 재료(141))으로 변환된다.
다음으로, 도 18에서, 처리된 층(143)의 상부 층을 유전체 층(145)(예를 들어, 실리콘 산화물 층과 같은 산화물 층)으로 변환시키기 위해 산화 프로세스가 수행된다. 일 실시예에서, 수소(H2) 및 산소(O2)를 포함하는 가스 소스를 사용하는 노 산화 프로세스(furnace oxidization process)가 수행되어 유전체 층(145)을 형성한다. 유전체 층(145) 내에 도핑된(예를 들어, 주입된) 이온 종으로 인해, 유전체 층(145)은 후속 에칭 프로세스를 견디기 위해 개선된 물리적 특성들(예를 들어, 더 경질이거나, 그리고/또는 더 작은 에치 레이트를 가짐)을 갖는다는 것에 주목한다. 일부 실시예들에서, 유전체 층(145)의 두께는 약 1nm 내지 약 10nm이다. 유전체 층(145)은 도 16a의 유전체 층(107)과 동일한 또는 유사한 기능들을 제공한다. 유전체 층(145)의 상부 표면(145U)은, 기판(50)을 마주보는 제2 반도체 재료(54)의 최하부 표면보다 더 낮은데(예를 들어, 기판(50)에 더 가까운데), 이는, 후속하여 형성된 소스/드레인 영역들(112)이, 유전체 층(145)에 의해 차단되는 일 없이 제2 반도체 재료(54)(예를 들어, NFFET들의 채널 영역들)에 전기적으로 연결하게 한다는 것에 주목한다.
처리된 층(143)의 상부 층을 유전체 층(145)으로 변환시키는 것 외에도, 산화 프로세스는 또한 다른 노출된 재료들(예를 들어, 54, 55)을 산화시킬 수도 있다. 소스/드레인 영역들(112)(도 19 참조)의 에피택셜 성장을 위한 준비로 개구들(110)을 세정하기 위해, 예를 들어, 개구들(110)의 측벽들로부터 산화물들(예를 들어, 제2 반도체 재료(54)의 산화물 및 내부 스페이서들(55)의 산화물)을 제거하기 위해 에칭 프로세스가 수행될 수도 있다. 주입된 이온 종을 갖는 유전체 층(145)은 에칭 프로세스에 대해 훨씬 더 낮은 에치 레이트를 갖는다. 주입 프로세스에 의해 제공되는 에칭 선택도로 인해, 에칭 프로세스는 유전체 층(145)을 실질적으로 공격하는 일 없이 개구들(110)의 측벽들로부터 산화물들을 제거한다.
다음으로, 도 19a 내지 도 19c에서, NSFET 디바이스(100)에 대해 상기에 논의된 것과 동일한 또는 유사한 프로세싱 단계들을 따라, 소스/드레인 영역들(112)이 유전체 층(145) 상의 개구들(110)에 형성되고, 더미 게이트들(102)이 제거되고, 제1 반도체 재료(52)가 제거되어 나노구조체들(54)을 형성하며, 금속 게이트 구조체(예를 들어, 120 및 122)가 형성되고, 따라서 세부사항들이 반복되지 않는다.
도 19b는 도 19a의 단면 E-E'에 따른 NSFET 디바이스(100A)의 단면도를 예시하고, 도 19c는 도 19a의 단면 F-F'에 따른 단면도를 예시한다. 도 19b에 예시된 바와 같이, 유전체 층(145)은 소스/드레인 영역들(112)을 아래에 놓인 핀들(90)로부터 물리적으로 분리시키고 전기적으로 격리시켜서 기판 누설 및/또는 웰 격리 누설을 방지하거나 또는 감소시킨다.
도 20, 도 21, 및 도 22a 내지 도 22c는 다른 실시예에 따른, 다양한 제조 스테이지들에서의 나노구조체 전계 효과 트랜지스터(NSFET) 디바이스(100B)의 단면도들이다. 일부 실시예들에서, 도 20의 프로세싱은 도 8a 내지 도 8c의 프로세싱을 따른다.
도 20에 예시된 바와 같이, 도 8a에서 내부 스페이서들(55)이 형성된 후에, 반도체 재료(151), 예컨대 실리콘 게르마늄이, 예를 들어, 에피택셜 성장 프로세스에 의해 개구들(110)에 형성된다. 반도체 재료(151)의 상부 표면(151U)은, 기판(50)을 마주보는 내부 스페이서들(55)의 최하부 표면보다 더 높다(예를 들어, 기판(50)으로부터 더 멀다). 다시 말해, 반도체 재료(151)는 최하부 내부 스페이서들(55)의 측벽들과 접촉(예를 들어, 물리적으로 접촉)하고, 제1 최하부 내부 스페이서(55)(예를 들어, 도 20의 좌측의 더미 게이트(102) 아래의 최하부 내부 스페이서(55))로부터 측방향으로 인접한 제2 최하부 내부 스페이서(55)(예를 들어, 도 20의 우측의 더미 게이트(102) 아래의 최하부 내부 스페이서(55))까지 연속적으로 연장된다.
다음으로, 도 21에서, 반도체 재료(151)의 상부 층을 유전체 층(153)(예를 들어, 실리콘 게르마늄의 산화물, 또는 실리콘 게르마늄 산화물)로 변환시키기 위해 산화 프로세스가 수행된다. 일 실시예에서, 수소(H2) 및 산소(O2)를 포함하는 가스 소스를 사용하는 노 산화 프로세스가 수행되어 유전체 층(153)을 형성한다. 일부 실시예들에서, 유전체 층(153)의 두께는 약 1nm 내지 약 10nm이다. 유전체 층(153)은 도 16a의 유전체 층(107)과 동일한 또는 유사한 기능들을 제공한다. 일부 실시예들에서, 산화 프로세스는 모든 반도체 재료(151)를 유전체 층(153)으로 변환시키고, 그에 따라, 유전체 층(153) 아래에 남아 있는 반도체 재료(151)가 없다. NSFET 디바이스(100A)에 대한 주입 프로세스(140)가 이 실시예에서 수행되지 않는데, 이는 반도체 재료(151)의 산화물(예를 들어, SiGeO)이, 예를 들어, 제2 반도체 재료(54)의 산화물(예를 들어, SiO)과는 상이하고, 그에 따라, 개구들(110)을 세정하기 위한 후속 에칭 프로세스에 대한 에칭 선택도를 이미 제공하기 때문이라는 것에 주목한다. 유전체 층(153)의 상부 표면(153U)은, 기판(50)을 마주보는 제2 반도체 재료(54)의 최하부 표면보다 더 낮은데(예를 들어, 기판(50)에 더 가까운데), 이는, 후속하여 형성된 소스/드레인 영역들(112)이, 유전체 층(153)에 의해 차단되는 일 없이 제2 반도체 재료(54)(예를 들어, NFFET들의 채널 영역들)에 전기적으로 연결하게 한다는 것에 주목한다.
다음으로, 도 22a 내지 도 22c에서, NSFET 디바이스(100)에 대해 상기에 논의된 것과 동일한 또는 유사한 프로세싱 단계들을 따라, 소스/드레인 영역들(112)이 유전체 층(153) 상의 개구들(110)에 형성되고, 더미 게이트들(102)이 제거되고, 제1 반도체 재료(52)가 제거되어 나노구조체들(54)을 형성하며, 금속 게이트 구조체(예를 들어, 120 및 122)가 형성되고, 따라서 세부사항들이 반복되지 않는다.
도 22b는 도 22a의 단면 E-E'에 따른 NSFET 디바이스(100B)의 단면도를 예시하고, 도 22c는 도 22a의 단면 F-F'에 따른 단면도를 예시한다. 도 22b에 예시된 바와 같이, 유전체 층(153)은 소스/드레인 영역들(112)을 아래에 놓인 핀들(90)로부터 물리적으로 분리시키고 전기적으로 격리시켜서 기판 누설 및/또는 웰 격리 누설을 방지하거나 또는 감소시킨다.
도 23, 도 24, 및 도 25a 내지 도 25c는 또 다른 실시예에 따른, 다양한 제조 스테이지들에서의 나노구조체 전계 효과 트랜지스터(NSFET) 디바이스(100C)의 단면도들이다. 일부 실시예들에서, 도 23의 프로세싱은 도 7a 내지 도 7c의 프로세싱을 따른다.
도 23에 예시된 바와 같이, 스페이서 필름(55')이 형성된 후에, 보호 재료(58)가 스페이서 필름(55') 상의 개구들(110)의 저부들에 형성된다. 보호 재료(58)는, 예를 들어, 포토레지스트 재료, 저부 반사 방지 코팅(bottom anti-reflective coating)(BARC), 또는 이와 유사한 것일 수도 있다. 보호 재료(58)의 상부 표면(58U)은, 기판(50)을 마주보는 내부 스페이서들(55)의 최하부 표면보다 더 높다(예를 들어, 기판(50)으로부터 더 멀다). 다시 말해, 보호 재료(58)는 최하부 내부 스페이서들(55)의 측벽들과 접촉(예를 들어, 물리적으로 접촉)한다.
다음으로, 도 24에서, 개구들(110)의 측벽들에 따른 부분들과 같은, 측벽 리세스들(52R) 외측에 배치된 스페이서 필름(55')의 부분들을 제거하기 위해, 도 8a의 트리밍 프로세스와 동일한 또는 유사한 트리밍 프로세스가 수행된다. 보호 재료(58)의 상부 표면(58U) 아래에 배치된 스페이서 필름(58')의 부분들은 트리밍 프로세스로부터 차폐되고, 따라서 트리밍 프로세스 후에 남아 있어서 유전체 층(59)을 형성한다는 것에 주목한다. 트리밍 프로세스 후에, 보호 재료(58)는 애싱과 같은 적합한 제거 프로세스에 의해 제거된다. 일부 실시예들에서, 유전체 층(59)의 형상은, 예를 들어, 보호 재료(58)의 깊이 및/또는 스페이서 필름(55')의 두께를 변화시킴으로써 제어될 수도 있다.
도 24에 도시된 바와 같이, 유전체 층(59)은 최하부 내부 스페이서들(55)의 측벽들과 접촉(예를 들어, 물리적으로 접촉)하고, 제1 최하부 내부 스페이서(55)(예를 들어, 도 24의 좌측의 더미 게이트(102) 아래의 최하부 내부 스페이서(55))로부터 측방향으로 인접한 제2 최하부 내부 스페이서(55)(예를 들어, 도 24의 우측의 더미 게이트(102) 아래의 최하부 내부 스페이서(55))까지 연속적으로 연장된다. 일부 실시예들에서, 유전체 층(59)의 두께는 약 1nm 내지 약 10nm이다. 도 24의 예에서, 유전체 층(59)은 내부 스페이서들(55)과 동일한 재료 조성(예를 들어, SiN, SiCN, SiOCN)을 갖는다. 유전체 층(59)은 도 16a의 유전체 층(107)과 동일한 또는 유사한 기능들을 제공한다. 유전체 층(59)의 상부 표면(59U)은, 기판(50)을 마주보는 제2 반도체 재료(54)의 최하부 표면보다 더 낮은데(예를 들어, 기판(50)에 더 가까운데), 이는, 후속하여 형성된 소스/드레인 영역들(112)이, 유전체 층(59)에 의해 차단되는 일 없이 제2 반도체 재료(54)(예를 들어, NFFET들의 채널 영역들)에 전기적으로 연결하게 한다는 것에 주목한다.
다음으로, 도 25a 내지 도 25c에서, NSFET 디바이스(100)에 대해 상기에 논의된 것과 동일한 또는 유사한 프로세싱 단계들을 따라, 소스/드레인 영역들(112)이 유전체 층(59) 상의 개구들(110)에 형성되고, 더미 게이트들(102)이 제거되고, 제1 반도체 재료(52)가 제거되어 나노구조체들(54)을 형성하며, 금속 게이트 구조체(예를 들어, 120 및 122)가 형성되고, 따라서 세부사항들이 반복되지 않는다.
도 25b는 도 25a의 단면 E-E'에 따른 NSFET 디바이스(100C)의 단면도를 예시하고, 도 25c는 도 25a의 단면 F-F'에 따른 단면도를 예시한다. 도 25b에 예시된 바와 같이, 유전체 층(59)은 소스/드레인 영역들(112)을 아래에 놓인 핀들(90)로부터 물리적으로 분리시키고 전기적으로 격리시켜서 기판 누설 및/또는 웰 격리 누설을 방지하거나 또는 감소시킨다.
도 26은 일부 실시예들에 따른, 반도체 디바이스를 제조하는 방법의 흐름도를 예시한다. 도 26에 도시된 실시예 방법은 단지 많은 가능한 실시예 방법들의 일 예일 뿐이라는 것이 이해되어야 한다. 본 기술분야의 통상의 기술자는 많은 변형들, 대안들, 및 수정들을 인지할 것이다. 예를 들어, 도 26에 예시된 바와 같은 다양한 단계들이 추가, 제거, 대체, 재배열, 또는 반복될 수 있다.
도 26을 참조하면, 블록 1010에서, 핀 구조체가 기판 위에 돌출되어 형성되고, 여기서 핀 구조체는, 핀 및 그 핀 위에 놓인 층 스택을 포함하고, 여기서 층 스택은 제1 반도체 재료와 제2 반도체 재료의 교번 층들을 포함한다. 블록 1020에서, 더미 게이트 구조체가 핀 구조체 위에 형성된다. 블록 1030에서, 더미 게이트 구조체의 양측 상의 핀 구조체에 개구들이 형성되고, 여기서 개구들은 층 스택을 관통해 핀 내로 연장된다. 블록 1040에서, 유전체 층이 개구들의 저부 부분들에 형성된다. 블록 1050에서, 소스/드레인 영역들이 유전체 층 상의 개구들에 형성되고, 여기서 소스/드레인 영역들은 유전체 층에 의해 핀으로부터 분리된다.
실시예들은 이점들을 달성할 수도 있다. 예를 들어, n-타입 디바이스 영역에서의 단채널 영역들의 소스/드레인 영역들(112) 아래에 유전체 층을 형성함으로써, 기판 누설 및 웰 격리 누설이 감소 또는 방지되고, 디바이스 성능이 개선된다. p-타입 디바이스 영역의 소스/드레인 영역들(113) 아래에 유전체 층을 형성하지 않음으로써, 고품질 에피택셜 소스/드레인 영역들이 핀 상에서 성장되어 p-타입 NSFET들의 채널 영역들 상에 응력을 가한다. 부가적으로, n-타입 디바이스 영역에서의 장채널 영역(long channel region)의 소스/드레인 영역들(112) 아래에 유전체 층을 형성하지 않음으로써, 소스/드레인 개구들을 충전하기 위해 핀 상에 큰 볼륨들의 에피택셜 소스/드레인 영역들이 성장된다. 게다가, 유전체 층은 기판 전압에의 쉬운 액세스를 가능하게 하도록 픽업 영역들에 형성되지 않는다. 본 개시된 실시예들은 유전체 층이 다른 디바이스 영역들에서 야기시킬 수도 있는 이슈들을 회피하면서 n-타입 디바이스 영역들의 단채널 영역들에서의 NSFET들에 대한 이점들(예를 들어, 기판 누설 및 웰 격리 누설을 감소시키는 것)을 달성한다.
일 실시예에 따르면, 반도체 디바이스를 형성하는 방법은: 기판 위에 돌출된 핀 구조체를 형성하는 단계 - 여기서 핀 구조체는, 핀 및 그 핀 위에 놓인 층 스택을 포함하고, 여기서 층 스택은 제1 반도체 재료와 제2 반도체 재료의 교번 층들을 포함함 -; 핀 구조체 위에 더미 게이트 구조체를 형성하는 단계; 더미 게이트 구조체의 양측 상의 핀 구조체에 개구들을 형성하는 단계 - 여기서 개구들은 층 스택을 관통해 핀 내로 연장됨 -; 개구들의 저부 부분들에 유전체 층을 형성하는 단계; 및 유전체 층 상의 개구들에 소스/드레인 영역들을 형성하는 단계를 포함하고, 여기서 소스/드레인 영역들은 유전체 층에 의해 핀으로부터 분리된다. 일 실시예에서, 기판을 마주보는 소스/드레인 영역들의 저부 표면이, 기판과 반대측을 향하는 유전체 층의 상부 표면과 접촉하고 그 상부 표면을 따라 연장된다. 일 실시예에서, 층 스택에서의 제1 반도체 재료는 핀과 접촉하고, 여기서 유전체 층의 상부 표면은, 기판을 마주보는 제2 반도체 재료의 최하부 표면보다 기판에 더 가깝다. 일 실시예에서, 유전체 층을 형성하는 단계는: 유전체 재료로 개구들의 측벽들 및 저부들을 라이닝하는 단계; 유전체 재료를 처리하기 위해 주입 프로세스를 수행하는 단계; 및 주입 프로세스 후에, 유전체 재료의 측벽 부분들을 제거하기 위해 에칭 프로세스를 수행하는 단계를 포함하고, 여기서 에칭 프로세스 후에, 유전체 재료의 저부 부분들이 남아 있고 유전체 층을 형성한다. 일 실시예에서, 주입 프로세스 후에, 유전체 재료의 저부 부분들에서의 이온 종의 제1 농도가, 유전체 재료의 측벽 부분들에서의 이온 종의 제2 농도보다 더 높다. 일 실시예에서, 유전체 층을 형성하는 단계는: 개구들의 저부 부분들에서 반도체 재료를 에피택셜 성장시키는 단계; 및 반도체 재료의 상부 층을 반도체 재료의 산화물로 변환시키기 위해 산화 프로세스를 수행하는 단계를 포함하고, 여기서 반도체 재료의 산화물은 유전체 층을 형성한다. 일 실시예에서, 이 방법은, 반도체 재료를 에피택셜 성장시키는 단계 후에 그리고 산화 프로세스를 수행하는 단계 전에, 반도체 재료를 처리하기 위해 주입 프로세스를 수행하는 단계를 더 포함한다. 일 실시예에서, 유전체 층을 형성하는 단계는: 유전체 재료로 개구들의 측벽들 및 저부들을 라이닝하는 단계; 라이닝하는 단계 후에, 유전체 재료 상의 개구들의 저부 부분들에 보호 재료를 형성하는 단계; 및 보호 재료를 형성하는 단계 후에, 보호 재료의 상부 표면 위로부터 유전체 재료의 상부 부분을 제거하기 위해 에칭 프로세스를 수행하는 단계를 포함하고, 여기서 에칭 프로세스 후에, 보호 재료의 상부 표면 아래의 유전체 재료의 하부 부분이 남아 있어서 유전체 층을 형성한다. 일 실시예에서, 이 방법은: 라이닝하는 단계 전에, 측벽 리세스들을 형성하기 위해 개구들에 의해 노출된 제1 반도체 재료의 단부 부분들을 제거하는 단계를 더 포함하고, 여기서 유전체 재료로 개구들의 측벽들 및 저부들을 라이닝하는 단계 후에, 유전체 재료는 측벽 리세스들을 충전하고, 여기서 에칭 프로세스 후에, 측벽 리세스들 내측의 유전체 재료가 남아 있고 내부 스페이서들을 형성한다. 일 실시예에서, 이 방법은, 소스/드레인 영역들을 형성하는 단계 후에: 더미 게이트 구조체 주위의 소스/드레인 영역들 위에 층간 유전체(ILD) 층을 형성하는 단계; 더미 게이트 구조체 아래의 제2 반도체 재료 및 제1 반도체 재료를 노출시키기 위해 더미 게이트 구조체를 제거하는 단계; 및 노출된 제1 반도체 재료를 선택적으로 제거하기 위해 에칭 프로세스를 수행하는 단계를 더 포함하고, 여기서 에칭 프로세스 후에, 노출된 제2 반도체 재료는 나노구조체들을 형성한다. 일 실시예에서, 나노구조체들은 나노와이어들 또는 나노시트들이다. 일 실시예에서, 이 방법은, 나노구조체들이 형성된 후에: 나노구조체들 주위에 게이트 유전체 재료를 형성하는 단계; 및 게이트 유전체 재료 주위에 전기 전도성 재료를 형성하는 단계를 더 포함한다.
일 실시예에 따르면, 반도체 디바이스를 형성하는 방법은: 제1 핀 구조체 위에 제1 게이트 구조체 및 제2 게이트 구조체를 형성하는 단계 - 여기서 제1 핀 구조체는, 기판 위에 돌출된 핀을 포함하고 핀 위의 층 스택을 포함하고, 여기서 층 스택은, 제1 반도체 재료와 제2 반도체 재료의 교번 층들을 포함함 -; 제1 게이트 구조체와 제2 게이트 구조체 사이의 제1 핀 구조체에 제1 개구를 형성하는 단계 - 여기서 제1 개구는 층 스택을 관통해 핀 내로 연장됨 -; 제1 개구에 의해 노출된 제1 반도체 재료의 단부 부분들을 내부 스페이서들로 대체시키는 단계; 제1 개구의 저부를 따라 유전체 층을 형성하는 단계 - 여기서 유전체 층은 제1 게이트 구조체 아래의 제1 내부 스페이서로부터 제2 게이트 구조체 아래의 제2 내부 스페이서까지 연속적으로 연장됨 -; 및 유전체 층 상의 제1 개구에 제1 소스/드레인 영역을 형성하는 단계를 포함한다. 일 실시예에서, 제1 내부 스페이서는 제1 게이트 구조체 아래의 제1 최하부 내부 스페이서이고, 제2 내부 스페이서는 제2 게이트 구조체 아래의 제2 최하부 내부 스페이서이다. 일 실시예에서, 유전체 층을 형성하는 단계 후에, 제1 개구를 마주보는 제2 반도체 재료의 측벽들에는 유전체 층이 없다. 일 실시예에서, 제1 핀 구조체는 반도체 디바이스의 n-타입 디바이스 영역에 있고, 여기서 제1 게이트 구조체, 제2 게이트 구조체, 제1 개구, 및 제1 소스/드레인 영역은 n-타입 디바이스 영역의 제1 영역에 형성되고, 여기서 제1 소스/드레인 영역은 n-타입 도펀트를 포함하고, 여기서 이 방법은: n-타입 디바이스 영역의 제2 영역에서, 제1 핀 구조체 위에 제3 게이트 구조체 및 제4 게이트 구조체를 형성하는 단계; 제3 게이트 구조체와 제4 게이트 구조체 사이의 제1 핀 구조체에 제2 개구를 형성하는 단계 - 여기서 제2 개구는 층 스택을 관통해 핀 내로 연장됨 -; 및 제2 개구에 제2 소스/드레인 영역을 형성하는 단계를 더 포함하고, 여기서 제2 소스/드레인 영역은 p-타입 도펀트를 포함하고 핀과 물리적으로 접촉한다. 일 실시예에서, 제1 핀 구조체는 반도체 디바이스의 n-타입 디바이스 영역에 있고, 여기서 제1 소스/드레인 영역은 n-타입 도펀트를 포함하고, 여기서 이 방법은: 제2 핀 구조체 위에 제3 게이트 구조체 및 제4 게이트 구조체를 형성하는 단계 - 여기서 제2 핀 구조체는 반도체 디바이스의 p-타입 디바이스 영역에 있고, 여기서 제2 핀 구조체는, 기판 위에 돌출된 제2 핀을 포함하고 제2 핀 위의 층 스택을 포함함 -; 제3 게이트 구조체와 제4 게이트 구조체 사이의 제2 핀 구조체에 제2 개구를 형성하는 단계 - 여기서 제2 개구는 층 스택을 관통해 제2 핀 내로 연장됨 -; 및 제2 개구에 제2 소스/드레인 영역을 형성하는 단계를 더 포함하고, 여기서 제2 소스/드레인 영역은 p-타입 도펀트를 포함하고 제2 핀과 물리적으로 접촉한다.
일 실시예에 따르면, 반도체 디바이스는: 기판 위에 돌출된 핀; 핀 위의 게이트 구조체; 게이트 구조체의 양측 상의 핀 위의 소스/드레인 영역들 - 여기서 소스/드레인 영역들은 핀 내로 연장됨 -; 소스/드레인 영역들 아래의 유전체 층 - 여기서 유전체 층은 소스/드레인 영역과 핀 사이에 배치되고 이들을 분리시킴 -; 및 게이트 구조체 아래에 있고 소스/드레인 영역들 사이에 있는 채널 층들을 포함하고, 여기서 채널 층들은 서로 평행하고, 여기서 채널 층들 각각의 양 단부들은 소스/드레인 영역들과 접촉한다. 일 실시예에서, 기판을 마주보는 소스/드레인 영역들의 저부 표면이, 기판과 반대측을 향하는 유전체 층의 상부 표면과 접촉하고 그 상부 표면을 따라 연장된다. 일 실시예에서, 유전체 층의 상부 표면은, 기판을 마주보는 채널 층들의 최하부 표면보다 기판에 더 가깝다.
전술한 것은 본 기술분야의 통상의 기술자들이 본 개시내용의 양태들을 더 잘 이해할 수도 있도록 몇몇 실시예들의 피처들을 약술한 것이다. 본 기술분야의 통상의 기술자들은 이들이 본 명세서에 소개된 실시예들의 동일한 목적들을 수행하거나 그리고/또는 동일한 이점들을 달성하기 위해 다른 프로세스들 및 구조체들을 설계 또는 수정하기 위한 기초로서 본 개시내용을 쉽게 사용할 수도 있다는 것을 인식해야 한다. 본 기술분야의 통상의 기술자들은 그러한 등가의 구성들이 본 개시내용의 사상 및 범위로부터 벗어나지 않고, 이들이 본 개시내용의 사상 및 범위로부터 벗어남이 없이 본 명세서에서 다양한 변화들, 대체들, 및 변경들을 행할 수도 있다는 것을 또한 알아야 한다.
[실시예 1]
반도체 디바이스를 형성하는 방법으로서,
기판 위에 돌출된 핀 구조체를 형성하는 단계 - 상기 핀 구조체는, 핀 및 상기 핀 위에 놓인 층 스택을 포함하고, 상기 층 스택은 제1 반도체 재료와 제2 반도체 재료의 교번 층들을 포함함 -;
상기 핀 구조체 위에 더미 게이트 구조체를 형성하는 단계;
상기 더미 게이트 구조체의 양측(opposing sides) 상의 상기 핀 구조체에 개구들을 형성하는 단계 - 상기 개구들은 상기 층 스택을 관통해 상기 핀 내로 연장됨 -;
상기 개구들의 저부 부분(bottom portion)들에 유전체 층을 형성하는 단계; 및
상기 유전체 층 상의 상기 개구들에 소스/드레인 영역들을 형성하는 단계
를 포함하고,
상기 소스/드레인 영역들은 상기 유전체 층에 의해 상기 핀으로부터 분리되는 것인, 방법.
[실시예 2]
실시예 1에 있어서,
상기 기판을 마주보는 상기 소스/드레인 영역들의 저부 표면이, 상기 기판과 반대측을 향하는 상기 유전체 층의 상부 표면과 접촉하고 상기 상부 표면을 따라 연장되는 것인, 방법.
[실시예 3]
실시예 2에 있어서,
상기 층 스택에서의 상기 제1 반도체 재료는 상기 핀과 접촉하고, 상기 유전체 층의 상부 표면은, 상기 기판을 마주보는 상기 제2 반도체 재료의 최하부 표면보다 상기 기판에 더 가까운 것인, 방법.
[실시예 4]
실시예 1에 있어서,
상기 유전체 층을 형성하는 단계는,
유전체 재료로 상기 개구들의 측벽들 및 저부들을 라이닝(lining)하는 단계;
상기 유전체 재료를 처리하기(treat) 위해 주입 프로세스를 수행하는 단계; 및
상기 주입 프로세스 후에, 상기 유전체 재료의 측벽 부분들을 제거하기 위해 에칭 프로세스를 수행하는 단계
를 포함하고,
상기 에칭 프로세스 후에, 상기 유전체 재료의 저부 부분들이 남아 있고 상기 유전체 층을 형성하는 것인, 방법.
[실시예 5]
실시예 4에 있어서,
상기 주입 프로세스 후에, 상기 유전체 재료의 저부 부분들에서의 이온 종(ion species)의 제1 농도가, 상기 유전체 재료의 측벽 부분들에서의 상기 이온 종의 제2 농도보다 더 높은 것인, 방법.
[실시예 6]
실시예 1에 있어서,
상기 유전체 층을 형성하는 단계는,
상기 개구들의 저부 부분들에서 반도체 재료를 에피택셜 성장시키는 단계; 및
상기 반도체 재료의 상부 층을 상기 반도체 재료의 산화물로 변환시키기 위해 산화 프로세스를 수행하는 단계
를 포함하고,
상기 반도체 재료의 산화물은 상기 유전체 층을 형성하는 것인, 방법.
[실시예 7]
실시예 6에 있어서,
상기 반도체 재료를 에피택셜 성장시키는 단계 후에 그리고 상기 산화 프로세스를 수행하는 단계 전에,
상기 반도체 재료를 처리하기 위해 주입 프로세스를 수행하는 단계를 더 포함하는, 방법.
[실시예 8]
실시예 1에 있어서,
상기 유전체 층을 형성하는 단계는,
유전체 재료로 상기 개구들의 측벽들 및 저부들을 라이닝하는 단계;
상기 라이닝하는 단계 후에, 상기 유전체 재료 상의 개구들의 저부 부분들에 보호 재료를 형성하는 단계; 및
상기 보호 재료를 형성하는 단계 후에, 상기 보호 재료의 상부 표면 위로부터 상기 유전체 재료의 상부 부분을 제거하기 위해 에칭 프로세스를 수행하는 단계
를 포함하고,
상기 에칭 프로세스 후에, 상기 보호 재료의 상부 표면 아래의 상기 유전체 재료의 하부 부분이 남아 있어서 상기 유전체 층을 형성하는 것인, 방법.
[실시예 9]
실시예 8에 있어서,
상기 라이닝하는 단계 전에, 측벽 리세스들을 형성하기 위해 상기 개구들에 의해 노출된 제1 반도체 재료의 단부 부분(end portion)들을 제거하는 단계를 더 포함하고,
상기 유전체 재료로 상기 개구들의 측벽들 및 저부들을 라이닝하는 단계 후에, 상기 유전체 재료는 상기 측벽 리세스들을 충전(fill)하고, 상기 에칭 프로세스 후에, 상기 측벽 리세스들 내측의 유전체 재료가 남아 있고 내부 스페이서들을 형성하는 것인, 방법.
[실시예 10]
실시예 1에 있어서,
상기 소스/드레인 영역들을 형성하는 단계 후에,
상기 더미 게이트 구조체 주위의 소스/드레인 영역들 위에 층간 유전체(inter-layer dielectric)(ILD) 층을 형성하는 단계;
상기 더미 게이트 구조체 아래의 제2 반도체 재료 및 제1 반도체 재료를 노출시키기 위해 상기 더미 게이트 구조체를 제거하는 단계; 및
상기 노출된 제1 반도체 재료를 선택적으로 제거하기 위해 에칭 프로세스를 수행하는 단계
를 더 포함하고,
상기 에칭 프로세스 후에, 상기 노출된 제2 반도체 재료는 나노구조체들을 형성하는 것인, 방법.
[실시예 11]
실시예 10에 있어서,
상기 나노구조체들은 나노와이어들 또는 나노시트들인 것인, 방법.
[실시예 12]
실시예 10에 있어서,
상기 나노구조체들이 형성된 후에,
상기 나노구조체들 주위에 게이트 유전체 재료를 형성하는 단계; 및
상기 게이트 유전체 재료 주위에 전기 전도성 재료를 형성하는 단계
를 더 포함하는, 방법.
[실시예 13]
반도체 디바이스를 형성하는 방법으로서,
제1 핀 구조체 위에 제1 게이트 구조체 및 제2 게이트 구조체를 형성하는 단계 - 상기 제1 핀 구조체는, 기판 위에 돌출된 핀을 포함하고 상기 핀 위의 층 스택을 포함하고, 상기 층 스택은, 제1 반도체 재료와 제2 반도체 재료의 교번 층들을 포함함 -;
상기 제1 게이트 구조체와 상기 제2 게이트 구조체 사이의 상기 제1 핀 구조체에 제1 개구를 형성하는 단계 - 상기 제1 개구는 상기 층 스택을 관통해 상기 핀 내로 연장됨 -;
상기 제1 개구에 의해 노출된 상기 제1 반도체 재료의 단부 부분들을 내부 스페이서들로 대체시키는 단계;
상기 제1 개구의 저부를 따라 유전체 층을 형성하는 단계 - 상기 유전체 층은 상기 제1 게이트 구조체 아래의 제1 내부 스페이서로부터 상기 제2 게이트 구조체 아래의 제2 내부 스페이서까지 연속적으로 연장됨 -; 및
상기 유전체 층 상의 제1 개구에 제1 소스/드레인 영역을 형성하는 단계
를 포함하는, 방법.
[실시예 14]
실시예 13에 있어서,
상기 제1 내부 스페이서는 상기 제1 게이트 구조체 아래의 제1 최하부 내부 스페이서이고, 상기 제2 내부 스페이서는 상기 제2 게이트 구조체 아래의 제2 최하부 내부 스페이서인 것인, 방법.
[실시예 15]
실시예 14에 있어서,
상기 유전체 층을 형성하는 단계 후에, 상기 제1 개구를 마주보는 상기 제2 반도체 재료의 측벽들에는 상기 유전체 층이 없는 것인, 방법.
[실시예 16]
실시예 13에 있어서,
상기 제1 핀 구조체는 상기 반도체 디바이스의 n-타입 디바이스 영역에 있고, 상기 제1 게이트 구조체, 상기 제2 게이트 구조체, 상기 제1 개구, 및 상기 제1 소스/드레인 영역은 상기 n-타입 디바이스 영역의 제1 영역에 형성되고, 상기 제1 소스/드레인 영역은 n-타입 도펀트를 포함하고, 상기 방법은,
상기 n-타입 디바이스 영역의 제2 영역에서, 상기 제1 핀 구조체 위에 제3 게이트 구조체 및 제4 게이트 구조체를 형성하는 단계;
상기 제3 게이트 구조체와 상기 제4 게이트 구조체 사이의 상기 제1 핀 구조체에 제2 개구를 형성하는 단계 - 상기 제2 개구는 상기 층 스택을 관통해 상기 핀 내로 연장됨 -; 및
상기 제2 개구에 제2 소스/드레인 영역을 형성하는 단계
를 더 포함하고,
상기 제2 소스/드레인 영역은 p-타입 도펀트를 포함하고 상기 핀과 물리적으로 접촉하는 것인, 방법.
[실시예 17]
실시예 13에 있어서,
상기 제1 핀 구조체는 상기 반도체 디바이스의 n-타입 디바이스 영역에 있고, 상기 제1 소스/드레인 영역은 n-타입 도펀트를 포함하고, 상기 방법은,
제2 핀 구조체 위에 제3 게이트 구조체 및 제4 게이트 구조체를 형성하는 단계 - 상기 제2 핀 구조체는 상기 반도체 디바이스의 p-타입 디바이스 영역에 있고, 상기 제2 핀 구조체는, 상기 기판 위에 돌출된 제2 핀을 포함하고 상기 제2 핀 위의 층 스택을 포함함 -;
상기 제3 게이트 구조체와 상기 제4 게이트 구조체 사이의 상기 제2 핀 구조체에 제2 개구를 형성하는 단계 - 상기 제2 개구는 상기 층 스택을 관통해 상기 제2 핀 내로 연장됨 -; 및
상기 제2 개구에 제2 소스/드레인 영역을 형성하는 단계
를 더 포함하고,
상기 제2 소스/드레인 영역은 p-타입 도펀트를 포함하고 상기 제2 핀과 물리적으로 접촉하는 것인, 방법.
[실시예 18]
반도체 디바이스로서,
기판 위에 돌출된 핀;
상기 핀 위의 게이트 구조체;
상기 게이트 구조체의 양측 상의 상기 핀 위의 소스/드레인 영역들 - 상기 소스/드레인 영역들은 상기 핀 내로 연장됨 -;
상기 소스/드레인 영역들 아래의 유전체 층 - 상기 유전체 층은 상기 소스/드레인 영역과 상기 핀 사이에 배치되고 이들을 분리시킴 -; 및
상기 게이트 구조체 아래에 있고 상기 소스/드레인 영역들 사이에 있는 채널 층들
을 포함하고,
상기 채널 층들은 서로 평행하고, 상기 채널 층들 각각의 양 단부들(opposing ends)은 상기 소스/드레인 영역들과 접촉하는 것인, 반도체 디바이스.
[실시예 19]
실시예 18에 있어서,
상기 기판을 마주보는 상기 소스/드레인 영역들의 저부 표면이, 상기 기판과 반대측을 향하는 상기 유전체 층의 상부 표면과 접촉하고 상기 상부 표면을 따라 연장되는 것인, 반도체 디바이스.
[실시예 20]
실시예 19에 있어서,
상기 유전체 층의 상부 표면은, 상기 기판을 마주보는 상기 채널 층들의 최하부 표면보다 상기 기판에 더 가까운 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법으로서,
    기판 위에 돌출된 핀 구조체를 형성하는 단계 - 상기 핀 구조체는, 핀 및 상기 핀 위에 놓인 층 스택을 포함하고, 상기 층 스택은 제1 반도체 재료와 제2 반도체 재료의 교번 층들을 포함함 -;
    상기 핀 구조체 위에 더미 게이트 구조체를 형성하는 단계;
    상기 더미 게이트 구조체의 양측(opposing sides) 상의 상기 핀 구조체에 개구들을 형성하는 단계 - 상기 개구들은 상기 층 스택을 관통해 상기 핀 내로 연장됨 -;
    상기 개구들의 저부 부분(bottom portion)들에 유전체 층을 형성하는 단계; 및
    상기 유전체 층 상의 상기 개구들에 소스/드레인 영역들을 형성하는 단계
    를 포함하고,
    상기 소스/드레인 영역들은 상기 유전체 층에 의해 상기 핀으로부터 분리되는 것인, 방법.
  2. 제1항에 있어서,
    상기 기판을 마주보는 상기 소스/드레인 영역들의 저부 표면이, 상기 기판과 반대측을 향하는 상기 유전체 층의 상부 표면과 접촉하고 상기 상부 표면을 따라 연장되는 것인, 방법.
  3. 제2항에 있어서,
    상기 층 스택에서의 상기 제1 반도체 재료는 상기 핀과 접촉하고, 상기 유전체 층의 상부 표면은, 상기 기판을 마주보는 상기 제2 반도체 재료의 최하부 표면보다 상기 기판에 더 가까운 것인, 방법.
  4. 제1항에 있어서,
    상기 유전체 층을 형성하는 단계는,
    유전체 재료로 상기 개구들의 측벽들 및 저부들을 라이닝(lining)하는 단계;
    상기 유전체 재료를 처리하기(treat) 위해 주입 프로세스를 수행하는 단계; 및
    상기 주입 프로세스 후에, 상기 유전체 재료의 측벽 부분들을 제거하기 위해 에칭 프로세스를 수행하는 단계
    를 포함하고,
    상기 에칭 프로세스 후에, 상기 유전체 재료의 저부 부분들이 남아 있고 상기 유전체 층을 형성하는 것인, 방법.
  5. 제4항에 있어서,
    상기 주입 프로세스 후에, 상기 유전체 재료의 저부 부분들에서의 이온 종(ion species)의 제1 농도가, 상기 유전체 재료의 측벽 부분들에서의 상기 이온 종의 제2 농도보다 더 높은 것인, 방법.
  6. 제1항에 있어서,
    상기 유전체 층을 형성하는 단계는,
    상기 개구들의 저부 부분들에서 반도체 재료를 에피택셜 성장시키는 단계; 및
    상기 반도체 재료의 상부 층을 상기 반도체 재료의 산화물로 변환시키기 위해 산화 프로세스를 수행하는 단계
    를 포함하고,
    상기 반도체 재료의 산화물은 상기 유전체 층을 형성하는 것인, 방법.
  7. 제1항에 있어서,
    상기 유전체 층을 형성하는 단계는,
    유전체 재료로 상기 개구들의 측벽들 및 저부들을 라이닝하는 단계;
    상기 라이닝하는 단계 후에, 상기 유전체 재료 상의 개구들의 저부 부분들에 보호 재료를 형성하는 단계; 및
    상기 보호 재료를 형성하는 단계 후에, 상기 보호 재료의 상부 표면 위로부터 상기 유전체 재료의 상부 부분을 제거하기 위해 에칭 프로세스를 수행하는 단계
    를 포함하고,
    상기 에칭 프로세스 후에, 상기 보호 재료의 상부 표면 아래의 상기 유전체 재료의 하부 부분이 남아 있어서 상기 유전체 층을 형성하는 것인, 방법.
  8. 제1항에 있어서,
    상기 소스/드레인 영역들을 형성하는 단계 후에,
    상기 더미 게이트 구조체 주위의 소스/드레인 영역들 위에 층간 유전체(inter-layer dielectric)(ILD) 층을 형성하는 단계;
    상기 더미 게이트 구조체 아래의 제2 반도체 재료 및 제1 반도체 재료를 노출시키기 위해 상기 더미 게이트 구조체를 제거하는 단계; 및
    상기 노출된 제1 반도체 재료를 선택적으로 제거하기 위해 에칭 프로세스를 수행하는 단계
    를 더 포함하고,
    상기 에칭 프로세스 후에, 상기 노출된 제2 반도체 재료는 나노구조체들을 형성하는 것인, 방법.
  9. 반도체 디바이스를 형성하는 방법으로서,
    제1 핀 구조체 위에 제1 게이트 구조체 및 제2 게이트 구조체를 형성하는 단계 - 상기 제1 핀 구조체는, 기판 위에 돌출된 핀을 포함하고 상기 핀 위의 층 스택을 포함하고, 상기 층 스택은, 제1 반도체 재료와 제2 반도체 재료의 교번 층들을 포함함 -;
    상기 제1 게이트 구조체와 상기 제2 게이트 구조체 사이의 상기 제1 핀 구조체에 제1 개구를 형성하는 단계 - 상기 제1 개구는 상기 층 스택을 관통해 상기 핀 내로 연장됨 -;
    상기 제1 개구에 의해 노출된 상기 제1 반도체 재료의 단부 부분들을 내부 스페이서들로 대체시키는 단계;
    상기 제1 개구의 저부를 따라 유전체 층을 형성하는 단계 - 상기 유전체 층은 상기 제1 게이트 구조체 아래의 제1 내부 스페이서로부터 상기 제2 게이트 구조체 아래의 제2 내부 스페이서까지 연속적으로 연장됨 -; 및
    상기 유전체 층 상의 제1 개구에 제1 소스/드레인 영역을 형성하는 단계
    를 포함하는, 방법.
  10. 반도체 디바이스로서,
    기판 위에 돌출된 핀;
    상기 핀 위의 게이트 구조체;
    상기 게이트 구조체의 양측 상의 상기 핀 위의 소스/드레인 영역들 - 상기 소스/드레인 영역들은 상기 핀 내로 연장됨 -;
    상기 소스/드레인 영역들 아래의 유전체 층 - 상기 유전체 층은 상기 소스/드레인 영역과 상기 핀 사이에 배치되고 이들을 분리시킴 -; 및
    상기 게이트 구조체 아래에 있고 상기 소스/드레인 영역들 사이에 있는 채널 층들
    을 포함하고,
    상기 채널 층들은 서로 평행하고, 상기 채널 층들 각각의 양 단부들(opposing ends)은 상기 소스/드레인 영역들과 접촉하는 것인, 반도체 디바이스.
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