KR20220017809A - 게이트 전극 퇴적 및 게이트 전극 퇴적에 의해 형성되는 구조체 - Google Patents

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Abstract

방법은 원자 층 퇴적 프로세스를 사용하여 게이트 유전체층 위에 제1 일함수 조정층을 퇴적하는 단계를 포함한다. 원자 층 퇴적 프로세스는 하나 이상의 제1 질화물 단층을 퇴적하는 단계; 및 하나 이상의 제1 질화물 단층 위에 하나 이상의 탄화물 단층을 퇴적하는 단계를 포함한다. 방법은 제1 일함수 조정층의 접착층을 퇴적하는 단계; 및 접착층 위에 전도성 재료를 퇴적하는 단계를 더 포함한다.

Description

게이트 전극 퇴적 및 게이트 전극 퇴적에 의해 형성되는 구조체{GATE ELECTRODE DEPOSITION AND STRUCTURE FORMED THEREBY}
우선권 주장 및 상호 참조
본 출원은 2020년 8월 5일자로 출원된 미국 가출원 제63/061,349호의 이익을 주장하며, 이에 따라 이 가출원은 본 명세서에 참고로 통합된다.
반도체 디바이스들은, 예를 들어, 개인용 컴퓨터들, 셀 폰들, 디지털 카메라들, 및 다른 전자 장비와 같은 다양한 전자 응용들에서 사용된다. 반도체 디바이스들은 전형적으로 반도체 기판 위에 재료의 절연성 또는 유전체층들, 전도성층들 및 반도체층들을 순차적으로 퇴적하고, 리소그래피를 사용하여 다양한 재료층들을 패터닝하여 회로 컴포넌트들 및 요소들을 그 위에 형성함으로써 제조된다.
반도체 산업은 더 많은 컴포넌트들이 주어진 영역에 집적되는 것을 가능하게 하는 최소 피처 사이즈(minimum feature size)의 계속적인 감소에 의해 다양한 전자 컴포넌트들(예를 들어, 트랜지스터들, 다이오드들, 저항기들, 커패시터들 등)의 집적 밀도를 계속 개선한다.
본 개시의 양태들은 첨부 도면들과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라 다양한 피처들은 축척으로 그려지지 않는다는 점에 유의한다. 사실상, 다양한 피처들의 치수들은 설명을 명확하게 하기 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른, 3차원 뷰에서의 FinFET의 예를 도시한다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 10c, 도 10d, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 14c, 도 15a, 도 15b, 도 15c, 도 15d, 도 17a, 도 17b, 도 18a, 및 도 18b는 일부 실시예들에 따른, FinFET들의 제조에서의 중간 단계들의 단면도들이다.
도 16a 및 도 16b는 일부 실시예들에 따른 퇴적 프로세스들을 도시한다.
이하의 개시는 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시를 간소화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 이것들은, 물론, 단지 예들이고 제한하도록 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 상에 제1 피처의 형성은 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제1 피처와 제2 피처 사이에 추가 피처들이 형성될 수 있는 실시예들도 포함할 수 있으며, 따라서 제1 피처 및 제2 피처는 직접 접촉하지 않을 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간소화 및 명료화를 위한 것이고, 그 자체는 설명된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어들은 본 명세서에서 도면들에 도시된 바와 같은 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하기 위한 설명의 편의를 위해 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 더하여 사용 또는 동작 시의 디바이스의 상이한 배향들을 포괄하는 것으로 의도된다. 장치는 다른 방식으로 배향(90도 회전 또는 다른 배향들)될 수 있고, 본 명세서에서 사용되는 공간적으로 상대적인 설명들은 마찬가지로 그에 따라 해석될 수 있다.
다양한 실시예들은 개선된 일함수 조정(work function tuning)을 위해 게이트 전극의 일함수 금속(work function metal; WFM)층을 퇴적하는 방법을 제공한다. 일부 실시예들에서, WFM층은 원자 층 퇴적(atomic layer deposition; ALD) 프로세스에 의해 형성되는 p-형층(p-type layer)이다. ALD 프로세스는 질화물 단층들(예를 들어, 티타늄 질화물, 탄탈륨 질화물 등)과 탄화물 단층들(예를 들어, 티타늄 탄화물, 탄탈륨 탄화물 등)의 조합을 퇴적할 수 있다. 퇴적되는 질화물 단층들의 양에 대한 탄화물 단층들의 양의 비율을 조절함으로써, 게이트 전극의 일함수가 더 정밀하게 조정될 수 있다. 예를 들어, WFM층에서의 탄소 대 질소의 더 높은 비율은 더 낮은 일함수(예를 들어, 더 n-형)를 유발할 수 있고, WFM층에서의 탄소 대 질소의 더 낮은 비율은 더 높은 일함수(예를 들어, 더 p-형)를 유발할 수 있다.
도 1은 일부 실시예들에 따른 3차원 뷰에서의 FinFET의 예를 도시한다. FinFET은 기판(50)(예를 들어, 반도체 기판) 상에 핀(fin)(52)을 포함한다. 분리 영역들(56)이 기판(50)에 배치되고, 핀(52)은 이웃하는 분리 영역들(56) 사이로부터 위로 돌출한다. 분리 영역들(56)은 기판(50)과 분리된 것으로 설명/도시되지만, 본 명세서에서 사용되는 바와 같이, "기판"이라는 용어는 단지 반도체 기판 또는 분리 영역들을 포함하는 반도체 기판을 지칭하는 데 사용될 수 있다. 또한, 핀(52)이 기판(50)으로서 단일의 연속적인 재료로서 도시되지만, 핀(52) 및/또는 기판(50)은 단일의 재료 또는 복수의 재료를 포함할 수 있다. 이와 관련하여, 핀(52)은 이웃하는 분리 영역들(56) 사이에서 연장되는 부분을 지칭한다.
게이트 유전체층(92)이 측벽들을 따라 그리고 핀(52)의 상부 표면 위에 있고, 게이트 전극(94)이 게이트 유전체층(92) 위에 있다. 소스/드레인 영역들(82)이 게이트 유전체층(92) 및 게이트 전극(94)에 대해 핀(52)의 대향 측면들에 배치된다. 도 1은 나중 도면들에서 사용되는 참조 단면들을 더 도시한다. 단면 A-A는 게이트 전극(94)의 종축을 따르며, 예를 들어 FinFET의 소스/드레인 영역들(82) 사이의 전류 흐름의 방향에 수직인 방향에 있다. 단면 B-B는 단면 A-A에 수직이고, 핀(52)의 종축을 따르며, 예를 들어 FinFET의 소스/드레인 영역들(82) 사이의 전류 흐름의 방향에 있다. 단면 C-C는 단면 A-A와 평행하고, FinFET의 소스/드레인 영역을 통해 연장된다. 후속 도면들은 명료화를 위해 이러한 참조 단면도들을 참조한다.
본 명세서에서 논의되는 일부 실시예들은 게이트-라스트 프로세스(gate-last process)를 사용하여 형성되는 FinFET들과 관련하여 논의된다. 다른 실시예들에서는, 게이트-퍼스트 프로세스(gate-first process)가 사용될 수 있다. 또한, 일부 실시예들은 평면 FET들, 나노구조(예를 들어, 나노시트, 나노와이어, 게이트-올-어라운드(gate-all-around) 등) 전계 효과 트랜지스터(nanostructure field effect transistor; NSFET)들 등과 같은 평면 디바이스들에서 사용되는 양태들을 고려한다.
도 2 내지 도 18b는 일부 실시예들에 따른, FinFET들의 제조에서의 중간 단계들의 단면도들이다. 도 2 내지 도 7은 다수의 핀/FinFET을 제외한, 도 1에 도시된 참조 단면 A-A를 도시한다. 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 17a, 및 도 18a는 도 1에 도시된 참조 단면 A-A를 따라 도시되고, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 14c, 도 15a, 도 15b, 도 15c, 도 15d, 도 17b, 및 도 18b는 다수의 핀/FinFET을 제외한, 도 1에 도시된 참조 단면 B-B를 따라 도시된다. 도 10c 및 도 10d는 다수의 핀/FinFET을 제외한, 도 1에 도시된 참조 단면 C-C를 따라 도시된다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 (예를 들어, p-형 또는 n-형 도펀트로) 도핑되거나 도핑되지 않을 수 있는 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 재료의 층이다. 절연체층은, 예를 들어, 매립 산화물(buried oxide; BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 경사 기판(gradient substrate)과 같은 다른 기판들도 사용될 수 있다. 일부 실시예들에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘-게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비화물 인화물을 포함하는 합금 반도체; 또는 이들의 조합들을 포함할 수 있다.
기판(50)은 n-형 영역(50N) 및 p-형 영역(50P)을 갖는다. n-형 영역(50N)은 NMOS 트랜지스터들, 예를 들어, n-형 FinFET들과 같은 n-형 디바이스들을 형성하기 위한 것일 수 있다. p-형 영역(50P)은 PMOS 트랜지스터들, 예를 들어 p-형 FinFET들과 같은 p-형 디바이스들을 형성하기 위한 것일 수 있다. n-형 영역(50N)은 (분할기(51)에 의해 도시된 바와 같이) p-형 영역(50P)으로부터 물리적으로 분리될 수 있고, 임의의 수의 디바이스 피처들(예컨대, 다른 능동 디바이스들, 도핑된 영역들, 분리 구조체들 등)이 n-형 영역(50N)과 p-형 영역(50P) 사이에 배치될 수 있다.
도 3에서, 핀들(52)이 기판(50)에 형성된다. 핀들(52)은 반도체 스트립들이다. 일부 실시예들에서, 핀들(52)은 기판(50)에 트렌치들을 에칭함으로써 기판(50)에 형성될 수 있다. 에칭은 반응성 이온 에칭(RIE), 중성 빔 에칭(neutral beam etch; NBE) 등 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다.
핀들은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀들(52)은 이중 패터닝 또는 다중 패터닝 프로세스들을 포함하는 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스들은 포토리소그래피 및 자기-정렬 프로세스들을 결합하여, 예를 들어, 단일의 직접 포토리소그래피 프로세스를 사용하여 달리 획득가능한 것보다 더 작은 피치들을 갖는 패턴들이 생성될 수 있게 한다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자기 정렬 프로세스를 사용하여 스페이서들이 패터닝된 희생층 옆에 형성된다. 이어서, 희생층이 제거되고, 이어서 남아 있는 스페이서들이 핀들을 패터닝하는 데 사용될 수 있다. 일부 실시예들에서, 마스크(또는 다른 층)가 핀들(52) 상에 남을 수 있다.
도 4에서, 절연 재료(54)가 기판(50) 위에 그리고 이웃하는 핀들(52) 사이에 형성된다. 절연 재료(54)는 실리콘 산화물, 질화물 등 또는 이들의 조합과 같은 산화물일 수 있고, 고밀도 플라즈마 화학적 기상 증착(high density plasma chemical vapor deposition; HDP-CVD), 유동가능 CVD(flowable CVD; FCVD)(예를 들어, 원격 플라즈마 시스템에서의 CVD-기반 재료 퇴적 및 이를 산화물과 같은 다른 재료로 변환하기 위한 후속 경화) 등 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용가능한 프로세스에 의해 형성되는 다른 절연 재료들이 사용될 수 있다. 도시된 실시예에서, 절연 재료(54)는 FCVD 프로세스에 의해 형성된 실리콘 산화물이다. 절연 재료가 형성되면 어닐 프로세스가 수행될 수 있다. 일 실시예에서, 절연 재료(54)는 과잉 절연 재료(54)가 핀들(52)을 커버하도록 형성된다. 절연 재료(54)는 단일 층으로서 도시되지만, 일부 실시예들은 다수의 층을 이용할 수 있다. 예를 들어, 일부 실시예들에서, 라이너(도시되지 않음)가 먼저 기판(50) 및 핀들(52)의 표면을 따라 형성될 수 있다. 그 후, 위에서 논의된 것들과 같은 충전 재료(fill material)가 라이너 위에 형성될 수 있다.
도 5에서, 제거 프로세스가 절연 재료(54)에 적용되어 핀들(52) 위의 과잉 절연 재료(54)를 제거한다. 일부 실시예들에서, 화학적 기계적 연마(chemical mechanical polish; CMP), 에치-백 프로세스, 이들의 조합 등과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스는 핀들(52)을 노출시켜, 평탄화 프로세스가 완료된 후에 핀들(52) 및 절연 재료(54)의 상부 표면들을 평평하게 한다. 마스크가 핀들(52) 상에 남는 실시예들에서, 평탄화 프로세스는 마스크를 노출시키거나 마스크를 제거하여, 평탄화 프로세스가 완료된 후에 마스크 또는 핀들(52) 각각 및 절연 재료(54)의 상부 표면들을 평평하게 할 수 있다.
도 6에서, 절연 재료(54)는 얕은 트렌치 분리(Shallow Trench Isolation; STI) 영역들(56)을 형성하도록 리세싱(recessing)된다. 절연 재료(54)는 n-형 영역(50N) 및 p-형 영역(50P) 내의 핀들(52)의 상부 부분들이 이웃하는 STI 영역들(56) 사이로부터 돌출하도록 리세싱된다. 또한, STI 영역들(56)의 상부 표면들은 도시된 바와 같은 편평한 표면, 볼록한 표면, (디싱(dishing)과 같은) 오목한 표면 또는 이들의 조합을 가질 수 있다. STI 영역들(56)의 상부 표면들은 적절한 에칭에 의해 편평하고, 볼록하고/하거나, 오목하게 형성될 수 있다. STI 영역들(56)은 절연 재료(54)의 재료에 대해 선택적인(예를 들어, 핀들(52)의 재료보다 더 빠른 레이트로 절연 재료(54)의 재료를 에칭하는) 것과 같은 허용가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, 예를 들어 희석 플루오르화 수소(dHF) 산을 사용하는 산화물 제거가 사용될 수 있다.
도 2 내지 도 6과 관련하여 설명된 프로세스는 핀들(52)이 어떻게 형성될 수 있는지의 일례일 뿐이다. 일부 실시예들에서, 핀들은 에피택셜 성장 프로세스에 의해 형성될 수 있다. 예를 들어, 유전체층이 기판(50)의 상부 표면 위에 형성될 수 있고, 트렌치들이 유전체층을 통해 에칭되어 하부 기판(50)을 노출시킬 수 있다. 호모에피택셜 구조체들이 트렌치들 내에 에피택셜 성장될 수 있고, 유전체층은 호모에피택셜 구조체들이 유전체층으로부터 돌출하여 핀들을 형성하도록 리세싱될 수 있다. 또한, 일부 실시예들에서는, 헤테로에피택셜 구조체들이 핀들(52)을 위해 사용될 수 있다. 예를 들어, 도 5의 핀들(52)은 리세싱될 수 있고, 핀들(52)과 상이한 재료가 리세싱된 핀들(52) 위에 에피택셜 성장될 수 있다. 이러한 실시예들에서, 핀들(52)은 리세싱된 재료뿐만 아니라 리세싱된 재료 위에 배치된 에피택셜 성장된 재료도 포함한다. 추가적인 실시예에서, 유전체층이 기판(50)의 상부 표면 위에 형성될 수 있고, 트렌치들이 유전체층을 통해 에칭될 수 있다. 이어서, 헤테로에피택셜 구조체들이 기판(50)과 상이한 재료를 사용하여 트렌치들 내에 에피택셜 성장될 수 있고, 유전체층은 헤테로에피택셜 구조체들이 유전체층으로부터 돌출하여 핀들(52)을 형성하도록 리세싱될 수 있다. 호모에피택셜 또는 헤테로에피택셜 구조체들이 에피택셜 성장되는 일부 실시예들에서, 에피택셜 성장되는 재료들은 성장 동안 인 시추((in situ) 도핑될 수 있고, 이는 이전 및 후속 주입들을 회피할 수 있지만, 인 시추 및 주입 도핑이 함께 사용될 수도 있다.
게다가, p-형 영역(50P)(예컨대, PMOS 영역) 내의 재료와 상이한 재료를 n-형 영역(50N)(예컨대, NMOS 영역) 내에 에피택셜 성장시키는 것이 유리할 수 있다. 다양한 실시예들에서, 핀들(52)의 상위 부분들은 실리콘-게르마늄(SixGe1-x, 여기서 x는 0 내지 1의 범위에 있을 수 있음), 실리콘 탄화물, 순수한 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등으로 형성될 수 있다. 예를 들어, III-V 화합물 반도체를 형성하기 위한 이용가능한 재료들은 인듐 비화물, 알루미늄 비화물, 갈륨 비화물, 인듐 인화물, 갈륨 질화물, 인듐 갈륨 비화물, 인듐 알루미늄 비화물, 갈륨 안티몬화물, 알루미늄 인화물, 알루미늄 인화물, 갈륨 인화물 등을 포함하지만, 이들로 제한되지 않는다.
또한, 도 6에서, 적절한 웰들(도시되지 않음)이 핀들(52) 및/또는 기판(50)에 형성될 수 있다. 일부 실시예들에서, P 웰이 n-형 영역(50N)에 형성될 수 있고, N 웰이 p-형 영역(50P)에 형성될 수 있다. 일부 실시예들에서, P 웰 또는 N 웰이 n-형 영역(50N) 및 p-형 영역(50P) 둘 다에 형성된다.
상이한 웰 유형들을 갖는 실시예들에서, n-형 영역(50N) 및 p-형 영역(50P)에 대한 상이한 주입 단계들은 포토레지스트 및/또는 다른 마스크들(도시되지 않음)을 사용하여 달성될 수 있다. 예를 들어, 포토레지스트가 n-형 영역(50N) 내의 핀들(52) 및 STI 영역들(56) 위에 형성될 수 있다. 포토레지스트는 기판(50)의 p-형 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온(spin-on) 기술을 사용하여 형성될 수 있고, 허용가능한 포토리소그래피 기술들을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, n-형 불순물 주입이 p-형 영역(50P)에서 수행되고, 포토레지스트는 n-형 불순물들이 n-형 영역(50N)에 주입되는 것을 실질적으로 방지하기 위한 마스크로서 작용할 수 있다. n-형 불순물들은 1018 cm-3 이하, 예컨대 약 1016 cm-3 내지 약 1018 cm-3의 농도로 영역에 주입되는 인, 비소, 안티몬 등일 수 있다. 주입 후에, 포토레지스트는 예컨대 허용가능한 애싱 프로세스에 의해 제거된다.
p-형 영역(50P)의 주입 후에, 포토레지스트가 p-형 영역(50P) 내의 핀들(52) 및 STI 영역들(56) 위에 형성된다. 포토레지스트는 기판(50)의 n-형 영역(50N)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기술을 사용하여 형성될 수 있고, 허용가능한 포토리소그래피 기술들을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, n-형 영역(50N)에서 p-형 불순물 주입이 수행될 수 있고, 포토레지스트는 p-형 불순물들이 p-형 영역(50P)에 주입되는 것을 실질적으로 방지하기 위한 마스크로서 작용할 수 있다. p-형 불순물들은 1018 cm-3 이하, 예컨대 약 1016 cm-3 내지 약 1018 cm-3의 농도로 영역에 주입되는 붕소, 붕소 불화물, 인듐 등일 수 있다. 주입 후에, 포토레지스트는 예컨대 허용가능한 애싱 프로세스에 의해 제거될 수 있다.
n-형 영역(50N) 및 p-형 영역(50P)의 주입들 후에, 주입 손상을 복구하고, 주입된 p-형 및/또는 n-형 불순물을 활성화하기 위해 어닐이 수행될 수 있다. 일부 실시예들에서, 에피택셜 핀들의 성장된 재료들은 성장 동안 인 시추 도핑될 수 있고, 이는 주입들을 회피할 수 있지만, 인 시추 및 주입 도핑은 함께 사용될 수도 있다.
도 7에서, 더미 유전체층(60)이 핀들(52) 상에 형성된다. 더미 유전체층(60)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있고, 허용가능한 기술들에 따라 퇴적되거나 열에 의해 성장될 수 있다. 더미 게이트층(62)이 더미 유전체층(60) 위에 형성되고, 마스크층(64)이 더미 게이트층(62) 위에 형성된다. 더미 게이트층(62)은 더미 유전체층(60) 위에 퇴적된 다음, 예를 들어 CMP에 의해 평탄화될 수 있다. 마스크층(64)은 더미 게이트층(62) 위에 퇴적될 수 있다. 더미 게이트층(62)은 전도성 또는 비전도성 재료일 수 있고, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘-게르마늄(폴리-SiGe), 금속 질화물, 금속 실리케이트, 금속 산화물, 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트층(62)은 물리적 기상 증착(physical vapor deposition; PVD), CVD, 스퍼터 퇴적, 또는 선택된 재료를 퇴적하기 위한 다른 기술들에 의해 퇴적될 수 있다. 더미 게이트층(62)은 분리 영역들, 예를 들어 STI 영역들(56) 및/또는 더미 유전체층(60)의 에칭으로부터 높은 에칭 선택성을 갖는 다른 재료들로 이루어질 수 있다. 마스크층(64)은 예를 들어 실리콘 질화물, 실리콘 산질화물 등의 하나 이상의 층을 포함할 수 있다. 이 예에서는, 단일 더미 게이트층(62) 및 단일 마스크층(64)이 n-형 영역(50N) 및 p-형 영역(50P)에 걸쳐 형성된다. 더미 유전체층(60)은 단지 예시의 목적으로 핀들(52)만을 커버하는 것으로 도시된다는 점에 유의한다. 일부 실시예들에서, 더미 유전체층(60)은 더미 유전체층(60)이 STI 영역(56)을 커버하여 STI 영역들 위로 그리고 더미 게이트층(62)과 STI 영역들(56) 사이에 연장되도록 퇴적될 수 있다.
도 8a 내지 도 16b는 실시예 디바이스들의 제조에서의 다양한 추가적인 단계들을 도시한다. 도 8a 내지 도 16b는 n-형 영역(50N) 및 p-형 영역(50P) 중 어느 하나 내의 피처들을 도시한다. 예를 들어, 도 8a 내지 도 16b에 도시된 구조체들은 n-형 영역(50N) 및 p-형 영역(50P) 둘 다에 적용 가능할 수 있다. n-형 영역(50N) 및 p-형 영역(50P)의 구조체들의 차이들(존재하는 경우)은 각각의 도면과 관련된 텍스트에서 설명된다.
도 8a 및 도 8b에서, 마스크층(64)(도 7 참조)은 허용가능한 포토리소그래피 및 에칭 기술들을 이용하여 패터닝되어 마스크들(74)을 형성할 수 있다. 이어서, 마스크들(74)의 패턴은 더미 게이트층(62)에 전사될 수 있다. 일부 실시예들(도시되지 않음)에서, 마스크들(74)의 패턴은 또한 허용가능한 에칭 기술에 의해 더미 유전체층(60)에 전사되어 더미 게이트들(72)을 형성할 수 있다. 더미 게이트들(72)은 핀들(52)의 각각의 채널 영역(58)을 커버한다. 마스크들(74)의 패턴은 더미 게이트들(72) 각각을 인접한 더미 게이트들로부터 물리적으로 분리하는 데 사용될 수 있다. 더미 게이트들(72)은 또한 각각의 에피택셜 핀(52)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
또한, 도 8a 및 도 8b에서, 게이트 밀봉 스페이서들(80)이 더미 게이트들(72), 마스크들(74) 및/또는 핀들(52)의 노출된 표면들 상에 형성될 수 있다. 열 산화 또는 퇴적과 이어지는 이방성 에칭이 게이트 밀봉 스페이서들(80)을 형성할 수 있다. 게이트 밀봉 스페이서들(80)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있다.
게이트 밀봉 스페이서들(80)의 형성 후에, 경도핑된 소스/드레인(lightly doped source/drain; LDD) 영역들(명확히 도시되지 않음)에 대한 주입들이 수행될 수 있다. 상이한 디바이스 유형들을 갖는 실시예들에서, 도 6에서 위에 논의된 주입들과 유사하게, 포토레지스트와 같은 마스크가 n-형 영역(50N) 위에 형성되는 반면, p-형 영역(50P)을 노출시킬 수 있고, 적절한 유형의 (예를 들어, p-형) 불순물들이 p-형 영역(50P) 내의 노출된 핀들(52) 내로 주입될 수 있다. 그 후, 마스크가 제거될 수 있다. 이어서, 포토레지스트와 같은 마스크가 p-형 영역(50P) 위에 형성되는 반면, n-형 영역(50N)을 노출시킬 수 있고, 적절한 유형의 (예컨대, n-형) 불순물들이 n-형 영역(50N) 내의 노출된 핀들(52) 내로 주입될 수 있다. 그 후, 마스크가 제거될 수 있다. n-형 불순물들은 이전에 논의된 n-형 불순물들 중 임의의 것일 수 있고, p-형 불순물들은 이전에 논의된 p-형 불순물들 중 임의의 것일 수 있다. 경도핑된 소스/드레인 영역들은 약 1015 cm-3 내지 약 1019 cm-3의 농도의 불순물들을 가질 수 있다. 주입 손상을 복구하고 주입된 불순물들을 활성화하기 위해 어닐이 사용될 수 있다.
도 9a 및 9b에서, 게이트 스페이서들(86)이 더미 게이트들(72) 및 마스크들(74)의 측벽들을 따라 게이트 밀봉 스페이서들(80) 상에 형성된다. 게이트 스페이서들(86)은 절연 재료를 컨포멀하게(conformally) 퇴적한 후에 절연 재료를 이방성 에칭함으로써 형성될 수 있다. 게이트 스페이서들(86)의 절연 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 이들의 조합 등일 수 있다.
전술한 개시는 일반적으로 스페이서들 및 LDD 영역들을 형성하는 프로세스를 설명한다는 점에 유의한다. 다른 프로세스들 및 시퀀스들이 사용될 수 있다. 예를 들어, 더 적거나 추가적인 스페이서들이 이용될 수 있고, 단계들의 상이한 시퀀스가 이용될 수 있다(예를 들어, 게이트 밀봉 스페이서들(80)은 게이트 스페이서들(86)을 형성하기 전에 에칭되지 않아서, "L자형" 게이트 밀봉 스페이서들을 생성할 수 있고, 스페이서들이 형성되고 제거될 수 있고, 기타 등등일 수 있다). 또한, n-형 및 p-형 디바이스들은 상이한 구조들 및 단계들을 사용하여 형성될 수 있다. 예를 들어, n-형 디바이스들을 위한 LDD 영역들은 게이트 밀봉 스페이서들(80)을 형성하기 전에 형성될 수 있는 반면, p-형 디바이스들을 위한 LDD 영역들은 게이트 밀봉 스페이서들(80)을 형성한 후에 형성될 수 있다.
도 10a 및 10b에서, 에피택셜 소스/드레인 영역들(82)이 핀들(52)에 형성된다. 에피택셜 소스/드레인 영역들(82)은 각각의 더미 게이트(72)가 에피택셜 소스/드레인 영역들(82)의 각각의 이웃하는 쌍들 사이에 배치되도록 핀들(52)에 형성된다. 일부 실시예들에서, 에피택셜 소스/드레인 영역들(82)은 핀들(52) 내로 연장될 수 있고, 핀들(52)을 관통할 수도 있다. 일부 실시예들에서, 게이트 스페이서들(86)은 에피택셜 소스/드레인 영역들(82)을 더미 게이트들(72)로부터 적절한 측방 거리만큼 분리하는 데 사용되어, 에피택셜 소스/드레인 영역들(82)이 결과적인 FinFET들의 후속 형성된 게이트들을 단락시키지 않게 할 수 있다. 에피택셜 소스/드레인 영역들(82)의 재료는 각각의 채널 영역들(58)에 응력을 가하도록 선택될 수 있고, 그에 의해 성능을 향상시킬 수 있다.
n-형 영역(50N) 내의 에피택셜 소스/드레인 영역들(82)은 p-형 영역(50P)을 마스킹하고 n-형 영역(50N) 내의 핀들(52)의 소스/드레인 영역들을 에칭하여 핀들(52) 내에 리세스들을 형성함으로써 형성될 수 있다. 그 후, n-형 영역(50N) 내의 에피택셜 소스/드레인 영역들(82)은 리세스들 내에 에피택셜 성장된다. 에피택셜 소스/드레인 영역들(82)은 n-형 FinFET들에 적절한 것과 같은 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, 핀(52)이 실리콘인 경우, n-형 영역(50N) 내의 에피택셜 소스/드레인 영역들(82)은 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같이 채널 영역(58)에서 인장 변형을 가하는 재료들을 포함할 수 있다. n-형 영역(50N) 내의 에피택셜 소스/드레인 영역들(82)은 핀들(52)의 각각의 표면들로부터 융기된 표면들을 가질 수 있고 작은 면들을 가질 수 있다.
p-형 영역(50P) 내의 에피택셜 소스/드레인 영역들(82)은 n-형 영역(50N)을 마스킹하고 p-형 영역(50P) 내의 핀들(52)의 소스/드레인 영역들을 에칭하여 핀들(52) 내에 리세스들을 형성함으로써 형성될 수 있다. 그 후, p-형 영역(50P) 내의 에피택셜 소스/드레인 영역들(82)은 리세스들 내에 에피택셜 성장된다. 에피택셜 소스/드레인 영역들(82)은 p-형 FinFET들에 적절한 것과 같은 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, 핀(52)이 실리콘인 경우, p-형 영역(50P) 내의 에피택셜 소스/드레인 영역들(82)은 실리콘-게르마늄, 붕소 도핑된 실리콘-게르마늄, 게르마늄, 게르마늄 주석 등과 같이 채널 영역(58)에서 압축 변형을 가하는 재료들을 포함할 수 있다. p-형 영역(50P) 내의 에피택셜 소스/드레인 영역들(82)은 핀들(52)의 각각의 표면들로부터 융기된 표면들을 가질 수 있고, 작은 면들을 가질 수 있다.
저농도로 도핑된 소스/드레인 영역들을 형성하기 위해 앞서 논의된 프로세스와 유사하게, 에피택셜 소스/드레인 영역들(82) 및/또는 핀들(52)에 도펀트들을 주입하여 소스/드레인 영역들을 형성할 수 있고, 이어서 어닐이 수행될 수 있다. 소스/드레인 영역들은 약 1019 cm-3 내지 약 1021 cm-3의 불순물 농도를 가질 수 있다. 소스/드레인 영역들에 대한 n-형 및/또는 p-형 불순물들은 앞서 논의된 불순물들 중 임의의 것일 수 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역들(82)은 성장 동안 인 시추 도핑될 수 있다.
n-형 영역(50N) 및 p-형 영역(50P)에 에피택셜 소스/드레인 영역들(82)을 형성하기 위해 사용되는 에피택시 프로세스들의 결과로서, 에피택셜 소스/드레인 영역들의 상위 표면들은 핀들(52)의 측벽들을 넘어 측방으로 밖으로 확장되는 작은 면들을 갖는다. 일부 실시예들에서, 이러한 작은 면들은 동일한 FinFET의 인접한 소스/드레인 영역들(82)이 도 10c에 도시된 바와 같이 병합되게 한다. 다른 실시예들에서, 인접한 소스/드레인 영역들(82)은 도 10d에 도시된 바와 같이 에피택시 프로세스가 완료된 후에 분리된 채로 남는다. 도 10c 및 10d에 도시된 실시예들에서, STI 영역들(56) 위로 연장되는 핀들(52)의 측벽들의 일부를 커버하는 게이트 스페이서들(86)이 형성되어, 에피택셜 성장을 차단한다. 일부 다른 실시예들에서, 게이트 스페이서들(86)을 형성하기 위해 사용되는 스페이서 에칭은 스페이서 재료를 제거하여 에피택셜 성장 영역이 STI 영역(56)의 표면으로 연장되는 것을 허용하도록 조절될 수 있다.
도 11a 및 11b에서, 제1 층간 유전체(interlayer dielectric; ILD)(88)가 도 10a 및 10b에 도시된 구조체 위에 퇴적된다. 제1 ILD(88)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), 또는 FCVD와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 유전체 재료들은 PSG(phospho-silicate glass), BSG(boro-silicate glass), BPSG(boron-doped phospho-silicate glass), USG(undoped silicate glass) 등을 포함할 수 있다. 임의의 허용가능한 프로세스에 의해 형성되는 다른 절연 재료들이 사용될 수 있다. 일부 실시예들에서, 콘택 에칭 정지층(CESL)(87)이 제1 ILD(88)와 에피택셜 소스/드레인 영역들(82), 마스크들(74), 및 게이트 스페이서들(86) 사이에 배치된다. CESL(87)은 위에 놓인 제1 ILD(88)의 재료보다 낮은 에칭 레이트를 갖는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 유전체 재료를 포함할 수 있다.
도 12a 및 12b에서, 제1 ILD(88)의 상부 표면을 더미 게이트들(72) 또는 마스크들(74)의 상부 표면들과 평평하게 하기 위해 CMP 등의 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스는 또한 더미 게이트들(72) 상의 마스크들(74), 및 마스크들(74)의 측벽들을 따르는 게이트 밀봉 스페이서들(80) 및 게이트 스페이서들(86)의 부분들을 제거할 수 있다. 평탄화 프로세스 후에, 더미 게이트들(72), 게이트 밀봉 스페이서들(80), 게이트 스페이서들(86) 및 제1 ILD(88)의 상부 표면들은 평평하다. 따라서, 더미 게이트들(72)의 상부 표면들은 제1 ILD(88)를 통해 노출된다. 일부 실시예들에서, 마스크들(74)이 남을 수 있으며, 이 경우 평탄화 프로세스는 제1 ILD(88)의 상부 표면을 마스크들(74)의 상부 표면들과 평평하게 한다.
도 13a 및 13b에서, 더미 게이트들(72) 및 마스크들(74)이 존재하는 경우 에칭 단계(들)에서 제거되어, 리세스들(90)이 형성된다. 리세스들(90) 내의 더미 유전체층(60)의 부분들이 또한 제거될 수 있다. 일부 실시예들에서, 더미 게이트들(72)만이 제거되고, 더미 유전체층(60)은 남고, 리세스들(90)에 의해 노출된다. 일부 실시예들에서, 더미 유전체층(60)은 다이의 제1 영역(예를 들어, 코어 논리 영역)의 리세스들(90)로부터 제거되고, 다이의 제2 영역(예를 들어, 입력/출력 영역)의 리세스들(90)에 남는다. 일부 실시예들에서, 더미 게이트들(72)은 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 제1 ILD(88) 또는 게이트 스페이서들(86)을 거의 또는 전혀 에칭하지 않고서 더미 게이트들(72)을 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 각각의 리세스(90)는 각각의 핀(52)의 채널 영역(58)을 노출시키고/시키거나 그 위에 놓인다. 각각의 채널 영역(58)은 에피택셜 소스/드레인 영역들(82)의 이웃 쌍들 사이에 배치된다. 제거 동안, 더미 게이트(72)가 에칭될 때 더미 유전체층(60)이 에칭 정지층으로서 사용될 수 있다. 이어서, 더미 유전체층(60)은 선택적으로 더미 게이트들(72)의 제거 후에 제거될 수 있다.
도 14a 및 14b에서, 게이트 유전체층들(92) 및 게이트 전극들(94)이 대체 게이트들을 위해 형성된다. 도 14c는 도 14b의 영역(89)의 상세도를 도시한다. 게이트 유전체층들(92)은 리세스들(90) 내에, 예컨대 핀들(52)의 상부 표면들 및 측벽들 상에 그리고 게이트 밀봉 스페이서들(80)/게이트 스페이서들(86)의 측벽들 상에 퇴적된 하나 이상의 층일 수 있다. 게이트 유전체층들(92)은 또한 제1 ILD(88)의 상부 표면 상에 형성될 수 있다. 일부 실시예들에서, 게이트 유전체층들(92)은 실리콘 산화물, 실리콘 질화물, 금속 산화물, 금속 실리케이트 등의 하나 이상의 층과 같은 하나 이상의 유전체층을 포함한다. 예를 들어, 일부 실시예들에서, 게이트 유전체층들(92)은, 예를 들어, 열 또는 화학적 산화에 의해 형성되는 실리콘 산화물의 계면층(92A), 및 하프늄, 알루미늄, 지르코늄, 란타늄, 망간, 바륨, 티타늄, 납 및 이들의 조합들의 금속 산화물 또는 실리케이트와 같은 위에 있는 하이-k 유전체 재료(92B)를 포함한다. 게이트 유전체층들(92)은 약 7.0보다 큰 k 값을 갖는 유전체층을 포함할 수 있다. 게이트 유전체층들(92)의 형성 방법들은 분자 빔 퇴적(Molecular-Beam Deposition; MBD), ALD, PECVD 등을 포함할 수 있다. 더미 게이트 유전체(60)의 부분들이 리세스들(90) 내에 남는 실시예들에서, 게이트 유전체층들(92)은 더미 게이트 유전체(60)의 재료(예를 들어, SiO2)를 포함한다.
게이트 전극들(94)은 게이트 유전체층들(92) 위에 퇴적되고 리세스들(90)의 나머지 부분들을 충전한다. 게이트 전극들(94)은 티타늄 질화물, 티타늄 산화물, 티타늄 탄질화물, 탄탈륨 질화물, 탄탈륨 탄화물, 탄탈륨 탄질화물, 티타늄 알루미늄, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합들, 또는 이들의 다중 층들과 같은 금속 함유 재료를 포함할 수 있다. 예를 들어, 단일 층 게이트 전극(94)이 도 14b에 도시되지만, 게이트 전극(94)은 도 14c에 도시된 바와 같이 임의의 수의 p-형 일함수 조정층들(94A), 임의의 수의 n-형 일함수 조정층들(94B), 하나 이상의 접착제층(94C), 및 충전 재료(94D)를 포함할 수 있다. n-형 영역(50N)에서, p-형 일함수 조정층들(94A)은 n-형 일함수 조정층(들)(94B)을 퇴적하기 전에 제거될 수 있다. 리세스들(90)의 충전 후에, CMP 등의 평탄화 프로세스가 수행되어 게이트 유전체층들(92) 및 게이트 전극들(94)의 재료의 과잉 부분들을 제거할 수 있고, 과잉 부분들은 ILD(88)의 상부 표면 위에 있다. 따라서, 게이트 전극들(94) 및 게이트 유전체층들(92)의 재료의 나머지 부분들은 결과적인 FinFET들의 대체 게이트들을 형성한다. 게이트 전극들(94) 및 게이트 유전체층들(92)은 집합적으로 "게이트 스택"이라고 지칭될 수 있다. 게이트 및 게이트 스택들은 핀들(52)의 채널 영역(58)의 측벽들을 따라 연장될 수 있다.
n-형 영역(50N) 및 p-형 영역(50P) 내의 게이트 유전체층들(92)의 형성은 각각의 영역 내의 게이트 유전체층들(92)이 동일한 재료들로 형성되도록 동시에 발생할 수 있고, 게이트 전극들(94)의 형성은 각각의 영역 내의 게이트 전극들(94)이 동일한 재료들로 형성되도록 동시에 발생할 수 있다. 일부 실시예들에서, 라이너층(94A)은 일함수 조정층(들)(94B)을 퇴적하기 전에 n-형 영역(50N)으로부터 제거될 수 있다. 일부 실시예들에서, 각각의 영역 내의 게이트 유전체층들(92)은 별개의 프로세스들에 의해 형성될 수 있어서, 게이트 유전체층들(92)은 상이한 재료들일 수 있고/있거나, 각각의 영역 내의 게이트 전극들(94)은 별개의 프로세스들에 의해 형성될 수 있어서, 게이트 전극들(94)은 상이한 재료들일 수 있다. 별개의 프로세스들을 사용할 때 적절한 영역들을 마스킹하고 노출시키기 위해 다양한 마스킹 단계들이 사용될 수 있다.
도 15a 내지 도 15d는 일부 실시예들에 따른 게이트 전극들(94)을 형성하는 단면도들을 도시한다. 도시의 편의를 위해, p-형 영역(50P) 및 n-형 영역(50N)에 대해 (예컨대, 도 14b 및 도 14c의 영역(89)과 유사한) 게이트 전극의 상세도만이 도시된다.
도 15a에서, p-형 영역(50P) 및 n-형 영역(50N) 내의 리세스들(90) 내에 p-형 일함수 조정층(94A)이 퇴적된다. 일부 실시예들에서, p-형 일함수 조정층(94A)은 ALD 프로세스를 사용하여 형성되는 티타늄 탄소 질화물(Ti-C-N)을 포함한다. 도 16a는 p-형 일함수 조정층(94A)이 Ti-C-N을 포함할 때의 실시예 ALD 프로세스(200)의 프로세스 흐름을 도시한다. ALD 프로세스(200)는 퇴적 루프들(202, 204 및 206)을 포함할 수 있고, 이들 모두는 단일 프로세스에서(예를 들어, 동일한 프로세스 챔버 내에서 인-시추로 그리고 진공을 파괴하지 않고) 수행된다. 퇴적 루프들(202, 204 및 206) 각각은 0.2Å/루프 내지 8Å/루프 범위의 레이트로 퇴적할 수 있다. 일부 실시예들에서, ALD 프로세스(200)는 0.5 토르 내지 50 토르의 압력에서 200℃ 내지 600℃ 범위의 온도에서 수행될 수 있다.
ALD 프로세스(200)는 티타늄 질화물의 하나 이상의 단층을 퇴적하기 위해 하나 이상의 퇴적 루프(202)로 시작한다. 각각의 퇴적 루프(202)는 제1 티타늄-포함 프리커서(예를 들어, TiCl4 등)를 ALD 챔버 내로 펄싱(pulsing)하는 단계, ALD 챔버를 퍼징(purging)하는 단계, 제2 질소-포함 프리커서(예를 들어, NH3)를 ALD 챔버 내로 펄싱하는 단계, 및 ALD 챔버를 퍼징하는 단계를 포함한다. 티타늄-포함 프리커서는 리세스들(90)의 노출된 표면들 상에 티타늄 질화물의 단층을 퇴적하기 위해 질소-포함 프리커서와 반응한다. 각각의 퇴적 루프(202)는 티타늄 질화물의 단일 단층을 퇴적하고, 원하는 양의 티타늄 질화물 단층들을 퇴적하기 위해 임의의 수의 퇴적 루프(202)가 수행될 수 있다.
ALD 프로세스(200)는 티타늄 탄화물의 하나 이상의 단층을 퇴적하기 위해 하나 이상의 퇴적 루프(204)를 계속한다. 각각의 퇴적 루프(204)는 제1 티타늄-포함 프리커서(예를 들어, TiCl4 등)를 ALD 챔버 내로 펄싱하는 단계, ALD 챔버를 퍼징하는 것, 제3 탄소-포함 프리커서(예를 들어, 트리메틸알루미늄(trimethylaluminum; TMA), 알루미늄 트리에틸(aluminum triethyl; TEA) 등)를 ALD 챔버 내로 펄싱하는 단계, 및 ALD 챔버를 퍼징하는 단계를 포함한다. 티타늄-포함 프리커서는 리세스들(90)의 노출된 표면들 상에 티타늄 탄화물의 단층을 퇴적하기 위해 탄소-포함 프리커서와 반응한다. 각각의 퇴적 루프(204)는 티타늄 탄화물의 단일 단층을 퇴적하며, 원하는 양의 티타늄 탄화물 단층들을 퇴적하기 위해 임의의 수의 퇴적 루프(204)가 수행될 수 있다.
이어서, ALD 프로세스(200)는 티타늄 질화물의 하나 이상의 추가적인 단층을 퇴적하기 위해 하나 이상의 퇴적 루프(206)로 계속된다. 각각의 퇴적 루프(206)는 제1 티타늄-포함 프리커서(예를 들어, TiCl4 등)를 ALD 챔버 내로 펄싱하는 단계, ALD 챔버를 퍼징하는 단계, 제2 질소-포함 프리커서(예를 들어, NH3)를 ALD 챔버 내로 펄싱하는 단계, 및 ALD 챔버를 퍼징하는 단계를 포함한다. 퇴적 루프들(202)과 유사하게, 티타늄-포함 프리커서는 리세스들(90)의 노출된 표면들 상에 티타늄 질화물의 단층을 퇴적하기 위해 질소-포함 프리커서와 반응한다. 각각의 퇴적 루프(206)는 티타늄 질화물의 단일 단층을 퇴적하고, 티타늄 탄화물 단층들 위에 원하는 양의 티타늄 질화물 단층들을 퇴적하기 위해 임의의 수의 퇴적 루프(206)가 수행될 수 있다.
대안적으로, 일부 실시예들에서, p-형 일함수 조정층(94A)은 ALD 프로세스를 사용하여 형성되는 탄탈륨 탄소 질화물(Ta-C-N)을 포함한다. 도 16b는 p-형 일함수 조정층(94A)이 Ta-C-N을 포함할 때의 실시예 ALD 프로세스(210)의 프로세스 흐름을 도시한다. ALD 프로세스(210)는 퇴적 루프들(212, 214, 및 216)을 포함할 수 있고, 이들 모두는 단일 프로세스에서(예를 들어, 동일한 프로세스 챔버 내에서 인-시추로 그리고 진공을 파괴하지 않고) 수행된다. 퇴적 루프들(212, 214, 216) 각각은 0.2Å/루프 내지 8Å/루프 범위의 레이트로 퇴적할 수 있다. 일부 실시예들에서, ALD 프로세스(210)는 0.5 토르 내지 50 토르의 압력에서 200℃ 내지 600℃ 범위의 온도에서 수행될 수 있다.
ALD 프로세스(210)는 탄탈륨 질화물의 하나 이상의 단층을 퇴적하기 위해 하나 이상의 퇴적 루프(212)로 시작한다. 각각의 퇴적 루프(202)는 제4 탄탈륨-포함 프리커서(예를 들어, TaCl5 등)를 ALD 챔버 내로 펄싱하는 단계, ALD 챔버를 퍼징하는 단계, 제2 질소-포함 프리커서(예를 들어, NH3)를 ALD 챔버 내로 펄싱하는 단계 및 ALD 챔버를 퍼징하는 단계를 포함한다. 탄탈륨-포함 프리커서는 리세스들(90)의 노출된 표면들 상에 탄탈륨 질화물의 단층을 퇴적하기 위해 질소-포함 프리커서와 반응한다. 각각의 퇴적 루프(212)는 탄탈륨 질화물의 단일 단층을 퇴적하며, 원하는 양의 탄탈륨 질화물 단층들을 퇴적하기 위해 임의의 수의 퇴적 루프(212)가 수행될 수 있다.
ALD 프로세스(210)는 탄탈륨 탄화물의 하나 이상의 단층을 퇴적하기 위해 하나 이상의 퇴적 루프(214)를 계속한다. 각각의 퇴적 루프(214)는 제4 탄탈륨-포함 프리커서(예: TaCl5 등)를 ALD 챔버 내로 펄싱하는 단계, ALD 챔버를 퍼징하는 단계, 제3 탄소-포함 프리커서(예: TMA, TEA 등)를 ALD 챔버 내로 펄싱하는 단계, 및 ALD 챔버를 퍼징하는 단계를 포함한다. 탄탈륨-포함 프리커서는 리세스들(90)의 노출된 표면들 상에 티타늄 탄화물의 단층을 퇴적하기 위해 탄소-포함 프리커서와 반응한다. 각각의 퇴적 루프(214)는 탄탈륨 탄화물의 단일 단층을 퇴적하며, 원하는 양의 탄탈륨 탄화물 단층들을 퇴적하기 위해 임의의 수의 퇴적 루프(214)가 수행될 수 있다.
이어서, ALD 프로세스(210)는 탄탈륨 질화물의 하나 이상의 추가 단층을 퇴적하기 위해 하나 이상의 퇴적 루프(216)로 계속된다. 각각의 퇴적 루프(216)는 제4 탄탈륨-포함 프리커서(예를 들어, TaCl5 등)를 ALD 챔버 내로 펄싱하는 단계, ALD 챔버를 퍼징하는 단계, 제2 질소-포함 프리커서(예를 들어, NH3)를 ALD 챔버 내로 펄싱하는 단계 및 ALD 챔버를 퍼징하는 단계를 포함한다. 퇴적 루프들(212)과 유사하게, 탄탈륨-포함 프리커서는 리세스들(90)의 노출된 표면들 상에 탄탈륨 질화물의 단층을 퇴적하기 위해 질소-포함 프리커서와 반응한다. 각각의 퇴적 루프(216)는 탄탈륨 질화물의 단일 단층을 퇴적하며, 탄탈륨 탄화물 단층들 위에 원하는 양의 탄탈륨 질화물 단층들을 퇴적하기 위해 임의의 수의 퇴적 루프(216)가 수행될 수 있다.
ALD 프로세스에서 탄화물 퇴적 루프들(예컨대, 전술한 루프들(204 또는 214))의 양을 조절하고/하거나, ALD 프로세스에서 질소 퇴적 루프들(예컨대, 전술한 루프들(202, 206, 212, 및/또는 216))의 양을 조절하는 것에 의해, p-형 일함수 조정층(94A)에서의 탄소 대 질소의 비율이 원하는 일함수가 달성되도록 조절될 수 있다. 예를 들어, ALD 프로세스에서 탄화물 퇴적 루프들의 수를 증가시킴으로써, p-형 일함수 조정층(94A)에서의 탄소 대 질소의 비율이 증가될 수 있다. 탄소 대 질소의 비교적 높은 비율을 갖도록 p-형 일함수 조정층(94A)을 퇴적함으로써, 더 낮은 일함수(예를 들어, 더 n-형)가 달성될 수 있다. 또한, 탄소 대 질소의 비교적 낮은 비율을 갖도록 p-형 일함수 조정층(94A)을 퇴적함으로써, 더 높은 일함수(예를 들어, 더 p-형)가 달성될 수 있다. 일부 실시예들에서, p-형 일함수 조정층(94A)에서의 탄소 대 질소의 비율은 0.05 내지 0.95의 범위에 있다. 일부 실시예들에서, p-형 일함수 조정층(94A)에서의 탄소 대 질소의 비율은 0.05 내지 0.55의 범위에 있고, 이는 디바이스의 다양한 트랜지스터들의 일함수들(및 연관된 임계 전압들)의 정밀한 조정을 가능하게 한다. 따라서, 다양한 실시예들은 개선된 정밀도로 p-형 일함수 조정층의 일함수를 조정하기 위한 방법을 제공한다.
또한, 하나의 p-형 일함수 조정층만이 도시되지만, 일부 실시예들은 상이한 p-형 일함수 조정층들을 갖는 제1 게이트 전극 및 제2 게이트 전극을 갖는 반도체 디바이스를 포함할 수 있다는 것을 이해해야 한다. 예를 들어, 제1 게이트 전극은 제1 탄소 대 질소 비율을 갖는 제1 p-형 일함수 조정층을 포함할 수 있고, 제2 게이트 전극은 제2 탄소 대 질소 비율을 갖는 제2 p-형 일함수 조정층을 포함할 수 있다. 제1 탄소 대 질소 비율은 제2 탄소 대 질소 비율과 상이할 수 있다. 제1 및 제2 p-형 일함수 조정층들은 예를 들어 제1 및/또는 제2 p-형 일함수 조정층들의 퇴적 및/또는 에칭 동안 적절하게 제1 및 제2 게이트 전극들 각각에 대한 리세스들을 마스킹함으로써 선택적으로 형성될 수 있다. 이러한 방식으로, 상이한 유형들의 게이트 전극들이 회로 설계에 기초하여 상이한 p-형 일함수 조정층들, 상이한 일함수들, 및 상이한 임계 전압들로 형성될 수 있다. 예를 들어, 일부 실시예들에서, 제1 탄소 대 질소 비율은 제2 탄소 대 질소 비율보다 더 높을 수 있고, 결과적으로 제1 게이트 전극은 제2 게이트 전극보다 더 낮은 일함수(예를 들어, 더 낮은 임계 전압)를 가질 수 있다.
도 15b를 참조하면, 처리는 p-형 영역(50P) 내의 리세스들(90) 내에 p-형 일함수 조정층(94A)을 남기면서 n-형 영역(50N) 내의 리세스들(90)로부터 p-형 일함수 조정층(94A)을 제거함으로써 계속될 수 있다. 일부 실시예들에서, n-형 영역들(50N)로부터 p-형 일함수 조정층(94A)을 선택적으로 제거하는 것은 p-형 영역(50P)에서 p-형 일함수 조정층(94A)을 마스킹함으로써 달성될 수 있다. 예를 들어, 마스크(예를 들어, 배면 반사 방지(back side anti-reflective; BARC)층)가 p-형 영역(50P) 내의 리세스들(90)에 퇴적되어 p-형 일함수 조정층(94A)을 커버하면서, n-형 영역(50N)으로부터 p-형 일함수 조정층(94A)을 제거하기 위해 에칭 프로세스가 수행될 수 있다. 이어서, 에칭 프로세스 후에, 마스크가 제거될 수 있다.
도 15c에서, 이어서 n-형 일함수 조정층(94B)이 n-형 영역(50N) 및 p-형 영역(50P) 내의 리세스들(90)에 컨포멀하게 형성된다. 또한, n-형 일함수 조정층(94B)은 p-형 영역(50P) 내의 p-형 일함수 조정층(94C) 위에 퇴적될 수 있다. n-형 일함수 조정층(94B)은 형성될 디바이스의 응용을 고려하여 디바이스의 일함수를 원하는 양으로 조정하기 위한 임의의 허용가능한 재료일 수 있고, 임의의 허용가능한 퇴적 프로세스를 사용하여 퇴적될 수 있다. 일부 실시예들에서, n-형 일함수 조정층(94B)은 ALD, CVD, PVD 등에 의해 퇴적된 알루미늄(Al), 알루미늄 질화물(AlN), 티타늄 알루미늄(TiAl), 탄탈륨 알루미늄(TaAl) 등을 포함할 수 있다.
도 15d에서, n-형 영역(50N) 및 p-형 영역(50P) 내의 n-형 일함수 조정층(94B) 상에 접착 또는 접착제층(94C)이 컨포멀하게 형성된다. 접착제층(116)은 ALD 등에 의해 퇴적된 티타늄 질화물(TiN) 등을 포함할 수 있다. 또한 도 15d에서, 전도성 재료(94D)가 접착제층(94C) 상에 퇴적된다. 전도성 재료(D9)는 텅스텐(W), 알루미늄(Al), 코발트(Co), 루테늄(Ru), 이들의 조합들 등과 같은 금속을 포함할 수 있다. 전도성 재료(94D)는 CVD, PVD 등 또는 이들의 조합을 사용하여 퇴적될 수 있다. 전도성 재료(94D)는 리세스들(90)의 나머지 부분들을 충전한다.
전도성 재료(94D)가 퇴적된 후에, 게이트 유전체들(92), p-형 일함수 조정층(94A), n-형 일함수 조정층(94B), 접착제층(94C), 및 전도성 재료(94D)의 과잉 부분들을 제거하기 위해, CMP와 같은 평탄화 프로세스가 수행되어 게이트 유전체들(92) 및 게이트 전극들(94)을 형성할 수 있으며, 과잉 부분들은 ILD(90)의 상부 표면 위에 있다.
도 15a 및 도 15b에서, 게이트 마스크(96)가 (게이트 유전체층(92) 및 대응하는 게이트 전극(94)을 포함하는) 게이트 스택 위에 형성되고, 게이트 마스크는 게이트 스페이서들(86)의 대향하는 부분들 사이에 배치될 수 있다. 일부 실시예들에서, 게이트 마스크(96)를 형성하는 것은 게이트 스택 바로 위에 그리고 게이트 스페이서들(86)의 대향하는 부분들 사이에 리세스가 형성되도록 게이트 스택을 리세싱하는 것을 포함한다. 실리콘 질화물, 실리콘 산질화물 등과 같은 유전체 재료의 하나 이상의 층을 포함하는 게이트 마스크(96)가 리세스 내에 충전되고, 이어서 제1 ILD(88) 위로 연장되는 유전체 재료의 과잉 부분들을 제거하기 위해 평탄화 프로세스가 수행된다.
또한, 도 17a 및 도 17b에 도시된 바와 같이, 제2 ILD(108)가 제1 ILD(88) 위에 퇴적된다. 일부 실시예들에서, 제2 ILD(108)는 유동가능 CVD 방법에 의해 형성된 유동가능 막이다. 일부 실시예들에서, 제2 ILD(108)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, CVD 및 PECVD와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 후속하여 형성된 게이트 콘택들(110)(도 18a 및 도 18b)은 리세싱된 게이트 전극(94)의 상부 표면과 접촉하도록 제2 ILD(108) 및 게이트 마스크(96)를 관통한다.
도 18a 및 도 18b에서, 게이트 콘택들(110) 및 소스/드레인 콘택들(112)이 일부 실시예들에 따라 제2 ILD(108) 및 제1 ILD(88)를 통해 형성된다. 소스/드레인 콘택들(112)을 위한 개구들이 제1 및 제2 ILD들(88 및 108)을 통해 형성되고, 게이트 콘택(110)을 위한 개구들이 제2 ILD(108) 및 게이트 마스크(96)를 통해 형성된다. 개구들은 허용가능한 포토리소그래피 및 에칭 기술들을 사용하여 형성될 수 있다. 확산 장벽층, 접착층 등과 같은 라이너(도시되지 않음) 및 전도성 재료가 개구들 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. CMP 등의 평탄화 프로세스가 수행되어 ILD(108)의 표면으로부터 과잉 재료를 제거할 수 있다. 나머지 라이너 및 전도성 재료는 개구들 내에 소스/드레인 콘택들(112) 및 게이트 콘택들(110)을 형성한다. 어닐 프로세스가 수행되어 에피택셜 소스/드레인 영역들(82)과 소스/드레인 콘택들(112) 사이의 계면에 실리사이드를 형성할 수 있다. 소스/드레인 콘택들(112)은 에피택셜 소스/드레인 영역들(82)에 물리적으로 그리고 전기적으로 결합되고, 게이트 콘택들(110)은 게이트 전극들(106)에 물리적으로 그리고 전기적으로 결합된다. 소스/드레인 콘택들(112) 및 게이트 콘택들(110)은 상이한 프로세스들에서 형성될 수 있거나, 동일한 프로세스에서 형성될 수 있다. 동일한 단면들에 형성되는 것으로 도시되지만, 소스/드레인 콘택들(112) 및 게이트 콘택들(110) 각각은 상이한 단면들에 형성될 수 있고, 이는 콘택들의 단락을 회피할 수 있다는 점이 이해되어야 한다.
개시된 FinFET 실시예들은 또한 나노구조(예컨대, 나노시트, 나노와이어, 게이트-올-어라운드 등) 전계 효과 트랜지스터(NSFET)들과 같은 나노구조 디바이스들에 적용될 수 있다. NSFET 실시예에서, 핀들은 채널층들과 희생층들의 교대층들의 스택을 패터닝하는 것에 의해 형성된 나노구조체들로 대체된다. 더미 게이트 스택들 및 소스/드레인 영역들은 전술된 실시예들과 유사한 방식으로 형성된다. 더미 게이트 스택들이 제거된 후에, 채널 영역들에서 희생층들이 부분적으로 또는 완전히 제거될 수 있다. 대체 게이트 구조체들은 전술한 실시예들과 유사한 방식으로 형성되고, 대체 게이트 구조체들은 희생층들을 제거함으로써 남겨진 개구들을 부분적으로 또는 완전히 충전할 수 있고, 대체 게이트 구조체들은 NSFET 디바이스들의 채널 영역들에서 채널층들을 부분적으로 또는 완전히 둘러쌀 수 있다. 대체 게이트 구조체들 및 소스/드레인 영역들에 대한 ILD들 및 콘택들은 전술한 실시예들과 유사한 방식으로 형성될 수 있다. 본 명세서에 그 전체가 참고로 통합되는 미국 특허 출원 공개 제2016/0365414호에 개시된 바와 같이 나노구조 디바이스가 형성될 수 있다.
다양한 실시예들은 개선된 일함수 조정을 위해 게이트 전극의 WFM층을 퇴적하는 방법을 제공한다. 일부 실시예들에서, WFM층은 ALD 프로세스에 의해 형성되는 p-형층이다. ALD 프로세스는 질화물 단층들(예를 들어, 티타늄 질화물, 탄탈륨 질화물 등) 및 탄화물 단층들(예를 들어, 티타늄 탄화물, 탄탈륨 탄화물 등)의 조합을 퇴적할 수 있다. 퇴적되는 질화물 단층들의 양에 대한 탄화물 단층들의 양의 비율을 조절함으로써, 게이트 전극의 일함수가 더 정밀하게 조정될 수 있다. 예를 들어, WFM층에서의 탄소 대 질소의 더 높은 비율은 WFM층이 더 낮은 일함수(예를 들어, 더 n-형)를 갖게 할 수 있고, WFM층에서의 탄소 대 질소의 더 낮은 비율은 WFM층이 더 높은 일함수(예를 들어, 더 p-형)를 갖게 할 수 있다.
일부 실시예들에서, 게이트 전극을 형성하기 위한 방법은 원자 층 퇴적 프로세스를 사용하여 게이트 유전체층 위에 제1 일함수 조정층을 퇴적하는 단계 - 원자 층 퇴적 프로세스는 하나 이상의 제1 질화물 단층을 퇴적하는 것; 및 하나 이상의 제1 질화물 단층 위에 하나 이상의 탄화물 단층을 퇴적하는 것을 포함함 - ; 제1 일함수 조정층의 접착층을 퇴적하는 단계; 및 접착층 위에 전도성 재료를 퇴적하는 단계를 포함한다. 선택적으로, 일부 실시예들에서, 하나 이상의 제1 질화물 단층을 퇴적하는 것은 원자 층 퇴적 프로세스가 수행되는 퇴적 챔버 내로 금속-포함 프리커서(metal-comprising precursor)를 펄싱하는 것; 및 퇴적 챔버 내로 질소-포함 프리커서를 펄싱하는 것을 포함한다. 선택적으로, 일부 실시예들에서, 금속-포함 프리커서는 TiCl4이고, 질소-포함 프리커서는 NH3이다. 선택적으로, 일부 실시예들에서, 금속-포함 프리커서는 TaCl5이고, 질소-포함 프리커서는 NH3이다. 선택적으로, 일부 실시예들에서, 하나 이상의 탄화물 단층을 퇴적하는 것은 원자 층 퇴적 프로세스가 수행되는 퇴적 챔버 내로 금속-포함 프리커서를 펄싱하는 것; 및 퇴적 챔버 내로 탄소-포함 프리커서를 펄싱하는 것을 포함한다. 선택적으로, 일부 실시예들에서, 금속-포함 프리커서는 TiCl4이고, 탄소-포함 프리커서는 트리메틸알루미늄(TMA) 또는 알루미늄 트리에틸(TEA)이다. 선택적으로, 일부 실시예들에서, 금속-포함 프리커서는 TaCl5이고, 탄소-포함 프리커서는 트리메틸알루미늄(TMA) 또는 알루미늄 트리에틸(TEA)이다. 선택적으로, 일부 실시예들에서, 원자 층 퇴적 프로세스는, 하나 이상의 탄화물 단층 위에 하나 이상의 제2 질화물 단층을 퇴적하는 것을 더 포함한다. 선택적으로, 일부 실시예들에서, 방법은 접착층을 퇴적하는 단계 전에, 제1 일함수 조정층 상에 제2 일함수 조정층을 퇴적하는 단계를 더 포함한다. 선택적으로, 일부 실시예들에서, 제1 일함수 조정층은 p-형층이고, 제2 일함수 조정층은 n-형층이다.
일부 실시예들에서, 방법은 제1 게이트 스페이서들 사이에 제1 리세스를 형성하는 단계; 제1 리세스 내에 p-형 일함수 조정층을 퇴적하는 단계 - p-형 일함수 조정층을 퇴적하는 단계는 질화물의 제1 단층들을 퇴적하는 단계; 제1 단층들 위에 탄화물의 제2 단층들을 퇴적하는 단계; 제2 단층들 위에 질화물의 제3 단층들을 퇴적하는 단계를 포함함 - ; p-형 일함수 조정층 위의 제1 리세스 내에 n-형 일함수 조정층을 퇴적하는 단계; n-형 일함수 조정층 위의 제1 리세스 내에 접착층을 퇴적하는 단계; 및 접착층 위의 제1 리세스 내에 전도성 충전 재료를 퇴적하는 단계를 포함한다. 선택적으로, 일부 실시예들에서, 제1 단층들을 퇴적하는 단계 및 제3 단층들을 퇴적하는 단계는 탄탈륨-포함 단층들을 퇴적하는 단계를 포함한다. 선택적으로, 일부 실시예들에서, 제1 단층들을 퇴적하는 단계 및 제3 단층들을 퇴적하는 단계는 티타늄-포함 단층들을 퇴적하는 단계를 포함한다. 선택적으로, 일부 실시예들에서, 방법은 제2 게이트 스페이서들 사이에 제2 리세스를 형성하는 단계; 제2 리세스 내에 p-형 일함수 조정층을 퇴적하는 단계; 제1 리세스 내의 p-형 일함수 조정층의 제2 부분들을 마스킹하면서 제2 리세스로부터 p-형 일함수 조정층의 제1 부분들을 제거하는 단계; p-형 일함수 조정층의 제1 부분들을 제거하는 단계 후에, 제2 리세스 내에 n-형 일함수 조정층을 퇴적하는 단계; n-형 일함수 조정층 위의 제2 리세스 내에 접착층을 퇴적하는 단계; 및 접착층 위의 제2 리세스 내에 전도성 충전 재료를 퇴적하는 단계를 더 포함한다. 선택적으로, 일부 실시예들에서, 제2 단층들을 퇴적하는 단계는 탄소-포함 프리커서를 유동시키는 단계를 포함하고, 탄소-포함 프리커서는 트리메틸알루미늄(TMA) 또는 알루미늄 트리에틸(TEA)이다.
일부 실시예들에서, 디바이스는 제1 소스/드레인 영역; 제2 소스/드레인 영역; 및 제1 소스/드레인 영역과 제2 소스/드레인 영역 사이의 제1 게이트를 포함하고, 제1 게이트는 게이트 유전체; 및 게이트 유전체 위의 게이트 전극을 포함하고, 게이트 전극은 게이트 유전체 위의 제1 p-형 일함수 조정 금속 - 제1 p-형 일함수 조정 금속은 탄소 및 질소를 포함함 - ; 제1 p-형 일함수 조정 금속 위의 접착층; 및 접착층 위의 충전 금속을 포함한다. 선택적으로, 일부 실시예들에서, 제1 p-형 일함수 조정 금속은 티타늄을 더 포함한다. 선택적으로, 일부 실시예들에서, 제1 p-형 일함수 조정 금속은 탄탈륨을 더 포함한다. 선택적으로, 일부 실시예들에서, 디바이스는 제1 p-형 일함수 조정 금속과 접착층 사이의 n-형 일함수 조정 금속을 더 포함한다. 선택적으로, 일부 실시예들에서, 제1 p-형 일함수 조정 금속에서의 탄소 대 질소의 비율은 0.05 내지 0.55의 범위에 있다.
전술한 내용은 이 분야의 기술자들이 본 개시의 양태들을 더 잘 이해할 수 있도록 여러 실시예의 특징들을 개략적으로 설명한다. 이 분야의 기술자들은 그들이 본 명세서에 소개된 실시예들의 동일한 목적들을 실행하고/하거나 동일한 이점들을 달성하기 위해 다른 프로세스들 및 구조들을 설계하거나 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 알아야 한다. 이 분야의 기술자들은 또한 그러한 등가의 구성들이 본 개시의 사상 및 범위로부터 벗어나지 않으며, 그들이 본 개시의 사상 및 범위로부터 벗어나지 않고 그 안에서 다양한 변경들, 치환들 및 개조들을 행할 수 있다는 것을 깨달아야 한다.
실시예들
실시예 1. 게이트 전극을 형성하기 위한 방법에 있어서,
원자 층 퇴적 프로세스(atomic layer deposition process)를 사용하여 게이트 유전체층 위에 제1 일함수 조정층(work function tuning layer)을 퇴적하는 단계로서, 상기 원자 층 퇴적 프로세스는,
하나 이상의 제1 질화물 단층(nitride monolayer)을 퇴적하는 것; 및
상기 하나 이상의 제1 질화물 단층 위에 하나 이상의 탄화물 단층(carbide monolayer)을 퇴적하는 것을 포함하는 것인, 상기 제1 일함수 조정층을 퇴적하는 단계;
상기 제1 일함수 조정층의 접착층을 퇴적하는 단계; 및
상기 접착층 위에 전도성 재료를 퇴적하는 단계
를 포함하는, 게이트 전극을 형성하기 위한 방법.
실시예 2. 실시예 1에 있어서, 상기 하나 이상의 제1 질화물 단층을 퇴적하는 것은,
상기 원자 층 퇴적 프로세스가 수행되는 퇴적 챔버 내로 금속-포함 프리커서(metal-comprising precursor)를 펄싱(pulsing)하는 것; 및
상기 퇴적 챔버 내로 질소-포함 프리커서를 펄싱하는 것
을 포함하는 것인, 방법.
실시예 3. 실시예 2에 있어서, 상기 금속-포함 프리커서는 TiCl4이고, 상기 질소-포함 프리커서는 NH3인 것인, 방법.
실시예 4. 실시예 2에 있어서, 상기 금속-포함 프리커서는 TaCl5이고, 상기 질소-포함 프리커서는 NH3인 것인, 방법.
실시예 5. 실시예 1에 있어서, 상기 하나 이상의 탄화물 단층을 퇴적하는 것은,
상기 원자 층 퇴적 프로세스가 수행되는 퇴적 챔버 내로 금속-포함 프리커서를 펄싱하는 것; 및
상기 퇴적 챔버 내로 탄소-포함 프리커서를 펄싱하는 것
을 포함하는 것인, 방법.
실시예 6. 실시예 5에 있어서, 상기 금속-포함 프리커서는 TiCl4이고, 상기 탄소-포함 프리커서는 트리메틸알루미늄(trimethylaluminum; TMA) 또는 알루미늄 트리에틸(aluminum triethyl; TEA)인 것인, 방법.
실시예 7. 실시예 5에 있어서, 상기 금속-포함 프리커서는 TaCl5이고, 상기 탄소-포함 프리커서는 트리메틸알루미늄(TMA) 또는 알루미늄 트리에틸(TEA)인 것인, 방법.
실시예 8. 실시예 1에 있어서, 상기 원자 층 퇴적 프로세스는, 상기 하나 이상의 탄화물 단층 위에 하나 이상의 제2 질화물 단층을 퇴적하는 것을 더 포함하는 것인, 방법.
실시예 9. 실시예 1에 있어서, 상기 접착층을 퇴적하는 단계 전에, 상기 제1 일함수 조정층 상에 제2 일함수 조정층을 퇴적하는 단계를 더 포함하는, 방법.
실시예 10. 실시예 9에 있어서, 상기 제1 일함수 조정층은 p-형층(p-type layer)이고, 상기 제2 일함수 조정층은 n-형층인 것인, 방법.
실시예 11. 방법에 있어서,
제1 게이트 스페이서들 사이에 제1 리세스를 형성하는 단계;
상기 제1 리세스 내에 p-형 일함수 조정층을 퇴적하는 단계로서, 상기 p-형 일함수 조정층을 퇴적하는 단계는,
질화물의 제1 단층들을 퇴적하는 단계;
상기 제1 단층들 위에 탄화물의 제2 단층들을 퇴적하는 단계; 및
상기 제2 단층들 위에 상기 질화물의 제3 단층들을 퇴적하는 단계를 포함하는 것인, 상기 p-형 일함수 조정층을 퇴적하는 단계;
상기 p-형 일함수 조정층 위의 상기 제1 리세스 내에 n-형 일함수 조정층을 퇴적하는 단계;
상기 n-형 일함수 조정층 위의 상기 제1 리세스 내에 접착층을 퇴적하는 단계; 및
상기 접착층 위의 상기 제1 리세스 내에 전도성 충전 재료를 퇴적하는 단계
를 포함하는 방법.
실시예 12. 실시예 11에 있어서, 상기 제1 단층들을 퇴적하는 단계 및 상기 제3 단층들을 퇴적하는 단계는 탄탈륨-포함 단층들을 퇴적하는 단계를 포함하는 것인, 방법.
실시예 13. 실시예 11에 있어서, 상기 제1 단층들을 퇴적하는 단계 및 상기 제3 단층들을 퇴적하는 단계는 티타늄-포함 단층들을 퇴적하는 단계를 포함하는 것인, 방법.
실시예 14. 실시예 11에 있어서,
제2 게이트 스페이서들 사이에 제2 리세스를 형성하는 단계;
상기 제2 리세스 내에 상기 p-형 일함수 조정층을 퇴적하는 단계;
상기 제1 리세스 내의 상기 p-형 일함수 조정층의 제2 부분들을 마스킹하면서 상기 제2 리세스로부터 상기 p-형 일함수 조정층의 제1 부분들을 제거하는 단계;
상기 p-형 일함수 조정층의 상기 제1 부분들을 제거하는 단계 후에, 상기 제2 리세스 내에 상기 n-형 일함수 조정층을 퇴적하는 단계;
상기 n-형 일함수 조정층 위의 상기 제2 리세스 내에 상기 접착층을 퇴적하는 단계; 및
상기 접착층 위의 상기 제2 리세스 내에 상기 전도성 충전 재료를 퇴적하는 단계
를 더 포함하는, 방법.
실시예 15. 실시예 11에 있어서, 상기 제2 단층들을 퇴적하는 단계는 탄소-포함 프리커서를 유동(flow)시키는 단계를 포함하고, 상기 탄소-포함 프리커서는 트리메틸알루미늄(TMA) 또는 알루미늄 트리에틸(TEA)인 것인, 방법.
실시예 16. 디바이스에 있어서,
제1 소스/드레인 영역;
제2 소스/드레인 영역; 및
상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이의 제1 게이트
를 포함하고, 제1 게이트는,
게이트 유전체; 및
상기 게이트 유전체 위의 게이트 전극
을 포함하며, 상기 게이트 전극은,
상기 게이트 유전체 위의 제1 p-형 일함수 조정 금속 - 상기 제1 p-형 일함수 조정 금속은 탄소 및 질소를 포함함 - ;
상기 제1 p-형 일함수 조정 금속 위의 접착층; 및
상기 접착층 위의 충전 금속
을 포함하는 것인, 디바이스.
실시예 17. 실시예 16에 있어서, 상기 제1 p-형 일함수 조정 금속은 티타늄을 더 포함하는 것인, 디바이스.
실시예 18. 실시예 16에 있어서, 상기 제1 p-형 일함수 조정 금속은 탄탈륨을 더 포함하는 것인, 디바이스.
실시예 19. 실시예 16에 있어서, 상기 제1 p-형 일함수 조정 금속과 상기 접착층 사이의 n-형 일함수 조정 금속을 더 포함하는, 디바이스.
실시예 20. 실시예 16에 있어서, 상기 제1 p-형 일함수 조정 금속에서의 탄소 대 질소의 비율은 0.05 내지 0.55의 범위에 있는 것인, 디바이스.

Claims (10)

  1. 게이트 전극을 형성하기 위한 방법에 있어서,
    원자 층 퇴적 프로세스(atomic layer deposition process)를 사용하여 게이트 유전체층 위에 제1 일함수 조정층(work function tuning layer)을 퇴적하는 단계로서, 상기 원자 층 퇴적 프로세스는,
    하나 이상의 제1 질화물 단층(nitride monolayer)을 퇴적하는 것; 및
    상기 하나 이상의 제1 질화물 단층 위에 하나 이상의 탄화물 단층(carbide monolayer)을 퇴적하는 것을 포함하는 것인, 상기 제1 일함수 조정층을 퇴적하는 단계;
    상기 제1 일함수 조정층의 접착층을 퇴적하는 단계; 및
    상기 접착층 위에 전도성 재료를 퇴적하는 단계
    를 포함하는, 게이트 전극을 형성하기 위한 방법.
  2. 제1항에 있어서, 상기 하나 이상의 제1 질화물 단층을 퇴적하는 것은,
    상기 원자 층 퇴적 프로세스가 수행되는 퇴적 챔버 내로 금속-포함 프리커서(metal-comprising precursor)를 펄싱(pulsing)하는 것; 및
    상기 퇴적 챔버 내로 질소-포함 프리커서를 펄싱하는 것
    을 포함하는 것인, 방법.
  3. 제2항에 있어서, 상기 금속-포함 프리커서는 TiCl4이고, 상기 질소-포함 프리커서는 NH3인 것인, 방법.
  4. 제1항에 있어서, 상기 하나 이상의 탄화물 단층을 퇴적하는 것은,
    상기 원자 층 퇴적 프로세스가 수행되는 퇴적 챔버 내로 금속-포함 프리커서를 펄싱하는 것; 및
    상기 퇴적 챔버 내로 탄소-포함 프리커서를 펄싱하는 것
    을 포함하는 것인, 방법.
  5. 제4항에 있어서, 상기 금속-포함 프리커서는 TiCl4이고, 상기 탄소-포함 프리커서는 트리메틸알루미늄(trimethylaluminum; TMA) 또는 알루미늄 트리에틸(aluminum triethyl; TEA)인 것인, 방법.
  6. 제1항에 있어서, 상기 원자 층 퇴적 프로세스는, 상기 하나 이상의 탄화물 단층 위에 하나 이상의 제2 질화물 단층을 퇴적하는 것을 더 포함하는 것인, 방법.
  7. 제1항에 있어서, 상기 접착층을 퇴적하는 단계 전에, 상기 제1 일함수 조정층 상에 제2 일함수 조정층을 퇴적하는 단계를 더 포함하는, 방법.
  8. 제7항에 있어서, 상기 제1 일함수 조정층은 p-형층(p-type layer)이고, 상기 제2 일함수 조정층은 n-형층인 것인, 방법.
  9. 방법에 있어서,
    제1 게이트 스페이서들 사이에 제1 리세스를 형성하는 단계;
    상기 제1 리세스 내에 p-형 일함수 조정층을 퇴적하는 단계로서, 상기 p-형 일함수 조정층을 퇴적하는 단계는,
    질화물의 제1 단층들을 퇴적하는 단계;
    상기 제1 단층들 위에 탄화물의 제2 단층들을 퇴적하는 단계; 및
    상기 제2 단층들 위에 상기 질화물의 제3 단층들을 퇴적하는 단계를 포함하는 것인, 상기 p-형 일함수 조정층을 퇴적하는 단계;
    상기 p-형 일함수 조정층 위의 상기 제1 리세스 내에 n-형 일함수 조정층을 퇴적하는 단계;
    상기 n-형 일함수 조정층 위의 상기 제1 리세스 내에 접착층을 퇴적하는 단계; 및
    상기 접착층 위의 상기 제1 리세스 내에 전도성 충전 재료를 퇴적하는 단계
    를 포함하는 방법.
  10. 디바이스에 있어서,
    제1 소스/드레인 영역;
    제2 소스/드레인 영역; 및
    상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이의 제1 게이트
    를 포함하고, 제1 게이트는,
    게이트 유전체; 및
    상기 게이트 유전체 위의 게이트 전극
    을 포함하며, 상기 게이트 전극은,
    상기 게이트 유전체 위의 제1 p-형 일함수 조정 금속 - 상기 제1 p-형 일함수 조정 금속은 탄소 및 질소를 포함함 - ;
    상기 제1 p-형 일함수 조정 금속 위의 접착층; 및
    상기 접착층 위의 충전 금속
    을 포함하는 것인, 디바이스.
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