CN114823672A - 半导体器件及方法 - Google Patents

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CN114823672A CN202110779123.XA CN202110779123A CN114823672A CN 114823672 A CN114823672 A CN 114823672A CN 202110779123 A CN202110779123 A CN 202110779123A CN 114823672 A CN114823672 A CN 114823672A
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China
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nanostructures
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function adjusting
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李欣怡
洪正隆
徐志安
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开总体涉及半导体器件及方法。实施例包括一种器件，其具有位于衬底上的纳米结构，纳米结构包括沟道区域。该器件还包括栅极电介质层，围绕每个纳米结构。该器件还包括第一功函数调整层，位于栅极电介质层上，该第一功函数调整层包括第一n型功函数金属、铝和碳，该第一n型功函数金属的功函数值小于钛。该器件还包括粘合层，位于第一功函数调整层上。该器件还包括填充层，位于粘合层上。

Description

半导体器件及方法
技术领域
本公开总体涉及半导体器件及方法。
背景技术
半导体器件被用于各种电子应用，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上顺序地沉积材料的绝缘或电介质层、导电层和半导体层，并使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来持续改进各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多组件集成到给定区域中。然而，随着最小特征尺寸的减小，出现了应该解决的其他问题。
发明内容
根据本公开的一个实施例，提供了一种半导体器件，包括：纳米结构，位于衬底上，所述纳米结构包括沟道区域；栅极电介质层，围绕每个所述纳米结构；第一功函数调整层，位于所述栅极电介质层上，所述第一功函数调整层包括第一n型功函数金属、铝和碳，所述第一n型功函数金属的功函数值小于钛；粘合层，位于所述第一功函数调整层上；以及填充层，位于所述粘合层上。
根据本公开的另一实施例，提供了一种用于形成半导体器件的方法，包括：在衬底上形成第一组纳米结构，所述第一组纳米结构包括第一沟道区域；在所述第一沟道区域上形成第一栅极电介质层；在所述第一栅极电介质层上形成第一功函数调整层，所述第一功函数调整层包括锆、铪、铌、钽、或其组合；在所述第一功函数调整层上形成第一阻挡层，所述第一阻挡层与所述第一功函数调整层原位形成；在所述第一阻挡层上形成粘合层；以及在所述粘合层上形成填充层。
根据本公开的又一实施例，提供了一种用于形成半导体器件的方法，包括：在衬底上形成第一组纳米结构和第二组纳米结构，所述第一组纳米结构包括第一沟道区域，并且所述第二组纳米结构包括第二沟道区域；形成具有第一部分和第二部分的栅极电介质层，所述第一部分被沉积在所述第一沟道区域上，所述第二部分被沉积在所述第二沟道区域上；在所述栅极电介质层的第一部分、所述栅极电介质层的第二部分上形成n型功函数调整层，并且所述n型功函数调整层围绕每个所述第一组纳米结构；在所述n型功函数调整层上并与之原位地形成第一阻挡层；从所述栅极电介质层的第二部分去除所述第一阻挡层和所述n型功函数调整层；在所述第一组纳米结构上的所述第一阻挡层上以及所述栅极电介质层的第二部分上形成p型功函数调整层；以及在所述p型功函数调整层上形成填充层。
附图说明
在结合附图阅读时，可以从下面的具体实施方式可最佳地理解本公开的各方面。应注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意地增大或减小了。
图1以三维视图示出了根据一些实施例的纳米结构场效应晶体管(nano-FET)的示例。
图2至图24B是根据一些实施例的制造纳米结构FET的中间阶段的视图。
图25是根据一些实施例的用于形成纳米结构FET的替换栅极的示例方法的流程图。
图26是根据一些实施例的制造纳米结构FET的中间阶段的截面图。
图27是根据一些实施例的制造纳米结构FET的中间阶段的截面图。
图28是根据一些实施例的制造纳米结构FET的中间阶段的截面图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个元件或特征相对于另外(一个或多个)元件或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。
根据各种实施例，栅极电极被形成有功函数调整层。在一些实施例中，n型器件具有包括Zr、Hf、Nb、Ta、或其组合的功函数调整层。这些功函数调整层使功函数值降低，并进一步将要偏移的有效功函数值向n型偏移。这些变化可以改善所得n型器件的阈值电压。
在包括纳米结构FET的管芯的特定上下文中描述了实施例。然而，各种实施例可以被应用于替代纳米结构FET或与纳米结构FET结合地包括其他类型的晶体管(例如，鳍式场效应晶体管(FinFET)、平面晶体管等)的管芯。
图1示出了根据一些实施例的纳米结构FET(例如，纳米线FET、纳米片FET等)的示例。图1是三维视图，其中为清晰起见而省略了纳米结构FET的一些特征。纳米结构FET可以是纳米片场效应晶体管(NSFET)、纳米线场效应晶体管(NWFET)、栅极全环绕场效应晶体管(GAAFET)等。
纳米结构FET包括在衬底50(例如，半导体衬底)上的鳍62之上的纳米结构66(例如，纳米片、纳米线等)，并且纳米结构66用作纳米结构FET的沟道区域。纳米结构66可以包括p型纳米结构、n型纳米结构、或其组合。诸如浅沟槽隔离(STI)区域之类的隔离区域70被设置在相邻的鳍62之间，这些鳍62可突出高于相邻的隔离区域70并从相邻的隔离区域70之间突出。尽管隔离区域70被示出/描述为与衬底50分离，但如本文所使用的，术语“衬底”可以指代单独的半导体衬底、或者半导体衬底和隔离区域的组合。此外，尽管鳍62的底部部分被示为与衬底50的单一连续材料，但鳍62的底部部分和/或衬底50可以包括单一材料或多种材料。在该上下文中，鳍62是指延伸高于相邻的隔离区域70并从相邻的隔离区域70之间延伸的部分。
栅极电介质122在鳍62的顶表面之上并且沿着纳米结构66的顶表面、侧壁和底表面。栅极电极124在栅极电介质122之上。外延源极/漏极区域98在栅极电介质122和栅极电极124的相反侧被设置在鳍62上。外延源极/漏极区域98可以在不同的鳍62之间共享。例如，相邻的外延源极/漏极区域98可被电连接，例如，通过由外延生长而聚结外延源极/漏极区域98、或通过将外延源极/漏极区域98与同一源极/漏极接触件相耦合。
图1进一步示出了在后面的图中使用的参考截面。截面A-A’沿着栅极电极124的纵轴，并且在例如与纳米结构FET的外延源极/漏极区域98之间的电流流动方向垂直的方向上。截面B-B’沿着鳍62的纵轴，并且在例如纳米结构FET的外延源极/漏极区域98之间的电流流动的方向上。截面C-C’平行于截面A-A’，并延伸穿过纳米结构FET的外延源极/漏极区域98。为了清楚起见，后续附图参考这些参考截面。
本文讨论的一些实施例是在使用后栅极工艺形成的纳米结构FET的上下文中讨论的。在其他实施例中，可以使用先栅极工艺。此外，一些实施例涉及在平面器件(例如，平面FET)中或在鳍式场效应晶体管(FinFET)中使用的方面。例如，FinFET可以包括位于衬底上的鳍，并且这些鳍用作FinFET的沟道区域。类似地，平面FET可以包括衬底，并且衬底的一些部分用作平面FET的沟道区域。
图2至图24B是根据一些实施例的制造纳米结构FET的中间阶段的视图。图2、图3、图4、图5和图6是三维视图，示出了与图1类似的三维视图。图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图21A、图21B、图22A、图23A、图24A、图26和图27示出了图1所示的参考截面A-A’，不同在于示出了两个鳍。图7B、图8B、图9B、图10B、图11B、图12B、图13B、图22B、图23B和图24B示出图1所示的参考截面B-B’。图9C和图9D示出了图1所示的参考截面C-C’，不同在于示出了两个鳍。
在图2中，提供衬底50以用于形成纳米结构FET。衬底50可以是半导体衬底，例如，体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，掺杂有p型或n型杂质)或未掺杂的。衬底50可以是晶圆，例如，硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，衬底通常是硅衬底或玻璃衬底。也可以使用其他衬底，例如，多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷砷化镓铟；其组合等。
衬底50具有n型区域50N和p型区域50P。n型区域50N可以用于形成n型器件，例如，NMOS晶体管，如n型纳米结构FET，并且p型区域50P可以用于形成p型器件，例如，PMOS晶体管，如p型纳米结构FET。n型区域50N可以与p型区域50P实体分离(未单独示出)，并且可以在n型区域50N与p型区域50P之间设置任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。尽管示出了一个n型区域50N和一个p型区域50P，但是可以提供任何数量的n型区域50N和p型区域50P。
衬底50可以轻微掺杂有p型杂质或n型杂质。可以对衬底50的上部执行抗穿通(anti-punch-through，APT)注入以形成APT区域。在APT注入期间，可以在衬底50中注入杂质。杂质可以具有与随后将在n型区域50N和p型区域50P中的每一个中形成的源极/漏极区域的导电类型相反的导电类型。APT区域可以延伸到纳米结构FET中的源极/漏极区域下方。可以使用APT区域来减少从源极/漏极区域到衬底50的泄漏。在一些实施例中，APT区域中的掺杂浓度可以在1018cm-3至1019cm-3的范围内。
在衬底50之上形成多层堆叠52。多层堆叠52包括交替的第一半导体层54和第二半导体层56。第一半导体层54由第一半导体材料形成，并且第二半导体层56由第二半导体材料形成。半导体材料可以各自从衬底50的候选半导体材料中选择。在所示的实施例中，多层堆叠52包括第一半导体层54和第二半导体层56各三层。应理解，多层堆叠52可包括任意数量的第一半导体层54和第二半导体层56。
在所示的实施例中，并且如随后将更详细地描述的，将去除第一半导体层54并且将图案化第二半导体层56以在n型区域50N和p型区域50P两者中形成用于纳米结构FET的沟道区域。第一半导体层54是牺牲层(或虚设层)，其将在后续处理中去除以暴露第二半导体层56的顶表面和底表面。第一半导体层54的第一半导体材料是相对于第二半导体层56的蚀刻具有高蚀刻选择性的材料，例如，硅锗。第二半导体层56的第二半导体材料是适合于n型器件和p型器件两者的材料，例如，硅。
在另一实施例中(未单独示出)，第一半导体层54将被图案化以在一个区域(例如，p型区域50P)中形成用于纳米结构FET的沟道区域，并且第二半导体层56将被图案化以在另一区域(例如，n型区域50N)中形成用于纳米结构FET的沟道区域。第一半导体层54的第一半导体材料可以是适合于p型器件的材料，例如，硅锗(例如，SixGe1-x，其中x可以在0至1的范围内)、纯锗、III-V化合物半导体、II-VI化合物半导体等。第二半导体层56的第二半导体材料可以是适合于n型器件的材料，例如，硅、碳化硅、III-V化合物半导体、II-VI化合物半导体等。第一半导体材料和第二半导体材料相对于彼此的蚀刻可以具有高蚀刻选择性，从而在n型区域50N中可以在不去除第二半导体层56的情况下去除第一半导体层54，并且在p型区域50P中可以在不去除第一半导体层54的情况下去除第二半导体层56。
多层堆叠52的每一层可以通过诸如气相外延(VPE)或分子束外延(MBE)之类的工艺来生长，通过诸如化学气相沉积(CVD)或原子层沉积(ALD)等之类的工艺来沉积。每一层可以具有较小厚度，例如，5nm至30nm范围内的厚度。在一些实施例中，一些层(例如，第二半导体层56)形成为比其他层(例如，第一半导体层54)更薄。例如，在其中第一半导体层54是牺牲层(或虚设层)并且第二半导体层56被图案化以在n型区域50N和p型区域50P两者中形成用于纳米结构FET的沟道区域的实施例中，第一半导体层54可以具有第一厚度T1并且第二半导体层56可以具有第二厚度T2，并且第二厚度T2比第一厚度T1小了30％至60％。将第二半导体层56形成为更小厚度允许以更大密度形成沟道区域。
在图3中，在衬底50和多层堆叠52中图案化沟槽以形成鳍62、第一纳米结构64和第二纳米结构66。鳍62是在衬底50中图案化的半导体条带。第一纳米结构64和第二纳米结构66分别包括第一半导体层54和第二半导体层56的剩余部分。可以通过任何可接受的蚀刻工艺来图案化沟槽，例如，反应性离子蚀刻(RIE)、中性束蚀刻(NBE)等、或其组合。蚀刻可以是各向异性的。
可以通过任何适当的方法来对鳍62和纳米结构64、66进行图案化。例如，可以使用一个或多个光刻工艺来对鳍62和纳米结构64、66进行图案化，包括双图案化工艺或多图案化工艺。通常，双图案化或多图案化工艺组合光刻工艺和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层并使用光刻工艺对该牺牲层进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件作为掩模来对鳍62和纳米结构64、66进行图案化。在一些实施例中，掩模(或其他层)可以保留在纳米结构64、66上。
鳍62和纳米结构64、66可以各自具有8nm至40nm的范围内的宽度。在所示的实施例中，鳍62和纳米结构64、66在n型区域50N和p型区域50P中具有基本相等的宽度。在另一实施例中，一个区域(例如，n型区域50N)中的鳍62和纳米结构64、66可以比另一区域(例如，p型区域50P)中的鳍62和纳米结构64、66更宽或更窄。
在图4中，在衬底50之上并且在相邻的鳍62之间形成STI区域70。STI区域70围绕鳍62的至少一部分设置，使得纳米结构64、66的至少一部分从相邻的STI区域70之间突出。在所示的实施例中，STI区域70的顶表面与鳍62的顶表面共面(在工艺变化内)。在一些实施例中，STI区域70的顶表面高于或低于鳍62的顶表面。STI区域70将相邻器件的特征分开。
STI区域70可以通过任何合适的方法形成。例如，可以在衬底50和纳米结构64、66之上并且在相邻的鳍62之间形成绝缘材料。绝缘材料可以是氧化物(例如，氧化硅)、氮化物(例如，氮化硅)等、或其组合，并且可以通过化学气相沉积(CVD)工艺来形成，例如，高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)等、或其组合。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，绝缘材料是通过FCVD形成的氧化硅。一旦形成绝缘材料，则可以执行退火工艺。在实施例中，绝缘材料被形成为使得过量的绝缘材料覆盖纳米结构64、66。尽管STI区域70各自被示为单层，但一些实施例可以采用多个层。例如，在一些实施例中，可以首先沿着衬底50、鳍62和纳米结构64、66的表面形成衬里(未单独示出)。此后，可以在衬里之上形成诸如上述的填充材料。
然后对绝缘材料施加去除工艺以去除纳米结构64、66之上的过量绝缘材料。在一些实施例中，可以采用诸如化学机械抛光(CMP)、回蚀工艺、其组合等之类的平坦化工艺。该平坦化工艺暴露纳米结构64、66，使得在平坦化工艺完成之后，纳米结构64、66和绝缘材料的顶表面是共面的(在工艺变化内)。在其中掩模保留在纳米结构64、66上的实施例中，该平坦化工艺可以暴露掩模或去除掩模，使得在平坦化工艺完成之后，掩模或纳米结构64、66的顶表面分别与绝缘材料的顶表面是共面的(在工艺变化内)。然后使绝缘材料凹陷以形成STI区域70。绝缘材料被凹陷为使得纳米结构64、66的至少一部分从绝缘材料的相邻部分之间突出。此外，STI区域70的顶表面可以具有平坦表面(如图所示)、凸表面、凹表面(例如，碟形)、或其组合。STI区域70的顶表面可以通过适当的蚀刻而形成为平坦的、凸的、和/或凹的。绝缘材料可以使用任何可接受的蚀刻工艺来凹陷，例如，对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比鳍62和纳米结构64、66的材料更快的速率来选择性地蚀刻STI区域70的绝缘材料)。例如，可以使用稀氢氟酸(dHF)来执行氧化物去除。
先前描述的工艺仅是可以如何形成鳍62和纳米结构64、66的一个示例。在一些实施例中，鳍62和/或纳米结构64、66可以使用掩模和外延生长工艺来形成。例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长外延结构，并且可以使电介质层凹陷，使得外延结构从电介质层突出以形成鳍62和/或纳米结构64、66。外延结构可以包括先前描述的交替的半导体材料，例如，第一半导体材料和第二半导体材料。在其中外延生长外延结构的一些实施例中，外延生长的材料可以在生长期间被原位掺杂，这可以避免之前和/或之后的注入，但原位掺杂和注入掺杂可以被一起使用。
此外，可以在衬底50、鳍62、和/或纳米结构64、66中形成适当的阱(未单独示出)。这些阱可以具有与随后将在n型区域50N和p型区域50P中的每一个中形成的源极/漏极区域的导电类型相反的导电类型。在一些实施例中，在n型区域50N中形成p型阱，并且在p型区域50P中形成n型阱。在一些实施例中，在n型区域50N和p型区域50P两者中形成p型阱或n型阱。
在具有不同阱类型的实施例中，可以使用诸如光致抗蚀剂之类的掩模(未单独示出)来实现用于n型区域50N和p型区域50P的不同注入步骤。例如，可以在n型区域50N中的鳍62、纳米结构64、66和STI区域70之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露p型区域50P。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来图案化。一旦光致抗蚀剂被图案化，则在p型区域50P中执行n型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止n型杂质被注入到n型区域50N中。n型杂质可以是注入到该区域中的磷、砷、锑等，其浓度在1013cm-3至1014cm-3的范围内。在注入之后，可以例如通过任何可接受的灰化工艺来去除光致抗蚀剂。
在p型区域50P的注入之后或之前，在p型区域50P中的鳍62、纳米结构64、66和STI区域70之上形成诸如光致抗蚀剂之类的掩模(未单独示出)。光致抗蚀剂被图案化以暴露n型区域50N。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来进行图案化。一旦光致抗蚀剂被图案化，则可以在n型区域50N中执行p型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止p型杂质被注入到p型区域50P中。p型杂质可以是注入到该区域中的硼、氟化硼、铟等，其浓度在1013cm-3至1014cm-3的范围内。在注入之后，可以例如通过任何可接受的灰化工艺来去除光致抗蚀剂。
在n型区域50N和p型区域50P的注入之后，可以执行退火以修复注入损伤并激活所注入的p型和/或n型杂质。在其中针对鳍62和/或纳米结构64、66外延生长外延结构的一些实施例中，所生长的材料可以在生长期间被原位掺杂，这可以避免注入，但原位掺杂和注入掺杂可以被一起使用。
在图5中，在鳍62和纳米结构64、66上形成虚设电介质层72。虚设电介质层72可以由诸如氧化硅、氮化硅、其组合等之类的电介质材料形成，其可以根据可接受的技术来沉积或热生长。在虚设电介质层72之上形成虚设栅极层74，并且在虚设栅极层74之上形成掩模层76。虚设栅极层74可以被沉积在虚设电介质层72之上，并然后例如通过CMP来平坦化。掩模层76可以被沉积在虚设栅极层74之上。虚设栅极层74可以由导电材料或非导电材料形成，例如，非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属、金属氮化物、金属硅化物、金属氧化物等，其可以通过物理气相沉积(PVD)、CVD等来沉积。虚设栅极层74可以由相对于隔离材料(例如，STI区域70和/或虚设电介质层72)的蚀刻具有高蚀刻选择性的(一种或多种)材料形成。掩模层76可以由诸如氮化硅、氮氧化硅等之类的电介质材料形成。在该示例中，跨n型区域50N和p型区域50P形成单个虚设栅极层74和单个掩模层76。在所示的实施例中，虚设电介质层72覆盖鳍62、纳米结构64、66和STI区域70，使得虚设电介质层72在STI区域70之上以及在虚设栅极层74和STI区域70之间延伸。在另一实施例中，虚设电介质层72仅覆盖鳍62和纳米结构64、66。
在图6中，使用可接受的光刻和蚀刻技术对掩模层76进行图案化以形成掩模86。掩模86的图案然后通过任何可接受的蚀刻技术而转移到虚设栅极层74，以形成虚设栅极84。掩模86的图案可选地可以通过任何可接受的蚀刻技术而进一步转移到虚设电介质层72，以形成虚设电介质82。虚设栅极84覆盖纳米结构64、66的将在后续处理中暴露以形成沟道区域的部分。具体地，虚设栅极84沿着纳米结构66的将被图案化以形成沟道区域68的部分延伸。掩模86的图案可以被用于实体分离相邻的虚设栅极84。虚设栅极84还可以具有与鳍62的长度方向基本垂直的长度方向(在工艺变化内)。掩模86可选地可以在图案化之后被去除，例如，通过任何可接受的蚀刻技术。
图7A至图22B示出了制造实施例器件中的各种附加步骤。图7A至图13B和图21A至图22B示出了n型区域50N和p型区域50P中的任一个中的特征。例如，所示的结构可适用于n型区域50N和p型区域50P两者。在每个附图的正文中描述了n型区域50N和p型区域50P的结构上的差异(如果存在的话)。图14A、图15A、图16A、图17A、图18A、图19A和图20A示出了n型区域50N中的特征。图14B、图15B、图16B、图17B、图18B、图19B和图20B示出了p型区域50P中的特征。
在图7A和图7B中，栅极间隔件90被形成在纳米结构64、66之上、在掩模86(如果存在的话)、虚设栅极84和虚设电介质82的暴露侧壁上。栅极间隔件90可以通过共形地沉积一种或多种电介质材料，并随后蚀刻该(一种或多种)电介质材料来形成。可接受的电介质材料包括：氧化物，例如，氧化硅或氧化铝；氮化物，例如，氮化硅；碳化物，例如，碳化硅等；或其组合，例如，氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅等；其多层等。电介质材料可以通过诸如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)等之类的共形沉积工艺来形成。在所示的实施例中，栅极间隔件90各自包括多个层，例如，第一间隔件层90A和第二间隔件层90B。在一些实施例中，第一间隔件层90A和第二间隔件层90B由碳氮氧化硅(例如，SiOxNyC1-x-y，其中x和y在0至1的范围内)形成。例如，第一间隔件层90A可以由与第二间隔件层90B相似或不同成分的碳氮氧化硅形成。可以执行可接受的蚀刻工艺(例如，干法蚀刻、湿法蚀刻等、或其组合)来图案化该(一种或多种)电介质材料。蚀刻可以是各向异性的。在被蚀刻时，该(一种或多种)电介质材料的一些部分留在虚设栅极84的侧壁上(从而形成栅极间隔件90)。在蚀刻之后，栅极间隔件90可以具有笔直的侧壁(如图所示)或者可以具有弯曲的侧壁(未示出)。如随后将更详细地描述的，在被蚀刻时，该(一种或多种)电介质材料的一些部分可留在鳍62和/或纳米结构64、66的侧壁上(从而形成鳍间隔件)。
此外，可以执行注入以形成轻掺杂源极/漏极(LDD)区域(未单独示出)。在具有不同器件类型的实施例中，类似于先前描述的用于阱的注入，可以在n型区域50N之上形成诸如光致抗蚀剂之类的掩模(未单独示出)，同时暴露p型区域50P，并且适当类型(例如，p型)的杂质可以被注入到在p型区域50P中暴露的鳍62和/或纳米结构64、66中。然后可以去除掩模。随后，可以在p型区域50P之上形成诸如光致抗蚀剂之类的掩模(未单独示出)，同时暴露n型区域50N，并且适当类型(例如，n型)的杂质可以被注入到在n型区域50N中暴露的鳍62和/或纳米结构64、66中。然后可以去除掩模。n型杂质可以是任何先前描述的n型杂质，并且p型杂质可以是任何先前描述的p型杂质。在注入期间，沟道区域68保持被虚设栅极84覆盖，使得沟道区域68保持基本上没有被注入以形成LDD区域的杂质。LDD区域可以具有1015cm-3至1019cm-3的范围内的杂质浓度。可以使用退火来修复注入损伤并激活所注入的杂质。
注意，先前的公开内容总体上描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以采用更少或额外的间隔件、可以采用不同的步骤顺序、可以形成和去除额外的间隔件等。此外，可以使用不同的结构和步骤来形成n型器件和p型器件。
在图8A和图8B中，在纳米结构64、66中形成源极/漏极凹部94。在所示的实施例中，源极/漏极凹部94延伸穿过纳米结构64、66并进入鳍62中。源极/漏极凹部94还可以延伸到衬底50中。在各种实施例中，源极/漏极凹部94可以延伸到衬底50的顶表面而未蚀刻衬底50；鳍62可以被蚀刻为使得源极/漏极凹部94的底表面被设置得低于STI区域70的顶表面；等等。源极/漏极凹部94可以通过使用各向异性蚀刻工艺(例如，RIE、NBE等)蚀刻纳米结构64、66来形成。在用于形成源极/漏极凹部94的蚀刻工艺期间，栅极间隔件90和虚设栅极84共同掩蔽鳍62和/或纳米结构64、66的一些部分。可以使用单个蚀刻工艺来蚀刻每个纳米结构64、66，或者可以使用多个蚀刻工艺来蚀刻纳米结构64、66。可以使用定时蚀刻工艺来在源极/漏极凹部94达到期望深度之后停止对源极/漏极凹部94的蚀刻。
可选地，内部间隔件96被形成在第一纳米结构64的剩余部分的侧壁上，例如，由源极/漏极凹部94暴露的那些侧壁。如随后将更详细地描述的，将随后在源极/漏极凹部94中形成源极/漏极区域，并且第一纳米结构64将随后被相应的栅极结构替代。内部间隔件96充当随后形成的源极/漏极区域与随后形成的栅极结构之间的隔离特征。此外，内部间隔件96可以被用于基本上防止后续蚀刻工艺(例如，用于随后去除第一纳米结构64的蚀刻工艺)对随后形成的源极/漏极区域的损坏。
作为形成内部间隔件96的示例，源极/漏极凹部94可以横向扩展。具体地，第一纳米结构64的侧壁的被源极/漏极凹部94暴露的部分可以被凹陷。尽管第一纳米结构64的侧壁被示为笔直的，但这些侧壁可以是凹的或凸的。侧壁可以通过任何可接受的蚀刻工艺来凹陷，例如，对第一纳米结构64的材料具有选择性的蚀刻工艺(例如，以比第二纳米结构66的材料更快的速率来选择性地蚀刻第一纳米结构64的材料)。蚀刻可以是各向同性的。例如，当第二纳米结构66由硅形成并且第一纳米结构64由硅锗形成时，蚀刻工艺可以是使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等的湿法蚀刻。在另一实施例中，该蚀刻工艺可以是使用诸如氟化氢(HF)气体之类的氟基气体的干法蚀刻。在一些实施例中，可以持续地执行同一蚀刻工艺以既形成源极/漏极凹部94，又凹陷第一纳米结构64的侧壁。内部间隔件96然后可以通过共形地形成绝缘材料，并随后蚀刻该绝缘材料来形成。绝缘材料可以是氮化硅或氮氧化硅，但可以采用任何合适的材料，例如，k值小于3.5的低介电常数(低k)材料。绝缘材料可以通过共形沉积工艺(例如，ALD、CVD等)来沉积。绝缘材料的蚀刻可以是各向异性的。例如，蚀刻工艺可以是干法蚀刻，例如，RIE、NBE等。尽管内部间隔件96的外侧壁被示出为相对于栅极间隔件90的侧壁是齐平的，但内部间隔件96的外侧壁可以延伸超过栅极间隔件90的侧壁、或从栅极间隔件90的侧壁凹进。换句话说，内部间隔件96可以部分填充、完全填充、或过度填充侧壁凹部。此外，尽管内部间隔件96的侧壁被示出为笔直的，但内部间隔件96的侧壁可以是凹的或凸的。
在图9A和图9B中，在源极/漏极凹部94中形成外延源极/漏极区域98。在源极/漏极凹部94中形成外延源极/漏极区域98以使得每个虚设栅极84(以及相应的沟道区域68)被设置在外延源极/漏极区域98的相应的相邻对之间。在一些实施例中，栅极间隔件90和内部间隔件96用于将外延源极/漏极区域98分别与虚设栅极84和第一纳米结构64分开适当的横向距离，使得外延源极/漏极区域98不会与所得的纳米结构FET的随后形成的栅极短路。可以选择外延源极/漏极区域98的材料以在相应的沟道区域68中施加应力，从而改善性能。
n型区域50N中的外延源极/漏极区域98可以通过掩蔽p型区域50P来形成。然后，在n型区域50N中的源极/漏极凹部94中外延生长n型区域50N中的外延源极/漏极区域98。外延源极/漏极区域98可以包括任何适用于n型器件的可接受材料。例如，n型区域50N中的外延源极/漏极区域98可以包括在沟道区域68上施加拉伸应变的材料，例如，硅、碳化硅、掺杂磷的碳化硅、硅磷等。n型区域50N中的外延源极/漏极区域98可以具有相对于鳍62和纳米结构64、66的相应表面凸起的表面，并且可以具有小平面。
p型区域50P中的外延源极/漏极区域98可以通过掩蔽n型区域50N来形成。然后，在p型区域50P中的源极/漏极凹部94中外延生长p型区域50P中的外延源极/漏极区域98。外延源极/漏极区域98可以包括任何适用于p型器件的可接受材料。例如，p型区域50P中的外延源极/漏极区域98可以包括在沟道区域68上施加压缩应变的材料，例如，硅锗、掺杂硼的硅锗、锗、锗锡等。p型区域50P中的外延源极/漏极区域98可以具有相对于鳍62和纳米结构64、66的相应表面凸起的表面，并且可以具有小平面。
外延源极/漏极区域98、纳米结构64、66、和/或鳍62可以注入有杂质以形成源极/漏极区域，类似于先前描述的用于形成LDD区域的工艺，然后进行退火。源极/漏极区域的杂质浓度可以在1019cm-3至1021cm-3的范围内。用于源极/漏极区域的n型和/或p型杂质可以是任何先前描述的杂质。在一些实施例中，外延源极/漏极区域98可以在生长期间被原位掺杂。
作为用于形成外延源极/漏极区域98的外延工艺的结果，外延源极/漏极区域的上表面具有小平面，这些小平面横向向外延伸超过鳍62和纳米结构64、66的侧壁。在一些实施例中，这些小平面使得相邻的外延源极/漏极区域98合并，如图9C所示。在一些实施例中，相邻的外延源极/漏极区域98在外延工艺完成之后保持分开，如图9D所示。在所示的实施例中，调整用于形成栅极间隔件90的间隔件蚀刻，以还在鳍62和/或纳米结构64、66的侧壁上形成鳍间隔件92。鳍间隔件92被形成为覆盖鳍62和/或纳米结构64、66的侧壁的延伸高于STI区域70的一部分，从而阻止外延生长。在另一实施例中，调整用于形成栅极间隔件90的间隔件蚀刻以不形成鳍间隔件，从而允许外延源极/漏极区域98延伸到STI区域70的表面。
外延源极/漏极区域98可以包括一个或多个半导体材料层。例如，外延源极/漏极区域98可以各自包括衬里层98A、主层98B和精加工层(finishing layer)98C(或者更一般地，第一半导体材料层、第二半导体材料层和第三半导体材料层)。可以针对外延源极/漏极区域98使用任何数量的半导体材料层。衬里层98A、主层98B和精加工层98C中的每一个可以由不同的半导体材料形成，并且可以被掺杂到不同的杂质浓度。在一些实施例中，衬里层98A可以具有比主层98B更低的杂质浓度，并且精加工层98C可以具有比衬里层98A更高的杂质浓度并且比主层98B更低的杂质浓度。在其中外延源极/漏极区域98包括三个半导体材料层的实施例中，可以在源极/漏极凹部94中生长衬里层98A，可以在衬里层98A上生长主层98B，并且可以在主层98B上生长精加工层98C。
在图10A和图10B中，第一层间电介质(ILD)104被沉积在外延源极/漏极区域98、栅极间隔件90、掩模86(如果存在的话)、或虚设栅极84之上。第一ILD 104可以由电介质材料形成，其可以通过任何合适的方法来沉积，例如，CVD、等离子体增强CVD(PECVD)、FCVD等。可接受的电介质材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。
在一些实施例中，在第一ILD 104与外延源极/漏极区域98、栅极间隔件90、以及掩模86(如果存在的话)或虚设栅极84之间形成接触蚀刻停止层(CESL)102。CESL 102可以由电介质材料形成，例如，氮化硅、氧化硅、氮氧化硅等，相对于第一ILD 104的蚀刻具有高蚀刻选择性。CESL102可以通过任何合适的方法来形成，例如，CVD、ALD等。
在图11A和图11B中，执行去除工艺以使第一ILD 104的顶表面与掩模86(如果存在的话)或虚设栅极84的顶表面齐平。在一些实施例中，可以采用诸如化学机械抛光(CMP)、回蚀工艺、其组合等之类的平坦化工艺。该平坦化工艺还可以去除虚设栅极84上的掩模86，以及栅极间隔件90的沿着掩模86的侧壁的部分。在该平坦化工艺之后，栅极间隔件90、第一ILD 104、CESL 102和掩模86(如果存在的话)或虚设栅极84的顶表面是共面的(在工艺变化内)。因此，掩模86(如果存在的话)或虚设栅极84的顶表面通过第一ILD 104暴露。在所示的实施例中，掩模86保留，并且该平坦化工艺使第一ILD 104的顶表面与掩模86的顶表面齐平。
在图12A和图12B中，在蚀刻工艺中去除掩模86(如果存在的话)和虚设栅极84，从而形成凹部110。虚设电介质82在凹部110中的部分也被去除。在一些实施例中，通过各向异性干法蚀刻工艺来去除虚设栅极84。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，这些反应气体以比第一ILD 104或栅极间隔件90更快的速率选择性地蚀刻虚设栅极84。在去除期间，虚设电介质82在蚀刻虚设栅极84时可用作蚀刻停止层。然后去除虚设电介质82。每个凹部110暴露和/或上覆于沟道区域68的一些部分。第二纳米结构66的用作沟道区域68的部分被设置在外延源极/漏极区域98的相邻对之间。
然后，去除第一纳米结构64的剩余部分以扩大凹部110。可以通过任何可接受的蚀刻工艺来去除第一纳米结构64的剩余部分，该蚀刻工艺以比第二纳米结构66的材料更快的速率选择性地蚀刻第一纳米结构64的材料。该蚀刻可以是各向同性的。例如，当第一纳米结构64由硅锗形成并且第二纳米结构66由硅形成时，该蚀刻工艺可以是使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等的湿法蚀刻。在一些实施例中，执行修整工艺(未单独示出)以减小第二纳米结构66的暴露部分的厚度。如图14A至图21B更清楚地示出的(随后更详细地描述)，第二纳米结构66的剩余部分可以具有圆角。
在图13A和图13B中，在凹部110中形成栅极电介质层112。在栅极电介质层112上形成栅极电极层114。栅极电介质层112和栅极电极层114是用于替换栅极的层，并且各自环绕第二纳米结构66的所有(例如，四个)侧面。
栅极电介质层112被设置在鳍62的侧壁和/或顶表面上；在第二纳米结构66的顶表面、侧壁和底表面上；以及在栅极间隔件90的侧壁上。栅极电介质层112还可以被形成在第一ILD 104和栅极间隔件90的顶表面上。栅极电介质层112可以包括氧化物(例如，氧化硅或金属氧化物)、硅酸盐(例如，金属硅酸盐)、其组合、其多层等。栅极电介质层112可以包括k值大于7.0的电介质材料，例如，铪、铝、锆、镧、锰、钡、钛、铅、及其组合的金属氧化物或硅酸盐。尽管在图13A和图13B中示出了单层栅极电介质层112，但如随后将更详细地描述的，栅极电介质层112可以包括界面层和主层。
栅极电极层114可以包括含金属材料，例如，氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、碳化锆铝、碳化铪铝、碳化铌铝、碳化钽铝、ZrAl、HfAl、NbAl、TaAl、ZrSiC、HfSiC、NbSiC、其组合、其多层等。尽管在图13A和图13B中示出了单层栅极电极层114，但如随后将更详细地描述的，栅极电极层114可以包括任意数量的功函数调整层、任意数量的阻挡层、任意数量的粘合层、以及填充材料。
图14A至图21B示出了在凹部110中形成用于替换栅极的层的工艺。示出了与图13A中的区域50R相似的区域中的特征。图25是根据一些实施例的用于形成替换栅极层的示例方法200的流程图。结合图25描述了图14A至图21B。在形成替换栅极层时，在第一区域(例如，n型区域50N)中形成第一功函数调整层114(参见图15A)。然后在第一区域(例如，n型区域50N)和第二区域(例如，p型区域50P)两者中形成(一个或多个)第二功函数调整层114C(参见图19A和图19B)。由于第一区域(例如，n型区域50N)和第二区域(例如，p型区域50P)包括不同数量和类型的功函数调整层，因此在这些区域中形成的器件具有不同的阈值电压。
在图14A和图14B以及方法200的步骤202中，栅极电介质层112被沉积在第一区域(例如，n型区域50N)和第二区域(例如，p型区域50P)两者中的凹部110中。栅极电介质层112还可以被沉积在第一ILD 104和栅极间隔件90的顶表面上(参见图13B)。在所示的实施例中，栅极电介质层112是多层，包括界面层112A(或者更一般地，第一栅极电介质层)和上面的高k电介质层112B(或者更一般地，第二栅极电介质层)。界面层112A可以由氧化硅形成，并且高k电介质层112B可以由氧化铪形成。栅极电介质层112的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。栅极电介质层112环绕第二纳米结构66的所有(例如，四个)侧面。
在图15A和图15B以及方法200的步骤204中，在第一区域(例如，n型区域50N)和第二区域(例如，p型区域50P)两者中的栅极电介质层112上沉积第一功函数调整层114A。如随后将更详细地描述的，第一功函数调整层114A将被图案化以去除第一功函数调整层114A在第二区域(例如，p型区域50P)中的部分，同时保留第一功函数调整层114A在第一区域(例如，n型区域50N)中的部分。当第一功函数调整层114A被从第二区域(例如，p型区域50P)去除时，其可被称为“n型功函数调整层”。第一功函数调整层114A包括任何可接受的材料以在给定要形成的器件的应用的情况下将器件的功函数调整到期望的量，并且可以使用任何可接受的沉积工艺来沉积。例如，当第一功函数调整层114A是n型功函数调整层时，其可以由诸如碳化锆铝(ZrAlC)、碳化铪铝(HfAlC)、碳化铌铝(NbAlC)、碳化钽铝(TaAlC)、ZrAl、HfAl、NbAl、TaAl、ZrSiC、HfSiC、NbSiC等、或其组合之类的n型功函数金属(NWFM)形成，其可以通过ALD、CVD、PVD等来沉积。尽管第一功函数调整层114A被示出为单层，但第一功函数调整层114A可以是多层。例如，第一功函数调整层114A可以包括：第一层ZrAlC和第二层HfAlC；第一层ZrAlC、第二层HfAlC和第三层ZrAlC；第一层HfAlC、第二层ZrAlC和第三层HfAlC；第一层ZrAl、第二层HfAl和第三层NbAl；第一层ZrSiC、第二层HfSiC和第三层NbSiC；或其组合。
在第一区域(例如，n型区域50N)和第二区域(例如，p型区域50P)两者中，第一功函数调整层114A被形成为一定厚度，该厚度足以使得第一功函数调整层114A在第二纳米结构66之间的部分合并。结果，凹部110在第二纳米结构66之间的部分110MN、110MP被第一功函数调整层114A完全填充。在第一区域(例如，n型区域50N)和第二区域(例如，p型区域50P)两者中，栅极电介质层112的相应部分环绕每个第二纳米结构66，并且第一功函数调整层114A的相应部分填充栅极电介质层112的相应部分之间的区域。在一些实施例中，第一功函数调整层114A被形成为
Figure BDA0003155488690000191
至
Figure BDA0003155488690000192
的范围内的厚度，例如，在
Figure BDA0003155488690000193
至
Figure BDA0003155488690000194
的范围内。将第一功函数调整层114A形成为小于
Figure BDA0003155488690000195
的厚度可能不会使第一功函数调整层114A的部分合并。将第一功函数调整层114A形成为大于
Figure BDA0003155488690000196
的厚度可能对所得器件的阈值电压有负面影响。在一些实施例中，第一功函数调整层114A的厚度与界面层112A的厚度之比在0.5至7的范围内。
第一功函数调整层114A中的铝在高k电介质层112B和第一功函数调整层114A的界面处形成铝偶极，这将栅极电极层114(参见例如图19A)的有效功函数向n型功函数值偏移更多。第一功函数调整层114A中的另一金属(例如，锆、铪、铌或钽)具有比钛更低的有效功函数(eV)值，因此有助于进一步将有效功函数向n型功函数值偏移更多。
在一些实施例中，第一功函数调整层114A由碳化锆铝形成，其通过ALD工艺来沉积。具体地，第一功函数调整层114A可如下形成：将衬底50放置在沉积室中，并且将多种源前体循环地分配到沉积室中。通过将锆源前体分配到沉积室中来执行ALD循环的第一脉冲。可接受的锆源前体包括氯化锆(ZrCl4)等。第一脉冲可以在200℃至500℃的范围内的温度以及0.5托至45托的范围内的压力下执行，例如，通过将沉积室维持在这样的温度和压力下。该第一脉冲可以被执行0.1秒至60秒的范围内的持续时间，例如，通过在这样的持续时间内将锆源前体保持在沉积室中。然后，例如通过可接受的真空工艺和/或通过使惰性气体(例如，氩或氮)流入沉积室中，从沉积室中清除锆源前体。通过将铝源前体分配到沉积室中来执行ALD循环的第二脉冲。可接受的铝源前体包括三乙基铝(TEA)(Al2(C2H5)6)、三甲基铝(TMA)(Al2(CH3)6)等、或其组合。该第二脉冲可以在200℃至500℃的范围内的温度以及0.5托至45托的范围内的压力下执行，例如，通过将沉积室维持在这样的温度和压力下。第二脉冲可以被执行0.1秒至60秒的范围内的持续时间，例如，通过在这样的持续时间内将铝源前体保持在沉积室中。然后，例如通过可接受的真空工艺和/或通过使惰性气体(例如，氩或氮)流入沉积室中，从沉积室中清除铝源前体。每次ALD循环使得沉积原子层(有时称为单层)的碳化锆铝。重复ALD循环，直到第一功函数调整层114A具有期望的厚度(先前描述)为止。ALD循环可以被重复5次至180次。以这些范围内的参数执行ALD工艺允许将第一功函数调整层114A形成为期望的厚度(先前描述)和质量。以这些范围之外的参数执行ALD工艺可能无法将第一功函数调整层114A形成为期望的厚度或质量。
在一些实施例中，第一功函数调整层114A可以包括碳化铪铝、碳化铌铝、碳化钽铝等、或其组合，其中每种材料是通过ALD工艺来沉积的。用于形成这些材料的ALD工艺可类似于上面讨论的用于碳化锆铝的ALD工艺，其中锆源前体被合适的源前体(例如，铪、铌或钽源前体)代替，并且此处将不再重复ALD工艺的细节。
在包括碳化铪铝的实施例中，通过将铪源前体分配到沉积室中来执行ALD循环的第一脉冲。可接受的铪源前体包括氯化铪(HfCl4)等。
在包括碳化铌铝的实施例中，通过将铌源前体分配到沉积室中来执行ALD循环的第一脉冲。可接受的铌源前体包括氯化铌(NbCl5)等。
在包括碳化钽铝的实施例中，通过将钽源前体分配到沉积室中来执行ALD循环的第一脉冲。可接受的钽源前体包括氯化钽(TaCl5)等。
在图16A和图16B以及方法200的步骤206中，原位层114B被沉积在第一功函数调整层114A上。原位层114B被原位形成(例如，在与第一功函数调整层114A相同的室中和/或在同一系统上的单独的室中，而在层114A和114B的形成之间没有真空破坏)。在一些实施例中，原位层114B充当第一功函数调整层114A的阻挡层或保护层，使得原位层114B抑制(例如，基本上防止或至少减少)在随后的处理期间第一功函数调整层114A的功函数的改变。在一些实施例中，原位层114B由氮化钛(TiN)等形成，并且可以通过ALD、CVD、PVD等来沉积。在一些实施例中，原位层114B被省略(参见例如图26)。
在图17A和图17B以及方法200的步骤208中，从第二区域(例如，p型区域50P)去除原位层114B和第一功函数调整层114A部分。从第二区域(例如，p型区域50P)去除原位层114B和第一功函数调整层114A部分使凹部110在第二区域中扩大，以再次暴露第二区域(例如，p型区域50P)中的栅极电介质层112。该去除可以通过可接受的光刻和蚀刻技术来执行，例如，通过用掩模来覆盖第二区域并蚀刻第一区域。蚀刻可以包括任何可接受的蚀刻工艺，例如，反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或其组合。蚀刻可以是各向异性的。
在一些实施例中，执行单一蚀刻来去除原位层114B和第一功函数调整层114A部分。该单一蚀刻对于原位层114B和第一功函数调整层114A的材料可具有选择性(例如，以比栅极电介质层112的(一种或多种)材料更快的速率选择性地蚀刻原位层114B和第一功函数调整层114A的材料)。例如，当原位层114B由氮化钛形成并且第一功函数调整层114A由碳化锆铝形成时，它们两者都可以通过使用氢氧化铵(NH4OH)的湿法蚀刻来去除。
在一些实施例中，执行第一蚀刻以去除原位层114B部分，并且执行第二蚀刻以去除第一功函数调整层114A部分。第一蚀刻对原位层114B可具有选择性(例如，以比第一功函数调整层114A的材料更快的速率选择性地蚀刻原位层114B的材料)。例如，当原位层114B由非晶硅形成时，其可以通过使用稀氢氟酸(dHF)的湿法蚀刻来去除。第二蚀刻对第一功函数调整层114A可具有选择性(例如，以比栅极电介质层112的材料更快的速率选择性地蚀刻第一功函数调整层114A的材料)。例如，当第一功函数调整层114A由碳化锆铝形成时，其可以通过使用氢氧化铵(NH4OH)的湿法蚀刻来去除。
在图18A和图18B以及方法200的步骤210中，第二功函数调整层114C在第一区域(例如，n型区域50N)中被沉积在原位层114B上，并且在第二区域(例如，p型区域50P)中被沉积在栅极电介质层112上。如随后将更详细地描述的，p型器件将形成为在第二区域(例如，p型区域50P)中具有第二功函数调整层114C，并且n型器件将形成为在第一区域(例如，n型区域50N)中具有第一功函数调整层114A和第二功函数调整层114C。当第二功函数调整层114C是第二区域(例如，p型区域50P)中仅有的功函数调整层时，其可被称为“p型功函数调整层”。第二功函数调整层114C包括任何可接受的材料以在给定要形成的器件的应用的情况下将器件的功函数调整到期望的量，并且可以使用任何可接受的沉积工艺来沉积。例如，当第二功函数调整层114C是p型功函数调整层时，其可以由诸如氮化钛(TiN)、氮化钽(TaN)、其组合等之类的p型功函数金属(PWFM)形成，其可以通过ALD、CVD、PVD等来沉积。尽管第二功函数调整层114C被示出为单层，但第二功函数调整层114C可以是多层。例如，第二功函数调整层114C可以包括氮化钛(TiN)层和氮化钽(TaN)层。
第二功函数调整层114C在第一区域(例如，n型区域50N)中可以用作粘合层。第二功函数调整层114C可以提升对随后形成的填充层114D的粘附性，并且还可以防止对周围层的扩散。在一些实施例中，在第一区域(例如，n型区域50N)中形成单独的粘合层(参见例如图20A和图21A中的114E)，并且第二功函数调整层114C不执行该功能。
在第二区域(例如，p型区域50P)中，第二功函数调整层114C被形成为一定厚度，该厚度足以使第二功函数调整层114C在第二纳米结构66之间的部分合并。结果，凹部110在第二纳米结构66之间的部分110MP被第二功函数调整层114C完全填充。在第二区域(例如，p型区域50P)中，栅极电介质层112的相应部分环绕每个第二纳米结构66，并且第二功函数调整层114C的相应部分填充栅极电介质层112的相应部分之间的区域。在一些实施例中，第二功函数调整层114C被形成为
Figure BDA0003155488690000231
至
Figure BDA0003155488690000232
的范围内的厚度，例如，在
Figure BDA0003155488690000233
至
Figure BDA0003155488690000234
的范围内。将第二功函数调整层114C形成为小于
Figure BDA0003155488690000235
的厚度可能不会使第二功函数调整层114C的部分合并。将第二功函数调整层114C形成为大于
Figure BDA0003155488690000236
的厚度可能对所得器件的阈值电压有负面影响。
第一功函数调整层114A的材料不同于第二功函数调整层114C的材料。如上所述，第一功函数调整层114A可以由n型功函数金属(NWFM)形成，并且第二功函数调整层114C可以由p型功函数金属(PWFM)形成。NWFM与PWFM不同。此外，在一些实施例中，原位层114B的材料不同于第一功函数调整层114A的材料和第二功函数调整层114C的材料。
在图19A和图19B以及方法200的步骤212中，填充层114D被沉积在第二功函数调整层114C上。在形成完成之后，栅极电极层114包括第一功函数调整层114A、原位层114B、第二功函数调整层114C和填充层114D。
填充层114D包括任何可接受的低电阻材料。例如，填充层114D可以由诸如钨、铝、钴、钌、其组合等之类的金属形成，其可以通过ALD、CVD、PVD等来沉积。填充层114D填充凹部110的剩余部分。
图20A和图20B示出了在第一区域(例如，n型区域50N)中在第二功函数调整层114C和原位层114B之间包括粘合层114E的实施例。在一些实施例中，可以在形成第二功函数调整层114C之前形成粘合层114E并将其从第二区域(例如，p型区域50P)去除，或者可以使用掩蔽技术以不在第二区域(例如，p型区域50P)中形成粘合层114E。粘合层114E包括任何可接受的材料以促进粘附性并防止扩散。例如，粘合层114E可以由金属或金属氮化物形成，例如，氮化钛、铝化钛、氮化钛铝、掺杂硅的氮化钛、氮化钽等，其可以通过ALD、CVD、PVD等来沉积。
图21A和图21B示出了在第一区域(例如，n型区域50N)中包括粘合层114E，但在第一区域(例如，n型区域50N)中不包括第二功函数调整层114C的实施例。在一些实施例中，可以形成第二功函数调整层114C并将其从第一区域(例如，n型区域50N)中去除，或者可以使用掩蔽技术以不在第一区域(例如，n型区域50N)中形成第二功函数调整层114C。
在图22A和图22B中，执行去除工艺以去除栅极电介质层112和栅极电极层114的材料的多余部分(这些多余部分在第一ILD 104和栅极间隔件90的顶表面之上)，从而形成栅极电介质122和栅极电极124。在一些实施例中，可以采用诸如化学机械抛光(CMP)、回蚀工艺、其组合等之类的平坦化工艺。在平坦化时，栅极电介质层112的一些部分留在凹部110中(从而形成栅极电介质122)。在平坦化时，栅极电极层114的一些部分留在凹部110中(从而形成栅极电极124)。栅极间隔件90、CESL 102、第一ILD 104、栅极电介质122(例如，界面层112A和高k电介质层112B，参见图19A-21B)、以及栅极电极124(例如，第一功函数调整层114A、原位层114B、第二功函数调整层114C、粘合层114E和填充层114D，参见图19A-21B)的顶表面是共面的(在工艺变化内)。栅极电介质122和栅极电极124形成所得纳米结构FET的替换栅极。栅极电介质122和栅极电极124的每个相应的对可被统称为“栅极结构”。栅极结构各自沿着第二纳米结构66的沟道区域68的顶表面、侧壁和底表面延伸。
在图23A和图23B中，第二ILD 134被沉积在栅极间隔件90、CESL102、第一ILD 104、栅极电介质122和栅极电极124之上。在一些实施例中，第二ILD 134是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 134由诸如PSG、BSG、BPSG、USG等之类的电介质材料形成，其可以通过诸如CVD、PECVD等之类的任何合适的方法来沉积。
在一些实施例中，在第二ILD 134与栅极间隔件90、CESL 102、第一ILD 104、栅极电介质122和栅极电极124之间形成蚀刻停止层(ESL)132。ESL 132可以包括相对于第二ILD134的蚀刻具有高蚀刻选择性的电介质材料，例如，氮化硅、氧化硅、氮氧化硅等。
在图24A和图24B中，形成栅极接触件142和源极/漏极接触件144以分别接触栅极电极124和外延源极/漏极区域98。栅极接触件142实体耦合并电耦合到栅极电极124。源极/漏极接触件144实体耦合并电耦合到外延源极/漏极区域98。
作为形成栅极接触件142和源极/漏极接触件144的示例，穿过第二ILD 134和ESL132形成用于栅极接触件142的开口，并且穿过第二ILD134、ESL 132、第一ILD 104和CESL102形成用于源极/漏极接触件144的开口。这些开口可以使用可接受的光刻和蚀刻技术形成。在开口中形成诸如扩散阻挡层、粘附层等之类的衬里(未单独示出)，以及导电材料。衬里可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP之类的平坦化工艺以从第二ILD 134的表面去除多余的材料。剩余的衬里和导电材料在开口中形成栅极接触件142和源极/漏极接触件144。栅极接触件142和源极/漏极接触件144可以以不同的工艺形成，或者可以以相同的工艺形成。尽管示为被形成为相同的截面中，但是应理解，栅极接触件142和源极/漏极接触件144中的每一个可以被形成为不同的截面中，这可以避免接触件的短路。
可选地，在外延源极/漏极区域98和源极/漏极接触件144之间的界面处形成金属-半导体合金区域146。金属-半导体合金区域146可以是由金属硅化物(例如，硅化钛、硅化钴、硅化镍等)形成的硅化物区域、由金属锗化物(例如，锗化钛、锗化钴、锗化镍等)形成的锗化物区域、由金属硅化物和金属锗化物两者形成的硅锗区域等。可以通过在用于源极/漏极接触件144的开口中沉积金属并然后执行热退火工艺，来在源极/漏极接触件144的(一种或多种)材料之前形成金属-半导体合金区域146。该金属可以是任何能够与外延源极/漏极区域98的半导体材料(例如，硅、硅锗、锗等)进行反应以形成低电阻金属-半导体合金的金属，例如，镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属、或其合金。该金属可以通过诸如ALD、CVD、PVD等之类的沉积工艺来沉积。在热退火工艺之后，可以执行诸如湿法清洁之类的清洁工艺，以从源极/漏极接触件144的开口(例如，从金属-半导体合金区域146的表面)去除任何残留的金属。然后，可以在金属-半导体合金区域146上形成源极/漏极接触件144的(一种或多种)材料。
图26、图27和图28示出了第一区域(例如，n型区域50N)中的栅极结构的各种实施例。图26示出了与图21A中的实施例类似的实施例，但其中从第一区域(例如，n型区域50N)中的栅极电极层114省略了原位层114B。图27和图28分别示出了与图21A和图26中的实施例类似的实施例，但其中在第一区域(例如，n型区域50N)中的栅极电极层114中包括阻挡层114F。在这些实施例中，在第一区域(例如，n型区域50N)中在高k电介质层112B和第一功函数调整层114A之间形成阻挡层114F。在一些实施例中，阻挡层114F包括任何可接受的材料以保护高k电介质层112B并防止其他层扩散到高k电介质层112B中。例如，阻挡层114F可以由金属或金属氮化物(例如，氮化钛、掺杂硅的氮化钛、氮化钽等)形成，其可以通过ALD、CVD、PVD等来沉积。
实施例可以实现优点。根据各种实施例，栅极电极被形成有功函数调整层。在一些实施例中，n型器件具有包括Zr、Hf、Nb、Ta、或其组合的功函数调整层。这些功函数调整层使功函数值降低，并进一步使有效功函数值向n型偏移。这些变化可以改善所得n型器件的阈值电压。
实施例包括一种器件，其具有位于衬底上的纳米结构，纳米结构包括沟道区域。该器件还包括栅极电介质层，围绕每个纳米结构。该器件还包括第一功函数调整层，位于栅极电介质层上，该第一功函数调整层包括第一n型功函数金属、铝和碳，该第一n型功函数金属的功函数值小于钛。该器件还包括粘合层，位于第一功函数调整层上。该器件还包括填充层，位于粘合层上。
实施例可以包括以下特征中的一个或多个。在该器件中，第一n型功函数金属包括锆。第一n型功函数金属包括铪。第一n型功函数金属包括铌。第一n型功函数金属包括钽。第一功函数调整层的各个部分填充栅极电介质层的各个部分之间的区域。填充层未在相邻的纳米结构之间延伸。第一功函数调整层的厚度在
Figure BDA0003155488690000261
至
Figure BDA0003155488690000262
的范围内。
实施例包括一种方法，该方法包括在衬底上形成第一组纳米结构，该第一组纳米结构包括第一沟道区域。该方法还包括在第一沟道区域上形成第一栅极电介质层。该方法还包括在第一栅极电介质层上形成第一功函数调整层，该第一功函数调整层包括锆、铪、铌、钽、或其组合。该方法还包括在第一功函数调整层上形成第一阻挡层，该第一阻挡层与第一功函数调整层原位形成。该方法还包括在第一阻挡层上形成粘合层。该方法还包括在粘合层上形成填充层。
实施例可以包括以下特征中的一个或多个。在该方法中，第一功函数调整层包括碳化锆铝、碳化铪铝、碳化铌铝、碳化钽铝、或其组合。该方法还包括在衬底上形成第二组纳米结构，该第二组纳米结构包括第二沟道区域，在第二沟道区域上形成第二栅极电介质层，在第二栅极电介质层上形成第一功函数调整层，在第二栅极电介质层上的第一功函数调整层上形成第一阻挡层，以及从第二栅极电介质层去除第一阻挡层和第一功函数调整层。该方法还包括在从第二栅极电介质层去除第一阻挡层和第一功函数调整层之后，在第二栅极电介质层上形成第二功函数调整层。粘合层和第二功函数调整层是通过同一工艺同时形成的。第二功函数调整层被形成在粘合层上。该方法还包括在第一栅极电介质层上形成第二阻挡层，第一功函数调整层被形成在第二阻挡层上。第一栅极电介质层和第二栅极电介质层是通过同一工艺同时形成的。第一功函数调整层的各个部分填充第一栅极电介质层的各个部分之间的区域。
实施例包括一种方法，该方法包括在衬底上形成第一组纳米结构和第二组纳米结构，第一组纳米结构包括第一沟道区域，并且第二组纳米结构包括第二沟道区域。该方法还包括形成具有第一部分和第二部分的栅极电介质层，第一部分被沉积在第一沟道区域上，第二部分被沉积在第二沟道区域上。该方法还包括在栅极电介质层的第一部分、栅极电介质层的第二部分上形成n型功函数调整层，并且该n型功函数调整层围绕每个第一组纳米结构。该方法还包括在n型功函数调整层上并与之原位地形成第一阻挡层。该方法还包括从栅极电介质层的第二部分去除第一阻挡层和n型功函数调整层。该方法还包括在第一组纳米结构上的第一阻挡层上以及栅极电介质层的第二部分上形成p型功函数调整层。该方法还包括在p型功函数调整层上形成填充层。
实施例可以包括以下特征中的一个或多个。该方法还包括在栅极电介质层的第一部分上形成第二阻挡层，n型功函数调整层被形成在第二阻挡层上。形成n型功函数调整层包括形成碳化锆铝、碳化铪铝、碳化铌铝、碳化钽铝、或其组合。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种半导体器件，包括：纳米结构，位于衬底上，所述纳米结构包括沟道区域；栅极电介质层，围绕每个所述纳米结构；第一功函数调整层，位于所述栅极电介质层上，所述第一功函数调整层包括第一n型功函数金属、铝和碳，所述第一n型功函数金属的功函数值小于钛；粘合层，位于所述第一功函数调整层上；以及填充层，位于所述粘合层上。
示例2是示例1所述的器件，其中，所述第一n型功函数金属包括锆。
示例3是示例1所述的器件，其中，所述第一n型功函数金属包括铪。
示例4是示例1所述的器件，其中，所述第一n型功函数金属包括铌。
示例5是示例1所述的器件，其中，所述第一n型功函数金属包括钽。
示例6是示例5所述的器件，其中，所述第一功函数调整层的各个部分填充所述栅极电介质层的各个部分之间的区域。
示例7是示例1所述的器件，其中，所述填充层未在相邻的纳米结构之间延伸。
示例8是示例1所述的器件，其中，所述第一功函数调整层的厚度在
Figure BDA0003155488690000281
至
Figure BDA0003155488690000282
的范围内。
示例9是一种用于形成半导体器件的方法，包括：在衬底上形成第一组纳米结构，所述第一组纳米结构包括第一沟道区域；在所述第一沟道区域上形成第一栅极电介质层；在所述第一栅极电介质层上形成第一功函数调整层，所述第一功函数调整层包括锆、铪、铌、钽、或其组合；在所述第一功函数调整层上形成第一阻挡层，所述第一阻挡层与所述第一功函数调整层原位形成；在所述第一阻挡层上形成粘合层；以及在所述粘合层上形成填充层。
示例10是示例9所述的方法，其中，所述第一功函数调整层包括碳化锆铝、碳化铪铝、碳化铌铝、碳化钽铝、或其组合。
示例11是示例9所述的方法，还包括：在所述衬底上形成第二组纳米结构，所述第二组纳米结构包括第二沟道区域；在所述第二沟道区域上形成第二栅极电介质层；在所述第二栅极电介质层上形成所述第一功函数调整层；在所述第二栅极电介质层上的所述第一功函数调整层上形成所述第一阻挡层；以及从所述第二栅极电介质层去除所述第一阻挡层和所述第一功函数调整层。
示例12是示例11所述的方法，还包括：在从所述第二栅极电介质层去除所述第一阻挡层和所述第一功函数调整层之后，在所述第二栅极电介质层上形成第二功函数调整层。
示例13是示例12所述的方法，其中，所述粘合层和所述第二功函数调整层是通过同一工艺同时形成的。
示例14是示例12所述的方法，其中，所述第二功函数调整层被形成在所述粘合层上。
示例15是示例12所述的方法，还包括：在所述第一栅极电介质层上形成第二阻挡层，所述第一功函数调整层被形成在所述第二阻挡层上。
示例16是示例12所述的方法，其中，所述第一栅极电介质层和所述第二栅极电介质层是通过同一工艺同时形成的。
示例17是示例9所述的方法，其中，所述第一功函数调整层的各个部分填充所述第一栅极电介质层的各个部分之间的区域。
示例18是一种用于形成半导体器件的方法，包括：在衬底上形成第一组纳米结构和第二组纳米结构，所述第一组纳米结构包括第一沟道区域，并且所述第二组纳米结构包括第二沟道区域；形成具有第一部分和第二部分的栅极电介质层，所述第一部分被沉积在所述第一沟道区域上，所述第二部分被沉积在所述第二沟道区域上；在所述栅极电介质层的第一部分、所述栅极电介质层的第二部分上形成n型功函数调整层，并且所述n型功函数调整层围绕每个所述第一组纳米结构；在所述n型功函数调整层上并与之原位地形成第一阻挡层；从所述栅极电介质层的第二部分去除所述第一阻挡层和所述n型功函数调整层；在所述第一组纳米结构上的所述第一阻挡层上以及所述栅极电介质层的第二部分上形成p型功函数调整层；以及在所述p型功函数调整层上形成填充层。
示例19是示例18所述的方法，还包括：在所述栅极电介质层的第一部分上形成第二阻挡层，所述n型功函数调整层被形成在所述第二阻挡层上。
示例20是示例18所述的方法，其中，形成所述n型功函数调整层包括形成碳化锆铝、碳化铪铝、碳化铌铝、碳化钽铝、或其组合。

Claims (10)

1.一种半导体器件，包括：
纳米结构，位于衬底上，所述纳米结构包括沟道区域；
栅极电介质层，围绕每个所述纳米结构；
第一功函数调整层，位于所述栅极电介质层上，所述第一功函数调整层包括第一n型功函数金属、铝和碳，所述第一n型功函数金属的功函数值小于钛；
粘合层，位于所述第一功函数调整层上；以及
填充层，位于所述粘合层上。
2.根据权利要求1所述的器件，其中，所述第一n型功函数金属包括锆。
3.根据权利要求1所述的器件，其中，所述第一n型功函数金属包括铪。
4.根据权利要求1所述的器件，其中，所述第一n型功函数金属包括铌。
5.根据权利要求1所述的器件，其中，所述第一n型功函数金属包括钽。
6.根据权利要求5所述的器件，其中，所述第一功函数调整层的各个部分填充所述栅极电介质层的各个部分之间的区域。
7.根据权利要求1所述的器件，其中，所述填充层未在相邻的纳米结构之间延伸。
8.根据权利要求1所述的器件，其中，所述第一功函数调整层的厚度在
Figure FDA0003155488680000011
至
Figure FDA0003155488680000012
的范围内。
9.一种用于形成半导体器件的方法，包括：
在衬底上形成第一组纳米结构，所述第一组纳米结构包括第一沟道区域；
在所述第一沟道区域上形成第一栅极电介质层；
在所述第一栅极电介质层上形成第一功函数调整层，所述第一功函数调整层包括锆、铪、铌、钽、或其组合；
在所述第一功函数调整层上形成第一阻挡层，所述第一阻挡层与所述第一功函数调整层原位形成；
在所述第一阻挡层上形成粘合层；以及
在所述粘合层上形成填充层。
10.一种用于形成半导体器件的方法，包括：
在衬底上形成第一组纳米结构和第二组纳米结构，所述第一组纳米结构包括第一沟道区域，并且所述第二组纳米结构包括第二沟道区域；
形成具有第一部分和第二部分的栅极电介质层，所述第一部分被沉积在所述第一沟道区域上，所述第二部分被沉积在所述第二沟道区域上；
在所述栅极电介质层的第一部分、所述栅极电介质层的第二部分上形成n型功函数调整层，并且所述n型功函数调整层围绕每个所述第一组纳米结构；
在所述n型功函数调整层上并与之原位地形成第一阻挡层；
从所述栅极电介质层的第二部分去除所述第一阻挡层和所述n型功函数调整层；
在所述第一组纳米结构上的所述第一阻挡层上以及所述栅极电介质层的第二部分上形成p型功函数调整层；以及
在所述p型功函数调整层上形成填充层。
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