TWI803956B - 半導體元件及其製造方法 - Google Patents

半導體元件及其製造方法 Download PDF

Info

Publication number
TWI803956B
TWI803956B TW110132351A TW110132351A TWI803956B TW I803956 B TWI803956 B TW I803956B TW 110132351 A TW110132351 A TW 110132351A TW 110132351 A TW110132351 A TW 110132351A TW I803956 B TWI803956 B TW I803956B
Authority
TW
Taiwan
Prior art keywords
layer
work function
nanostructures
region
gate dielectric
Prior art date
Application number
TW110132351A
Other languages
English (en)
Other versions
TW202238733A (zh
Inventor
李欣怡
洪正隆
志安 徐
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202238733A publication Critical patent/TW202238733A/zh
Application granted granted Critical
Publication of TWI803956B publication Critical patent/TWI803956B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本公開的一個實施例包含在基材上具有奈米結構的元件，此奈米結構包含通道區域。此元件更包含環繞在每個奈米結構周圍的閘極介電質層。此元件更包含在閘極介電質層上的第一功函數調整層，此第一功函數調整層包含第一n型功函數金屬、鋁和碳，此第一n型功函數金屬的功函數值少於鈦。此元件更包含在第一功函數調整層上的膠層。此元件更包含在膠層上的填充層。

Description

半導體元件及其製造方法
本公開涉及半導體元件及其製造方法。
半導體元件被用於各種電子應用中(例如，個人電腦、手機、數位相機和其他電子元件)。通常透過以下方式製造半導體元件：在半導體基材上依序地沉積絕緣或介電質層、導電層和半導體層的材料，並使用微影圖案化各個材料層以在其上形成電路組件和元件。
半導體工業透過不斷地減小最小特徵尺寸來持續提高各種電子元件(例如，電晶體、二極體、電阻器、電容器等)的集成密度，這允許將更多的元件集成到給定的區域中。但是，隨著最小特徵尺寸的減小，亦出現了應解決的其他問題。
依據本公開之部分實施例，提供一種半導體元件包含：複數個奈米結構、閘極介電質層、第一功函數調整層、 膠層和填充層。複數個奈米結構在基材上，這些奈米結構包含通道區域。閘極介電質層環繞每個奈米結構。第一功函數調整層在閘極介電質層上，第一功函數調整層包含第一n型功函數金屬、鋁和碳，第一n型功函數金屬的功函數值小於鈦。膠層在第一功函數調整層上。填充層在膠層上。
依據本公開之部分實施例，提供一種半導體元件的製造方法，包含：形成第一組奈米結構於基材上，第一組奈米結構包含第一通道區域；形成第一閘極介電質層在第一通道區域上；形成第一功函數調整層在第一閘極介電質層上，第一功函數調整層包含鋯、鉿、鈮、鉭或其組合；形成第一阻擋層在第一功函數調整層上，第一阻擋層與第一功函數調整層原位形成；形成膠層在第一阻擋層上；以及形成填充層在膠層上。
依據本公開之部分實施例，提供一種半導體元件的製造方法，包含：形成第一組奈米結構和第二組奈米結構在基材上，第一組奈米結構包含第一通道區域，第二組奈米結構包含第二通道區域；形成具有第一部分和第二部分的閘極介電質層，第一部分沉積在第一通道區域上，第二部分沉積在第二通道區域上；形成n型功函數調整層在閘極介電質層的第一部分、閘極介電質層的第二部分上，並且n型功函數調整層環繞第一組奈米結構中的每一個；原位形成第一阻擋層在n型功函數調整層上；從閘極介電質層的第二部分去除第一阻擋層和n型功函數調整層；形成p 型功函數調整層在第一組奈米結構上的第一阻擋層和閘極介電質層的第二部分上；以及形成填充層在p型功函數調整層上。
50:基材
50N:n型區域
50P:p型區域
50R:區域
52:多層堆疊
54:第一半導體層
56:第二半導體層
62:鰭片
64:奈米結構
66:奈米結構
68:通道區域
70:隔離區域
72:虛設介電質層
74:虛設閘極層
76:遮罩層
82:虛設介電質
84:虛設閘極
86:遮罩
90:閘極間隔物
90A:第一間隔物層
90B:第二間隔物層
92:鰭片間隔物
94:源極/汲極凹槽
96:內部間隔物
98:磊晶源極/汲極區域
98A:襯墊層
98B:主層
98C:完成層
102:接觸蝕刻停止層
104:第一層間介電質
110:凹槽
110MN:部分
110MP:部分
112:閘極介電質層
112A:介面層
112B:高介電常數介電質層
114:閘極層
114A:第一功函數調整層
114B:原位層
114C:第二功函數調整層
114D:填充層
114E:膠層
114F:阻擋層
122:閘極介電質
124:閘極
132:蝕刻停止層
134:第二層間介電質
142:閘極接觸
144:源極/汲極接觸
146:金屬-半導體合金區域
200:方法
202:步驟
204:步驟
206:步驟
208:步驟
210:步驟
212:步驟
A-A':橫截面
B-B':橫截面
C-C':橫截面
T1:第一厚度
T2:第二厚度
當結合附圖閱讀時，從以下詳細描述中可以最好地理解本公開的各方面。應理解，根據行業中的標準實踐，各種特徵未按比例繪製。實際上，為了討論的清楚，各種特徵的尺寸可以任意地增加或減小。
第1圖以三維視圖繪示根據部分實施例之奈米結構場效應電晶體(nanostructure field-effect transistor)的示例。
第2圖至第24B圖是根據部分實施例在奈米場效應電晶體之製造的中間階段的視圖。
第25圖是根據部分實施例之用於形成奈米場效應電晶體的替換閘極之示例方法的流程圖。
第26圖是根據部分實施例在製造奈米場效應電晶體的中間階段的橫截面圖。
第27圖是根據部分實施例在製造奈米場效應電晶體的中間階段的橫截面圖。
第28圖是根據部分實施例在製造奈米場效應電晶體的中間階段的橫截面圖。
以下公開提供了用於實現本公開之不同特徵的許多不同的實施例或示例。以下描述元件和配置的特定示例以簡化本公開。當然，這些僅是示例，並不旨在進行限制。例如，在下面的描述中，在第二特徵之上或上方形成第一特徵可以包括第一特徵和第二特徵以直接接觸形成的實施例，並且還可以包括在第一特徵和第二特徵之間形成附加的特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本公開可以在各個示例中重複參考數字和/或文字。此重複是出於簡單和清楚的目的，並且其本身並不指示所討論之不同的實施例和/或配置之間的關係。
更甚者，空間相對的詞彙(例如，「低於」、「下方」、「之下」、「上方」、「之上」等相關詞彙)於此用以簡單描述如圖所示之元件或特徵與另一元件或特徵的關係。在使用或操作時，除了圖中所繪示的轉向之外，這些空間相對的詞彙涵蓋元件的不同轉向。再者，這些元件可旋轉(旋轉90度或其他角度)，且在此使用之空間相對的描述語可作對應的解讀。
根據各種實施例，形成有功函數調整層的閘極。在部分實施例中，n型元件具有包含鋯(Zr)、鉿(Hf)、鈮(Nb)、鉭(Ta)或其組合的功函數調整層。這些功函數調整層使功函數值降低，並使有效功函數值進一步移位為n型。這些變化可以提高所得的n型元件的臨界電壓。
在特定上下文中描述了實施例，晶片包含奈米場效 應電晶體。然而，各種實施例可以應用包括代替奈米場效應電晶體或與奈米場效應電晶體組合的其他類型的電晶體(例如，鰭式場效應電晶體(fin field-effect transistor,FinFET)、平面電晶體等)的晶片。
第1圖繪示根據部分實施例之奈米場效應電晶體(例如，奈米線場效應電晶體、奈米片場效應電晶體等)的示例。第1圖是三維視圖，為清晰起見，其中省略了奈米場效應電晶體的部分特徵。奈米場效應電晶體可以是奈米片場效應電晶體(nanosheet field-effect transistor,NSFET)、奈米線場效應電晶體(nanowire field-effect transistors,NWFET)、閘極全環場效應電晶體(gate-all-around field-effect transistor,GAAFET)等。
奈米場效應電晶體包含在基材50(例如，半導體基材)上的鰭片62上的奈米結構66(例如，奈米片、奈米線等)，其中奈米結構66作為奈米場效應電晶體的通道區域。奈米結構66可以包含p型奈米結構、n型奈米結構或其組合。隔離區域70(例如，淺溝槽隔離(shallow trench isolation,STI)區域)設置在相鄰的鰭片62之間，其可以在相鄰的隔離區域70上方和之間突出。儘管隔離區域70被描述/繪示為與基材50分離，但是，如本文所用，術語「基材」可以指代單獨的半導體基材或半導體基材與隔離區域的組合。另外，儘管將鰭片62的底部繪示成與基材50為單個、連續的材料，但是鰭片62的底部 和/或基材50可以包含單一材料或多種材料。在本文中，鰭片62指的是在相鄰的隔離區域70上方和之間延伸的部分。
閘極介電質122在鰭片62的頂表面上方並且沿著奈米結構66的頂表面、側壁和底表面。閘極124在閘極介電質122之上。磊晶源極/汲極區域98設置在閘極介電質122和閘極124的相對側處的鰭片62上。磊晶源極/汲極區域98可以在各個鰭片62之間共享。例如，相鄰的磊晶源極/汲極區域98可以電連接(例如，透過磊晶生長將磊晶源極/汲極區域98結合，或使用相同的源極/汲極接觸來耦合磊晶源極/汲極區域98)。
第1圖進一步繪示在後面的圖示中使用的參考橫截面。橫截面A-A'沿著閘極124的縱軸並且例如在垂直於奈米場效應電晶體的磊晶源極/汲極區域98之間的電流流動方向的方向上。橫截面B-B'沿著鰭片62的縱軸並且例如在奈米場效應電晶體的磊晶源極/汲極區域98之間的電流流動的方向上。橫截面C-C'平行於橫截面A-A'，並延伸穿過奈米場效應電晶體的磊晶源極/汲極區域98。為了清楚起見，後續附圖參考這些參考橫截面。
本公開討論的部分實施例是在使用後閘極製程(gate-last process)形成的奈米場效應電晶體的背景下討論的。在其他實施例中，可以使用先閘極製程(gate-first process)。此外，部分實施例考慮了在平面元件(例如，平面場效應電晶體)或鰭式場效應電晶體 中使用的方面。例如，鰭式場效應電晶體可以在基材上包含鰭片，這些鰭片作為鰭式場效應電晶體的通道區域。類似地，平面場效應電晶體可以包含基材，其中部分的基材作為平面場效應電晶體的通道區域。
第2圖至第24B圖是根據部分實施例之製造奈米場效應電晶體的中間階段的視圖。第2圖、第3圖、第4圖、第5圖和第6圖繪示與第1圖類似的三維視圖。第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第18A圖、第18B圖、第19A圖、第19B圖、第20A圖、第20B圖、第21A圖、第21B圖、第22A圖、第23A圖、第24A圖、第26圖和第27圖繪示了第1圖中所示的參考橫截面A-A'(不同之處為僅繪示兩個鰭片)。第7B圖、第8B圖、第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第22B圖、第23B圖和第24B圖繪示第1圖所示的參考橫截面B-B'。第9C圖和第9D圖繪示第1圖所示的參考橫截面C-C(不同之處為僅繪示兩個鰭片)。
在第2圖中，提供了用於形成奈米場效應電晶體的基材50。基材50可以是半導體基材(例如，塊狀半導體、絕緣體上半導體(semiconductor-on-insulator,SOI)基材等，其可以被摻雜(例如，以p型或n型雜質)或未摻雜。基材50可以是晶片(例如，矽晶片)。通常， 絕緣體上半導體基材是在絕緣體層上形成的半導體材料層。絕緣體層可以是諸如埋入氧化物(buried oxide,BOX)層、氧化矽層等。絕緣層設置在通常為矽或玻璃基材的基材上。亦可以使用其他基材(例如，多層或梯度基材)。在部分實施例中，基材50的半導體材料可以包含矽；鍺；化合物半導體(包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦)；合金半導體(包含矽鍺、磷化鎵砷、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦和/或磷砷化鎵銦)；它們的組合等。
基材50具有n型區域50N和p型區域50P。n型區域50N可以用於形成n型元件(例如，n型金屬氧化物半導體電晶體)(例如，n型奈米場效應電晶體)，並且p型區域50P可以用於形成p型元件(例如，p型金屬氧化物半導體電晶體)(例如，p型奈米場效應電晶體)。n型區域50N可以與p型區域50P(未單獨繪示出)物理上分離，並且可以在n型區域50N和p型區域50P之間設置任何數量的元件特徵(例如，其他主動元件、摻雜區域、隔離結構等)。儘管僅繪示一個n型區域50N和一個p型區域50P，然而，可以提供任何數量的n型區域50N和p型區域50P。
基材50可以被輕摻雜有p型或n型雜質。可以在基材50的上部上執行抗穿通(anti-punch-through,APT)佈植，以形成抗穿通區域。在抗穿通佈植期間，可以將雜質佈植到基材50中。雜質的導電類型可以與隨後將 在n型區域50N和p型區域50P中的每一個中形成的源極/汲極區域的導電類型相反。抗穿通區域可以在奈米場效應電晶體中的源極/汲極區域下方延伸。抗穿通區域可以用於減少從源極/汲極區域到基材50的漏電。在部分實施例中，抗穿通區域中的摻雜濃度可以在1018公分-3至1019公分-3的範圍內。
多層堆疊52形成在基材50上方。多層堆疊52包含交替的第一半導體層54和第二半導體層56。第一半導體層54由第一半導體材料形成，而第二半導體層56由第二半導體材料形成。半導體材料可以各自從基材50的候選半導體材料中選擇。在所示的實施例中，多層堆疊52包含三層的第一半導體層54和三層的第二半導體層56。應理解，多層堆疊52可以包含任意數量的第一半導體層54和第二半導體層56。
在所示的實施例中，並且如隨後將更詳細地描述的，第一半導體層54將被去除並且第二半導體層56將被圖案化以在n型區域50N和p型區域50P兩者中形成用於奈米場效應電晶體的通道區域。第一半導體層54是犧牲層(或虛設層)，其將在隨後的製程中被去除以暴露出第二半導體層56的頂表面和底表面。第一半導體層54的第一半導體材料(例如，矽鍺)與第二半導體層56的材料具有高的蝕刻選擇性。第二半導體層56的第二半導體材料是適合於n型和p型元件兩者的材料(例如，矽)。
在另一實施例(未單獨繪示出)中，將第一半導體 層54圖案化以在一個區域(例如，p型區域50P)中形成用於奈米場效應電晶體的通道區域，並且將第二半導體層56圖案化以在另一區域(例如，n型區域50N)中形成用於奈米場效應電晶體的通道區域。第一半導體層54的第一半導體材料可以是適合於p型元件的材料(例如，矽鍺(例如，SixGe1-x，其中x可以在0至1的範圍內)、純鍺、III-V族化合物半導體、II-VI族化合物半導體等)。第二半導體層56的第二半導體材料可以是適合於n型元件的材料(例如，矽、碳化矽、III-V族化合物半導體、II-VI族化合物半導體等)。第一半導體材料和第二半導體材料可以具有相對於彼此的蝕刻高的蝕刻選擇性，從而可以在不去除n型區域50N中的第二半導體層56的情況下去除第一半導體層54，並且可以在不去除p型區域50P中的第一半導體層54的情況下去除第二半導體層56。
多層堆疊52的每一層可以透過諸如氣相磊晶(vapor phase epitaxy,VPE)或分子束磊晶(molecular beam epitaxy,MBE)等的過程生長，並可透過諸如化學氣相沉積(chemical vapor deposition,CVD)或原子層沉積(atomic layer deposition,ALD)等的過程沉積。每個層可以具有最小的厚度(例如，在5奈米至30奈米的範圍內的厚度)。在部分實施例中，一些層(例如，第二半導體層56)形成為比其他層(例如，第一半導體層54)更薄。例如，在第一半導體層54是犧牲層(或虛設層)並且第二半導體層 56被圖案化以在n型區域50N和p型區域50P兩者中形成用於奈米場效應電晶體的通道區域的實施例中，第一半導體層54可以具有第一厚度T1，而第二半導體層56可以具有第二厚度T2，其中第二厚度T2比第一厚度T1小30%至60%。將第二半導體層56形成為較小的厚度允許以較大的密度形成通道區域。
在第3圖中，在基材50和多層堆疊52中圖案化溝槽以形成鰭片62、第一奈米結構64和第二奈米結構66。鰭片62是在基材50中被圖案化的半導體條。第一奈米結構64和第二奈米結構66分別包含第一半導體層54和第二半導體層56的其餘部分。可以透過任何可接受的蝕刻製程(例如，反應性離子蝕刻(reactive ion etch,RIE)、中性束蝕刻(neutral beam etch,NBE)等或其組合)來圖案化溝槽。蝕刻可以是各向異性的。
可以透過任何合適的方法來圖案化鰭片62和奈米結構64、66。例如，可以使用一種或多種微影製程來圖案化鰭片62和奈米結構64、66，所述微影製程包含雙重圖案化或多重圖案化製程。通常，雙重圖案化或多重圖案化製程將微影和自對準過程相結合，從而允許創建具有例如間距小於使用單次直接微影法可獲得的間距的圖案。例如，在一個實施例中，在基材上方形成犧牲層並使用微影製程將其圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。接著去除犧牲層，然後便可以將剩餘的間隔物作為遮罩以圖案化鰭片62和奈米結構64、66。在部分實施 例中，遮罩(或其他層)可以保留在奈米結構64、66上。
鰭片62和奈米結構64、66可各自具有在8奈米至40奈米範圍內的寬度。在所示的實施例中，鰭片62和奈米結構64、66在n型區域50N和p型區域50P中具有實質上相等的寬度。在另一實施例中，在一個區域(例如，n型區域50N)中的鰭片62和奈米結構64、66比在另一區域(例如，p型區域50P)中的鰭片62和奈米結構64、66更寬或更窄。
在第4圖中，在基材50上方並在相鄰的鰭片62之間形成淺溝槽隔離區域70。淺溝槽隔離區域70圍繞至少一部分的鰭片62設置，使得至少一部分的奈米結構64、66從相鄰的淺溝槽隔離區域70之間突出。在所示的實施例中，淺溝槽隔離區域70的頂表面與鰭片62的頂表面共平面(在製程變化內)。在部分實施例中，淺溝槽隔離區域70的頂表面在鰭片62的頂表面上方或下方。淺溝槽隔離區域70將相鄰元件的特徵分開。
淺溝槽隔離區域70可以透過任何合適的方法形成。例如，可以在基材50和奈米結構64、66上以及相鄰的鰭片62之間形成絕緣材料。絕緣材料可以是氧化物(例如，氧化矽)、氮化物(例如，氮化矽)等或其組合，其可以透過化學氣相沉積製程(例如，高密度電漿化學氣相沉積(high density plasma chemical vapor deposition,HDP-CVD)、可流動化學氣相沉積(flowable chemical vapor deposition,FCVD) 等或其組合)形成。可以使用透過任何可接受的製程形成的其他絕緣材料。在部分實施例中，絕緣材料是透過可流動化學氣相沉積形成的氧化矽。一旦形成絕緣材料，就可以執行退火製程。在一個實施例中，形成絕緣材料，使得過量的絕緣材料覆蓋奈米結構64、66。儘管淺溝槽隔離區域70中的每個都被繪示為單層，然而在部分實施例中可以使用多層。例如，在部分實施例中，可以先沿著基材50、鰭片62和奈米結構64、66的表面形成襯墊(未單獨繪示)。此後，可以在襯墊上形成諸如先前描述的填充材料。
然後，將去除製程應用於絕緣材料以去除在奈米結構64、66上多餘的絕緣材料。在部分實施例中，可以使用平坦化製程(例如，化學機械平坦化(chemical mechanical polish,CMP)、回蝕刻製程、其組合等)。平坦化製程暴露奈米結構64、66，使得在平坦化製程完成之後，奈米結構64、66和絕緣材料的頂表面是共平面的(在製程變化之內)。在遮罩保留在奈米結構64、66上的實施例中，平坦化製程可以暴露出遮罩或去除遮罩，以使得在平坦化製程完成之後，遮罩或奈米結構64、66的頂表面分別與絕緣材料的頂表面共平面(在製程變化內)。然後使絕緣材料凹陷以形成淺溝槽隔離區域70。使絕緣材料凹陷，以使得至少一部分的奈米結構64、66從絕緣材料的相鄰部分之間突出。此外，淺溝槽隔離區域70的頂表面可以具有如圖所示的平坦表面、凸表面、凹表面(例如，凹陷)或它們的組合。淺溝槽隔離區域70的頂表面可以透 過適當的蝕刻形成為平坦的、凸的和/或凹的。可以使用任何可接受的蝕刻製程來使絕緣材料凹陷，在此所指之任何可接受的蝕刻製程為諸如對絕緣材料的材料具有選擇性的蝕刻製程(例如，以比蝕刻鰭片62和奈米結構64、66的材料更快的速率選擇性地蝕刻淺溝槽隔離區域70的絕緣材料)。例如，可以使用稀氫氟酸(dHF)進行氧化物去除。
先前描述的過程僅僅是如何形成鰭片62和奈米結構64、66的一個示例。在部分實施例中，可以使用遮罩和磊晶生長製程來形成鰭片62和/或奈米結構64、66。例如，可以在基材50的頂表面上方形成介電質層，並且可以蝕刻穿過此介電質層的溝槽以暴露出下面的基材50。可以在此溝槽中磊晶生長磊晶結構，並且可以凹陷此介電質層，以使得磊晶結構從介電質層突出以形成鰭片62和/或奈米結構64、66。磊晶結構可以包含前述之交替的半導體材料(例如，第一半導體材料和第二半導體材料)。在磊晶生長磊晶結構的部分實施例中，儘管可以一起使用原位和佈植摻雜，磊晶生長的材料可以在生長期間被原位摻雜，(然而這可能會消除之前和/或隨後的佈植)。
此外，可以在基材50、鰭片62和/或奈米結構64、66中形成適當的井(未單獨繪示出)。這些井的導電類型可以與隨後將在n型區域50N和p型區域50P中的每一個中形成的源極/汲極區域的導電類型相反。在部分實施例中，在n型區域50N中形成p型井，並且在p型區域 50P中形成n型井。在部分實施例中，在n型區域50N和p型區域50P兩者中形成p型井或n型井。
在具有不同井類型的實施例中，可以使用遮罩(未單獨繪示出)(例如，光阻)來實現用於n型區域50N和p型區域50P的不同佈植步驟。例如，可以在n型區域50N中的鰭片62、奈米結構64、66和淺溝槽隔離區域70上方形成光阻。圖案化光阻以暴露p型區域50P。可以透過使用旋塗技術來形成光阻，並且可以使用可接受的微影技術來對光阻進行圖案化。一旦圖案化光阻，就在p型區域50P中執行n型雜質佈植，並且光阻可以作為遮罩以實質上防止n型雜質被佈植到n型區域50N中。n型雜質可以是佈植到此區域中的磷、砷、銻等，其濃度為1013公分-3至1014公分-3。在佈植之後，可以例如透過任何可接受的灰化製程去除光阻。
在佈植p型區域50P之後或之前，在p型區域50P中的鰭片62、奈米結構64、66和淺溝槽隔離區域70上方形成遮罩(未單獨繪示出)(例如，光阻)。圖案化光阻以暴露n型區域50N。可以透過使用旋塗技術來形成光阻，並且可以使用可接受的微影技術來對光阻進行圖案化。一旦圖案化光阻，就可以在n型區域50N中進行p型雜質佈植，並且光阻可以作為遮罩以實質上防止p型雜質被佈植到p型區域50P中。p型雜質可以是佈植到此區域中的硼、氟化硼、銦等，其濃度為1013公分-3至1014公分-3。在佈植之後，可以例如透過任何可接受的灰化製程去除光 阻。
在n型區域50N和p型區域50P的佈植之後，可以執行退火以修復佈植損傷並激活佈植的p型和/或n型雜質。在磊晶生長用於鰭片62和/或奈米結構64、66的磊晶結構的部分實施例中，儘管可以一起使用原位和佈植摻雜，生長的材料可在生長期間原位摻雜(然而這可能會消除佈植)。
在第5圖中，在鰭片62和奈米結構64、66上形成虛設介電質層72。虛設介電質層72可以由介電質材料(例如，氧化矽、氮化矽、其組合)形成，它們可以根據可接受的技術沉積或熱生長。在虛設介電質層72上方形成虛設閘極層74，並且在虛設閘極層74上方形成遮罩層76。虛設閘極層74可以沉積在虛設介電質層72上方，然後被平坦化(例如，透過化學機械平坦化)。可以在虛設閘極層74上方沉積遮罩層76。虛設閘極層74可以由導電或非導電材料形成(例如，非晶矽、多晶矽(polycrystalline-silicon)、多晶矽鍺(poly-crystalline silicon-germanium)、金屬、金屬氮化物、金屬矽化物、金屬氧化物等)，可以透過物理氣相沉積(physical vapor deposition,PVD)、化學氣相沉積等來沉積。虛設閘極層74可以由對絕緣材料(例如，淺溝槽隔離區域70和/或虛設介電質層72)進行蝕刻而具有高蝕刻選擇性的材料形成。遮罩層76可以由介電質材料(例如，氮化矽、氮氧化矽等)形成。在此示例 中，在橫跨n型區域50N和p型區域50P上形成單個虛設閘極層74和單個遮罩層76。在所示的實施例中，虛設介電質層72覆蓋鰭片62、奈米結構64、66和淺溝槽隔離區域70，使得虛設介電質層72在淺溝槽隔離區域70上方並且在虛設閘極層74和淺溝槽隔離區域70之間延伸。在另一個實施例中，虛設介電質層72僅覆蓋鰭片62和奈米結構64、66。
在第6圖中，使用可接受的微影和蝕刻技術對遮罩層76進行圖案化，以形成遮罩86。然後，透過任何可接受的蝕刻技術將遮罩86的圖案轉移至虛設閘極層74以形成虛設閘極84。遮罩86的圖案可以可選地透過任何可接受的蝕刻技術進一步轉移到虛設介電質層72以形成虛設介電質82。虛設閘極84覆蓋奈米結構64、66之將在隨後的處理中暴露以形成通道區域的部分。具體地，虛設閘極84沿著奈米結構66之將被圖案化以形成通道區域68的部分延伸。遮罩86的圖案可用於物理上分離相鄰的虛設閘極84。虛設閘極84還可具有實質上垂直於(在製程上變化內)鰭片62的長度方向的縱向方向。遮罩86可以在圖案化後可選地例如透過任何可接受的蝕刻技術去除。
第7A圖至第22B圖繪示實施例元件在製造中的各種附加步驟。第7A圖至第13B圖和第21A圖至第22B圖繪示n型區域50N和p型區域50P中的任何一個中的特徵。例如，所示的結構可以適用於n型區域50N和p型 區域50P兩者。在每個附圖的正文中描述了n型區域50N和p型區域50P在結構上的差異(如果有的話)。第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖和第20A圖繪示n型區域50N中的特徵。第14B圖、第15B圖、第16B圖、第17B圖、第18B圖、第19B圖和第20B圖繪示p型區域50P中的特徵。
在第7A圖和第7B圖中，閘極間隔物90形成在奈米結構64、66上方，在遮罩86(如果存在)、虛設閘極84和虛設介電質82的暴露側壁上。閘極間隔物90可以是透過共形地沉積一種或多種介電質材料並隨後蝕刻介電質材料來形成。可接受的介電質材料包含氧化物(例如，氧化矽或氧化鋁)；氮化物(例如，氮化矽)；碳化物(例如，碳化矽)；等或其組合(例如，氧氮化矽、氧碳化矽、碳氮化矽、氧碳氮化矽等)；其多層等。可以透過諸如化學氣相沉積、電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition)、原子層沉積等的保形沉積製程來形成介電質材料。在所示的實施例中，每個閘極間隔物90都包含多層(例如，第一間隔物層90A和第二間隔物層90B)。在部分實施例中，第一間隔物層90A和第二間隔物層90B由碳氮氧化矽(例如，SiOxNyC1-x-y，其中x和y在0至1的範圍內)形成。例如，第一間隔物層90A可以由與第二間隔物層90B相似或不同的碳氮氧化矽組成。可以執行可接受的蝕刻製程(例如，乾式蝕刻、濕蝕刻等或其組合)，以圖案化介電質材料。蝕刻可以是 各向異性的。介電質材料在被蝕刻時具有留在虛設閘極84的側壁上的部分(從而形成閘極間隔物90)。在蝕刻之後，閘極間隔物90可以具有垂直的側壁(如圖所示)或可以具有彎曲的側壁(未繪示出)。如隨後將更詳細地描述的，當蝕刻時，一種或多種介電質材料可以具有留在鰭片62和/或奈米結構64、66的側壁上的部分(由此形成鰭片間隔物)。
此外，可以執行佈植以形成輕摻雜的源極/汲極(LDD)區域(未單獨繪示出)。在具有不同元件類型的實施例中，類似於先前描述之用於井的佈植，可以在n型區域50N上方形成遮罩(未單獨繪示出)(例如，光阻)，同時暴露p型區域50P，並且可以將適當類型(例如，p型)的雜質佈植到暴露在p型區域50P中的鰭片62和/或奈米結構64、66中。隨後，可以在暴露n型區域50N的同時在p型區域50P上方形成諸如光阻的遮罩(未單獨繪示出)，並且可以將適當類型的雜質(例如，n型)佈植到暴露在n型區域50N中的鰭片62和/或奈米結構64、66中。然後可以去除遮罩。所述n型雜質可以是前述的任何n型雜質，並且所述p型雜質可以是前述的任何p型雜質。在佈植期間，通道區域68保持被虛設閘極84覆蓋，使得通道區域68保持實質上沒有被雜質佈植以形成輕摻雜的源極/汲極區域。輕摻雜的源極/汲極區域可以具有在1015公分-3至1019公分-3範圍內的雜質濃度。退火可用於修復植入物損壞並激活佈植的雜質。
應理解，先前的公開內容大體上描述了形成間隔物和輕摻雜的源極/汲極區域的製程。可以使用其他過程和順序。例如，可以利用更少或更多的間隔物，可以利用不同的步驟順序，可以形成和去除另外的間隔物等。此外，可以使用不同的結構和步驟來形成n型元件和p型元件。
在第8A圖和第8B圖中，在奈米結構64、66中形成源極/汲極凹槽94。在所示的實施例中，源極/汲極凹槽94延伸穿過奈米結構64、66並進入鰭片62。源極/汲極凹槽94也可以延伸到基材50中。在不同的實施例中，源極/汲極凹槽94可以延伸到基材50的頂表面，而無需蝕刻基材50；可以蝕刻鰭片62，使得源極/汲極凹槽94的底表面設置在淺溝槽隔離區域70的頂表面下方等。可以透過使用各向異性蝕刻製程(例如，反應離子蝕刻、中性束蝕刻等)來蝕刻奈米結構64、66來形成源極/汲極凹槽94。在用於形成源極/汲極凹槽94的蝕刻製程期間，閘極間隔物90和虛設閘極84共同地遮蔽部分的鰭片62和/或奈米結構64、66。可以使用單個蝕刻製程來蝕刻每一個奈米結構64、66或可以使用複數個蝕刻製程來蝕刻奈米結構64、66。在源極/汲極凹槽94達到期望的深度之後，可以使用定時蝕刻製程來停止對源極/汲極凹槽94的蝕刻。
可選地，內部間隔物96形成在第一奈米結構64的其餘部分的側壁上(例如，由源極/汲極凹槽94暴露的那些側壁)。如隨後將更詳細描述的，隨後將在源極/汲極 凹槽94中形成源極/汲極區域，而第一奈米結構64隨後將被替換為相應的閘極結構。內部間隔物96作為隨後形成的源極/汲極區域與隨後形成的閘極結構之間的隔離特徵。此外，內部間隔物96可以在隨後的蝕刻製程(例如，隨後用於去除第一奈米結構64的蝕刻製程)實質上防止對隨後形成的源極/汲極區域的損壞。
作為形成內部間隔物96的示例，源極/汲極凹槽94可以橫向地擴展。具體地，可以凹陷被源極/汲極凹槽94暴露之第一奈米結構64的側壁的部分。儘管第一奈米結構64的側壁被繪示為是筆直的，但是第一奈米結構64的側壁可以是凹的或凸的。側壁可以透過任何可接受的蝕刻製程而被凹陷，例如，對第一奈米結構64的材料具有選擇性的蝕刻製程(例如，以比蝕刻第二奈米結構66的材料更快的速率選擇性地蝕刻第一奈米結構64的材料)。蝕刻可以是各向同性的。例如，當第二奈米結構66由矽形成並且第一奈米結構64由矽鍺形成時，蝕刻製程可以是使用氫氧化四甲銨(tetramethylammonium hydroxide,TMAH)、氫氧化銨(NH4OH)等的濕式蝕刻。在另一個實施例中，蝕刻製程可以是使用氟基氣體(例如，氟化氫(HF))的乾式蝕刻。在部分實施例中，可以連續地執行相同的蝕刻製程以既形成源極/汲極凹槽94又使第一奈米結構64的側壁凹陷。然後可以透過共形地形成絕緣材料並隨後蝕刻絕緣材料來形成內部間隔物96。絕緣材料可以是氮化矽或氮氧化矽，然而可以使用任何合適的材料(例 如，介電常數值小於3.5的低介電常數(low-k)材料)。可以透過諸如原子層沉積、化學氣相沉積等的保形沉積製程來沉積絕緣材料。絕緣材料的蝕刻可以是各向異性的。例如，蝕刻製程可以是乾式蝕刻(例如，反應離子蝕刻、中性束蝕刻等)。儘管內部間隔物96的外側壁被繪示為相對於閘極間隔物90的側壁是齊平的，但是內部間隔物96的外側壁可以延伸超過閘極間隔物90的側壁或從閘極間隔物90的側壁凹陷。換句話說，內部間隔物96可以部分地填充、完全地填充或過度地填充側壁凹槽。此外，儘管內部間隔物96的側壁被繪示為是筆直的，但是內部間隔物96的側壁可以是凹的或凸的。
在第9A圖和第9B圖中，在源極/汲極凹槽94中形成磊晶源極/汲極區域98。在源極/汲極凹槽94中形成磊晶源極/汲極區域98，使得每個虛設閘極84(以及相應的通道區域68)設置在磊晶源極/汲極區域98的各個相鄰對之間。在部分實施例中，閘極間隔物90和內部間隔物96用於將磊晶源極/汲極區域98分別與虛設閘極84和第一奈米結構64分開適當的橫向距離，使得磊晶源極/汲極區域98不會與隨後形成的奈米場效應電晶體的閘極短路。可以選擇磊晶源極/汲極區域98的材料以在相應的通道區域68中施加應力，從而改善性能。
可以透過覆蓋p型區域50P來形成n型區域50N中的磊晶源極/汲極區域98。然後，在n型區域50N中的源極/汲極凹槽94中磊晶生長n型區域50N中的磊晶源極 /汲極區域98。磊晶源極/汲極區域98可以包含適合於n型元件的任何可接受的材料。例如，n型區域50N中的磊晶源極/汲極區域98可以包含在通道區域68上施加拉伸應變的材料(例如，矽、碳化矽、磷摻雜的碳化矽、磷化矽等)。n型區域50N中的磊晶源極/汲極區域98可以具有從鰭片62和奈米結構64、66的相應表面凸起的表面，並且可以具有刻面(facet)。
p型區域50P中的磊晶源極/汲極區域98可以透過掩蔽n型區域50N來形成。然後，在p型區域50P中的源極/汲極凹槽94中磊晶生長p型區域50P中的磊晶源極/汲極區域98。磊晶源極/汲極區域98可以包含適合於p型元件的任何可接受的材料。例如，p型區域50P中的磊晶源極/汲極區域98可以包含在通道區域68上施加壓縮應變的材料(例如，矽鍺、摻雜硼的矽鍺、鍺、鍺錫等)。p型區域50P中的磊晶源極/汲極區域98可以具有從鰭片62和奈米結構64、66的相應表面凸起的表面，並且可以具有刻面。
磊晶源極/汲極區域98、奈米結構64、66和/或鰭片62可以佈植雜質以形成源極/汲極區域(類似於先前描述之用於形成輕摻雜的源極/汲極區域)，然後進行退火的製程。源極/汲極區域的雜質濃度可以在1019公分-3至1021公分-3的範圍內。用於源極/汲極區域的n型和/或p型雜質可以是先前描述的任何雜質。在部分實施例中，磊晶源極/汲極區域98可以在生長期間被原位摻雜。
作為用於形成磊晶源極/汲極區域98的磊晶製程的結果，磊晶源極/汲極區域的上表面具有刻面，此刻面橫向地延伸超過鰭片62和奈米結構64、66的側壁。在部分實施例中，這些刻面導致相鄰的磊晶源極/汲極區域98合併(如第9C圖所示)。在部分實施例中，在磊晶製程完成之後，相鄰的磊晶源極/汲極區域98保持分離(如第9D圖所示)。在所示的實施例中，調整用於形成閘極間隔物90的間隔物蝕刻，以在鰭片62和/或奈米結構64、66的側壁上也形成鰭片間隔物92。鰭片間隔物92形成為覆蓋在延伸超過淺溝槽隔離區域70上方之部分的鰭片62和/或奈米結構64、66的側壁上，從而阻止了磊晶生長。在另一個實施例中，調整用於形成閘極間隔物90的間隔物蝕刻，從而允許磊晶源極/汲極區域98延伸到淺溝槽隔離區域70的表面。
磊晶源極/汲極區域98可以包含一個或複數個半導體材料層。例如，磊晶源極/汲極區域98可各自包含襯墊層98A、主層98B和完成層98C(或更普遍地說法，第一半導體材料層、第二半導體材料層和第三半導體材料層)。可以將任意數量的半導體材料層用於磊晶源極/汲極區域98。襯墊層98A、主層98B和完成層98C中的每一個可以由不同的半導體材料形成並且可以摻雜有不同的雜質濃度。在部分實施例中，襯墊層98A可以具有比主層98B更低的雜質濃度，並且完成層98C可以具有比襯墊層98A更大的雜質濃度並且具有比主層98B更低的雜質濃 度。在磊晶源極/汲極區域98包含三個半導體材料層的實施例中，可以在源極/汲極凹槽94中生長襯墊層98A，可以在襯墊層98A上生長主層98B，可以在主層98B上生長完成層98C。
在第10A圖和第10B圖中，第一層間介電質(inter-layer dielectric,ILD)104沉積在磊晶源極/汲極區域98、閘極間隔物90、遮罩86(如果存在)或虛設閘極84上方。第一層間介電質104可以由介電質材料形成，此介電質材料可以透過任何合適的方法(例如，化學氣相沉積、電漿增強化學氣相沉積、可流動化學氣相沉積等)來沉積。可接受的介電質材料可以包含磷矽酸鹽玻璃(phospho-silicate glass,PSG)、硼矽酸鹽玻璃(boro-silicate glass，BSG)、摻硼磷矽酸鹽玻璃(boron-doped phospho-silicate glass,BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass,USG)等。可以使用透過任何可接受的製程形成的其他絕緣材料。
在部分實施例中，在第一層間介電質104與磊晶源極/汲極區域98、閘極間隔物90、以及遮罩86(如果存在的話)或虛設閘極84之間形成接觸蝕刻停止層(contact etch stop layer,CESL)102。接觸蝕刻停止層102可以由介電質材料(例如，氮化矽、氧化矽、氮氧化矽等)形成，其具有與第一層間介電質104的蝕刻高的蝕刻選擇性。接觸蝕刻停止層102可透過任何合適的 方法(例如，化學氣相沉積、原子層沉積等)形成。
在第11A圖和第11B圖中，執行去除製程以使第一層間介電質104的頂表面與遮罩86(如果存在)或虛設閘極84的頂表面齊平。在部分實施例中，平坦化製程可以是化學機械平坦化、回蝕製程、其組合等。平坦化製程還可以去除虛設閘極84上的遮罩86以及沿著遮罩86的側壁的閘極間隔物90的一部分。在平坦化製程之後，閘極間隔物90、第一層間介電質104、接觸蝕刻停止層102和遮罩86(如果存在的話)或虛設閘極84的頂表面是共平面的(在製程變化之內)。因此，遮罩86(如果存在的話)或虛設閘極84的頂表面透過第一層間介電質104暴露。在所示的實施例中，保留遮罩86，並且平坦化製程使第一層間介電質104的頂表面與遮罩86的頂表面齊平。
在第12A圖和第12B圖中，在蝕刻製程中去除遮罩86(如果存在的話)和虛設閘極84，從而形成凹槽110。在凹槽110中之部分的虛設介電質82也被去除。在部分實施例中，透過各向異性乾式蝕刻製程去除虛設閘極84。例如，蝕刻製程可以包含使用一種或多種反應氣體的乾式蝕刻製程，其以比蝕刻第一層間介電質104或閘極間隔物90更快的速率選擇性地蝕刻虛設閘極84。在去除期間，當蝕刻虛設閘極84時，虛設介電質82可以作為蝕刻停止層。接著，去除虛設介電質82。每個凹槽110暴露和/或覆蓋通道區域68的一部分。第二奈米結構66之作為通道區域68的部分設置在相鄰的磊晶源極/汲極區域98對之 間。
然後，去除第一奈米結構64的剩餘部分以擴大凹槽110。可以透過以比蝕刻第二奈米結構66的材料更快的速率選擇性地蝕刻第一奈米結構64的材料的任何可接受的蝕刻製程去除第一奈米結構64的剩餘部分。蝕刻可以是各向同性的。例如，當第一奈米結構64由矽鍺形成並且第二奈米結構66由矽形成時，蝕刻製程可以是使用氫氧化四甲銨(TMAH)、氫氧化銨(NH4OH)等的濕式蝕刻。在部分實施例中，執行剪切製程(trim process)(未單獨繪示出)以減小第二奈米結構66的暴露部分的厚度。如第14A圖至第21B圖更清楚地繪示的(隨後將更詳細地描述)，第二奈米結構66可以具有圓角。
在第13A圖和第13B圖中，在凹槽110中形成閘極介電質層112。在閘極介電質層112上形成閘極層114。閘極介電質層112和閘極層114是用於替換的層。門，並且每個均環繞第二奈米結構66的所有(例如，四個)側面。
閘極介電質層112設置在鰭片62的側壁和/或頂表面上；在第二奈米結構66的頂表面、側壁和底表面上；以及在閘極間隔物90的側壁上。閘極介電質層112也可以形成在第一層間介電質104和閘極間隔物90的頂表面上。閘極介電質層112可以包含氧化物(例如，氧化矽或金屬氧化物)、矽酸鹽(例如，金屬矽酸鹽)、其組合、其多層等。閘極介電質層112可以包含具有大於7.0的介 電常數值的介電質材料(例如，鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合的金屬氧化物或矽酸鹽)。儘管在第13A圖和第13B圖繪示出單層的閘極介電質層112，但是如隨後將更詳細地描述的，閘極介電質層112可以包含介面層和主層。
閘極層114可以包含含金屬的材料(例如，氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、碳化鋁鋯、碳化鋁鉿、碳化鋁鈮、碳化鋁鉭、鋁化鋯(ZrAl)、鋁化鉿(HfAl)、鋁化鈮(NbAl)、鋁化鉭(TaAl)、碳化矽鋯(ZrSiC)、碳化矽鉿(HfSiC)、碳化矽鈮(NbSiC)、其組合、其多層等)。儘管在第13A圖和第13B圖中繪示單層的閘極層114，但是如隨後將更詳細地描述的，閘極層114可以包含任意數量的功函數調整層、任意數量的阻擋層、任意數量的膠層和一個填充材料。
第14A圖至第21B圖繪示在凹槽110中形成用於替換閘極的層的過程。繪示出與第13A圖中的區域50R相似的區域中的特徵。第25圖是根據部分實施例之用於形成替換閘極層的示例方法200的流程圖。結合第25圖描述第14A圖至第21B圖。當形成替換閘極層時，在第一區域(例如，n型區域50N)中形成第一功函數調整層114A(見第15A圖)。然後在第一區域(例如，n型區域50N)和第二區域(例如，p型區域50P)兩者中形成第二功函數調整層114C(見第19A圖和第19B圖)。因為第一區域(例如，n型區域50N)和第二區域(例如，p型區 域50P)包含不同數量和類型的功函數調整層，所以在這些區域中形成的元件具有不同的臨界電壓。
在方法200的第14A圖和第14B圖中以及步驟202中，閘極介電質層112沉積在第一區域(例如，n型區域50N)和第二區域(例如，p型區域50P)的凹槽110中。閘極介電質層112也可以沉積在第一層間介電質104和閘極間隔物90(參見第13B圖)的頂表面上。在所示的實施例中，閘極介電質層112是多層的，包含介面層112A(或更普遍地說法，第一閘極介電質層)和上面的高介電常數介電質層112B(或更普遍地說法，第二閘極介電質層)。介面層112A可以由氧化矽形成，而高介電常數介電質層112B可以由氧化鉿形成。閘極介電質層112的形成方法可以包含分子束沉積(molecular-beam deposition,MBD)、原子層沉積、電漿增強化學氣相沉積等。閘極介電質層112環繞第二奈米結構66的所有(例如，四個)側面。
在方法200的第15A圖和第15B圖以及步驟204中，在第一區域(例如，n型區域50N)和第二區域(例如，p型區域50P)中的閘極介電質層112上沉積第一功函數調整層114A。如隨後將更詳細地描述的，將對第一功函數調整層114A進行圖案化以去除在第二區域(例如，p型區域50P)中第一功函數調整層114A的部分，而保留在第一區域(例如，n型區域50N)中第一功函數調整層114A的部分。當第一功函數調整層114A從 第二區域(例如，p型區域50P)去除時，第一功函數調整層114A可以被稱為「n型功函數調整層」。第一功函數調整層114A包含任何可接受的材料以在給定要形成的元件應用下將元件的功函數調整到期望的量，並且可以使用任何可接受的沉積製程來沉積。例如，當第一功函數調整層114A是n型功函數調整層時，其可以由n型功函數金屬(n-type work function metal,NWFM)(例如，碳化鋁鋯(ZrAlC)、碳化鋁鉿(HfAlC)、碳化鋁鈮(NbAlC)、碳化鋁鉭(TaAlC)、鋁化鋯(ZrAl)、鋁化鉿(HfAl)、鋁化鈮(NbAl)、鋁化鉭(TaAl)、碳化矽鋯(ZrSiC)、碳化矽鉿(HfSiC)、碳化矽鈮(NbSiC)或其組合等)形成，可以透過原子層沉積、化學氣相沉積、物理氣相沉積等沉積。儘管將第一功函數調整層114A繪示為單層，但是第一功函數調整層114A可以是多層的。例如，第一功函數調整層114A可以包含：第一層碳化鋁鋯(ZrAlC)和第二層碳化鋁鉿(HfAlC)；第一層碳化鋁鋯(ZrAlC)、第二層碳化鋁鉿(HfAlC)和第三層碳化鋁鋯(ZrAlC)；第一層碳化鋁鉿(HfAlC)、第二層碳化鋁鋯(ZrAlC)和第三層碳化鋁鉿(HfAlC)；第一層鋁化鋯(ZrAl)、第二層鋁化鉿(HfAl)和第三層鋁化鈮(NbAl)；第一層碳化矽鋯(ZrSiC)、第二層碳化矽鉿(HfSiC)和第三層碳化矽鈮(NbSiC)；或其組合。
第一功函數調整層114A形成的厚度足以使在第一區域(例如，n型區域50N)和第二區域(例如，p型 區域50P)兩者中的第二奈米結構66之間之部分的第一功函數調整層114A合併。因此，第一功函數調整層114A完全地填充了第二奈米結構66之間的凹槽110的部分110MN、110MP。閘極介電質層112的各個部分環繞每個第二奈米結構66，並且第一功函數調整層114A的各個部分填充在第一區域(例如，n型區域50N)和第二區域(例如，p型區域50P)兩者中的閘極介電質層112的各個部分之間的區域。在部分實施例中，第一功函數調整層114A形成為5埃至50埃範圍內的厚度(例如，10埃至30埃範圍內的厚度)。將第一功函數調整層114A形成為小於20埃的厚度可能不會導致部分的第一功函數調整層114A的合併。將第一功函數調整層114A形成為大於30埃的厚度可能會對所得元件的臨界電壓產生負面影響。在部分實施例中，第一功函數調整層114A的厚度與介面層112A的厚度之比在0.5至7的範圍內。
第一功函數調整層114A中的鋁在高介電常數介電質層112B和第一功函數調整層114A的介面處形成鋁偶極子，其將閘極層114(參見例如第19A圖)的有效功函數更多地轉移到n型功函數值。第一功函數調整層114A中的另一種金屬(例如，鋯、鉿、鈮或鉭)，具有比鈦更低的有效功函數(eV)值，因此，有助於將有效功函數進一步轉移到n型功函數值。
在部分實施例中，第一功函數調整層114A由碳化鋁鋯形成，其透過原子層沉積製程沉積。具體地，第一 功函數調整層114A可以透過將基材50放置在沉積室中並且將複數個源前驅物(source precursor)循環地分配到沉積室中而形成。透過將鋯源前驅物分配到沉積室中來執行原子層沉積循環的第一脈衝。可接受的鋯源前驅物包含氯化鋯(ZrCl4)等。可以例如透過將沉積室保持在200℃至500℃的溫度和0.5托至45托的壓力下執行第一脈衝。可以例如透過將鋯源前驅物保持在沉積室中0.1秒至60秒的範圍內的持續時間來執行第一脈衝持續。然後例如透過可接受的真空處理和/或透過使惰性氣體(例如，氬氣或氮氣)流入沉積室中，從沉積室中清除鋯源前驅物。透過將鋁源前驅物分配到沉積室中來執行原子層沉積循環的第二個脈衝。可接受的鋁源前驅物包含三乙基鋁(triethylaluminium,TEA)(Al2(C2H5)6)、三甲基鋁(trimethylaluminum,TMA)(Al2(CH3)6)等或其組合。例如，透過將沉積室保持在200℃至500°C的溫度和0.5托至45托的壓力下執行第二脈衝。可以例如透過將鋁源前驅物保持在沉積室中0.1秒至60秒的範圍內的持續時間來執行第二脈衝持續。然後，例如透過可接受的真空製程和/或透過使惰性氣體(例如，氬氣或氮氣)流入沉積室中，將鋁源前驅物從沉積室中清除。每個原子層沉積循環都會導致沉積一層碳化鋯鋁的原子層(有時稱為單層)。重複原子層沉積循環，直到第一功函數調整層114A具有期望的厚度(如先前描述)。原子層沉積循環可以重複5到180次。用這些範圍內的參數執行原子 層沉積製程使得第一功函數調整層114A形成為期望的厚度(如先前描述)和品質。用這些範圍之外的參數執行原子層沉積製程可能不允許第一功函數調整層114A形成為期望的厚度或品質。
在部分實施例中，第一功函數調整層114A可以包含碳化鋁鉿、碳化鋁鈮、碳化鋁鉭等或其組合，其中每種材料透過原子層沉積製程沉積。形成這些材料的原子層沉積製程可能類似於上面討論的碳化鋁鋯的原子層沉積製程，只是鋯源前驅物被合適的源前驅物(例如，鉿、鈮或鉭源前驅物)代替，並且此處將不再重複原子層沉積過程的詳細訊息。
在包含碳化鋁鉿的實施例中，透過將鉿源前驅物分配到沉積室中來執行原子層沉積循環的第一脈衝。可接受的鉿源前驅物包含氯化鉿(HfCl4)等。
在包含碳化鋁鈮的實施例中，透過將鈮源前驅物分配到沉積室中來執行原子層沉積循環的第一脈衝。可接受的鈮源前驅物包含氯化鈮(NbCl5)等。
在包含碳化鋁鉭的實施例中，透過將鉭源前驅物分配到沉積室中來執行原子層沉積循環的第一脈衝。可接受的鉭源前驅物包含氯化鉭(TaCl5)等。
在第16A圖和第16B圖以及方法200的步驟206中，原位層114B沉積在第一功函數調整層114A上。原位層114B原位形成(例如，在與第一功函數調整層114A相同的腔室中形成和/或在層114A和114B的形成 之間在真空沒有被破壞的情況下在同一系統的單獨腔室中形成)。在部分實施例中，原位層114B作為第一功函數調整層114A的阻擋層或保護層，使得原位層114B阻止(例如，實質上上防止或至少減少)在後續處理期間對第一功函數調整層114A的功函數的修改。在部分實施例中，原位層114B由氮化鈦(TiN)等形成，並且可以透過原子層沉積、化學氣相沉積、物理氣相沉積等沉積。在部分實施例中，原位層114B被省略(參見，例如，第26圖)。
在方法200的第17A圖和第17B圖以及步驟208中，將原位層114B和第一功函數調整層114A的一部分從第二區域(例如，p型區域50P)中去除。從第二區域(例如，p型區域50P)去除原位層114B和第一功函數調整層114A的部分，以擴大第二區域中的凹槽110，以重新暴露第二區域(例如，p型區域50P)中的閘極介電質層112。在此所述之去除過程可以透過可接受的微影和蝕刻技術來執行，例如，透過用遮罩覆蓋第二區域並蝕刻第一區域。蝕刻可以包含任何可接受的蝕刻製程(例如，反應離子蝕刻、中性束蝕刻等或其組合)。蝕刻可以是各向異性的。
在部分實施例中，執行一次蝕刻以去除原位層114B和第一功函數調整層114A的部分。單一蝕刻可以對原位層114B和第一功函數調整層114A的材料具有選擇性(例如，以比蝕刻閘極介電質層112的材料更快的速率選擇性地刻蝕原位層114B和第一功函數調整層114A 的材料)。例如，當原位層114B由氮化鈦形成並且第一功函數調整層114A由碳化鋯鋁形成時，它們兩者都可以透過使用氫氧化銨(NH4OH)的濕式蝕刻來去除。
在部分實施例中，執行第一蝕刻以去除原位層114B的部分，並且執行第二蝕刻以去除第一功函數調整層114A的部分。第一蝕刻可以對原位層114B是選擇性的(例如，以比蝕刻第一功函數調整層114A的材料更快的速率選擇性地刻蝕原位層114B的材料)。例如，當原位層114B由非晶矽形成時，可以使用稀氫氟酸(dHF)透過濕式蝕刻將其去除。第二蝕刻可以對第一功函數調整層114A是選擇性的(例如，以比蝕刻閘極介電質層112的材料更快的速率選擇性地蝕刻第一功函數調整層114A的材料)。例如，當第一功函數調整層114A由碳化鋁鋯形成時，可以透過使用氫氧化銨(NH4OH)的濕式蝕刻將其去除。
在第18A圖和第18B圖以及方法200的步驟210中，第二功函數調整層114C沉積在第一區域(例如n型區域50N)的原位層114B上和在第二區域(例如，p型區域50P)中的閘極介電質層112上。如隨後將更詳細地描述的，將形成在第二區域(例如，p型區域50P)中具有第二功函數調整層114C的p型元件，並且將形成在第一區域(例如，n型區域50N)中具有第一功函數調整層114A和第二功函數調整層114C的n型元件。當第二功函數調整層114C是第二區域(例如，p型區域50P) 中唯一的功函數調整層時，第二功函數調整層114C可以被稱為「p型功函數調整層」。第二功函數調整層114C包含任何可接受的材料以在給定要形成的元件應用下將元件的功函數調整到期望的量，並且可以使用任何可接受的沉積製程來沉積。例如，當第二功函數調整層114C是p型功函數調整層時，其可以由p型功函數金屬形成(例如，氮化鈦(TiN)、氮化鉭(TaN)、它們的組合等)，其可以透過原子層沉積、化學氣相沉積、物理氣相沉積等沉積。儘管將第二功函數調整層114C繪示為單層，但是第二功函數調整層114C可以是多層的。例如，第二功函數調整層114C可以包含氮化鈦(TiN)層和氮化鉭(TaN)層。
第二功函數調整層114C可以在第一區域(例如，n型區域50N)中作為膠層。第二功函數調整層114C可以促進對於隨後形成的填充層114D的黏附，並且還可以防止對於周圍層的擴散。在部分實施例中，在第一區域(例如，n型區域50N)中形成分離的膠層(例如，第20A圖和第21A圖中的114E)，並且第二功函數調整層114C不執行此功能。
第二功函數調整層114C形成為在第二區域(例如，p型區域50P)中的第二奈米結構66之間足以引起部分的第二功函數調整層114C合併的厚度。因此，第二功函數調整層114C完全地填充了第二奈米結構66之間的凹槽110的部分110MP。閘極介電質層112的各個部分 環繞每個第二奈米結構66，並且第二功函數調整層114C的各個部分填充在第二區域(例如，p型區域50P)中的閘極介電質層112的各個部分之間的區域。在部分實施例中，所形成的第二功函數調整層114C的厚度在10埃到200埃的範圍內(例如，在20埃到30埃範圍內)。將第二功函數調整層114C形成為小於20埃的厚度可能不會導致部分的第二功函數調整層114C合併。將第二功函數調整層114C形成為大於30埃的厚度可能會對所得元件的臨界電壓產生負面影響。
第一功函數調整層114A的材料不同於第二功函數調整層114C的材料。如上所述，第一功函數調整層114A可以由n型功函數金屬形成，而第二功函數調整層114C可以由p型功函數金屬形成。n型功函數金屬與p型功函數金屬不同。此外，在部分實施例中，原位層114B的材料不同於第一功函數調整層114A的材料和第二功函數調整層114C的材料。
在第19A圖和第19B圖以及方法200的步驟212中，填充層114D沉積在第二功函數調整層114C上。在形成完成之後，閘極層114包含第一功函數調整層114A、原位層114B、第二功函數調整層114C和填充層114D。
填充層114D包含低電阻之任何可接受的材料。例如，填充層114D可以由諸如鎢、鋁、鈷、釕、其組合等的金屬形成，其可以透過原子層沉積、化學氣相沉積、 物理氣相沉積等沉積。填充層114D填充凹槽110的其餘部分。
第20A圖和第20B圖繪示出在第二功函數調整層114C和原位層114B之間的第一區域(例如，n型區域50N)中包含膠層114E的實施例。在部分實施例中，可以在形成第二功函數調整層114C之前形成膠層114E並將膠層114E從第二區域(例如，p型區域50P)去除，或者可以使用遮罩技術不在第二區域(例如，p型區域50P)中形成膠層114E。。膠層114E包含任何可接受的材料以促進黏附並防止擴散。例如，膠層114E可以由金屬或金屬氮化物形成(例如，氮化鈦、鋁化鈦、氮化鋁鈦、摻雜矽的氮化鈦、氮化鉭等)，其可以透過原子層沉積、化學氣相沉積物理氣相沉積等沉積。
第21A圖和第21B圖繪示出在第一區域(例如，n型區域50N)中包含膠層114E但在第一區域(例如，n型區域50N)中不包含第二功函數調整層114C的實施例。在部分實施例中，第二功函數調整層114C可以形成在第一區域(例如，n型區域50N)中並從第一區域去除，或者第二功函數調整層114C可以使用遮罩技術不形成在第一區域(例如，n型區域50N)中。
在第22A圖和第22B圖中，執行去除製程以去除閘極介電質層112和閘極層114的材料的多餘部分，這些多餘部分在第一層間介電質104和閘極間隔物90的頂表面上方，從而形成閘極介電質122和閘極124。在部分實 施例中，可以利用平坦化製程(例如，化學機械平坦化、回蝕製程、其組合等)。閘極介電質層112在被平坦化時，具有留在凹槽110中的部分(從而形成閘極介電質122)。閘極層114在被平坦化時具有留在凹槽110中的部分(由此形成閘極124)。閘極間隔物90的頂表面；接觸蝕刻停止層102；第一層間介電質104；閘極介電質122(例如，介面層112A和高介電常數介電質層112B，參見第19A圖至第21B圖)；以及閘極124(例如，第一功函數調整層114A、原位層114B、第二功函數調整層114C、膠層114E和填充層114D，參見第19A圖至第21B圖)共平面(在製程變化範圍內)。閘極介電質122和閘極124形成所得奈米場效應電晶體的替換閘極。閘極介電質122和閘極124的每對分別可以統稱為「閘極結構」。閘極結構各自沿著第二奈米結構66的通道區域68的頂表面、側壁和底表面延伸。
在第23A圖和第23B圖中，第二層間介電質134沉積在閘極間隔物90、接觸蝕刻停止層102、第一層間介電質104、閘極介電質122和閘極124上方。在部分實施例中，第二層間介電質134是透過可流動的化學氣相沉積方法形成之可流動的膜。在部分實施例中，第二層間介電質134由介電質材料(例如，磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻硼磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃等)形成，其可以透過諸如化學氣相沉積、電漿增強化學氣相沉積等的任何合適的方法來沉積。
在部分實施例中，在第二層間介電質134與閘極間隔物90、接觸蝕刻停止層102、第一層間介電質104、閘極介電質122和閘極124之間形成蝕刻停止層(etch stop layer,ESL)132。蝕刻停止層132可以包含介電質材料(例如，氮化矽、氧化矽、氮氧化矽等)，其具有與第二層間介電質134的蝕刻高的蝕刻選擇性。
在第24A圖和第24B圖中，形成閘極接觸142和源極/汲極接觸144以分別接觸閘極124和磊晶源極/汲極區域98。閘極接觸142物理地和電地耦合到閘極124。源極/汲極接觸144物理地和電地耦合到磊晶源極/汲極區域98。
作為形成閘極接觸142和源極/汲極接觸144的示例，透過第二層間介電質134和蝕刻停止層132形成用於閘極接觸142的開口，並且穿過第二層間介電質134、蝕刻停止層132、第一層間介電質104和接觸蝕刻停止層102形成用於源極/汲極接觸144的開口。可以使用可接受的微影和蝕刻技術形成開口。在開口中形成襯墊(未單獨地繪示出)(例如，擴散阻擋層、黏附層等)以及導電材料。襯墊可包含鈦、氮化鈦、鉭、氮化鉭等。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可以執行平坦化製程(例如，化學機械平坦化)以從第二層間介電質134的表面去除多餘的材料。剩餘的襯墊和導電材料在開口中形成閘極接觸142和源極/汲極接觸144。閘極接觸142和源極/汲極接觸144可以以不同的製程形成， 或者可以以相同的製程形成。儘管在圖中將閘極接觸142和源極/汲極接觸144繪示成在相同的橫截面中形成，然而應當理解，閘極接觸142和源極/汲極接觸144中的每一個可以在不同的橫截面中形成，這可以避免接觸短路。
可選地，在磊晶源極/汲極區域98和源極/汲極接觸144之間的介面處形成金屬-半導體合金區域146。金屬-半導體合金區域146可以是由金屬矽化物(例如，矽化鈦、矽化鈷、矽化鎳等)形成的矽化物區域，由金屬鍺化物(例如，鍺化鈦、鍺化鈷、鍺化鎳等)形成的鍺化物區域，由金屬矽化物和金屬鍺化物形成的鍺矽區域等。可以透過在用於源極/汲極接觸144的開口中沉積金屬，然後執行熱退火製程，來在沉積源極/汲極接觸144的材料之前形成金屬-半導體合金區域146。金屬可以是能夠與磊晶源極/汲極區域98的半導體材料(例如，矽、矽鍺、鍺等)反應以形成低電阻的金屬-半導體合金(例如，鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他難熔金屬、稀土金屬或其合金)的任何金屬。可以透過諸如原子層沉積、化學氣相沉積、物理氣相沉積等的沉積製程來沉積金屬。在熱退火製程之後，可以執行諸如濕式清潔之類的清潔製程以從源極/汲極接觸144的開口中移除任何殘留的金屬(例如，從金屬-半導體合金區域146的表面中移除任何殘留的金屬)。然後，可以在金屬-半導體合金區域146上形成源極/汲極接觸144的一個或複數個材料。
第26圖、第27圖和第28圖繪示在第一區域(例 如，n型區域50N)中的閘極結構的各種實施例。第26圖繪示與第21A圖中的實施例類似的實施例，但是其中在第一區域(例如，n型區域50N)的閘極層114中省略了原位層114B。第27圖和第28圖分別繪示類似於第21A圖和第26圖中的實施例的實施例，但是其中在第一區域(例如，n型區域50N)的閘極層114中包含阻擋層114F。在這些實施例中，在第一區域(例如，n型區域50N)中的高介電常數介電質層112B和第一功函數調整層114A之間形成阻擋層114F。在部分實施例中，阻擋層114F包含任何可接受的材料以保護高介電常數介電質層112B並防止其他層擴散到高介電常數介電質層112B中。例如，阻擋層114F可以由可以透過原子層沉積、化學氣相沉積、物理氣相沉積等沉積的金屬或金屬氮化物(例如，氮化鈦、摻雜矽的氮化鈦、氮化鉭等)形成。
實施例可以實現益處。根據各種實施例，形成有功函數調整層的閘極。在部分實施例中，n型元件具有包含鋯(Zr)、鉿(Hf)、鈮(Nb)、鉭(Ta)或其組合的功函數調整層。這些功函數調整層使功函數值降低，並使有效功函數值進一步移位為n型。這些變化可以提高所得n型元件的臨界電壓。
實施例包含在基材上具有奈米結構的元件，此奈米結構包含通道區域。此元件更包含環繞在每個奈米結構周圍的閘極介電質層。此元件更包含在閘極介電質層上的第一功函數調整層，此第一功函數調整層包含第一n型功函 數金屬、鋁和碳，此第一n型功函數金屬的功函數值少於鈦。此元件更包含在第一功函數調整層上的膠層。此元件更包含在膠層上的填充層。
實施例可包含以下特徵中的一個或複數個。其中第一n型功函數金屬的元件包含鋯。第一n型功函數金屬包含鉿。第一n型功函數金屬包含鈮。第一n型功函數金屬包含鉭。第一功函數調整層的各個部分填充閘極介電質層的各個部分之間的區域。填充層不在相鄰的奈米結構之間延伸。第一功函數調整層的厚度在5Å至50Å的範圍內。
實施例包含一種方法，此方法包含在基材上形成第一組奈米結構，此第一組奈米結構包含第一通道區域。此方法更包含在第一通道區域上形成第一閘極介電質層。此方法更包含在第一閘極介電質層上形成第一功函數調整層，此第一功函數調整層包含鋯、鉿、鈮、鉭或其組合。此方法更包含在第一功函數調整層上形成第一阻擋層，此第一阻擋層與第一功函數調整層原位形成。此方法更包含在第一阻擋層上形成膠層。此方法更包含在膠層上形成填充層。
實施例可以包含以下特徵中的一個或複數個。在此方法中，第一功函數調整層包含碳化鋁鋯、碳化鋁鉿、碳化鋁鈮、碳化鋁鉭或它們的組合。此方法進一步包含在基材上形成第二組奈米結構，此第二組奈米結構包含第二通道區域，在第二通道區上形成第二閘極介電質層，在第二閘極介電質層上形成第一功函數調整層，在第二閘極介電 質層上的第一功函數調整層上形成第一阻擋層，並從第二閘極介電質層上去除第一阻擋層和第一功函數調整層。此方法更包含在從第二閘極介電質層去除第一阻擋層和第一功函數調整層之後，在第二閘極介電質層上形成第二功函數調整層。膠層和第二功函數調整層透過相同的製程同時形成。第二功函數調整層形成在膠層上。此方法更包含在第一閘極介電質層上形成第二阻擋層，在第二阻擋層上形成第一功函數調整層。透過相同的製程同時形成第一閘極介電質層和第二閘極介電質層。第一功函數調整層的各個部分填充第一閘極介電質層的各個部分之間的區域。
實施例包含一種方法，此方法包含在基材上形成第一組奈米結構和第二組奈米結構，其中第一組奈米結構包含第一通道區域，而第二組奈米結構包含第二通道區域。此方法更包含形成具有第一部分和第二部分的閘極介電質層，第一部分沉積在第一通道區域上，第二部分沉積在第二通道區域上。此方法更包含在閘極介電質層的第一部分、閘極介電質層的第二部分上形成n型功函數調整層，並且此n型功函數調整層環繞第一組奈米結構的每一個。此方法更包含在n型功函數調整層上並在其上原位形成第一阻擋層。此方法更包含從閘極介電質層的第二部分去除第一阻擋層和n型功函數調整層。此方法更包含在第一組奈米結構上的第一阻擋層和閘極介電質層的第二部分上形成p型功函數調整層。此方法更包含在p型功函數調整層上形成填充層。
實施例可以包含以下特徵中的一個或複數個。此方法更包含在閘極介電質層的第一部分上形成第二阻擋層，n型功函數調整層形成在第二阻擋層上。形成包含碳化鋁鋯、碳化鋁鉿，碳化鋁鈮，碳化鋁鉭或其組合的n型功函數調整層。
前述概述了幾個實施例的特徵，使得本領域具普通知識者可以更好地理解本公開的各方面。本領域具普通知識者應當理解，他們可以容易地將本公開作為設計或修改其他過程和結構的基礎，以實現與本文介紹的實施例相同的目的和/或實現相同的益處。本領域具普通知識者還應該認識到，這樣的等效構造不脫離本公開的精神和範圍，並且在不脫離本公開的精神和範圍的情況下，它們可以在此進行各種改變、替換和變更。
50N:n型區域
66:奈米結構
68:通道區域
110:凹槽
112:閘極介電質層
112A:介面層
112B:高介電常數介電質層
114:閘極層
114A:第一功函數調整層
114B:原位層
114C:第二功函數調整層
114D:填充層

Claims (10)

  1. 一種半導體元件，包含：複數個奈米結構，在一基材上，該些奈米結構包含一通道區域；一閘極介電質層，環繞每個該些奈米結構；一第一功函數調整層，在該閘極介電質層上，該第一功函數調整層包含一第一n型功函數金屬、鋁和碳，該第一n型功函數金屬的一功函數值小於鈦，且包含鋯、鉿、鈮、鉭或上述之任意組合；一膠層，在該第一功函數調整層上；以及一填充層，在該膠層上。
  2. 根據請求項1所述的半導體元件，其中，該第一功函數調整層的一厚度在5埃至50埃的範圍內。
  3. 根據請求項1所述的半導體元件，其中，該第一功函數調整層的各個部分填充該閘極介電質層的各個部分之間的複數個區域。
  4. 根據請求項1所述的半導體元件，其中，該填充層不在相鄰的該些奈米結構之間延伸。
  5. 一種半導體元件的製造方法，包含：形成一第一組奈米結構於一基材上，該第一組奈米結構 包含一第一通道區域；形成一第一閘極介電質層在該第一通道區域上；形成一第一功函數調整層在該第一閘極介電質層上，該第一功函數調整層包含一n型功函數金屬、鋁和碳，該n型功函數金屬的一功函數值小於鈦，且包含鋯、鉿、鈮、鉭或其組合；形成一第一阻擋層在該第一功函數調整層上，該第一阻擋層與該第一功函數調整層原位形成；形成一膠層在該第一阻擋層上；以及形成一填充層在該膠層上。
  6. 根據請求項5所述的半導體元件的製造方法，更包含：形成一第二組奈米結構在該基材上，該第二組奈米結構包含一第二通道區域；形成一第二閘極介電質層在該第二通道區域上；形成該第一功函數調整層在該第二閘極介電質層上；形成該第一阻擋層在該第二閘極介電質層上的該第一功函數調整層上；以及從該第二閘極介電質層中去除該第一阻擋層和該第一功函數調整層。
  7. 根據請求項6所述的半導體元件的製造方法，更包含： 在從該第二閘極介電質層上去除該第一阻擋層和該第一功函數調整層之後，在該第二閘極介電質層上形成一第二功函數調整層。
  8. 一種半導體元件的製造方法，包含：形成一第一組奈米結構和一第二組奈米結構在一基材上，該第一組奈米結構包含一第一通道區域，該第二組奈米結構包含一第二通道區域；形成具有一第一部分和一第二部分的一閘極介電質層，該第一部分沉積在該第一通道區域上，該第二部分沉積在該第二通道區域上；形成一n型功函數調整層在該閘極介電質層的該第一部分、該閘極介電質層的該第二部分上，並且該n型功函數調整層環繞該第一組奈米結構中的每一個，該n型功函數調整層包含一n型功函數金屬、鋁和碳，該n型功函數金屬的一功函數值小於鈦，且包含鋯、鉿、鈮、鉭或上述之任意組合；原位形成一第一阻擋層在該n型功函數調整層上；從該閘極介電質層的該第二部分去除該第一阻擋層和該n型功函數調整層；形成一p型功函數調整層在該第一組奈米結構上的該第一阻擋層和該閘極介電質層的該第二部分上；以及形成一填充層在該p型功函數調整層上。
  9. 根據請求項8所述的半導體元件的製造方法，更包含：形成一第二阻擋層在該閘極介電質層的該第一部分上，該n型功函數調整層形成在該第二阻擋層上。
  10. 根據請求項8所述的半導體元件的製造方法，其中所形成的該n型功函數調整層包含碳化鋁鋯、碳化鋁鉿、碳化鋁鈮、碳化鋁鉭或其組合。
TW110132351A 2021-03-10 2021-08-31 半導體元件及其製造方法 TWI803956B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163158987P 2021-03-10 2021-03-10
US63/158,987 2021-03-10
US17/317,519 US11810948B2 (en) 2021-03-10 2021-05-11 Semiconductor device and method
US17/317,519 2021-05-11

Publications (2)

Publication Number Publication Date
TW202238733A TW202238733A (zh) 2022-10-01
TWI803956B true TWI803956B (zh) 2023-06-01

Family

ID=82526916

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110132351A TWI803956B (zh) 2021-03-10 2021-08-31 半導體元件及其製造方法

Country Status (5)

Country Link
US (2) US11810948B2 (zh)
KR (1) KR102541232B1 (zh)
CN (1) CN114823672A (zh)
DE (1) DE102021113257A1 (zh)
TW (1) TWI803956B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180226484A1 (en) * 2017-02-03 2018-08-09 International Business Machines Corporation Uniform threshold voltage for nanosheet devices
US20190081152A1 (en) * 2017-09-08 2019-03-14 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
US20200083326A1 (en) * 2018-09-07 2020-03-12 International Business Machines Corporation Patterning method for nanosheet transistors

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
KR102293127B1 (ko) 2017-06-23 2021-08-26 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US11088034B2 (en) 2019-05-22 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures for semiconductor devices
US11244871B2 (en) 2019-06-27 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating semiconductor devices for tightening spacing between nanosheets in GAA structures and structures formed thereby

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180226484A1 (en) * 2017-02-03 2018-08-09 International Business Machines Corporation Uniform threshold voltage for nanosheet devices
US20190081152A1 (en) * 2017-09-08 2019-03-14 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
US20200083326A1 (en) * 2018-09-07 2020-03-12 International Business Machines Corporation Patterning method for nanosheet transistors

Also Published As

Publication number Publication date
DE102021113257A1 (de) 2022-09-15
CN114823672A (zh) 2022-07-29
KR102541232B1 (ko) 2023-06-07
US20230387202A1 (en) 2023-11-30
US11810948B2 (en) 2023-11-07
US20220293731A1 (en) 2022-09-15
TW202238733A (zh) 2022-10-01
KR20220127117A (ko) 2022-09-19

Similar Documents

Publication Publication Date Title
US11901362B2 (en) Semiconductor device and method
TWI831110B (zh) 半導體裝置及其製造方法
US20240145543A1 (en) Semiconductor device and method of forming the same
US20230387328A1 (en) Semiconductor device and method
US20230261051A1 (en) Transistor Gate Structures and Methods of Forming the Same
US20230282725A1 (en) Semiconductor Devices and Methods of Forming the Same
TWI803956B (zh) 半導體元件及其製造方法
TWI782638B (zh) 半導體元件及其製造方法
US11527621B2 (en) Gate electrode deposition and structure formed thereby
US20230317859A1 (en) Transistor gate structures and methods of forming thereof
US20230343699A1 (en) Field effect transistor with source/drain via and method
US20220392998A1 (en) Semiconductor gates and methods of forming the same