CN114078845A - 半导体器件和方法 - Google Patents

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gate
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邱诗航
吴仲强
洪若珺
王唯诚
刘冠廷
徐志安
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开涉及半导体器件和方法。公开了具有改进的栅极电极结构的半导体器件及其形成方法。在实施例中，一种半导体器件，包括：位于半导体衬底之上的栅极结构，栅极结构包括：高k电介质层；位于高k电介质层之上的n型功函数层；位于n型功函数层之上的抗反应层，抗反应层包括电介质材料；位于抗反应层之上的p型功函数层，p型功函数层覆盖抗反应层的顶表面；以及位于p型功函数层之上的导电帽盖层。

Description

半导体器件和方法
技术领域
本公开涉及半导体器件和方法。
背景技术
半导体器件被用于各种电子应用，例如，个人计算机、手机、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上按顺序地沉积材料的绝缘或电介质层、导电层和半导体层，并使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来持续改进各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多组件被集成到给定区域中。
发明内容
根据本公开的一个实施例，提供了一种半导体器件，包括：栅极结构，位于半导体衬底之上，所述栅极结构包括：高k电介质层；n型功函数层，位于所述高k电介质层之上；抗反应层，位于所述n型功函数层之上，所述抗反应层包括电介质材料；p型功函数层，位于所述抗反应层之上，所述p型功函数层覆盖所述抗反应层的顶表面；以及导电帽盖层，位于所述p型功函数层之上。
根据本公开的另一实施例，提供了一种半导体器件，包括：第一沟道区域，位于n型区域中；第二沟道区域，位于p型区域中；第一栅极堆叠，位于所述第一沟道区域之上，所述第一栅极堆叠包括：第一栅极电介质层，位于所述第一沟道区域之上；n型金属层，位于所述第一栅极电介质层之上并且与所述第一栅极电介质层接触，所述n型金属层包括铝；电介质层，位于所述n型金属层之上；第一p型金属层，位于所述n型金属层和所述电介质层之上；以及第一金属帽盖层，位于所述第一p型金属层之上；以及第二栅极堆叠，位于所述第二沟道区域之上，所述第二栅极堆叠包括：第二栅极电介质层，位于所述第二沟道区域之上；第二p型金属层，位于所述第二栅极电介质层之上并且与所述第二栅极电介质层接触；以及第二金属帽盖层，位于所述第二p型金属层之上。
根据本公开的又一实施例，提供了一种用于形成半导体器件的方法，包括：在半导体衬底之上形成栅极堆叠，其中，形成所述栅极堆叠包括：在所述半导体衬底之上沉积n型功函数层；在所述n型功函数层之上沉积电介质层；在所述电介质层之上形成第一掩模层；回蚀所述n型功函数层和所述电介质层；在所述n型功函数层和所述电介质层之上沉积p型功函数层；以及在所述p型功函数层之上选择性地沉积金属帽盖层。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1示出了根据一些实施例的三维视图中的纳米结构场效应晶体管(纳米FET)的示例。
图2、图3、图4、图5、图6A、图6B、图6C、图7A、图7B、图7C、图8A、图8B、图8C、图9A、图9B、图9C、图10A、图10B、图11A、图11B、图11C、图12A、图12B、图12C、图12D、图12E、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图20C、图20D、图21A、图21B、图21C、图21D、图22A、图22B、图22C、图22D、图22E、图23A、图23B、图23C、图23D、图23E、图23F、图23G、图23H、图24A、图24B、图25A、图25B、图26A和图26B是根据一些实施例的制造纳米FET的中间阶段的截面图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。另外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
另外，在本文中可以使用空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)，以易于描述图中所示的一个元件或特征相对于另外(一个或多个)元件或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或操作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。
各种实施例提供了一种用于形成针对半导体器件的改进的栅极电极的方法以及由所述方法形成的半导体器件。该方法包括去除牺牲栅极堆叠以形成开口、在开口中沉积栅极电介质层、在栅极电介质层之上沉积n型功函数层以及在n型功函数层之上沉积抗反应层(anti-reaction layer)。诸如底部抗反射涂层(BARC)材料之类的光致抗蚀剂材料被沉积在抗反应层之上、被回蚀并且被用作回蚀抗反应层和n型功函数层的掩模。BARC材料被去除并且p型功函数层沉积在n型功函数层、抗反应层和栅极电介质层之上。p型功函数层被回蚀，并且金属帽盖层被选择性地沉积在p型功函数层之上。抗反应层可以被包括在n型栅极电极中以提供阈值电压(Vt)升压。抗反应层可阻碍金属帽盖层的选择性沉积。p型功函数层沉积在抗反应层之上，以允许金属帽盖层选择性地沉积在其上。金属帽盖层被包括以降低栅极电阻。包括抗反应层和金属帽盖层提高了器件性能。
本文讨论的一些实施例在包括纳米FET的管芯的上下文中描述。然而，各种实施例可应用于包括其他类型晶体管(例如，鳍式场效应晶体管(FinFET)、平面晶体管等)的管芯以代替纳米FET或与纳米FET组合。
图1示出了根据一些实施例的三维视图中的纳米FET(例如，纳米线FET、纳米片FET等)的示例。纳米FET包括位于衬底50(例如，半导体衬底)上的鳍66之上的纳米结构55(例如，纳米片、纳米线等)，其中纳米结构55充当纳米FET的沟道区域。纳米结构55可以包括p型纳米结构、n型纳米结构或其组合。浅沟槽隔离(STI)区域68设置在相邻鳍66之间，鳍66可以在相邻STI区域68上方从相邻STI区域68之间突出。尽管STI区域68被描述/图示为与衬底50分隔开，但如本文所使用的，术语“衬底”可用于仅指代半导体衬底或半导体衬底与STI区域的组合。另外，尽管鳍66的底部部分被图示为与衬底50的单一连续材料，但是鳍66和/或衬底50的底部部分可以包括单一材料或多种材料。在此上下文中，鳍66指代在相邻STI区域68之间延伸的部分。
栅极电介质层101沿着鳍66的顶表面和侧表面以及纳米结构55的顶表面、侧表面和底表面延伸。栅极电极103位于栅极电介质层101之上。外延源极/漏极区域92设置在栅极电介质层101和栅极电极103的相对侧上的鳍66上。
图1进一步示出了在后面的图中使用的参考截面。截面A-A’沿着栅极电极103的纵轴并且在例如垂直于纳米FET的外延源极/漏极区域92之间的电流流动方向的方向上。截面B-B’与截面A-A’平行并且延伸穿过多个纳米FET的外延源极/漏极区域92。截面C-C’垂直于截面A-A’并且平行于纳米FET的鳍66的纵轴并且在例如纳米FET的外延源极/漏极区域92之间的电流流动的方向上。为清楚起见，后续图参考了这些参考截面。
本文所讨论的一些实施例在使用后栅极工艺(gate-last process)形成的FinFET的上下文中讨论。在其他实施例中，可以使用先栅极工艺(gate-first process)。此外，一些实施例考虑了在平面器件中使用的方面，例如平面FET或鳍式场效应晶体管(FinFET)。
图2至图26B是根据一些实施例的制造纳米FET的中间阶段的截面图。图2至图5、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图20C、图21A、图21C、图22A、图22C、图23A、图23C、图24A、图25A和图26A示出了图1中所示的参考截面A-A’。图6B、图7B、图8B、图9B、图10B、图11B、图11C、图12B、图12E、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图20D、图21B、图21D、图22B、图22D、图22E、图23B、图23D、图23E、图23F、图23G、图23H、图24B、图25B和图26B示出了图1中所示的参考截面B-B’。图6C、图7C、图8C、图9C、图12C和图12D示出了图1中所示的参考截面C-C’。
在图2中，提供了衬底50。衬底50可以是半导体衬底，例如体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，用p型或n型掺杂剂掺杂)或未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如埋置氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，通常为硅或玻璃衬底。还可以使用其他衬底，例如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷化镓砷、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或它们的组合。
衬底50具有n型区域50N和p型区域50P。n型区域50N可用于形成n型器件，例如NMOS晶体管，例如n型纳米FET，并且p型区域50P可用于形成p型器件，例如PMOS晶体管，例如p型纳米FET。n型区域50N可以与p型区域50P在物理上分隔开(如分隔符20所示)，并且可以在n型区域50N与p型区域50P之间设置任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。尽管示出了一个n型区域50N和一个p型区域50P，但是可以提供任何数量的n型区域50N和p型区域50P。
进一步在图2中，在衬底50之上形成多层堆叠64。多层堆叠64包括第一半导体层51A-51C(统称为第一半导体层51)和第二半导体层53A-53C(统称为第二半导体层53)的交替层。为了说明的目的并且如下面更详细地讨论的，第一半导体层51将被去除并且第二半导体层53将被图案化以在n型区域50N和p型区域50P中形成纳米FET的沟道区域。然而，在一些实施例中，可以去除第一半导体层51并且可以对第二半导体层53进行图案化以在n型区域50N中形成纳米FET的沟道区域，并且可以去除第二半导体层53并且可以对第一半导体层51进行图案化以在p型区域50P中形成纳米FET的沟道区域。在一些实施例中，可以去除第二半导体层53并且可以对第一半导体层51进行图案化以在n型区域50N中形成纳米FET的沟道区域，并且可以去除第一半导体层51并且可以对第二半导体层53进行图案化以在p型区域50P中形成纳米FET的沟道区域。在一些实施例中，可以去除第二半导体层53并且可以对第一半导体层51进行图案化以在n型区域50N和p型区域50P两者中形成纳米FET的沟道区域。
出于说明的目的，多层堆叠64被示为包括第一半导体层51和第二半导体层53各三层。在一些实施例中，多层堆叠64可以包括任何数量的第一半导体层51和第二半导体层53。多层堆叠64的每一层可以使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)等之类的工艺进行外延生长。在各种实施例中，第一半导体层51可以由第一半导体材料(例如，硅锗等)形成，并且第二半导体层53可以由第二半导体材料(例如，硅、硅碳等)形成。出于说明的目的，多层堆叠64被示出为具有由第一半导体材料形成的最底部半导体层。在一些实施例中，多层堆叠64可以形成为使得最底层由第二半导体材料形成。
第一半导体材料和第二半导体材料可以是相对于彼此具有高蚀刻选择性的材料。因此，可以去除第一半导体材料的第一半导体层51而不显著去除第二半导体材料的第二半导体层53，从而允许第二半导体层53被图案化以形成纳米FET的沟道区域。类似地，在去除第二半导体层53并且对第一半导体层51进行图案化以形成沟道区域的实施例中，可以去除第二半导体材料的第二半导体层53而不显著去除第一半导体材料的第一半导体层51，从而允许第一半导体层51被图案化以形成纳米FET的沟道区域。
根据一些实施例，在图3中，在衬底50中形成鳍66，并且在多层堆叠64中形成纳米结构55。在一些实施例中，可以通过在多层堆叠64和衬底50中蚀刻沟槽而分别在多层堆叠64和衬底50中形成纳米结构55和鳍66。蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。通过蚀刻多层堆叠64来形成纳米结构55可以进一步限定来自第一半导体层51的第一纳米结构52A-52C(被统称为第一纳米结构52)，并且限定来自第二半导体层53的第二纳米结构54A-54C(被统称为第二纳米结构54)。第一纳米结构52和第二纳米结构54可以被统称为纳米结构55。
可以通过任何合适的方法对鳍66和纳米结构55进行图案化。例如，可以使用一种或多种光刻工艺(包括双图案化或多图案化工艺)来对鳍66和纳米结构55进行图案化。通常，双图案化或多图案化工艺将光刻和自对准工艺结合起来，允许图案被创建为具有例如比使用单一直接光刻工艺以其他方式可获得的间距更小的间距。例如，在一些实施例中，牺牲层形成在衬底之上并使用光刻工艺进行图案化。使用自对准工艺沿着经图案化的牺牲层形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来对鳍66进行图案化。
图3示出了出于说明的目的而具有基本上相等的宽度的n型区域50N和p型区域50P中的鳍66。在一些实施例中，n型区域50N中的鳍66的宽度可以大于或小于p型区域50P中的鳍66的宽度。此外，虽然鳍66和纳米结构55中的每一个都被示为具有一致的宽度，但在其他实施例中，鳍66和/或纳米结构55可以具有锥形侧壁，使得鳍66和/或纳米结构55的宽度在朝向衬底50的方向上连续增加。在这样的实施例中，每个纳米结构55可以具有不同的宽度并且在形状上为梯形。
在图4中，邻近鳍66形成浅沟槽隔离(STI)区域68。STI区域68可以通过以下方式来形成：在衬底50、鳍66和纳米结构55之上以及在鳍66中的相邻鳍之间沉积绝缘材料。绝缘材料可以是氧化物，例如氧化硅、氮化物等或它们的组合，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)等或它们的组合形成。可以使用由任何可接受的工艺形成的其他绝缘材料。在所示实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在实施例中，绝缘材料被形成使得多余的绝缘材料覆盖纳米结构55。尽管绝缘材料被示出为单层，但一些实施例可以利用多层。例如，在一些实施例中，可以首先沿着衬底50、鳍66和纳米结构55的表面形成衬里(未单独示出)。此后，可以在衬里之上形成填充材料，例如上面讨论的那些填充材料。
然后对绝缘材料应用去除工艺以去除纳米结构55上多余的绝缘材料。在一些实施例中，可以利用平坦化工艺，例如化学机械抛光(CMP)、回蚀工艺、它们的组合等。平坦化工艺暴露纳米结构55，使得在平坦化工艺完成之后纳米结构55和绝缘材料的顶表面是齐平的。
然后，绝缘材料被凹陷以形成STI区域68。绝缘材料被凹陷，使得n型区域50N和p型区域50P中的鳍66的上部部分和纳米结构55从相邻STI区域68之间突出。此外，STI区域68的顶表面可以具有如图所示的平坦表面、凸面、凹面(例如，碟形)或它们的组合。STI区域68的顶表面可以通过适当的蚀刻被形成为平坦的、凸的和/或凹的。STI区域68可以使用可接受的蚀刻工艺进行凹陷，例如对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比鳍66和纳米结构55的材料更快的速率来蚀刻绝缘材料的材料)。例如，可以使用利用例如稀氢氟酸(dHF)的氧化物去除。
以上关于图2到图4所述的工艺仅仅是可以如何形成鳍66和纳米结构55的一个示例。在一些实施例中，可以使用掩模和外延生长工艺来形成鳍66和/或纳米结构55。例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层蚀刻沟槽以暴露下层衬底50。外延结构可以在沟槽中外延生长，并且电介质层可以被凹陷，使得外延结构从电介质层突出以形成鳍66和/或纳米结构55。外延结构可以包括上面讨论的交替半导体材料，例如第一半导体材料和第二半导体材料。在外延生长外延结构的一些实施例中，外延生长的材料可以在生长期间原位掺杂，这可以避免先前和/或随后的注入，但是原位和注入掺杂可以一起使用。
另外，仅出于说明目的，第一半导体层51(和所产生的第一纳米结构52)和第二半导体层53(和所产生的第二纳米结构54)在本文中被图示和讨论为在p型区域50P和n型区域50N中包含相同的材料。在一些实施例中，在p型区域50P和n型区域50N中，第一半导体层51和第二半导体层53中的一者或两者可以是不同的材料或者以不同的顺序形成。
进一步在图4中，可以在鳍66、纳米结构55和/或STI区域68中形成适当的阱(未单独示出)。在具有不同阱类型的实施例中，n型区域50N和p型区域50P的不同注入步骤可以使用光致抗蚀剂或其他掩模(未单独示出)来实现。例如，可以在n型区域50N和p型区域50P中的鳍66和STI区域68之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露p型区域50P。光致抗蚀剂可以通过使用旋涂技术来形成并且可以使用可接受的光刻技术来图案化。一旦光致抗蚀剂被图案化，则在p型区域50P中执行n型杂质注入，并且光致抗蚀剂可充当掩模以防止n型杂质被注入到n型区域50N中。n型杂质可以为磷、砷、锑等，注入该区域中的n型杂质的浓度在从约1013原子/cm3至约1014原子/cm3的范围内。在注入之后，可以例如通过可接受的灰化工艺来去除光致抗蚀剂。
在p型区域50P的注入之后或之前，在p型区域50P和n型区域50N中的鳍66、纳米结构55和STI区域68之上形成光致抗蚀剂或其他掩模(未单独示出)。光致抗蚀剂被图案化以暴露n型区域50N。光致抗蚀剂可以通过使用旋涂技术形成，并且可以使用可接受的光刻技术来图案化。一旦光致抗蚀剂被图案化，则可以在n型区域50N中执行p型杂质注入，并且光致抗蚀剂可充当掩模以防止p型杂质被注入到p型区域50P中。p型杂质可以为硼、氟化硼、铟等，注入该区域中的p型杂质的浓度在从约1013原子/cm3至约1014原子/cm3的范围内。在注入之后，可以例如通过可接受的灰化工艺来去除光致抗蚀剂。
在n型区域50N和p型区域50P的注入之后，可以执行退火以修复注入损坏并且激活被注入的p型和/或n型杂质。在一些实施例中，可以在生长期间原位掺杂外延鳍的生长材料，这可以避免注入，但原位和注入掺杂可以一起使用。
在图5中，在鳍66和/或纳米结构55上形成虚设电介质层70。虚设电介质层70可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术进行沉积或热生长。在虚设电介质层70之上形成虚设栅极层72，并且在虚设栅极层72之上形成掩模层74。虚设栅极层72可以沉积在虚设电介质层70上，并且然后例如通过CMP被平坦化。掩模层74可以沉积在虚设栅极层72之上。虚设栅极层72可以是导电或非导电材料，并且可以选自包括以下项的组：非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属。虚设栅极层72可以通过物理气相沉积(PVD)、CVD、溅射沉积或用于沉积所选材料的其他技术来沉积。虚设栅极层72可以由其他材料制成，这些材料相对于隔离区域的蚀刻具有高蚀刻选择性。掩模层74可以包括例如氮化硅、氮氧化硅等。在该示例中，跨n型区域50N和p型区域50P形成单个虚设栅极层72和单个掩模层74。注意，仅出于说明的目的，虚设电介质层70被示出为仅覆盖鳍66和纳米结构55。在一些实施例中，虚设电介质层70可以被沉积为使得虚设电介质层70覆盖STI区域68，使得虚设电介质层70在虚设栅极层72和STI区域68之间延伸。
图6A至图26B示出了制造实施例器件中的各种附加步骤。图6A至图26B示出了n型区域50N或p型区域50P中的特征。在图6A至图6C中，可以使用可接受的光刻和蚀刻技术对掩模层74(参见图5)进行图案化以形成掩模78。然后可以将掩模78的图案转移到虚设栅极层72和虚设电介质层70，以分别形成虚设栅极76和虚设栅极电介质71。虚设栅极76覆盖鳍66的各个沟道区域和第二纳米结构54中形成沟道区域的部分。掩模78的图案可以用于将每个虚设栅极76与相邻虚设栅极76分隔开。虚设栅极76的纵向方向可以垂直于鳍66中的各个鳍的纵向方向。
在图7A至图7C中，在图6A至图6C所示的结构之上形成第一间隔件层80和第二间隔件层82。第一间隔件层80和第二间隔件层82随后将被图案化以充当用于形成自对准源极/漏极区域的间隔件。在图7A至图7C中，第一间隔件层80形成在：STI区域68的顶表面上；鳍66、虚设栅极电介质71和虚设栅极76的侧表面上；以及纳米结构55和掩模78的顶表面和侧表面上。第二间隔件层82沉积在第一间隔件层80之上。第一间隔件层80可以使用诸如热氧化或通过CVD、ALD等沉积的技术，由氧化硅、氮化硅、氮氧化硅等形成。第二间隔件层82可以由具有与第一间隔件层80的材料不同的蚀刻速率的材料形成，例如氧化硅、氮化硅、氮氧化硅等，并且可以通过CVD、ALD等沉积。第一间隔件层80和第二间隔件层82可以包括低k电介质材料。
在形成第一间隔件层80之后并且在形成第二间隔件层82之前，可以执行用于轻掺杂的源极/漏极(LDD)区域(未单独示出)的注入。在具有不同器件类型的实施例中，类似于上面在图4中讨论的注入，可以在暴露p型区域50P的同时在n型区域50N之上形成诸如光致抗蚀剂之类的掩模，并且可以将适当类型(例如，p型)的杂质注入到p型区域50P中的暴露的鳍66和暴露的纳米结构55中。然后可以去除掩模。随后，可以在暴露n型区域50N的同时在p型区域50P之上形成诸如光致抗蚀剂之类的掩模，并且可以将适当类型(例如，n型)的杂质注入到n型区域50N中的暴露的鳍66和暴露的纳米结构55中。然后可以去除掩模。n型杂质可以是前面讨论的任何n型杂质，并且p型杂质可以是前面讨论的任何p型杂质。轻掺杂的源极/漏极区域可以具有在从约1x1015原子/cm3至约1x1019原子/cm3的范围内的杂质浓度。退火可以用于修复注入损坏并激活注入的杂质。
在图8A至图8C中，第一间隔件层80和第二间隔件层82分别被蚀刻以形成第一间隔件81和第二间隔件83。如下文将更详细地讨论的，第一间隔件81和第二间隔件83用于自对准随后形成的源极/漏极区域，以及在随后的处理期间保护鳍66和/或纳米结构55的侧壁。第一间隔件层80和第二间隔件层82可以使用合适的蚀刻工艺进行蚀刻，例如各向同性蚀刻工艺(例如，湿法蚀刻工艺)、各向异性蚀刻工艺(例如，干法蚀刻工艺)等。在一些实施例中，第二间隔件层82的材料具有与第一间隔件层80的材料不同的蚀刻速率，使得第一间隔件层80可以在对第二间隔件层82进行图案化时充当蚀刻停止层。第二间隔件层82可以在对第一间隔件层80进行图案化时充当掩模。例如，可以使用各向异性蚀刻工艺来蚀刻第二间隔件层82，其中第一间隔件层80充当蚀刻停止层。第二间隔件层82的剩余部分形成第二间隔件83，如图8B和图8C所示。第二间隔件83然后在蚀刻第一间隔件层80的暴露部分从而形成第一间隔件81的同时充当掩模，如图8B和图8C所示。
如图8B所示，第一间隔件81和第二间隔件83设置在掩模78、虚设栅极76和虚设栅极电介质71的侧壁上。在一些实施例中，第一间隔件81和第二间隔件83的顶表面可以设置在掩模78的顶表面下方。第一间隔件81和第二间隔件83的顶表面可以被设置为与掩模78的顶表面齐平或位于掩模78的顶表面上方。在一些实施例中，第二间隔件83可以从邻近掩模78、虚设栅极76和虚设栅极电介质71的第一间隔件81之上被去除。如图8C所示，第一间隔件81和第二间隔件83设置在鳍66和/或纳米结构55的侧壁上。
注意，上述公开内容总体上描述了形成间隔件和LDD区域的过程。可以使用其他过程和顺序。例如，可以利用更少或附加的间隔件，可以利用不同的步骤顺序(例如，可以在沉积第二间隔件层82之前对第一间隔件81进行图案化)，可以形成和去除附加的间隔件，等等。此外，可以使用不同的结构和步骤来形成n型和p型器件。
在图9A至图9C中，第一凹槽87形成在鳍66、纳米结构55和衬底50中。随后将在第一凹槽87中形成外延源极/漏极区域。第一凹槽87可以延伸穿过第一纳米结构52和第二纳米结构54并进入到衬底50中。在一些实施例中，STI区域68的顶表面可以与第一凹槽87的底表面齐平。在一些实施例中，STI区域68的顶表面可以在第一凹槽87的底表面上方或下方。第一凹槽87可以通过使用各向异性蚀刻工艺(例如，RIE、NBE等)蚀刻鳍66、纳米结构55和衬底50来形成。第一间隔件81、第二间隔件83和掩模78在用于形成第一凹槽87的蚀刻工艺期间掩蔽鳍66、纳米结构55和衬底50的部分。单一蚀刻工艺或多种蚀刻工艺可以用于蚀刻纳米结构55和/或鳍66的每一层。定时蚀刻工艺可以用于在第一凹槽87达到所需深度之后停止蚀刻。
在图10A和图10B中，通过第一凹槽87暴露的由第一半导体材料(例如，第一纳米结构52)形成的多层堆叠64的层的侧壁部分被蚀刻以形成侧壁凹槽88。尽管在图10B中邻近侧壁凹槽88的第一纳米结构52的侧壁被图示为直的，但是侧壁可以是凹的或凸的。可以使用各向同性蚀刻工艺(例如，湿法蚀刻等)来蚀刻侧壁。在第一纳米结构52包括例如SiGe并且第二纳米结构54包括例如Si或SiC的实施例中，可以使用利用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等的干法蚀刻工艺来蚀刻第一纳米结构52的侧壁。
在图11A至图11C中，第一内部间隔件90形成在侧壁凹槽88中。可以通过在图10A和图10B所示的结构之上沉积内部间隔件层(未单独示出)来形成第一内部间隔件90。第一内部间隔件90充当随后形成的源极/漏极区域和随后形成的栅极结构之间的隔离特征。如下文将详细讨论的，源极/漏极区域将形成在第一凹槽87中，而第一纳米结构52将被栅极结构替代。
内部间隔件层可以通过共形沉积工艺(例如，CVD、ALD等)沉积。内部间隔件层可以包括诸如氮化硅或氮氧化硅之类的材料，但是可以使用诸如k值小于约3.5的低介电常数(低k)材料之类的任何合适材料。然后可以各向异性地蚀刻内部间隔件层以形成第一内部间隔件90。尽管第一内部间隔件90的外侧壁被图示为与第二纳米结构54的侧壁齐平，但是第一内部间隔件90的外侧壁可以延伸到第二纳米结构54的侧壁之外或从第二纳米结构54的侧壁凹陷。
此外，尽管第一内部间隔件90的外侧壁在图11B中被图示为直的，但是第一内部间隔件90的外侧壁可以是凹的或凸的。作为示例，图11C示出了第一纳米结构52的侧壁是凹的实施例，第一内部间隔件90的外侧壁是凹的，并且第一内部间隔件90从第二纳米结构54的侧壁凹陷。内部间隔件层可以由各向异性蚀刻工艺(例如，RIE、NBE等)进行蚀刻。第一内部间隔件90可以用于防止对通过后续蚀刻工艺(例如，用于形成栅极结构的蚀刻工艺)而随后形成的源极/漏极区域(例如，下面关于图12A至图12E讨论的外延源极/漏极区域92)造成损坏。
在图12A至图12E中，在第一凹槽87中形成外延源极/漏极区域92。在一些实施例中，外延源极/漏极区域92可以对第二纳米结构54施加应变，从而改进性能。如图12B所示，外延源极/漏极区域92形成在第一凹槽87中，使得每个虚设栅极76设置在外延源极/漏极区域92的相应相邻对之间。在一些实施例中，第一间隔件81和第二间隔件83用于将外延源极/漏极区域92与虚设栅极76分隔开，并且第一内部间隔件90用于将外延源极/漏极区域92与第一纳米结构52分隔开适当的横向距离，使得外延源极/漏极区域92不会使随后形成的所得纳米FET的栅极短路。
n型区域50N(例如，NMOS区域)中的外延源极/漏极区域92可以通过掩蔽p型区域50P(例如，PMOS区域)来形成。然后，在n型区域50N的第一凹槽87中外延生长外延源极/漏极区域92。外延源极/漏极区域92可以包括适用于n型纳米FET的任何可接受的材料。例如，如果第二纳米结构54是硅，则外延源极/漏极区域92可以包括对第二纳米结构54施加拉伸应变的材料，例如硅、碳化硅、磷掺杂的碳化硅、磷化硅等。外延源极/漏极区域92可以具有从纳米结构55的相应上表面凸起的表面，并且可以具有小平面。
p型区域50P(例如，PMOS区域)中的外延源极/漏极区域92可以通过掩蔽n型区域50N(例如，NMOS区域)来形成。然后，在p型区域50P的第一凹槽87中外延生长外延源极/漏极区域92。外延源极/漏极区域92可以包括适用于p型纳米FET的任何可接受的材料。例如，如果第二纳米结构54是硅，则外延源极/漏极区域92可以包括对第二纳米结构54施加压缩应变的材料，例如硅锗、硼掺杂的硅锗、锗、锗锡等。外延源极/漏极区域92还可以具有从纳米结构55的相应上表面凸起的表面，并且可以具有小平面。
外延源极/漏极区域92、第一纳米结构52、第二纳米结构54和/或衬底50可以注入有掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂的源极/漏极区域的过程，随后进行退火。源极/漏极区域可以具有在约1x1019原子/cm3至约1x1021原子/cm3之间的杂质浓度。源极/漏极区域的n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，外延源极/漏极区域92可以在生长期间进行原位掺杂。
作为用于在n型区域50N和p型区域50P中形成外延源极/漏极区域92的外延工艺的结果，外延源极/漏极区域92的上表面具有横向向外扩展超出纳米结构55的侧壁的小平面。在一些实施例中，小平面导致同一纳米FET的相邻外延源极/漏极区域92融合，如图12C所示。在一些实施例中，在完成外延工艺之后，相邻外延源极/漏极区域92保持分隔开，如图12D所示。在图12C和图12D所示的实施例中，第一间隔件81可以形成在STI区域68的顶表面之上，并且可以阻止外延生长。在一些实施例中，第一间隔件81可以覆盖纳米结构55的侧壁的部分，从而进一步阻止外延生长。在一些实施例中，用于形成第一间隔件81的间隔件蚀刻可以被调整以去除间隔件材料以允许外延源极/漏极区域92延伸至STI区域68的顶表面。
外延源极/漏极区域92可以包括一个或多个半导体材料层。例如，外延源极/漏极区域92可以包括第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C。任何数量的半导体材料层可以用于外延源极/漏极区域92。第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C中的每一者可以由不同的半导体材料形成，并且可以掺杂到不同的掺杂剂浓度。在一些实施例中，第一半导体材料层92A可以具有小于第二半导体材料层92B并且大于第三半导体材料层92C的掺杂剂浓度。在外延源极/漏极区域92包括三个半导体材料层的实施例中，可以沉积第一半导体材料层92A，可以在第一半导体材料层92A之上沉积第二半导体材料层92B，并且可以在第二半导体材料层92B之上沉积第三半导体材料层92C。
图12E示出了第一纳米结构52的侧壁是凹的并且第一内部间隔件90的外侧壁是凹的实施例。第一内部间隔件90从第二纳米结构54的侧壁凹陷。如图12E所示，外延源极/漏极区域92可以被形成为与第一内部间隔件90接触。外延源极/漏极区域可以延伸超过第二纳米结构54的侧壁。
在图13A和图13B中，第一层间电介质(ILD)96沉积在图12A和图12B所示的结构之上。第一ILD 96可以由电介质材料形成，并且可以通过任何合适的方法沉积，例如CVD、等离子体增强CVD(PECVD)或FCVD。电介质材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)94设置在第一ILD 96与外延源极/漏极区域92、掩模78和第一间隔件81之间。CESL 94可以包括具有不同于上覆第一ILD 96的材料的蚀刻速率的电介质材料，例如氮化硅、氧化硅、氮氧化硅等。
在图14A和图14B中，可以执行诸如CMP之类的平坦化工艺，以使第一ILD 96的顶表面与虚设栅极76或掩模78的顶表面齐平。平坦化工艺还可以去除虚设栅极76上的掩模78，以及第一间隔件81中沿着掩模78的侧壁的部分。在平坦化工艺之后，虚设栅极76、第一间隔件81和第一ILD96的顶表面在工艺变化范围内是齐平的。因此，虚设栅极76的顶表面通过第一ILD 96暴露。在一些实施例中，掩模78可以保持，在这种情况下，平坦化工艺使第一ILD96的顶表面与掩模78和第一间隔件81的顶表面齐平。
此外，在图14A和图14B中，对第一ILD 96和CESL 94进行回蚀并且在第一ILD 96和CESL 94之上形成保护层97。可以使用各向异性蚀刻工艺(例如，RIE、NBE等)或各向同性蚀刻工艺(例如，湿法蚀刻工艺)对第一ILD 96和CESL 94进行回蚀。然后，可以使用CVD、PECVD、ALD、溅射等在所产生的结构之上沉积保护层97，并且使用诸如CMP之类的工艺将其平坦化。如图14A和图14B所示，在保护层97的平坦化之后，保护层97的顶表面可以与第一间隔件81、第二间隔件83和虚设栅极76的顶表面齐平。保护层97可以由诸如氮化硅、氧化硅、碳氧化硅、碳氮氧化硅、碳氮化硅、它们的组合或多层等之类的材料形成。保护层97可以形成在第一ILD 96和CESL 94之上，以便保护第一ILD 96和CESL 94不受后续蚀刻工艺的影响。
在图15A和图15B中，在一个或多个蚀刻步骤中去除虚设栅极76和掩模78(如果存在的话)，从而形成第二凹槽98。第二凹槽98中的虚设栅极电介质71的部分也被去除。在一些实施例中，通过各向异性干法蚀刻工艺来去除虚设栅极76和虚设栅极电介质71。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，这些反应气体以比保护层97、第一间隔件81、第二间隔件83、纳米结构55或STI区域68更快的速率选择性地蚀刻虚设栅极76。第二凹槽98中的每一个暴露和/或覆盖纳米结构55的部分，其在随后完成的纳米FET中充当沟道区域。充当沟道区域的纳米结构55的部分被设置在外延源极/漏极区域92的相邻对之间。在去除期间，当蚀刻虚设栅极76时，虚设栅极电介质71可以用作蚀刻停止层。然后可以在去除虚设栅极76之后去除虚设栅极电介质71。
在图16A和图16B中，第一纳米结构52被去除，从而使第二凹槽98延伸。可以通过使用对第一纳米结构52的材料有选择性的蚀刻剂执行各向同性蚀刻工艺(例如，湿法蚀刻等)来去除第一纳米结构52，而第二纳米结构54、衬底50和STI区域68与第一纳米结构52相比保持相对未蚀刻。在第一纳米结构52包括例如SiGe并且第二纳米结构54A-54C包括例如Si或SiC的实施例中，可以使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等来去除第一纳米结构52。
在图17A至图23H中，在第二凹槽98中形成用于替换栅极的栅极电介质层和栅极电极。在n型区域50N中形成的栅极电极包括提供阈值电压(Vt)升压的抗反应层。在抗反应层之上形成n型功函数层，并且在抗反应层和n型功函数层之上形成p型功函数层，该p型功函数层覆盖抗反应层和n型功函数层。然后在p型功函数层之上形成金属帽盖层。形成覆盖抗反应层的p型功函数层允许金属帽盖层被选择性地沉积。金属帽盖层降低栅极电阻。因此可以提高器件性能。
n型区域50N和p型区域50P中的栅极电介质层的形成可以同时发生，使得每个区域中的栅极电介质由相同的材料形成。栅极电极的形成可以同时发生，使得每个区域中的栅极电极由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层可以由不同的工艺形成，使得栅极电介质层可以是不同的材料和/或可以具有不同数量的层。每个区域中的栅极电极可以由不同的工艺形成，使得栅极电极可以是不同的材料和/或具有不同数量的层。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。在以下描述中，分别形成n型区域50N的栅极电极和p型区域50P的栅极电极的至少部分。
在图17A和图17B中，栅极电介质层100共形地沉积在n型区域50N和p型区域50P中的第二凹槽98中。栅极电介质层100可以形成在鳍66的顶表面和侧表面上以及第二纳米结构54的顶表面、侧表面和底表面上。栅极电介质层100还可以沉积在：保护层97、第二间隔件83和STI区域68的顶表面上；第一间隔件81的顶表面和侧表面上；以及第一内部间隔件90的侧表面上。栅极电介质层100包括一个或多个电介质层，例如氧化物、金属氧化物等或它们的组合。在一些实施例中，栅极电介质层100可以包括第一栅极电介质层(例如，包括氧化硅等)和位于第一栅极电介质层之上的第二栅极电介质层(例如，包括金属氧化物等)。在一些实施例中，第二栅极电介质层包括高k电介质材料。在这些实施例中，第二栅极电介质层可以具有大于约7.0的k值，并且可以包括金属氧化物或铪、铝、锆、镧、锰、钡、钛、铅的硅酸盐以及它们的组合。在一些实施例中，第一栅极电介质层可被称为界面层，并且第二栅极电介质层可被称为高k栅极电介质层。
栅极电介质层100的结构在n型区域50N和p型区域50P中可以相同或不同。例如，在n型区域50N中形成栅极电介质层100的同时，p型区域50P可以被掩蔽或暴露。在p型区域50P被暴露的实施例中，栅极电介质层100可以在p型区域50P中同时形成。栅极电介质层100的形成方法可以包括分子束沉积(MBD)、ALD、CVD、PVD等。
在图18A和图18B中，第一导电材料102共形地沉积在n型区域50N中的栅极电介质层100之上。在第一导电材料102沉积在n型区域50N中的同时，p型区域50P可以被掩蔽。在一些实施例中，第一导电材料102是n型功函数层，其可以包含AlCu、TiAlC、TiAlN、TiAl、Al、TaAl、TaAlC、Ti、Al、Mg、Zn、其他合适的n型功函数材料、它们的组合等。在一些实施例中，第一导电材料102可以包括铝基材料。第一导电材料102可以通过ALD、CVD、PVD等沉积。第一导电材料102可以被沉积至在从约1nm至约4nm的范围内的厚度。
在一些实施例中，在沉积抗反应层104之前，可以在第一导电材料102之上形成中间层(未单独示出)。中间层可以包括阻挡层、扩散层、粘附层、它们的组合或多层等。在一些实施例中，中间层可以包括包含氯(Cl)等的材料。中间层可以通过ALD、CVD、PVD等沉积。
此外，在图18A和图18B中，抗反应层104共形地沉积在n型区域50N中的第一导电材料102之上。在抗反应层104沉积在n型区域50N中的同时，p型区域50P可以被掩蔽。抗反应层104可以保护第一导电材料102免受氧化。抗反应层104可以由不同于第一导电材料102的材料的材料形成。在一些实施例中，抗反应层104可以包括电介质材料。在一些实施例中，抗反应层104可以包括硅基材料。在一些实施例中，抗反应层104可以包括硅(Si)、氧化硅(SiOx)、氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)、碳化硅(SiC)、它们的组合或多层等。然而，可以使用任何合适的材料。可以通过使用诸如ALD、CVD、PVD等之类的沉积工艺来形成抗反应层104。抗反应层104可以被沉积至在从约0.3nm至约5nm的范围内的厚度。抗反应层104的厚度可以在第一导电材料102的厚度的10％到50％之间。该比率允许节省空间，同时仍然有效地防止或减少第一导电材料102的氧化。
在一些实施例中，抗反应层104可以在形成第一导电材料102之后原位形成，而不移动中间形成的器件。因此，可以在不破坏沉积工具或装置(例如，处理室)的真空的情况下，在第一导电材料102上形成抗反应层104。在一些实施例中，中间形成的器件可以在不破坏真空的情况下移动到同一工具内的另一处理室。由于保持真空，所以第一导电材料102的氧化可以被消除或显著减少。
包括抗反应层104为n型区域50N中的栅极电极提供阈值电压升压，这允许阈值电压针对第一导电材料102的较薄厚度进行适当地调整。这允许为沉积随后形成的金属填充物提供了更大的空间。例如，在一些实施例中，第一导电材料102的厚度和抗反应层104的厚度的组合可以介于在没有抗反应层104的情况下展示相同或类似阈值电压的第一导电材料的相同材料的厚度的50％到80％之间。
在图19A和图19B中，在抗反应层104之上的第二凹槽98中形成第一掩模层106。第一掩模层106可以通过旋涂涂层等沉积。第一掩模层106可以包括聚合物材料，例如聚丙烯酸甲酯、聚马来酰亚胺(poly(maleimide))、酚醛树脂(novolacs)、聚醚(poly(ether)s)、它们的组合等。在一些实施例中，第一掩模层106可以是底部抗反射涂层(BARC)材料。如图19A和图19B所示，第一掩模层106可以填充第二凹槽98中在第二纳米结构54中的竖直相邻纳米结构之间延伸并在第二纳米结构54和鳍66之间延伸的部分。
在沉积第一掩模层106之后，可以对第一掩模层106进行回蚀以使第一掩模层106的顶表面低于保护层97的顶表面并且高于第二纳米结构54的顶表面。第一掩模层106可以由一个或多个蚀刻工艺来蚀刻，例如各向同性蚀刻工艺(例如，湿法蚀刻工艺)、各向异性蚀刻工艺(例如，干法蚀刻工艺)、它们的组合等。可以使用对第一掩模层106的材料具有选择性的蚀刻工艺(例如，以比抗反应层104的材料更快的速率来蚀刻第一掩模层106的材料)对第一掩模层106进行回蚀。第一掩模层106的顶表面可以设置在第二纳米结构54C的顶表面上方，距离D1范围为从约5nm至约20nm之间。第一间隔件81、第二间隔件83和保护层97的顶表面可以设置在第二纳米结构54C的顶表面上方，距离D2范围为从约25nm至约120nm。距离D1与距离D2之比可以在从约5至约24的范围内。
在图20A和图20B中，对抗反应层104和第一导电材料102进行蚀刻。抗反应层104和第一导电材料102可以由一种或多种蚀刻工艺来蚀刻，例如各向同性蚀刻工艺(例如，湿法蚀刻工艺)、各向异性蚀刻工艺(例如，干法蚀刻工艺)、它们的组合等。在一些实施例中，可以通过使用第一掩模层106作为掩模的第一蚀刻工艺来蚀刻抗反应层104。第一蚀刻工艺可以暴露第一导电材料102的顶部部分和侧壁部分。然后可以通过使用抗反应层104和第一掩模层106作为掩模的第二蚀刻工艺来蚀刻第一导电材料102。在一些实施例中，第一蚀刻工艺和第二蚀刻工艺可以是各向同性湿法蚀刻工艺。在一些实施例中，抗反应层104和第一导电材料102可以被同时蚀刻。如图20B所示，抗反应层104和第一导电材料102可以被蚀刻，使得抗反应层104和第一导电材料102的顶表面与第一掩模层106的顶表面齐平，并彼此齐平。在一些实施例中，抗反应层104和第一导电材料102的顶表面可以被设置在不同的水平上。
图20C和图20D示出了对第一导电材料102和抗反应层104进行回蚀以形成与第一间隔件81和第二间隔件83相邻的平面区域的实施例。在一些实施例中，可以在沉积抗反应层104之前对第一导电材料102进行回蚀，可以沉积抗反应层104，并且可以形成第一掩模层106并且将第一掩模层106用于蚀刻抗反应层104。如图20C所示，抗反应层104的顶表面可以与第一掩模层106的顶表面齐平。如图20D所示，第一导电材料102和抗反应层104的顶表面可以是平坦的，并且可以在栅极电介质层100的相对侧表面之间延伸。抗反应层104的顶表面可以被设置在第一导电材料102的顶表面上方。
在图21A和图21B中，去除第一掩模层106并且在n型区域50N中的抗反应层104、第一导电材料102和栅极电介质层100之上形成第二导电材料108。在图21C和图21D中，在p型区域50P中的栅极电介质层100之上形成第二导电材料108。图21A和图21B示出了n型区域50N，并且图21C和图21D示出了p型区域50P。可以通过等离子体灰化、诸如各向同性或各向异性蚀刻工艺等之类的蚀刻工艺来去除第一掩模层106。
第二导电材料108可以填充第二凹槽98并且在保护层97上的栅极电介质层100之上延伸。可以通过诸如ALD、CVD、PVD等之类的工艺来共形地沉积第二导电材料108。在一些实施例中，第二导电材料108是p型功函数层，其可以包括W、Cu、TiN、Ti、Pt、Ta、TaN、Co、Ni、TaC、TaCN、TaSiN、TaSi2、NiSi2、Mn、Zr、ZrSi2、TaN、Ru、Mo、MoSi2、WN、WCN、其他金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、其他合适的n型功函数材料、它们的组合等。在填充第二凹槽98之后，可以执行诸如CMP之类的平坦化工艺以去除第二导电材料108的多余部分，这些多余部分位于保护层97、第一间隔件81和第二间隔件83的顶表面之上。p型区域50P中的第二导电材料108的底表面可以与n型区域50N中的第一导电材料102的底表面齐平，并且低于n型区域50N中的第二导电材料108的底表面。
如图21A和图21B所示，可以在第一导电材料102和抗反应层104的顶表面上沉积第二导电材料108。第二导电材料108可以覆盖抗反应层104。随后，可以选择性地在第二导电材料108之上沉积导电帽盖材料。因为抗反应层104由电介质材料形成，所以抗反应层104可以阻碍导电帽盖材料的选择性沉积。在抗反应层104之上形成第二导电材料108有助于随后沉积用于降低栅极电阻的导电帽盖材料，同时提供提高阈值电压的抗反应层104。这提高了器件性能。
在一些实施例中，可以在形成第二导电材料108之前在n型区域50N中的抗反应层104、第一导电材料102和栅极电介质层100之上以及p型区域50P中的栅极电介质层100之上沉积胶层(未单独示出)，以改进第二导电材料108与下层结构之间的粘合性。胶层可以进一步防止第二导电材料108与下层结构之间的扩散。胶层可以包括任何可接受的材料，以促进粘合并防止扩散。例如，胶层可以由金属或金属氮化物形成，例如氮化钛、铝化钛、氮化钛铝、硅掺杂的氮化钛、氮化钽等，胶层可以通过ALD、CVD、PVD等进行沉积。
在图22A至图22E中，对第一间隔件81、第二间隔件83、栅极电介质层100和第二导电材料108进行回蚀以形成第三凹槽110。图22A、图22B和图22E示出了根据各种实施例的n型区域50N，并且图22C和图22D示出了p型区域50P。可以使用合适的蚀刻工艺(例如，各向同性蚀刻工艺(例如，湿法蚀刻工艺)、各向异性蚀刻工艺(例如，干法蚀刻工艺)等)来蚀刻第一间隔件81、第二间隔件83、栅极电介质层100和第二导电材料108。在一些实施例中，可以通过多种选择性蚀刻工艺来蚀刻第一间隔件81、第二间隔件83、栅极电介质层100和第二导电材料108，以便控制第一间隔件81、第二间隔件83、栅极电介质层100和第二导电材料108中的每一者的高度。在图22A至图22E所示的实施例中，n型区域50N中的第二导电材料108的顶表面可以与p型区域50P中的第二导电材料108的顶表面齐平。p型区域50P中的第二导电材料108的高度可以等于n型区域50N中的第一导电材料102、抗反应层104和第二导电材料108的组合高度。
如图22A至图22D所示，可以对第一间隔件81、第二间隔件83、栅极电介质层100和第二导电材料108进行蚀刻，使得第一间隔件81和第二间隔件83的顶表面彼此齐平并且被设置在彼此齐平的栅极电介质层100和第二导电材料108的顶表面上方。在图22B所示的截面图中，第二导电材料108可以是T形的。如图22E所示，可以对第一间隔件81、第二间隔件83、栅极电介质层100和第二导电材料108进行蚀刻，使得第一间隔件81、第二间隔件83和栅极电介质层100的顶表面彼此齐平并且被设置在第二导电材料108的顶表面上方。第一间隔件81、第二间隔件83和/或栅极电介质层100的顶表面可以设置在第二导电材料108和/或栅极电介质层100的顶表面上方的高度H1处，高度H1范围在从约0nm到约10nm的范围内。高度H1可以用于控制随后形成的导电帽盖材料的厚度，其可以用于降低栅极电阻并改进器件性能。
在图23A至图23H中，导电帽盖材料112形成在第二导电材料108之上的第三凹槽110中。图23A、图23B和图23E至图23H示出了根据各种实施例的n型区域50N，而图23C和图23D示出了p型区域50P。导电帽盖材料112可以通过选择性沉积工艺形成。例如，可以使用诸如ALD等之类的工艺在第二导电材料108上选择性地沉积导电帽盖材料112。在一些实施例中，第二导电材料108还可以在栅极电介质层100的顶表面之上延伸。在一些实施例中，导电帽盖材料112可以包括导电材料，例如钨(W)、钴(Co)、钌(Ru)等。
如图23A和图23B所示，可以在第二导电材料108之上沉积导电帽盖材料112，其中第二导电材料108将导电帽盖材料112与抗反应层104分隔开。因为抗反应层104由电介质材料形成，所以抗反应层104可以阻碍导电帽盖材料112的选择性沉积。因此，在抗反应层104之上沉积第二导电材料108以覆盖抗反应层104。这有助于导电帽盖材料112的沉积，这减少了由沉积该导电帽盖材料112引起的器件缺陷并降低了成本。
在导电帽盖材料112包括钨的实施例中，可以使用氯化钨(WCl5)前体、氢(H2)还原气体和氩(Ar)载气在从约300℃到约500℃的范围内的温度和从约10Torr到约50Torr的范围内的工艺压力下沉积导电帽盖材料112。可以在从约100℃到约150℃的范围内的温度下供应氯化钨前体。导电帽盖材料112可以被沉积至在从约2nm到约5nm的范围内的厚度T1。在一些实施例中，导电帽盖材料112可以进一步包括原子浓度在从约0.5％到约5％的范围内的氯。n型区域50N中的栅极电介质层100、第一导电材料102、抗反应层104、第二导电材料108和导电帽盖材料112以及p型区域50P中的栅极电介质层100、第二导电材料108和导电帽盖材料112可以被统称为“栅极结构”。n型区域50N中的第一导电材料102、抗反应层104、第二导电材料108和导电帽盖材料112以及p型区域50P中的第二导电材料108和导电帽盖材料112可以被统称为“栅极电极”。包括具有规定厚度的导电帽盖材料112可以降低栅极结构的电阻，这改进了器件性能。
如图23A至图23D所示，导电帽盖材料112可以在第二间隔件83的相对侧表面之间沿着栅极电介质层100和第二导电材料108的顶表面延伸。n型区域50N和p型区域50P中的导电帽盖材料的顶表面可以彼此齐平，并且与第一间隔件81和第二间隔件83的顶表面齐平。在图23E所示的实施例中，栅极电介质层100的顶表面与第二间隔件83和第一间隔件81的顶表面齐平，并且高于第二导电材料108的顶表面。导电帽盖材料112在栅极电介质层100的相对侧表面之间沿着第二导电材料108的顶表面延伸。在图23F所示的实施例中，第二导电材料108和栅极电介质层100的顶表面与第二间隔件83和第一间隔件81的顶表面齐平。导电帽盖材料112可以沿着第二导电材料108和栅极电介质层100的顶表面延伸，并且第二间隔件83和第一间隔件81的顶表面可以不含导电帽盖材料112。在一些实施例中，导电帽盖材料112还可以在CESL 94的相对侧表面之间沿着第二间隔件83和第一间隔件81的顶表面延伸。
在图23G所示的实施例中，省略了抗反应层104。在第一导电材料102具有足够厚度、第一导电材料102由具有相对低的氧化电势的材料形成、或者在没有抗反应层104的情况下阈值电压以其他方式足够大的实施例中，可以省略抗反应层104。图23H示出了图20C和图20D的实施例，其中抗反应层104和第一导电材料102是在第二间隔件83的相对侧表面之间延伸的直线。如图23H所示，第一导电材料102、抗反应层104和第二导电材料108可以具有彼此相等的宽度。在图23G和图23H的实施例中，导电帽盖材料112可以在第二间隔件83的相对侧表面之间沿着栅极电介质层100和第二导电材料108的顶表面延伸。
在图24A和图24B中，在保护层97、第一间隔件81、第二间隔件83、CESL 94和导电帽盖材料112之上沉积第二ILD 114，以填充第三凹槽110。图24A和图24B示出了n型区域50N；然而，第二ILD 114也可以形成在p型区域50P之上。在一些实施例中，第二ILD 114是通过FCVD形成的可流动膜。在一些实施例中，第二ILD 114由诸如PSG、BSG、BPSG、USG等之类的电介质材料形成，并且可以通过诸如CVD、PECVD等之类的任何合适的方法沉积。在沉积第二ILD 114之后，将第二ILD 114平坦化并且去除保护层97。可以通过诸如CMP之类的工艺将第二ILD 114平坦化。可以去除第二ILD 114中设置在第一ILD 96和CESL 94上方的部分，并且在平坦化之后，第一ILD 96和CESL 94的顶表面可以与第二ILD 114的顶表面齐平。平坦化工艺可以进一步去除保护层97。
在图25A和图25B中，蚀刻第二ILD 114、第一ILD 96和CESL 94以形成使外延源极/漏极区域92和/或导电帽盖材料112的表面暴露的第四凹槽116。图25A和图25B示出了n型区域50N；然而，第四凹槽116也可以形成在p型区域50P中。可以通过使用各向异性蚀刻工艺(例如，RIE、NBE等)进行蚀刻来形成第四凹槽116。在一些实施例中，可以使用第一蚀刻工艺穿过第二ILD 114和第一ILD 96来蚀刻第四凹槽116，并且然后可以使用第二蚀刻工艺穿过CESL 94来蚀刻第四凹槽116。可以在第一ILD96、CESL 94和第二ILD 114之上形成并图案化诸如光致抗蚀剂之类的掩模，以掩蔽第一ILD 96、CESL 94和第二ILD 114的部分免受第一蚀刻工艺和第二蚀刻工艺。在一些实施例中，蚀刻工艺可以过度蚀刻，并且因此，第四凹槽116延伸至外延源极/漏极区域92和/或导电帽盖材料112中，并且第四凹槽116的底部可以与外延源极/漏极区域92和/或导电帽盖材料112齐平(例如，在相同水平处，或具有离衬底50的相同距离)或低于(例如，更靠近衬底50)外延源极/漏极区域92和/或导电帽盖材料112。尽管图25B示出了第四凹槽116以相同的截面暴露外延源极/漏极区域92和栅极结构，但在一些实施例中，外延源极/漏极区域92和栅极结构可以以不同的截面暴露，从而降低了使随后形成的接触件短路的风险。在形成第四凹槽116之后，在外延源极/漏极区域92之上形成硅化物区域118。在一些实施例中，通过以下方式来形成硅化物区域118：首先在外延源极/漏极区域92的暴露部分之上沉积能够与下层外延源极/漏极区域92的半导体材料(例如，硅、硅锗、锗等)起反应的金属(未单独示出)(例如，镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属或其合金)以形成硅化物或锗化物区域，然后执行热退火工艺以形成硅化物区域118。然后，例如通过蚀刻工艺来去除沉积金属的未反应部分。尽管硅化物区域118被称为硅化物区域，但是硅化物区域118也可以是锗化物区域或锗化硅区域(例如，包含硅化物和锗化物的区域)。在实施例中，硅化物区域118包含TiSi，并且具有在从约2nm至约10nm的范围内的厚度。
在图26A和图26B中，源极/漏极接触件120和栅极接触件122形成在第四凹槽116中。图26A和图26B示出了n型区域50N；然而，源极/漏极接触件120和栅极接触件122也可以形成在p型区域50P中。源极/漏极接触件120和栅极接触件122各自可以包括一个或多个层，例如阻挡层、扩散层和填充材料。例如，在一些实施例中，源极/漏极接触件120和栅极接触件122各自包括阻挡层和阻挡层之上的导电材料。源极/漏极接触件120和栅极接触件122各自电耦合到下层导电特征(例如，导电帽盖材料112和/或硅化物区域118)。栅极接触件122电耦合到栅极结构的导电帽盖材料112，并且源极/漏极接触件120电耦合到外延源极/漏极区域92之上的硅化物区域118。阻挡层可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP之类的平坦化工艺以从CESL 94、第一ILD 96和第二ILD 114的表面去除多余的材料，使得源极/漏极接触件120和栅极接触件122的顶表面与CESL 94、第一ILD 96和第二ILD 114的顶表面齐平。
实施例可以实现优点。例如，抗反应层104可以被包括在第一导电材料102之上以防止第一导电材料102的氧化并提升包括抗反应层104的器件的阈值电压。然后，第二导电材料108可以覆盖抗反应层104的表面，从而提供可以选择性地在其上沉积导电帽盖材料112的材料。导电帽盖材料112随后可以用于降低栅极电阻。增加的阈值电压和降低的栅极电阻可以改进包括相同的抗反应层104和/或导电帽盖材料112的半导体器件的性能。
根据一个实施例，一种半导体器件，包括：位于半导体衬底之上的栅极结构，所述栅极结构包括：高k电介质层；位于所述高k电介质层之上的n型功函数层；位于所述n型功函数层之上的抗反应层，所述抗反应层包括电介质材料；位于所述抗反应层之上的p型功函数层，所述p型功函数层覆盖所述抗反应层的顶表面；以及位于所述p型功函数层之上的导电帽盖层。在实施例中，所述p型功函数层在截面图中为T形。在实施例中，所述抗反应层包含硅。在实施例中，所述导电帽盖层包含钨。在实施例中，所述高k电介质层的顶表面与所述p型功函数层的顶表面齐平。在实施例中，所述半导体器件还包括与所述栅极结构相邻的栅极间隔件，所述导电帽盖层在所述栅极间隔件的相对侧表面之间延伸，并且所述栅极间隔件的顶表面与所述导电帽盖层的顶表面齐平。在实施例中，所述半导体器件还包括与所述栅极结构相邻的栅极间隔件，所述p型功函数层的顶表面与所述高k电介质层的顶表面和所述栅极间隔件的顶表面齐平。
根据另一实施例，一种半导体器件，包括：位于n型区域中的第一沟道区域；位于p型区域中的第二沟道区域；位于所述第一沟道区域之上的第一栅极堆叠，所述第一栅极堆叠包括：位于所述第一沟道区域之上的第一栅极电介质层；位于所述第一栅极电介质层之上并且与所述第一栅极电介质层接触的n型金属层，所述n型金属层包括铝；位于所述n型金属层之上的电介质层；位于所述n型金属层和所述电介质层之上的第一p型金属层；以及位于所述第一p型金属层之上的第一金属帽盖层；以及位于所述第二沟道区域之上的第二栅极堆叠，所述第二栅极堆叠包括：位于所述第二沟道区域之上的第二栅极电介质层；位于所述第二栅极电介质层之上并且与所述第二栅极电介质层接触的第二p型金属层；以及位于所述第二p型金属层之上的第二金属帽盖层。在实施例中，所述n型金属层、所述电介质层和所述第一p型金属层的组合高度等于所述第二p型金属层的高度。在实施例中，所述电介质层和所述第一p型金属层与所述第一栅极电介质层接触。在实施例中，所述电介质层包含硅。在实施例中，所述第一金属帽盖层和所述第二金属帽盖层包含氯。在实施例中，所述第一p型金属层的顶表面与所述第二p型金属层的顶表面齐平，并且所述第二p型金属层的底表面低于所述第一p型金属层的底表面。在实施例中，所述半导体器件还包括：沿着所述第一栅极堆叠的侧壁延伸的第一栅极间隔件；以及沿着所述第二栅极堆叠的侧壁延伸的第二栅极间隔件，所述第二栅极间隔件的顶表面与所述第二金属帽盖层的顶表面、所述第一栅极间隔件的顶表面和所述第一金属帽盖层的顶表面齐平。
根据又一实施例，一种方法，包括：在半导体衬底之上形成栅极堆叠，形成所述栅极堆叠包括：在所述半导体衬底之上沉积n型功函数层；在所述n型功函数层之上沉积电介质层；在所述电介质层之上形成第一掩模层；回蚀所述n型功函数层和所述电介质层；在所述n型功函数层和所述电介质层之上沉积p型功函数层；以及在所述p型功函数层之上选择性地沉积金属帽盖层。在实施例中，通过使用氯化钨作为前体的原子层沉积来沉积所述金属帽盖层。在实施例中，使用所述第一掩模层作为掩模来回蚀所述n型功函数层和所述电介质层，并且在沉积所述p型功函数层之前去除所述第一掩模层。在实施例中，所述方法还包括：回蚀所述电介质层以暴露所述n型功函数层，所述p型功函数层以与所述n型功函数层和所述电介质层接触的方式沉积。在实施例中，所述方法还包括：形成与牺牲栅极堆叠相邻的栅极间隔件；去除所述牺牲栅极堆叠以形成第一开口，所述栅极堆叠形成在所述第一开口中；将所述栅极间隔件和所述p型功函数层平坦化；以及在将所述栅极间隔件和所述p型功函数层平坦化之后回蚀所述p型功函数层。在实施例中，所述方法还包括：回蚀所述栅极间隔件，所述金属帽盖层沉积在所述栅极间隔件的相对侧表面之间。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种半导体器件，包括：栅极结构，位于半导体衬底之上，所述栅极结构包括：高k电介质层；n型功函数层，位于所述高k电介质层之上；抗反应层，位于所述n型功函数层之上，所述抗反应层包括电介质材料；p型功函数层，位于所述抗反应层之上，所述p型功函数层覆盖所述抗反应层的顶表面；以及导电帽盖层，位于所述p型功函数层之上。
示例2是示例1所述的半导体器件，其中，所述p型功函数层在截面图中为T形。
示例3是示例1所述的半导体器件，其中，所述抗反应层包含硅。
示例4是示例1所述的半导体器件，其中，所述导电帽盖层包含钨。
示例5是示例1所述的半导体器件，其中，所述高k电介质层的顶表面与所述p型功函数层的顶表面齐平。
示例6是示例5所述的半导体器件，还包括：与所述栅极结构相邻的栅极间隔件，其中，所述导电帽盖层在所述栅极间隔件的相对侧表面之间延伸，并且其中，所述栅极间隔件的顶表面与所述导电帽盖层的顶表面齐平。
示例7是示例1所述的半导体器件，还包括：与所述栅极结构相邻的栅极间隔件，其中，所述p型功函数层的顶表面与所述高k电介质层的顶表面和所述栅极间隔件的顶表面齐平。
示例8是一种半导体器件，包括：第一沟道区域，位于n型区域中；第二沟道区域，位于p型区域中；第一栅极堆叠，位于所述第一沟道区域之上，所述第一栅极堆叠包括：第一栅极电介质层，位于所述第一沟道区域之上；n型金属层，位于所述第一栅极电介质层之上并且与所述第一栅极电介质层接触，所述n型金属层包括铝；电介质层，位于所述n型金属层之上；第一p型金属层，位于所述n型金属层和所述电介质层之上；以及第一金属帽盖层，位于所述第一p型金属层之上；以及第二栅极堆叠，位于所述第二沟道区域之上，所述第二栅极堆叠包括：第二栅极电介质层，位于所述第二沟道区域之上；第二p型金属层，位于所述第二栅极电介质层之上并且与所述第二栅极电介质层接触；以及第二金属帽盖层，位于所述第二p型金属层之上。
示例9是示例8所述的半导体器件，其中，所述n型金属层、所述电介质层和所述第一p型金属层的组合高度等于所述第二p型金属层的高度。
示例10是示例8所述的半导体器件，其中，所述电介质层和所述第一p型金属层与所述第一栅极电介质层接触。
示例11是示例8所述的半导体器件，其中，所述电介质层包含硅。
示例12是示例8所述的半导体器件，其中，所述第一金属帽盖层和所述第二金属帽盖层包含氯。
示例13是示例8所述的半导体器件，其中，所述第一p型金属层的顶表面与所述第二p型金属层的顶表面齐平，并且其中，所述第二p型金属层的底表面低于所述第一p型金属层的底表面。
示例14是示例8所述的半导体器件，还包括：第一栅极间隔件，沿着所述第一栅极堆叠的侧壁延伸；以及第二栅极间隔件，沿着所述第二栅极堆叠的侧壁延伸，其中，所述第二栅极间隔件的顶表面与所述第二金属帽盖层的顶表面、所述第一栅极间隔件的顶表面和所述第一金属帽盖层的顶表面齐平。
示例15是一种用于形成半导体器件的方法，包括：在半导体衬底之上形成栅极堆叠，其中，形成所述栅极堆叠包括：在所述半导体衬底之上沉积n型功函数层；在所述n型功函数层之上沉积电介质层；在所述电介质层之上形成第一掩模层；回蚀所述n型功函数层和所述电介质层；在所述n型功函数层和所述电介质层之上沉积p型功函数层；以及在所述p型功函数层之上选择性地沉积金属帽盖层。
示例16是示例15所述的方法，其中，通过使用氯化钨作为前体的原子层沉积来沉积所述金属帽盖层。
示例17是示例15所述的方法，其中，使用所述第一掩模层作为掩模来回蚀所述n型功函数层和所述电介质层，并且其中，在沉积所述p型功函数层之前去除所述第一掩模层。
示例18是示例15所述的方法，还包括：回蚀所述电介质层以暴露所述n型功函数层，其中，所述p型功函数层以与所述n型功函数层和所述电介质层接触的方式沉积。
示例19是示例15所述的方法，还包括：形成与牺牲栅极堆叠相邻的栅极间隔件；去除所述牺牲栅极堆叠以形成第一开口，其中，所述栅极堆叠形成在所述第一开口中；将所述栅极间隔件和所述p型功函数层平坦化；以及在将所述栅极间隔件和所述p型功函数层平坦化之后回蚀所述p型功函数层。
示例20是示例19所述的方法，还包括：回蚀所述栅极间隔件，其中，所述金属帽盖层沉积在所述栅极间隔件的相对侧表面之间。

Claims (10)

1.一种半导体器件，包括：
栅极结构，位于半导体衬底之上，所述栅极结构包括：
高k电介质层；
n型功函数层，位于所述高k电介质层之上；
抗反应层，位于所述n型功函数层之上，所述抗反应层包括电介质材料；
p型功函数层，位于所述抗反应层之上，所述p型功函数层覆盖所述抗反应层的顶表面；以及
导电帽盖层，位于所述p型功函数层之上。
2.根据权利要求1所述的半导体器件，其中，所述p型功函数层在截面图中为T形。
3.根据权利要求1所述的半导体器件，其中，所述抗反应层包含硅。
4.根据权利要求1所述的半导体器件，其中，所述导电帽盖层包含钨。
5.根据权利要求1所述的半导体器件，其中，所述高k电介质层的顶表面与所述p型功函数层的顶表面齐平。
6.根据权利要求5所述的半导体器件，还包括：与所述栅极结构相邻的栅极间隔件，其中，所述导电帽盖层在所述栅极间隔件的相对侧表面之间延伸，并且其中，所述栅极间隔件的顶表面与所述导电帽盖层的顶表面齐平。
7.根据权利要求1所述的半导体器件，还包括：与所述栅极结构相邻的栅极间隔件，其中，所述p型功函数层的顶表面与所述高k电介质层的顶表面和所述栅极间隔件的顶表面齐平。
8.一种半导体器件，包括：
第一沟道区域，位于n型区域中；
第二沟道区域，位于p型区域中；
第一栅极堆叠，位于所述第一沟道区域之上，所述第一栅极堆叠包括：
第一栅极电介质层，位于所述第一沟道区域之上；
n型金属层，位于所述第一栅极电介质层之上并且与所述第一栅极电介质层接触，所述n型金属层包括铝；
电介质层，位于所述n型金属层之上；
第一p型金属层，位于所述n型金属层和所述电介质层之上；以及
第一金属帽盖层，位于所述第一p型金属层之上；以及
第二栅极堆叠，位于所述第二沟道区域之上，所述第二栅极堆叠包括：
第二栅极电介质层，位于所述第二沟道区域之上；
第二p型金属层，位于所述第二栅极电介质层之上并且与所述第二栅极电介质层接触；以及
第二金属帽盖层，位于所述第二p型金属层之上。
9.根据权利要求8所述的半导体器件，其中，所述n型金属层、所述电介质层和所述第一p型金属层的组合高度等于所述第二p型金属层的高度。
10.一种用于形成半导体器件的方法，包括：
在半导体衬底之上形成栅极堆叠，其中，形成所述栅极堆叠包括：
在所述半导体衬底之上沉积n型功函数层；
在所述n型功函数层之上沉积电介质层；
在所述电介质层之上形成第一掩模层；
回蚀所述n型功函数层和所述电介质层；
在所述n型功函数层和所述电介质层之上沉积p型功函数层；以及
在所述p型功函数层之上选择性地沉积金属帽盖层。
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