KR102286112B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

반도체 장치 및 이의 제조 방법이 제공된다. 상기 반도체 장치는 제1 및 제2 트렌치, 상기 제1 및 제2 트렌치 각각의 측면의 일부와 바닥면을 따라 형성되는 라이너 패턴, 상기 제1 및 제2 트렌치에서 각각 상기 라이너 패턴 상에 형성되는 일함수 메탈, 상기 제1 트렌치에서, 상기 일함수 메탈 상에 형성되고, 제1 두께를 가지는 제1 배리어 메탈, 상기 제2 트렌치에서, 상기 일함수 메탈 상에 형성되고, 상기 제1 두께보다 두꺼운 제2 두께를 가지는 제2 배리어 메탈; 및 상기 제1 배리어 메탈 상에 형성되는 제1 필 메탈을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
MOS 트랜지스터의 피쳐 사이즈(feature size)가 감소함에 따라, 게이트 길이와 그 아래에 형성되는 채널의 길이도 작아지게 된다. 따라서, 게이트와 채널 사이의 커패시턴스를 증가시키고, MOS 트랜지스터의 동작 특성을 향상시키기 위하여 여러가지 연구가 진행되고 있다.
게이트 절연막으로 주로 사용되는 실리콘 산화막은 두께가 축소됨에 따라 전기적인 성질에 있어서 물리적 한계에 부딪히게 되었다. 따라서, 기존의 실리콘 산화막을 대체하기 위해, 고유전 상수를 갖는 고유전막에 대한 연구가 활발히 이루어지고 있다. 고유전막은 얇은 등가산화막 두께를 유지하면서 게이트 전극과 채널 영역간의 누설 전류를 감소시킬 수 있다.
또한, 게이트 물질로 주로 사용되는 폴리실리콘은 대부분의 메탈보다 저항이 크다. 따라서, 폴리실리콘 게이트 전극을 메탈 게이트 전극으로 대체하고 있다.
본 발명이 해결하려는 과제는, 게이트 전극 구조에 손상을 감소시키고, 정밀하게 문턱 전압(Vth)을 조절할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 게이트 전극 구조에 손상을 감소시키고, 정밀하게 문턱 전압(Vth)을 조절할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 제1 및 제2 트렌치, 상기 제1 및 제2 트렌치 각각의 측면의 일부와 바닥면을 따라 형성되는 라이너 패턴, 상기 제1 및 제2 트렌치에서 각각 상기 라이너 패턴 상에 형성되는 일함수 메탈, 상기 제1 트렌치에서, 상기 일함수 메탈 상에 형성되고, 제1 두께를 가지는 제1 배리어 메탈, 상기 제2 트렌치에서, 상기 일함수 메탈 상에 형성되고, 상기 제1 두께보다 두꺼운 제2 두께를 가지는 제2 배리어 메탈 및 상기 제1 배리어 메탈 상에 형성되는 제1 필 메탈을 포함한다.
여기서, 상기 제2 배리어 상에 형성되는 제2 필 메탈을 더 포함할 수 있다.
여기서, 상기 제1 배리어 메탈 내에 형성되는 제1 리세스를 더 포함하고, 상기 제1 필 메탈은 상기 제1 리세스를 채울 수 있다.
여기서, 상기 제2 배리어 메탈 내에 형성되는 제2 리세스와, 상기 제2 리세스를 채우는 제2 필 메탈을 더 포함할 수 있다.
상기 제1 리세스의 폭은 상기 제2 리세스의 폭보다 넓을 수 있다.
상기 제1 리세스의 깊이는 상기 제2 리세스의 깊이보다 클 수 있다.
여기서, 상기 제1 배리어 메탈 상에 형성되고, 상기 제1 트렌치를 채우는 제1 캡핑 패턴과, 상기 제2 배리어 메탈 상에 형성되고, 상기 제2 트렌치를 채우는 제2 캡핑 패턴을 더 포함할 수 있다.
여기서, 상기 제1 및 제2 트렌치 내에서, 상기 라이너 패턴 아래에 형성되는 고유전율막을 더 포함할 수 있다.
상기 제1 트렌치 내에서, 상기 고유전율막은 상기 라이너 패턴 및 상기 제1 배리어 메탈과 접할 수 있다.
상기 고유전율막은 상기 일함수 메탈과 접할 수 있다.
상기 제1 트렌치 내에서, 상기 고유전율막은 상기 제1 필 메탈과 접하지 않을 수 있다.
여기서, 상기 라이너 패턴 및 상기 고유전율막 사이에 희토류 메탈(rare earth metal)막을 더 포함할 수 있다.
상기 희토류 메탈막은 LaO, Y2O3 및 LaSiO 중 적어도 하나를 포함할 수 있다.
상기 라이너 패턴은 하부 라이너 패턴과, 상기 제1 라이너 패턴 상에 형성되는 상부 라이너 패턴을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는 제1 및 제2 트렌치, 상기 제1 및 제2 트렌치 각각의 측면의 일부와 바닥면을 따라 형성되는 라이너 패턴, 상기 제1 및 제2 트렌치에서 각각 상기 라이너 상에 형성되는 일함수 메탈, 상기 제1 및 제2 트렌치에서 상기 일함수 메탈 상에 형성되는 배리어 메탈, 상기 배리어 메탈 상에 형성되는 필 메탈로서, 상기 필 메탈의 상기 제1 트렌치에서의 부피는 상기 제2 트렌치에서의 부피보다 크다.
상기 제1 트렌치에서 상기 일함수 메탈과 상기 필 메탈을 합한 제1 부피는, 상기 제2 트렌치에서 상기 일함수 메탈과 상기 필 메탈을 합한 제1 부피와 서로 동일할 수 있다.
상기 필 메탈은 상기 제1 트렌치 내에 위치한 제1 필 메탈과, 상기 제2 트렌치 내에 위치한 제2 필 메탈을 포함하고, 상기 제1 필 메탈의 폭은 상기 제2 필 메탈의 폭보다 클 수 있다.
상기 필 메탈은 상기 제1 트렌치 내에 위치한 제1 필 메탈과, 상기 제2 트렌치 내에 위치한 제2 필 메탈을 포함하고, 상기 제1 필 메탈의 높이는 상기 제2 필 메탈의 높이보다 클 수 있다.
상기 배리어 메탈은 Ti 및 Ta 중 적어도 하나를 포함할 수 있다.
여기서, 상기 배리어 메탈은 TiN, TaN, TiTaN 및 TiTaCN 중 적어도 하나를 더 포함할 수 있다.
상기 필 메탈은 W, WN, Al, AlF, Ru 및 Co 중 적어도 하나를 포함할 수 있다.
상기 라이너 패턴은 TiN, TaC, TaN, TiSiN, TaTiN 및 TaSiN 중 적어도 하나를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는 기판 상에 나란히 형성되는 제1 및 제2 게이트를 포함하되, 상기 제1 게이트는, U형상으로 형성된 제1 라이너 패턴과, 상기 제1 라이너 패턴 상에 형성된 제1 일함수 메탈과, 상기 제1 일함수 메탈 상에 형성되고 상기 제1 라이너 패턴의 상면보다 높은 하면을 가지는 제1 배리어 메탈과, 상기 제1 배리어 메탈 상에 형성된 제1 필 메탈을 포함하고, 상기 제2 게이트는 U형상으로 형성된 제2 라이너 패턴과, 상기 제2 라이너 패턴 상에 형성된 제2 일함수 메탈과, 상기 제2 일함수 메탈 상에 형성되고 상기 제2 라이너 패턴의 상면보다 높은 하면을 가지는 제2 배리어 메탈을 포함한다.
상기 제1 일함수 메탈은 T형상으로 형성되어, 상기 제1 배리어 메탈과 상기 제1 라이너 패턴을 서로 이격시킬 수 있다.
상기 제1 배리어 메탈의 하면은 상기 제1 라이너 패턴의 상면 및 상기 제1 일함수 메탈의 상면과 접할 수 있다.
상기 제1 게이트는 제1 라이너 패턴으로 둘러싸인 제1 리세스를 포함하고, 상기 제1 일함수 메탈은 상기 제1 리세스의 일부를 채우고, 상기 제1 배리어 메탈은 상기 제1 리세스를 완전히 채울 수 있다.
제1 게이트 및 제2 게이트는 서로 다른 도전형을 가질 수 있다.
상기 제1 게이트는 N형이고, 상기 제1 일함수 메탈은 TiN 및 TaN 중 적어도 하나를 포함할 수 있다.
상기 제2 게이트는 P형이고, 상기 제2 일함수 메탈은 TiAl, TiAlC 및 TiAlN 중 적어도 하나를 포함할 수 있다.
상기 제1 배리어 메탈의 두께는 상기 제2 배리어 메탈의 두께보다 얇을 수 있다.
상기 제1 일함수 메탈과 상기 제2 일함수 메탈의 두께는 서로 다를 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치 제조 방법은 제1 및 제2 트렌치를 형성하고, 상기 제1 및 제2 트렌치 각각의 측면의 일부와 바닥면을 따라 라이너와, 상기 라이너 상에 상기 제1 및 제2 트렌치 각각의 일부를 채우는 일함수 메탈을 형성하고, 상기 제1 트렌치에서, 상기 일함수 메탈 상에 제1 두께를 가지는 제1 배리어 메탈을 형성하고, 상기 제2 트렌치에서, 상기 일함수 메탈 상에 상기 제1 두께보다 두꺼운 제2 두께를 가지는 제2 배리어 메탈을 형성하고, 상기 제1 배리어 메탈 상에 제1 필 메탈을 형성하는 것을 포함한다.
여기서, 제1 및 제2 더미 게이트 전극을 형성하고, 상기 제1 및 제2 더미 게이트 전극의 측벽에 각각 제1 및 제2 스페이서를 형성하고, 상기 제1 및 제2 더미 게이트 전극을 제거하여 각각 상기 제1 및 제2 트렌치를 형성하는 것을 더 포함할 수 있다.
여기서, 상기 제1 및 제2 트렌치의 측면과 바닥면을 따라 고유전율막을 형성하고, 상기 고유전율막 상에 상기 라이너를 형성하는 것을 더 포함할 수 있다.
상기 라이너를 형성하는 것은, 상기 제1 및 제2 트렌치의 측면과 바닥면을 따라 라이너를 형성하고, 상기 라이너 상에 상기 제1 및 제2 트렌치의 일부를 채우는 식각 정지막을 형성하고, 상기 식각 정지막의 상면과 상기 라이너의 상면의 최상부가 동일한 평면이 되도록 상기 라이너를 식각하는 것을 포함할 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법은 제1 및 제2 트렌치를 형성하고, 상기 제1 및 제2 트렌치의 측면과 바닥면을 따라 라이너를 형성하고, 상기 제1 및 제2 트렌치에서, 상기 라이너 상에 일함수 메탈을 형성하고, 상기 일함수 메탈을 식각하여 상기 제1 및 제2 트렌치 각각의 일부를 비우고, 상기 제1 및 제2 트렌치에서 제1 두께의 프리 배리어 메탈을 형성하고, 상기 제1 트렌치에서 상기 프리 배리어 메탈을 제거하고, 상기 제1 및 제2 트렌치에서 제1 배리어 메탈을 형성하되, 상기 제2 트렌치에서 상기 프리 배리어 메탈과, 상기 제1 배리어 메탈을 포함하는 제2 배리어 메탈을 형성하고, 상기 제1 배리어 메탈 상에 제1 필 메탈을 형성하는 것을 포함한다.
상기 제2 배리어 메탈 상에 제2 필 메탈을 형성하되, 상기 제2 필 메탈의 두께는 상기 제1 필 메탈의 두께보다 얇을 수 있다.
상기 제1 배리어 메탈은 원자층 증착(atomic layer deposition, ALD), 화학 기상 증착(chemical vapor deposition, CVD), 물리 기상 증착(physical vapor deposition, PVD) 및 저압 화학 기상 증착(Low pressure Chemical Vapor Deposition, LPCVD) 중 적어도 하나를 포함할 수 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2는 본 발명의 몇몇 실시예에 따른 반도체 장치의 문턱 전압을 설명하기 위한 그래프이다.
도 3은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 그래프이다.
도 10 내지 도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 22 및 도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 24는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 및 도 2를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치에 대해서 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 2는 본 발명의 몇몇 실시예에 따른 반도체 장치의 문턱 전압을 설명하기 위한 그래프이다.
도 1 및 도 2를 참고하면, 본 발명의 일 실시예에 따른 반도체 장치는 기판(10), 소자 분리막(11), 층간 절연막(20), 스페이서(21, 22), 고유전율막(31, 32), 라이너 패턴(41, 42), 일함수 메탈(51, 52), 배리어 메탈(61, 62), 필 메탈(71, 72) 및 캡핑 패턴(81, 82)을 포함한다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
기판(10)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 서로 연결될 수도, 떨어져 있을 수도 있다. 예를 들어, 제1 영역(Ⅰ)은 N형 트랜지스터가 형성되는 NFET 영역이고, 제2 영역(Ⅱ)은 P형 트랜지스터가 형성되는 PFET 영역일 혹은 그 반대일 수 있으나, 이에 제한되는 것은 아니다. 즉, 제1 영역(Ⅰ) 및 제2 영역(Ⅱ) 모두 NFET 영역 혹은 모두 PFET 영역일 수 있다.
본 발명의 기판(10)은 평면 트랜지스터뿐만 아니라, 핀형 패턴이나 와이어 패턴의 트랜지스터를 포함할 수 있다. 이 때, 핀형 패턴은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 기판(10)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 핀형 패턴은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 핀형 패턴은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
소자 분리막(11)은 기판(10)의 활성 영역을 정의할 수 있다. 즉, 소자 분리막(11)에 의해서 서로 다른 활성 영역이 분리될 수 있다. 본 발명에서 기판(10)의 제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 소자 분리막(11)에 의해서 서로 분리될 수 있다.
소자 분리막(11)은 절연막을 포함할 수 있다. 예를 들어, 소자 분리막(11)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
층간 절연막(20)은 기판(10) 및 소자 분리막(11) 상에 형성될 수 있다. 층간 절연막(20)은 제1 영역(Ⅰ)에서 제1 트렌치(T1)를 포함하고, 제2 영역(Ⅱ)에서 제2 트렌치(T2)를 포함한다. 층간 절연막(20)은 2층 이상의 절연막을 적층하여 형성할 수도 있다. 도시된 것과, 같이 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 측벽에는 제1 스페이서(21) 및 제2 스페이서(22)가 각각 형성될 수 있고, 제1 트렌치(T1) 및 제2 트렌치(T2)의 바닥면에는 기판(10)이 배치될 수 있다. 단, 이에 제한되는 것은 아니다.
층간 절연막(20)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다.
제1 스페이서(21)는 제1 트렌치(T1)의 측벽을 형성할 수 있다. 제1 스페이서(21)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제2 스페이서(22)는 제2 트렌치(T2)의 측벽을 형성할 수 있다. 제2 스페이서(22)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 고유전율막(31)은 제1 트렌치(T1)의 측벽과 바닥면을 따라 컨포말하게 형성될 수 있다. 제1 고유전율막(31)은 제1 트렌치(T1)의 측벽의 전부를 덮을 수 있다. 즉, 제1 고유전율막(31)의 상면의 최상부의 높이는 제1 스페이서(21)의 상면의 높이와 동일할 수 있다. 단, 이에 제한되는 것은 아니다.
제2 고유전율막(32)은 제2 트렌치(T2)의 측벽과 바닥면을 따라 컨포말하게 형성될 수 있다. 제2 고유전율막(32)은 제2 트렌치(T2)의 측벽의 전부를 덮을 수 있다. 즉, 제2 고유전율막(32)의 상면의 최상부의 높이는 제2 스페이서(22)의 상면의 높이와 동일할 수 있다. 단, 이에 제한되는 것은 아니다.
제1 고유전율막(31) 및 제2 고유전율막(32)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 고유전율막(31, 32)은, HfSiON, HfO2, ZrO2, Ta2O5, TiO2, SrTiO3 또는 (Ba,Sr)TiO3 등을 포함하는 그룹에서 선택된 물질을 포함할 수 있다. 이러한 고유전율막(31, 32)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다.
도 1에는 도시되지 않았지만, 본 발명의 몇몇 실시예에서 고유전율막(31, 32)과 기판(10) 사이에 인터페이스막을 포함할 수 있다. 인터페이스막은 트렌치(T1, T2)의 바닥면을 따라서 형성될 수 있다. 인터페이스막(30)은 기판(10)과 고유전율막(31, 32) 사이의 불량 계면을 방지하는 역할을 할 수 있다. 인터페이스막은 유전율(k)이 9 이하인 저유전 물질층, 예를 들어, 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막 (산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또는, 인터페이스막은 실리케이트로 이루어질 수도 있으며, 앞서 예시된 막들의 조합으로 이루어질 수도 있다.
제1 라이너 패턴(41)은 제1 트렌치(T1) 내에 형성될 수 있다. 제1 라이너 패턴(41)은 제1 고유전율막(31) 상에 형성될 수 있다. 제1 라이너 패턴(41)은 제1 고유전율막(31)의 상면을 따라 형성될 수 있다. 제1 고유전율막(31)의 상면은 제1 트렌치(T1)의 바닥면과 측면을 따라 형성되므로, 제1 라이너 패턴(41)도 제1 트렌치(T1)의 바닥면과 측면을 따라 형성되는 것과 같은 형상을 가질 수 있다.
제1 라이너 패턴(41)은 제1 고유전율막(31)의 상면의 일부만을 덮을 수 있다. 즉, 제1 라이너 패턴(41)은 제1 트렌치(T1)의 측면의 일부만을 따라 형성될 수 있다. 이에 따라, 제1 라이너 패턴(41)은 U자 형태로 형성되되, 제1 라이너 패턴(41)의 상면의 최상부는 제1 고유전율막(31)의 상면의 최상부보다 낮게 형성될 수 있다.
제2 라이너 패턴(42)은 제2 트렌치(T2) 내에 형성될 수 있다. 제2 라이너 패턴(42)은 제2 고유전율막(32) 상에 형성될 수 있다. 제2 라이너 패턴(42)은 제2 고유전율막(32)의 상면을 따라 형성될 수 있다. 제2 고유전율막(32)의 상면은 제2 트렌치(T2)의 바닥면과 측면을 따라 형성되므로, 제2 라이너 패턴(42)도 제2 트렌치(T2)의 바닥면과 측면을 따라 형성되는 것과 같은 형상을 가질 수 있다.
제2 라이너 패턴(42)은 제2 고유전율막(32)의 상면의 일부만을 덮을 수 있다. 즉, 제2 라이너 패턴(42)은 제2 트렌치(T2)의 측면의 일부만을 따라 형성될 수 있다. 이에 따라, 제2 라이너 패턴(42)은 U자 형태로 형성되되, 제2 라이너 패턴(42)의 상면의 최상부는 제2 고유전율막(32)의 상면의 최상부보다 낮게 형성될 수 있다.
제1 라이너 패턴(41) 및 제2 라이너 패턴(42)은 예를 들어, TiN, TaC, TaN, TiSiN, TaTiN 및 TaSiN 중 적어도 하나를 포함할 수 있다.
제1 라이너 패턴(41)과 제2 라이너 패턴(42)은 서로 동일한 형상으로 형성될 수 있다. 이 때, "동일한"이란 동일한 공정으로 형성됨을 말하고, 미세한 차이점은 포함하는 개념이다.
제1 라이너 패턴(41)은 제1 하부 라이너 패턴(41a) 및 제1 상부 라이너 패턴(41b)을 포함할 수 있다. 제1 하부 라이너 패턴(41a)은 제1 고유전율막(31) 상에 컨포말하게 형성되고, 제1 상부 라이너 패턴(41b)은 제1 하부 라이너 패턴(41a) 상에 컨포말하게 형성될 수 있다. 제1 하부 라이너 패턴(41a)과 제1 상부 라이너 패턴(41b)은 동일한 공정에 의해서 식각되어 각각의 상면의 최상부가 동일한 레벨을 가질 수 있다.
제1 하부 라이너 패턴(41a)은 예를 들어, TiN을 포함할 수 있고, 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다. 제1 상부 라이너 패턴(41b)은 예를 들어, TaN을 포함할 수 있고, 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다. 도 1 에서는 제1 하부 라이너 패턴(41a)과 제1 상부 라이너 패턴(41b)이 서로 분리된 것으로 도시되어 있지만, 2개의 패턴이 하나의 단일막으로 형성될 수도 있다.
제2 라이너 패턴(42)은 제2 하부 라이너 패턴(42a) 및 제2 상부 라이너 패턴(42b)을 포함할 수 있다. 제2 하부 라이너 패턴(42a)은 제2 고유전율막(32) 상에 컨포말하게 형성되고, 제2 상부 라이너 패턴(42b)은 제2 하부 라이너 패턴(42a) 상에 컨포말하게 형성될 수 있다. 제2 하부 라이너 패턴(42a)과 제2 상부 라이너 패턴(42b)은 동일한 공정에 의해서 식각되어 각각의 상면의 최상부가 동일한 레벨을 가질 수 있다.
제2 하부 라이너 패턴(42a)은 예를 들어, TiN을 포함할 수 있고, 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다. 제2 상부 라이너 패턴(42b)은 예를 들어, TaN을 포함할 수 있고, 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다.
제1 일함수 메탈(51)은 제1 트렌치(T1) 내에 제1 트렌치(T1)의 일부를 채우도록 형성될 수 있다. 제1 일함수 메탈(51)은 제1 고유전율막(31) 및 제1 라이너 패턴(41) 상에 형성될 수 있다. 제1 일함수 메탈(51)은 제1 라이너 패턴(41)의 상면을 덮도록 형성될 수 있다. 제1 일함수 메탈(51)은 도시되었듯이, "T"형상으로 형성될 수 있다. 즉, 제1 일함수 메탈(51)의 측면의 하부는 제1 라이너 패턴(41)과 접하지만, 제1 일함수 메탈(51)의 측면의 상부는 제1 고유전율막(31)과 접할 수 있다.
제2 일함수 메탈(52)은 제2 트렌치(T2) 내에 제2 트렌치(T2)의 일부를 채우도록 형성될 수 있다. 제2 일함수 메탈(52)은 제2 고유전율막(32) 및 제2 라이너 패턴(42) 상에 형성될 수 있다. 제2 일함수 메탈(52)은 제2 라이너 패턴(42)의 상면을 덮도록 형성될 수 있다. 제2 일함수 메탈(52)은 도시되었듯이, "T"형상으로 형성될 수 있다. 즉, 제2 일함수 메탈(52)의 측면의 하부는 제2 라이너 패턴(42)과 접하지만, 제2 일함수 메탈(52)의 측면의 상부는 제2 고유전율막(32)과 접할 수 있다.
제1 일함수 메탈(51)과 제2 일함수 메탈(52)은 서로 동일한 형상일 수 있고, 서로 동일한 물질을 포함할 수 있다. 이 때, 제1 일함수 메탈(51) 및 제2 일함수 메탈(52)은 트랜지스터의 일함수를 조절하는 역할을 한다. 제1 일함수 메탈(51) 및 제2 일함수 메탈(52)은 예를 들어, N형 일함수 메탈, P형 일함수 메탈 또는 이들의 조합일 수 있다. 제1 일함수 메탈(51) 및 제2 일함수 메탈(52)은 예를 들어, TiN, TaN, TiAl, TiAlN, TaC, TiC, 또는 HfSi을 포함하는 그룹에서 선택된 물질일 수 있다.
제1 배리어 메탈(61)은 제1 트렌치(T1) 내에 제1 트렌치(T1)의 일부를 채우도록 형성될 수 있다. 제1 배리어 메탈(61)은 제1 트렌치(T1)의 측벽의 일부와 제1 일함수 메탈(51)의 상면을 따라 컨포말하게 형성될 수 있다. 제1 배리어 메탈(61)은 추후에 제1 필 메탈(71)이 채워질 리세스를 포함할 수 있다. 제1 배리어 메탈(61)은 Ti, Ta, TiN, TaN, TiTaN, TiTaCN 중 적어도 하나를 포함할 수 있다.
제2 배리어 메탈(62)은 제2 트렌치(T2) 내에 제2 트렌치(T2)의 일부를 채우도록 형성될 수 있다. 제2 배리어 메탈(62)은 제2 트렌치(T2)의 측벽의 일부와 제2 일함수 메탈(52)의 상면을 따라 컨포말하게 형성될 수 있다. 제2 배리어 메탈(62)은 추후에 제2 필 메탈(72)이 채워질 리세스를 포함할 수 있다. 제2 배리어 메탈(62)은 Ti, Ta, TiN, TaN, TiTaN, TiTaCN 중 적어도 하나를 포함할 수 있다.
제1 필 메탈(71)은 제1 배리어 메탈(61)에 의해서 형성된 리세스를 채울 수 있다. 제1 필 메탈(71)은 제1 배리어 메탈(61) 상에 형성되되, 제1 필 메탈(71)의 상면의 높이는 제1 배리어 메탈(61)의 상면의 최상부의 높이와 동일한 레벨일 수 있다.
제2 필 메탈(72)은 제2 배리어 메탈(62)에 의해서 형성된 리세스를 채울 수 있다. 제2 필 메탈(72)은 제2 배리어 메탈(62) 상에 형성되되, 제2 필 메탈(72)의 상면의 높이는 제2 배리어 메탈(62)의 상면의 최상부의 높이와 동일한 레벨일 수 있다.
필 메탈(71, 72)은 W, WN, Al, AlF, Ru 및 Co 중 적어도 하나를 포함할 수 있다. 필 메탈(71, 72)은 TiN 등의 질화물 보다 저항이 낮은 물질이므로, 트랜지스터의 게이트 전극의 저항을 낮게 형성하는 데에 도움을 줄 수 있다.
제1 배리어 메탈(61)의 두께(B1)는 제2 배리어 메탈(62)의 두께(B2)보다 얇을 수 있다. 제1 필 메탈(71)의 두께(F1)는 제2 필 메탈(72)의 두께(F2)보다 두꺼울 수 있다. 즉, 제1 배리어 메탈(61)과 제1 필 메탈(71)이 차지하는 면적 내지 부피는 제2 배리어 메탈(62)과 제2 필 메탈(72)이 차지하는 면적 내지 부피와 동일할 수 있다. 따라서, 배리어 메탈(61 62)이 얇을수록 상대적으로 필 메탈(71, 72)은 두꺼워질 수 있다.
도 2를 참고하면, 배리어 메탈(61, 62)이 두꺼울수록 트랜지스터의 문턱 전압(threshold voltage)이 내려갈 수 있다. 도 2의 가로축은 배리어 메탈(61, 62)의 B1의 두께와 B2의 두께에 대해서 PMOS 트랜지스터의 게이트 전압을 의미하고, 세로축은 배리어 메탈(61, 62)의 B1의 두께와 B2의 두께에 따른 PMOS 트랜지스터의 게이트 방향의 커패시턴스를 의미한다.
배리어 메탈(61, 62)의 두께가 B1에서 B2로 두꺼워 진 경우에는 플랫밴드전압(flatband voltage)가 상승하여 문턱전압도 상승할 수 있다. 즉, 배리어 메탈(61, 62)의 두께 조절에 따라 문턱전압의 조절이 가능함을 보여준다.
일함수 메탈(51, 52) 내의 조절 물질은 필 메탈(71, 72)의 전구체 물질과 결합될 수 있다. 즉, 필 메탈(71, 72)이 증착되기위해서 형성되는 전구체 물질은 배리어 메탈(61, 62)을 넘어서 일함수 메탈(51, 52) 내의 조절 물질과 결합될 수 있다. 이러한 전구체 물질과 일함수 메탈(51, 52) 내의 조절 물질과의 결합은 트랜지스터의 문턱 전압을 변화시킬 수 있다.
다시 말하면, 일함수 메탈(51, 52)은 일함수 메탈(51, 52) 내부에 일함수 조절 물질을 포함하고, 이러한 조절 물질의 활성화 정도에 따라서 트랜지스터의 문턱 전압이 변할 수 있다. 그런데, 상기와 같이 일함수 메탈(51, 52)의 조절 물질과 필 메탈(71, 72)의 전구체가 결합되면서 일함수 메탈(51, 52)의 조절 물질의 활성화 정도가 조절될 수 있다. 즉, 필 메탈(71, 72)의 전구체와 일함수 메탈(51, 52)의 조절 물질이 많이 결합할수록 문턱 전압이 덜 조절될 수 있다.
따라서, 이러한 필 메탈(71, 72)의 전구체와 일함수 메탈(51, 52)의 조절 물질이 서로 결합하는 정도를 배리어 메탈(61, 62)의 두께로 조절할 수 있다. 즉, 배리어 메탈(61, 62)의 두께가 두꺼워질수록 필 메탈(71, 72)의 전구체와 일함수 메탈(51, 52)의 조절 물질의 결합이 서로 어려워질 수 있다. 따라서, PFET에서는 배리어 메탈(61, 62)의 두께가 두꺼워질수록 필 메탈(71, 72)의 전구체와 일함수 메탈(51, 52)의 조절 물질의 결합이 어려워져 일함수 메탈(51, 52)의 조절이 강해지고, 이에 따라 문턱 전압이 상대적으로 높아질 수 있다. NFET 에서는 반대로 문턱 전압이 낮아질 수 있다.
반대로, 배리어 메탈(61, 62)의 두께가 얇아질수록 필 메탈(71, 72)의 전구체와 일함수 메탈(51, 52)의 조절 물질의 결합이 서로 쉬워질 수 있다. 따라서, PFET에서는 배리어 메탈(61, 62)의 두께가 얇아질수록 필 메탈(71, 72)의 전구체와 일함수 메탈(51, 52)의 조절 물질의 결합이 쉬워져 일함수 메탈(51, 52)의 조절이 약해지고, 이에 따라 문턱 전압이 상대적으로 낮아질 수 있다. NFET에서는 반대로 문턱 전압이 높아질 수 있다.
캡핑 패턴(81, 82)은 배리어 메탈(61, 62) 및 필 메탈(71, 72) 상에 형성될 수 있다. 캡핑 패턴(81, 82)은 제1 트렌치(T1) 및 제2 트렌치(T2)를 완전히 채울 수 있다. 캡핑 패턴(81, 82)의 측면은 고유전율막(31, 32)과 접할 수 있다. 캡핑 패턴(81, 82)은 예를 들어, 실리콘 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 1에서는 제2 필 메탈(72)이 존재하는 것으로 도시하였으나, 본 발명의 몇몇 실시예에서는 제1 필 메탈(71)이 존재함과 반대로 제2 필 메탈(72)이 아예 존재하지 않을 수도 있다. 즉, 제1 배리어 메탈(61)에 비해서 제2 배리어 메탈(62)이 많이 두꺼워져 제2 필 메탈(72)의 형성 공간이 없는 경우도 가능하다.
본 실시예는 상대적으로 고유전율막(31, 32)과 거리가 가까운 일함수 메탈(51, 52) 대신에 상대적으로 고유전율막(31, 32)과 거리가 먼 배리어 메탈(61, 62)의 두께를 조절하여 트랜지스터의 문턱 전압을 정밀하게 조절할 수 있다. 이에 따라, 패터닝 과정에서 형성되는 고유전율막(31, 32)의 손상도 막을 수 있고, 더욱 정밀한 문턱 전압의 설정이 가능할 수 있다.
이하, 도 3을 참조하여, 본 발명의 몇몇 실시예를 설명한다. 상술한 도 1 및 도 2의 반도체 장치에 대한 설명과 중복되는 부분은 생략하거나 간략히 한다.
도 3은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3을 참조하면, 제1 일함수 메탈(51)의 두께(W1)는 제2 일함수 메탈(52)의 두께(W2)와 서로 다를 수 있다. 이에 따라, 트랜지스터의 문턱 전압은 일함수 메탈(51, 52)의 두께 및 배리어 메탈(61, 62)의 두께에 따라서 조절될 수 있다. 즉, 2가지의 가변요소를 가지므로 더욱 정밀한 문턱 전압의 설정이 가능할 수 있다. 또한, 일함수 메탈(51, 52)의 두께 조절은 배리어 메탈(61, 62)의 두께 조절에 비해서 더 큰 문턱 전압의 변화를 가질 수 있다. 이에 따라, 일함수 메탈(51, 52)의 두께를 통해 대략적인 문턱 전압을 설정하고, 추가적으로 배리어 메탈(61, 62)의 두께를 조절하여 정밀한 문턱 전압의 설정이 가능할 수 있다.
이하, 도 4를 참조하여, 본 발명의 몇몇 실시예를 설명한다. 상술한 도 1의 반도체 장치에 대한 설명과 중복되는 부분은 생략하거나 간략히 한다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4를 참조하면, 제1 배리어 메탈(61)은 제1 트렌치(T1)의 일부를 채울 수 있다. 이 때, 제1 배리어 메탈(61)은 "U" 형태가 아니고 평평한 형태일 수 있다. 즉, 제1 배리어 메탈(61)의 상면은 동일한 레벨일 수 있다. 이에 따라, 제1 필 메탈(71)은 제1 배리어 메탈(61) 상에 형성되고, 일정한 두께(F1)를 가질 수 있다.
제2 배리어 메탈(62)은 제2 트렌치(T2)의 일부를 채울 수 있다. 이 때, 제2 배리어 메탈(62)은 "U" 형태가 아니고 평평한 형태일 수 있다. 즉, 제2 배리어 메탈(62)의 상면은 동일한 레벨일 수 있다. 이에 따라, 제2 필 메탈(72)은 제2 배리어 메탈(62) 상에 형성되고, 일정한 두께(F2)를 가질 수 있다.
본 실시예는 배리어 메탈(61, 62)이 리세스를 형성하지 않으므로 필 메탈(71, 72)이 형성될 때, 에어 갭을 형성하지 않고, 제1 트렌치(T1) 및 제2 트렌치(T2)를 잘 채울 수 있다. 즉, 공정 상의 오류를 최소한으로 줄일 수 있다.
이하, 도 5를 참조하여, 본 발명의 몇몇 실시예를 설명한다. 상술한 도 1 내지 도 4의 반도체 장치에 대한 설명과 중복되는 부분은 생략하거나 간략히 한다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5를 참조하면, 라이너 패턴(41, 42)의 상면의 최상부와 일함수 메탈(51, 52)의 상면이 동일한 레벨일 수 있다. 즉, 일함수 메탈(51, 52)이 T 형상이 아니라 반듯한 측면을 가지는 형상일 수 있다.
본 실시예는 라이너 패턴(41, 42)과 일함수 메탈(51, 52)의 패터닝을 한번에 수행함으로서 공정의 낭비를 줄이고, 하부의 고유전율막(31, 32)의 손상을 최소화하여 향상된 성능의 반도체 장치를 제공할 수 있다.
이하, 도 6을 참조하여, 본 발명의 몇몇 실시예를 설명한다. 상술한 도 1 내지 도 5의 반도체 장치에 대한 설명과 중복되는 부분은 생략하거나 간략히 한다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6을 참조하면, 일함수 메탈(51, 52)은 라이너 패턴(41, 42)의 상면을 따라서 컨포말하게 형성될 수 있다. 이에 따라, 배리어 메탈(61, 62)도 일함수 메탈(51, 52)의 상면을 따라서 컨포말하게 형성될 수 있다. 이어서, 필 메탈(71, 72)도 배리어 메탈(61, 62)이 채우지 못한 부분을 채우기 위해서 T자 형태로 형성될 수 있다.
본 실시예는 일함수 메탈(51, 52)이 상대적으로 얇게 형성됨에 따라 배리어 메탈(61, 62) 및 필 메탈(71, 72)의 면적 내지 부피가 상대적으로 커질 수 있다. 이에 따라, 문턱 전압의 조절 범위가 더 확대될 수 있다.
이하, 도 7 및 도 9를 참조하여, 본 발명의 몇몇 실시예를 설명한다. 상술한 도 1 내지 도 6의 반도체 장치에 대한 설명과 중복되는 부분은 생략하거나 간략히 한다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 그래프이다.
도 7 및 도 9를 참조하면, 제2 고유전율막(32) 상에 제1 희토류 메탈막(92)을 더 포함할 수 있다. 제1 희토류 메탈막(92)은 제2 고유전율막(32)의 상면을 따라서 컨포말하게 형성될 수 있다. 도 7에 도시되었듯이, 제2 라이너 패턴(42), 제2 일함수 메탈(52), 제2 배리어 메탈(62), 제2 필 메탈(72) 및 제2 캡핑 패턴(82)이 형성될 수 있다.
제1 희토류 메탈막(92)은 LaO, Y2O3 및 LaSiO 중 적어도 하나를 포함할 수 있다. 도 9의 B3+LaO는 제1 희토류 메탈막(92)이 추가된 트랜지스터에 대한 그래프이다. 제1 희토류 메탈막(92)을 추가하여 문턱 전압을 추가적으로 조절할 수 있다.
본 실시예의 반도체 장치는 배리어 메탈(61, 62)의 두께뿐만 아니라 제1 희토류 메탈막(92)의 유무에 따라서 문턱 전압을 조절할 수 있어서 더욱 정밀한 반도체 장치를 제공할 수 있다.
이하, 도 8 및 도 9를 참조하여, 본 발명의 몇몇 실시예를 설명한다. 상술한 도 1 내지 도 7의 반도체 장치에 대한 설명과 중복되는 부분은 생략하거나 간략히 한다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8 및 도 9를 참조하면, 기판(10)은 제1 내지 제3 영역(Ⅰ~Ⅲ)을 포함한다. 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)은 제2 희토류 메탈막(93)이 존재하지 않고, 제3 영역(Ⅲ)에는 제2 희토류 메탈막(93)이 존재할 수 있다.
제1 영역(Ⅰ)에는 제1 라이너 패턴(41), 제1 일함수 메탈(51), 제1 배리어 메탈(61), 제1 필 메탈(71) 및 제1 캡핑 패턴(81)이 형성되고, 제2 영역(Ⅱ)에는 제2 라이너 패턴(42), 제2 일함수 메탈(52), 제2 배리어 메탈(62), 제2 필 메탈(72) 및 제2 캡핑 패턴(82)이 형성된다. 제3 영역(Ⅲ)에는 제3 라이너 패턴(41, 42), 제3 일함수 메탈(51, 52), 제3 배리어 메탈(61, 62), 제3 필 메탈(71, 72), 제3 캡핑 패턴(81, 82) 및 제2 희토류 메탈막(93)이 형성될 수 있다.
이 때, 제1 배리어 메탈(61)의 두께(B1), 제2 배리어 메탈(62)의 두께(B2) 및 제3 배리어 메탈(61, 62)의 두께(B3)는 서로 다를 수도 같을 수도 있다. 또한, 제1 필 메탈(71)의 두께(F1), 제2 필 메탈(72)의 두께(F2) 및 제3 필 메탈(71, 72)의 두께(F3) 역시 서로 다를 수도 같을 수도 있다.
도 9를 참조하면, 각각 B1, B2 및 B3의 두께를 가지는 배리어 메탈(61~63)과 제2 희토류 메탈막(93)을 포함하는 각각의 트랜지스터의 전압 커패시턴스 곡선을 확인할 수 있다. 이에 따라, 배리어 메탈(61, 62)이 두꺼워질수록, 그리고 제2 희토류 메탈막(93)이 존재하면 문턱 전압이 높아질 수 있다는 것(PFET의 경우)을 확인할 수 있다.
이하, 도 1 및 도 10 내지 도 21을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다. 상술한 반도체 장치의 설명과 중복되는 부분은 생략하거나 간략히 한다.
도 10 내지 도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 10을 참조하면, 기판(10) 상에 더미 게이트 절연막(24, 25) 및 더미 게이트 전극을 형성한다.
기판(10)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ)에는 제1 트렌치(T1), 제1 스페이서(21), 제1 더미 게이트 절연막(24) 및 제1 더미 게이트 전극(26)이 형성될 수 있다. 제2 영역(Ⅱ)에는 제2 트렌치(T2), 제2 스페이서(22), 제2 더미 게이트 절연막(25) 및 제2 더미 게이트 전극(27)이 형성될 수 있다.
더미 게이트 절연막(24, 25)은 제1 트렌치(T1) 및 제2 트렌치(T2)의 바닥면을 따라 형성될 수 있다. 더미 게이트 전극(26, 27)은 제1 트렌치(T1) 및 제2 트렌치(T2)를 각각 완전히 채울 수 있다.
이어서, 도 11을 참조하면, 더미 게이트 전극(26, 27) 및 더미 게이트 절연막(24, 25)을 제거하고, 프리 고유전율막(31, 32), 라이너막(41P, 42P) 및 필링막(45P)을 형성한다.
프리 고유전율막(31, 32)은 제1 트렌치(T1) 및 제2 트렌치(T2)의 바닥면과 측면, 그리고 층간 절연막(20)의 상면을 따라서 컨포말하게 형성될 수 있다. 라이너막(41P, 42P)은 프리 고유전율막(31, 32)의 상면을 따라 형성될 수 있다. 필링막(45P)은 제1 트렌치(T1) 및 제2 트렌치(T2)를 완전히 채울 수 있다.
이어서, 도 12를 참고하면, 라이너막(41P, 42P) 및 필링막(45P)의 일부를 제거하여 라이너 패턴(41, 42) 및 필링 패턴(45a, 45b)을 형성한다.
라이너 패턴(41, 42)의 상면의 최상부와 필링 패턴(45a, 45b)의 상면은 동일한 레벨일 수 있다. 라이너 패턴(41, 42) 및 필링 패턴(45a, 45b)은 도시된 바와 같이 제1 트렌치(T1) 및 제2 트렌치(T2)의 일부를 채울 수 있다.
이어서, 도 13을 참고하면, 필링 패턴(45a, 45b)을 제거하여 제1 리세스(R1) 및 제2 리세스(R2)를 형성한다.
제1 트렌치(T1) 내의 필링 패턴(45a)을 제거하여 제1 리세스(R1)가 형성될 수 있다. 또한, 제2 트렌치(T2) 내의 필링 패턴(45b)을 제거하여 제2 리세스(R2)가 형성될 수 있다.
이어서, 도 14를 참고하면, 프리 일함수 메탈(50P)을 제1 트렌치(T1) 및 제2 트렌치(T2)를 채우도록 형성한다.
프리 일함수 메탈(50P)은 제1 트렌치(T1) 및 제2 트렌치(T2)를 채우고, 제1 트렌치(T1) 및 제2 트렌치(T2) 밖의 프리 고유전율막(31, 32)의 상면을 덮도록 형성될 수 있다.
이어서, 도 15를 참고하면, 프리 일함수 메탈(50P)의 일부를 제거하여 일함수 메탈(51, 52)을 형성한다.
제1 트렌치(T1) 내에서는 제1 일함수 메탈(51)이 형성되고, 제2 트렌치(T2) 내에서는 제2 일함수 메탈(52)이 형성될 수 있다. 일함수 메탈(51, 52)의 상면은 라이너 패턴(41, 42)의 상면보다 높을 수 있다. 일함수 메탈(51, 52)은 제1 트렌치(T1) 및 제2 트렌치(T2)의 일부만을 채울 수 있다.
이어서, 도 16을 참고하면, 제1 프리 배리어 메탈(60ap, 60bp)을 형성한다.
제1 프리 배리어 메탈(60ap, 60bp)은 제1 트렌치(T1) 및 제2 트렌치(T2) 내에서, 일함수 메탈(51, 52)의 상면과 제1 트렌치(T1) 및 제2 트렌치(T2)의 측벽을 따라 컨포말하게 형성될 수 있다. 또한, 제1 트렌치(T1) 및 제2 트렌치(T2) 밖의 층간 절연막(20) 상에도 제1 프리 배리어 메탈(60ap, 60bp)은 형성될 수 있다. 이 때, 제1 프리 배리어 메탈(60ap, 60bp)의 두께(B0)는 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)에서 동일할 수 있다.
제1 프리 배리어 메탈(60ap, 60bp)은 원자층 증착(atomic layer deposition, ALD), 화학 기상 증착(chemical vapor deposition, CVD), 물리 기상 증착(physical vapor deposition, PVD) 및 저압 화학 기상 증착(Low pressure Chemical Vapor Deposition, LPCVD) 중 적어도 하나의 방법을 통해서 형성될 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 17을 참고하면, 제2 영역(Ⅱ)에 차단막(65)을 형성한다.
차단막(65)은 제2 영역(Ⅱ)에서 제1 프리 배리어 메탈(60ap, 60bp)을 덮지만, 제1 영역(Ⅰ)에서 제1 프리 배리어 메탈(60ap, 60bp)을 노출시킬 수 있다. 차단막(65)은 포토 레지스트(PR) 등에 의해서 패터닝 될 수 있다.
이어서, 도 18을 참고하면, 제1 영역(Ⅰ)에서 제1 프리 배리어 메탈(60ap, 60bp)을 제거하고, 차단막(65)을 제거한다.
이에 따라, 제1 영역(Ⅰ)은 제1 일함수 메탈(51)이 노출될 수 있다. 이에 반해, 제2 영역(Ⅱ)은 제1 프리 배리어 메탈(60bp)이 아직 남아있으므로, 제2 일함수 메탈(52)이 노출되지 않을 수 있다.
이어서, 도 19를 참고하면, 제2 프리 배리어 메탈(61P, 62P)을 형성한다.
제2 프리 배리어 메탈(61P, 62P)은 남아있는 제1 프리 배리어 메탈(60bp)상에 추가적으로 프리 배리어 메탈을 증착하여 형성될 수 있다. 이에 따라, 제2 프리 배리어 메탈(61P, 62P)은 제1 영역(Ⅰ)에서의 두께(B1)와 제2 영역(Ⅱ)에서의 두께(B2)가 서로 다를 수 있다.
이어서, 도 20을 참조하면, 프리 필 메탈(70P)을 형성한다.
프리 필 메탈(70P)은 제1 트렌치(T1) 및 제2 트렌치(T2)를 완전히 채울 수 있다. 프리 필 메탈(70P)은 제2 프리 배리어 메탈(61P, 62P) 상에 형성될 수 있다. 제2 프리 배리어 메탈(61P, 62P)의 두께가 제1 트렌치(T1)와 제2 트렌치(T2)에서 서로 다르므로, 프리 필 메탈(70P) 역시 제1 트렌치(T1)와 제2 트렌치(T2)에서 서로 다른 면적 내지 부피를 가질 수 있다.
이어서, 도 21을 참조하면, 제2 프리 배리어 메탈(61P, 62P) 및 프리 필 메탈(70P)의 일부를 제거하여 배리어 메탈(61, 62) 및 필 메탈(71, 72)을 형성한다.
배리어 메탈(61, 62) 및 필 메탈(71, 72)은 제1 트렌치(T1) 및 제2 트렌치(T2)를 완전히 채우지 않을 수 있다. 따라서, 제1 트렌치(T1) 내에 제3 트렌치(T3)가 형성될 수 있고, 제2 트렌치(T2) 내에 제4 트렌치(T4)가 형성될 수 있다.
이어서, 도 1을 참조하면, 제3 트렌치(T3) 및 제4 트렌치(T4)를 채우는 캡핑 패턴(81, 82)을 형성한다. 이를 통해서 제1 트렌치(T1) 및 제2 트렌치(T2)를 완전히 채울 수 있다.
이하, 도 5, 도 10, 도 22 및 도 23을 참고하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다. 상술한 반도체 장치 및 반도체 장치 제조 방법의 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 22 및 도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 10은 상술한 설명과 동일한 바, 도 22를 설명한다. 도 22를 참고하면, 더미 게이트 전극(26, 27) 및 더미 게이트 절연막(24, 25)을 제거하고, 프리 고유전율막(31, 32), 라이너막(41P, 42P) 및 프리 일함수 메탈(50P)을 형성한다.
프리 고유전율막(31, 32)은 제1 트렌치(T1) 및 제2 트렌치(T2)의 바닥면과 측면, 그리고 층간 절연막(20)의 상면을 따라서 컨포말하게 형성될 수 있다. 라이너막(41P, 42P)은 프리 고유전율막(31, 32)의 상면을 따라 형성될 수 있다. 프리 일함수 메탈(50P)은 제1 트렌치(T1) 및 제2 트렌치(T2)를 완전히 채울 수 있다.
이어서, 도 23을 참고하면, 라이너막(41P, 42P) 및 프리 일함수 메탈(50P)의 일부를 제거하여 라이너 패턴(41, 42) 및 일함수 메탈(51, 52)을 형성한다.
라이너 패턴(41, 42) 및 일함수 메탈(51, 52)은 한번에 패터닝되어서 서로 동일한 레벨의 노출된 상면을 가질 수 있다. 라이너 패턴(41, 42) 및 일함수 메탈(51, 52)은 제1 트렌치(T1) 및 제2 트렌치(T2)의 일부를 채울 수 있다.
이어서, 도 5를 참조하면, 배리어 메탈(61, 62), 필 메탈(71, 72) 및 캡핑 패턴(81, 82)을 순차적으로 형성한다.
본 실시예의 반도체 장치 제조 방법은 트렌치 내부에서 패터닝 공정을 한번에 하여 고유전율막(31, 32)의 손상을 줄이고 공정의 낭비를 감소시킬 수 있다. 따라서, 제조 공정의 효율을 극대화할 수 있다.
도 24는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
24를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 핀 전계효과 트랜지스터는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 11: 소자 분리막
31: 제1 고유전율막 32: 제2 고유전율막
41: 제1 라이너 패턴 42: 제2 라이너 패턴
51: 제1 일함수 메탈 52: 제2 일함수 메탈
61: 제1 배리어 메탈 62: 제2 배리어 메탈
71: 제1 필 메탈 72: 제2 필 메탈

Claims (20)

  1. 제1 및 제2 트렌치;
    상기 제1 및 제2 트렌치 각각의 측면의 일부와 바닥면을 따라 형성되는 라이너 패턴;
    상기 제1 및 제2 트렌치에서 각각 상기 라이너 패턴 상에 형성되는 일함수 메탈;
    상기 제1 트렌치에서, 상기 일함수 메탈 상에 형성되고, 제1 두께를 가지는 제1 배리어 메탈;
    상기 제2 트렌치에서, 상기 일함수 메탈 상에 형성되고, 상기 제1 두께보다 두꺼운 제2 두께를 가지는 제2 배리어 메탈; 및
    상기 제1 배리어 메탈 상에 형성되는 제1 필 메탈을 포함하고,
    상기 제1 트렌치 내의 상기 일함수 메탈은 제1 폭을 갖는 제1 부분과, 상기 제1 부분 상에, 상기 제1 폭보다 큰 제2 폭을 갖는 제2 부분을 포함하고,
    상기 제2 부분은 상기 일함수 메탈의 높이 방향으로, 상기 제1 트렌치 내의 상기 라이너 패턴과 상기 제1 트렌치 내의 상기 배리어 메탈을 분리하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제2 배리어 메탈 상에 형성되는 제2 필 메탈을 더 포함하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 배리어 메탈 내에 형성되는 제1 리세스를 더 포함하고,
    상기 제1 필 메탈은 상기 제1 리세스를 채우는 반도체 장치.
  4. 제3 항에 있어서,
    상기 제2 배리어 메탈 내에 형성되는 제2 리세스와,
    상기 제2 리세스를 채우는 제2 필 메탈을 더 포함하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 제1 리세스의 폭은 상기 제2 리세스의 폭보다 넓은 반도체 장치.
  6. 제4 항에 있어서,
    상기 제1 리세스의 깊이는 상기 제2 리세스의 깊이보다 큰 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 배리어 메탈 상에 형성되고, 상기 제1 트렌치를 채우는 제1 캡핑 패턴과,
    상기 제2 배리어 메탈 상에 형성되고, 상기 제2 트렌치를 채우는 제2 캡핑 패턴을 더 포함하는 반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 및 제2 트렌치 내에서, 상기 라이너 패턴 아래에 형성되는 고유전율막을 더 포함하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 제1 트렌치 내에서, 상기 고유전율막은 상기 라이너 패턴 및 상기 제1 배리어 메탈과 접하는 반도체 장치.
  10. 제8 항에 있어서,
    상기 고유전율막은 상기 일함수 메탈과 접하는 반도체 장치.
  11. 제8 항에 있어서,
    상기 제1 트렌치 내에서, 상기 고유전율막은 상기 제1 필 메탈과 접하지 않는 반도체 장치.
  12. 제8 항에 있어서,
    상기 라이너 패턴 및 상기 고유전율막 사이에 희토류 메탈(rare earth metal)막을 포함하는 반도체 장치.
  13. 제12 항에 있어서,
    상기 희토류 메탈막은 LaO, Y2O3 및 LaSiO 중 적어도 하나를 포함하는 반도체 장치.
  14. 제1 항에 있어서,
    상기 라이너 패턴은 하부 라이너 패턴과,
    상기 하부 라이너 패턴 상에 형성되는 상부 라이너 패턴을 포함하는 반도체 장치.
  15. 제1 및 제2 트렌치;
    상기 제1 및 제2 트렌치 각각의 측면의 일부와 바닥면을 따라 형성되는 라이너 패턴;
    상기 제1 및 제2 트렌치에서 각각 상기 라이너 패턴 상에 형성되는 일함수 메탈;
    상기 제1 및 제2 트렌치에서 상기 일함수 메탈 상에 형성되는 배리어 메탈; 및
    상기 배리어 메탈 상에 형성되는 필 메탈로서, 상기 필 메탈의 상기 제1 트렌치에서의 부피는 상기 제2 트렌치에서의 부피보다 큰 필 메탈을 포함하고,
    상기 일함수 메탈은 제1 폭을 갖는 제1 부분과, 상기 제1 부분 상에, 상기 제1 폭보다 큰 제2 폭을 갖는 제2 부분을 포함하고,
    상기 제2 부분은 상기 일함수 메탈의 높이 방향으로, 상기 라이너 패턴과 상기 배리어 메탈을 분리하는 반도체 장치.
  16. 제15 항에 있어서,
    상기 제1 트렌치에서 상기 배리어 메탈과 상기 필 메탈을 합한 제1 부피는
    상기 제2 트렌치에서 상기 배리어 메탈과 상기 필 메탈을 합한 제1 부피와 서로 동일한 반도체 장치.
  17. 제15 항에 있어서,
    상기 필 메탈은 상기 제1 트렌치 내에 위치한 제1 필 메탈과,
    상기 제2 트렌치 내에 위치한 제2 필 메탈을 포함하고,
    상기 제1 필 메탈의 폭은 상기 제2 필 메탈의 폭보다 큰 반도체 장치.
  18. 제15 항에 있어서,
    상기 필 메탈은 상기 제1 트렌치 내에 위치한 제1 필 메탈과,
    상기 제2 트렌치 내에 위치한 제2 필 메탈을 포함하고,
    상기 제1 필 메탈의 높이는 상기 제2 필 메탈의 높이보다 큰 반도체 장치.
  19. 제15 항에 있어서,
    상기 배리어 메탈은 Ti 및 Ta 중 적어도 하나를 포함하는 반도체 장치.
  20. 기판 상에 나란히 형성되는 제1 및 제2 게이트를 포함하되,
    상기 제1 게이트는, U형상으로 형성된 제1 라이너 패턴과, 상기 제1 라이너 패턴 상에 형성된 제1 일함수 메탈과, 상기 제1 일함수 메탈 상에 형성되고 상기 제1 라이너 패턴의 최상면보다 높은 하면을 가지는 제1 배리어 메탈과, 상기 제1 배리어 메탈 상에 형성된 제1 필 메탈을 포함하고,
    상기 제2 게이트는 U형상으로 형성된 제2 라이너 패턴과, 상기 제2 라이너 패턴 상에 형성된 제2 일함수 메탈과, 상기 제2 일함수 메탈 상에 형성되고 상기 제2 라이너 패턴의 최상면보다 높은 하면을 가지는 제2 배리어 메탈을 포함하는 반도체 장치.
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