CN102856256B - 半导体元件及其制作方法 - Google Patents
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Abstract
本发明是提供一种制作半导体元件的方法。首先提供基底，该基底上具有第一区域及第二区域，然后依序形成高介电常数介电层、阻障层以及第一金属层于该基底表面。接着去除第二区域的第一金属层、形成多晶硅层并覆盖第一区域的第一金属层及第二区域的阻障层上以及图案化该多晶硅层、该第一金属层、该阻障层及该高介电常数介电层以于第一区域及第二区域分别形成第一栅极结构与第二栅极结构。最后分别形成源极/漏极于第一栅极结构及第二栅极结构两侧的基底中。
Description
技术领域
本发明涉及一种半导体元件及其制作方法，尤指一种金属栅极(metal-gate)互补式金属氧化物半导体(CMOS)晶体管元件及其制作方法。
背景技术
随着半导体元件尺寸持续微缩，传统方法中利用降低栅极介电层，例如降低二氧化硅层厚度，以达到最佳化目的的方法，面临到因电子的穿遂效应(tunneling effect)而导致漏电流过大的物理限制。为了有效延展逻辑元件的世代演进，高介电常数(以下简称为high-K)材料因具有可有效降低物理极限厚度，并且在相同的等效氧化厚度(equivalent oxide thickness，以下简称为EOT)下，有效降低漏电流并达成等效电容以控制沟道开关等优点，而被用以取代传统二氧化硅层或氮氧化硅层作为栅极介电层。
而传统的栅极材料多晶硅则面临硼穿透(boron penetration)效应，导致元件效能降低等问题；且多晶硅栅极更遭遇难以避免的耗层效应(depletioneffect)，使得等效的栅极介电层厚度增加、栅极电容值下降，进而导致元件驱动能力的衰退等困境。针对此问题，半导体业界更提出以新的栅极材料，例如利用具有功函数(work function)金属层的金属栅极来取代传统的多晶硅栅极，用以作为匹配High-K栅极介电层的控制电极。
然而，即使利用high-K栅极介电层取代传统二氧化硅或氮氧化硅栅极介电层，并以具有匹配功函数的金属栅极取代传统多晶硅栅极，如何持续地增加半导体元件效能及确保其可靠度仍为半导体业者所欲解决的问题。
发明内容
因此本发明是披露一种双功函数金属栅极CMOS元件的制作方法，以提升现有元件的整体效能。
本发明的优选实施例是提供一种制作半导体元件的方法。首先提供基底，该基底上具有第一区域及第二区域，然后依序形成高介电常数介电层、阻障层以及第一金属层于该基底表面。接着去除第二区域的第一金属层、形成多晶硅层并覆盖第一区域的第一金属层及第二区域的阻障层以及图案化该多晶硅层、该第一金属层、该阻障层及该高介电常数介电层以于第一区域及第二区域分别形成第一栅极结构与第二栅极结构。最后分别形成源极/漏极于第一栅极结构及第二栅极结构两侧的基底中。
本发明另一实施例是提供一种制作半导体元件的方法。首先提供基底，该基底上具有第一区域及第二区域，然后分别形成第一栅极结构与第二栅极结构于第一区域及该第二区域、形成介电层并覆盖第一栅极结构及第二栅极结构、进行第一平坦化工艺去除部分介电层使第一栅极结构与第二栅极结构表面与介电层表面齐平、分别形成凹槽于第一栅极结构及第二栅极结构中。接着依序形成高介电常数介电层以及第一金属层于第一区域及第二区域的介电层及凹槽表面、去除第二区域的第一金属层以及形成第二金属层于该第一区域的该第一金属层及该第二区域的该介电层表面。
本发明又一实施例是披露一种制作半导体元件的方法。首先提供基底，该基底上具有第一区域及第二区域，然后分别形成第一栅极结构与第二栅极结构于第一区域及第二区域。接着形成介电层并覆盖第一栅极结构及第二栅极结构、进行第一平坦化工艺去除部分介电层使第一栅极结构与第二栅极结构表面与介电层表面齐平、分别形成凹槽于第一栅极结构及第二栅极结构中、依序形成高介电常数介电层以及金属层于第一区域及第二区域的该介电层及该凹槽表面。最后去除第二区域的第一金属层。
本发明又一实施例是披露一种半导体元件，其包括基底，该基底上具有第一区域及第二区域；第一栅极结构设于该第一区域，该第一栅极结构具有第一高介电常数介电层、第一功函数金属层以及第一金属层设于该第一高介电常数介电层及该第一功函数金属层之间；第二栅极结构设于该第二区域，该第二栅极结构具有第二高介电常数介电层、第二功函数金属层以及第二金属层设于该第二高介电常数介电层及该第二功函数金属层之间，且该第二金属层的厚度低于该第一金属层的厚度；第一源极/漏极设于该第一栅极结构两侧的该基底中；以及第二源极/漏极设于该第二栅极结构两侧的该基底中。
附图说明
图1至图9为本发明优选实施例制作具有金属栅极的半导体元件示意图。
附图标记说明
100 基底 102 NMOS区域
104 PMOS区域 106 浅沟隔离
108 介质层 110 高介电常数介电层
112 阻障层 114 金属层
116 多晶硅层 118 硬掩模
120 第一栅极结构 122 第二栅极结构
124 第一间隙壁 126 第二间隙壁
128 轻掺杂漏极 130 源极/漏极
132 外延层 134 硅化金属层
136 遮盖层 138 层间介电层
140 凹槽 142 金属层
144 P型功函数金属层 146 抗反射层
147 抗反射层 148 图案化光致抗蚀剂层
149 图案化光致抗蚀剂层 150 N型功函数金属层
152 低阻抗导电层 154 第一金属栅极
156 第二金属栅极
具体实施方式
请参照图1至图9，图1至图9为本发明优选实施例制作具有金属栅极的半导体元件示意图。在本实施例中，半导体元件优选为CMOS晶体管，且本优选实施例采用后栅极(gate-last)工艺搭配前高介电常数介电层(high-Kfirst)工艺。如图1所示，首先提供基底100，例如硅基底或绝缘层上覆硅(silicon-on-insulator,SOI)基底等。基底100上定义有第一区域与第二区域，例如PMOS区域104与NMOS区域102，且基底100内形成有多个用来电性绝缘两个晶体管区的浅沟隔离(shallow trench isolation, STI) 106。
接着形成由氧化物、氮化物等介电材料所构成的介质层(interfaciallayer)108在基底100表面，并再依序形成高介电常数介电层110、阻障层112以及金属层114所构成的堆叠薄膜在介质层108上。
其中，高介电常数介电层110可以是一层或多层的结构，其介电常数大致大于20，而本实施例的高介电常数介电层110可包括金属氧化物层，例如稀土金属氧化物层，且可选自由氧化铪(hafnium oxide,HfO2)、硅酸铪氧化合物(hafnium silicon oxide,HfSiO)、硅酸铪氮氧化合物(hafnium siliconoxynitride,HfSiON)、氧化铝(aluminum oxide,AlO)、氧化镧(lanthanum oxide,La2O3)、铝酸镧(lanthanum aluminum oxide,LaAlO)、氧化钽(tantalum oxide,Ta2O3)、氧化锆(zirconium oxide,ZrO2)、硅酸锆氧化合物(zirconium siliconoxide,ZrSiO)、锆酸铪(hafnium zirconium oxide,HfZrO)、锶铋钽氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、锆钛酸铅(lead zirconatetitanate,PbZrxTi1-xO3,PZT)以及钛酸钡锶(barium strontium titanate,BaxSr1-xTiO3,BST)等所构成的群组。
阻障层112优选由氮化钛(TiN)所构成，金属层114则优选由氮化钽(TaN)所构成。在本实施例中，金属层114优选以原子层沉积(atomic layer deposition,ALD)的方式形成于阻障层112上，且金属层114的厚度介于数埃至数十埃优选为20埃(Angstrom)。
接着如图2所示，先形成图案化光致抗蚀剂层(图未示)在金属层114上，并利用图案化光致抗蚀剂层当作掩模进行图案转移工艺，去除部分PMOS区域104的金属层114，并剥除图案化光致抗蚀剂层，以于NMOS区域102上形成图案化的金属层114。
然后如图3所示，先依序形成多晶硅层116以及硬掩模118在金属层114及阻障层112表面，然后利用图案化光致抗蚀剂层(图未示)当作掩模进行图案转移工艺，以单次蚀刻或逐次蚀刻步骤，去除部分的硬掩模118、多晶硅层116、金属层114、阻障层112、高介电常数介电层110及介质层108，并剥除图案化光致抗蚀剂层，以于PMOS区域104及NMOS区域102上分别形成第一栅极结构120与第二栅极结构122，当作虚置栅极结构。
其中，多晶硅层116是用来作为牺牲层，其亦可由不具有任何掺质(undoped)的多晶硅材料、具有N+掺质的多晶硅材料所构成或非晶硅材料所构成。硬掩模118则由二氧化硅(SiO2)、氮化硅(SiN)、碳化硅(SiC)或氮氧化硅(SiON)所构成。
然后如图4所示，分别在第一栅极结构120与第二栅极结构122侧壁形成第一间隙壁124与第二间隙壁126，以及在第一间隙壁124与第二间隙壁126两侧的基底100中分别形成具相对应导电型的轻掺杂漏极128与源极/漏极130。
接着可对PMOS及/或NMOS进行选择性外延生长工艺，例如于PMOS区域104中第二间隙壁126两侧的基底100中形成外延层132。在本实施例中，外延层132优选包括锗化硅，且可以单层或多层的方式形成；生长外延层时可现场(in-situ)掺杂，掺杂可以渐变方式进行(例如，最底层无掺质、第一层淡掺质、第二层较浓掺质、第三层浓掺质、…最顶层无掺质或淡掺质)；异质原子(在此例中为锗原子)的浓度亦可以渐变方式改变，其浓度会视晶格常数及表面特质的考虑而作改变，但表面会期望锗原子浓度较淡或无锗原子以利后续的硅化物形成。另外，本实施例形成源极/漏极130的离子注入虽在外延层132之前进行，但又可依工艺需求于外延层132形成后才进行。
随后可进行金属硅化物工艺，例如先形成由钴、钛、镍、铂、钯、钼或其组合等所构成的金属层(图未示)于基底100上并覆盖源极/漏极130与外延层132，接着利用至少一次的快速升温退火(rapid thermal anneal,RTP)工艺使金属层与源极/漏极130及外延层132反应，以于NMOS区域102及PMOS区域104的基底100及外延层132表面分别形成硅化金属层134。最后再去除未反应的金属。
然后形成遮盖层136于基底100表面并覆盖第一栅极结构120与第二栅极结构122，随后再形成层间介电层138于基底100表面并覆盖PMOS区域104及NMOS区域102。在本实施例中，遮盖层136优选由氮化硅所构成，且其可于PMOS区域104与NMOS区域102具有不同的应力，而层间介电层138优选由氧化硅所构成，且其厚度可介于1500至5000埃之间优选约3000埃。
接着进行平坦化工艺，例如利用化学机械抛光工艺去除部分层间介电层138、部分遮盖层136及部分硬掩模118并停在多晶硅层116上。然后进行蚀刻工艺并掏空PMOS区域104及NMOS区域102的多晶硅层116，以于各区域分别形成凹槽140。需注意的是，本实施例虽以同时掏空两个区域的多晶硅层为例，但又可选择先掏空其中一个区域的多晶硅层形成凹槽并填入金属后，再去除另一区域的多晶硅层并填入金属。
随后如图5所示，依序全面性沉积金属层142以及P型功函数金属层144于层间介电层138上并覆盖各凹槽140的底部及侧壁。然后选择性地去除PMOS区域104的凹槽140开口处的金属层142及P型功函数金属层144，例如先全面性形成抗反射层(Anti-Reflection Coating,ARC)146于P型功函数金属层144表面并填满各凹槽140，并接着形成图案化光致抗蚀剂层148在NMOS区域102的抗反射层146上。
接着以图案化光致抗蚀剂层148为掩模进行蚀刻工艺，去除部分PMOS区域104的抗反射层146，使部分残留于凹槽140中的抗反射层146当做保护层，用以保护凹槽140的底部及下半侧壁的P型功函数金属层144及金属层142。然后再进行蚀刻工艺，去除PMOS区域104中被曝露的金属层142及P型功函数金属层144。最后去除抗反射层146，如图6所示。
然后再以类似上述的方式选择性地去除NMOS区域102的凹槽140开口处的金属层142及P型功函数金属层144。例如先全面性形成抗反射层147并填满各凹槽140，接着形成图案化光致抗蚀剂层149在PMOS区域104的抗反射层147上，然后以图案化光致抗蚀剂层149为掩模蚀刻去除NMOS区域102的抗反射层147，使部分残留于凹槽140中的抗反射层147当作保护层，用以保护凹槽140的底部及下半侧壁的P型功函数金属层144及金属层142。然后再进行蚀刻工艺，去除NMOS区域102中被曝露的金属层142及P型功函数金属层144。之后如图7所示，通过PMOS区域104的图案化光致抗蚀剂层149的保护，依序去除残留于NMOS区域102的凹槽140内的抗反射层147以及剩余的P型功函数金属层144。最后再去除所有的图案化光致抗蚀剂层149与抗反射层147。至此，PMOS区域104的凹槽140的底部及下半侧壁具有金属层142及P型功函数金属层144，而NMOS区域102的凹槽140的底部及下半侧壁则仅具有金属层142，且这些金属层的高度都小于各凹槽140的深度。
之后可重复上述步骤，在NMOS区域102的凹槽140内形成N型功函数金属层150于P型功函数金属层144表面，最后图8，再形成低阻抗导电层152填满凹槽140，并进行一道或多道平坦化工艺一起或分别对NMOS与PMOS进行平坦化，例如利用化学机械抛光工艺移除及部分低阻抗导电层152、部分N型与P型功函数金属层150/144、部分金属层142及部分层间介电层138，以于PMOS区域104及NMOS区域102分别形成第一金属栅极154与第二金属栅极156。
在本实施例中，金属层142优选由TaN所构成，且其厚度介于数埃至十几埃优选约10埃。P型功函数金属层144为满足P型晶体管所需功函数要求的金属，例如是氮化钛(titanium nitride，TiN)或碳化钽(tantalum carbide，TaC)等，但不以上述为限。N型功函数金属层150为满足N型晶体管所需功函数要求的金属，例如是铝化钛(TiAl)、铝化锆(ZrAl)、铝化钨(WAl)、铝化钽(TaAl)或铝化铪(HfAl)，但不以上述为限。另外，低阻抗导电层152包括铝(Al)、钛(Ti)、钽(Ta)、钨(W)、铌(Nb)、钼(Mo)、铜(Cu)、氮化钛(TiN)、碳化钛(TiC)、氮化钽(TaN)、钛钨(Ti/W)或钛与氮化钛(Ti/TiN)等复合金属层料，但不以此为限。
需注意的是，上述实施例虽以前高介电常数介电层(high-K first)工艺来完成半导体元件的制作，本发明的精神又可应用至后高介电常数介电层(high-k last)工艺，此作法也属本发明所涵盖的范围。
举例来说，如图9所示，可先在基底100上形成如图3所示的虚置栅极结构，其中虚置栅极仅包括介质层、多晶硅层以及硬掩模而不具有高介电常数介电层及阻障层。然后依序进行图4的工艺，包括在虚置栅极周围形成第一间隙壁124及第二间隙壁126、于第一间隙壁124及第二间隙壁126两侧的基底100中形成具相对应导电型的轻掺杂漏极128与源极/漏极区域130、形成接触洞蚀刻停止层136与层间介电层138于虚置栅极及基底100表面、以平坦化工艺去除部分接触洞蚀刻停止层136与层间介电层138并掏空虚置栅极中的多晶硅层等。随后如图9所示，先依序形成高介电常数介电层110、阻障层112、第一金属层114于PMOS区域104及NMOS区域102的凹槽内，然后去除PMOS区域104的第一金属层114，再形成第二金属层142于NMOS区域102及PMOS区域104的层间介电层138上。
其中，第一金属层114与第二金属层142优选由TaN所构成，第一金属层114的厚度介于数埃至数十埃优选为20埃而第二金属层142的厚度介于数埃至十几埃优选为10埃。由于PMOS区域104的第一金属层114已先被去除，因此NMOS区域102的TaN的总厚度例如约为30埃而PMOS区域104的TaN厚度例如仅约为10埃。
需注意的是，依据本发明另一实施例，若一开始即沉积的第一金属层厚度为30埃，则仅需进行一次蚀刻工艺去除PMOS区域104的第一金属层即可，而不需再形成第二金属层。若依此工艺，NMOS区域102便具有30埃的TaN金属层而PMOS区域104则不具有任何TaN金属层。
之后可依据上述第一实施例分别形成N型功函数金属层150与P型功函数金属层144于NMOS区域102及PMOS区域104、形成低阻抗导电层152于P型功函数金属层144及N型功函数金属层上并填满凹槽以及进行另一平坦化工艺以于NMOS区域102及PMOS区域104分别形成金属栅极154、156。
综上所述，由于一般金属栅极晶体管工艺中所沉积的TaN金属层容易影响PMOS晶体管的功函数金属层，因此本发明优选在形成多晶硅所构成的虚置栅极之前或之后先以蚀刻方式去除PMOS区域的至少部分TaN金属层，使PMOS区域的TaN金属层厚度尽量减低，如此便不至影响到PMOS晶体管的元件表现。依据本发明的实施例，沉积TaN金属层及去除TaN金属层的时间点可选择在形成虚置栅极之前或之后，且又可选择沉积两次TaN金属层再去除部分PMOS区域的TaN金属层、或仅沉积一次TaN金属层然后完全去除PMOS区域的TaN金属层方式来完成半导体元件的制作。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。
Claims (21)
1.一种制作半导体元件的方法，包括：
提供基底，该基底上具有第一区域及第二区域；
依序形成高介电常数介电层、阻障层以及第一金属层于该基底表面；
去除该第二区域的该第一金属层；
形成多晶硅层并覆盖该第一区域的该第一金属层及第二区域的该阻障层；
图案化该多晶硅层、该第一金属层、该阻障层及该高介电常数介电层以于该第一区域及该第二区域分别形成第一栅极结构与第二栅极结构；
分别形成源极/漏极于该第一栅极结构及该第二栅极结构两侧的该基底中；
分别形成间隙壁于该第一栅极结构及该第二栅极结构的侧壁；
形成该源极/漏极于该间隙壁两侧的该基底；
形成介电层并覆盖该第一栅极结构与该第二栅极结构；
利用第一平坦化工艺去除部分该介电层，使该第一栅极结构与该第二栅极结构表面与该介电层表面齐平；
分别形成凹槽于该第一栅极结构与该第二栅极结构中；
形成第二金属层于该第一区域及该第二区域；
分别形成第一功函数金属层与第二功函数金属层于该第二金属层上；
形成导电层于该第一功函数金属层及该第二功函数金属层上并填满各该凹槽；以及
进行第二平坦化工艺以于该第一区域及该第二区域分别形成金属栅极。
2.如权利要求1所述的方法，其中该第一区域包括NMOS区域且该第二区域包括PMOS区域。
3.如权利要求1所述的方法，其中该阻障层包括TiN。
4.如权利要求1所述的方法，其中该第一金属层包括TaN。
5.如权利要求1所述的方法，其中该第二金属层包括TaN。
6.一种制作半导体元件的方法，包括：
提供基底，该基底上具有第一区域及第二区域；
分别形成第一栅极结构与第二栅极结构于该第一区域及该第二区域；
形成介电层并覆盖该第一栅极结构及该第二栅极结构；
进行第一平坦化工艺去除部分该介电层，使该第一栅极结构与该第二栅极结构表面与该介电层表面齐平；
分别形成凹槽于该第一栅极结构及该第二栅极结构中；
依序形成高介电常数介电层以及第一金属层于该第一区域及该第二区域的该介电层及该凹槽表面；
去除该第二区域的该第一金属层；
形成第二金属层于该第一区域的该第一金属层及该第二区域的该介电层表面；
分别形成第一功函数金属层与第二功函数金属层于该第二金属层上；
形成导电层于该第一功函数金属层及该第二功函数金属层上并填满各该凹槽；以及
进行第二平坦化工艺以于该第一区域及该第二区域分别形成金属栅极。
7.如权利要求6所述的方法，其中该第一区域包括NMOS区域且该第二区域包括PMOS区域。
8.如权利要求6所述的方法，另包括形成阻障层于该高介电常数介电层及该第一金属层之间。
9.如权利要求8所述的方法，其中该阻障层包括TiN。
10.如权利要求6所述的方法，其中该第一金属层及该第二金属层包括TaN。
11.如权利要求6所述的方法，其中该第一栅极结构及该第二栅极结构各包括多晶硅栅极。
12.一种制作半导体元件的方法，包括：
提供基底，该基底上具有第一区域及第二区域；
分别形成第一栅极结构与第二栅极结构于该第一区域及该第二区域；
形成介电层并覆盖该第一栅极结构及该第二栅极结构；
进行第一平坦化工艺去除部分该介电层，使该第一栅极结构与该第二栅极结构表面与该介电层表面齐平；
分别形成凹槽于该第一栅极结构及该第二栅极结构中；
依序形成高介电常数介电层以及金属层于该第一区域及该第二区域的该介电层及该凹槽表面；以及
去除该第二区域的该金属层；
分别形成第一功函数金属层与第二功函数金属层于该金属层上；
形成导电层于该第一功函数金属层及该第二功函数金属层上并填满各该凹槽；以及
进行第二平坦化工艺以于该第一区域及该第二区域分别形成金属栅极。
13.如权利要求12所述的方法，其中该第一区域包括NMOS区域且该第二区域包括PMOS区域。
14.如权利要求12所述的方法，另包括形成阻障层于该高介电常数介电层及该金属层之间。
15.如权利要求14所述的方法，其中该阻障层包括TiN。
16.如权利要求12所述的方法，其中该金属层包括TaN。
17.如权利要求12所述的方法，其中该第一栅极结构及该第二栅极结构各包括多晶硅栅极。
18.一种半导体元件，包括：
基底，该基底上具有第一区域及第二区域，该第一区域包括NMOS区域，该第二区域包括PMOS区域；
第一栅极结构设于该第一区域，该第一栅极结构具有第一高介电常数介电层、第一功函数金属层以及第一金属层设于该第一高介电常数介电层及该第一功函数金属层之间；
第二栅极结构设于该第二区域，该第二栅极结构具有第二高介电常数介电层、第二功函数金属层以及第二金属层设于该第二高介电常数介电层及该第二功函数金属层之间，且该第二金属层的厚度低于该第一金属层的厚度；
第一源极/漏极设于该第一栅极结构两侧的该基底中；以及
第二源极/漏极设于该第二栅极结构两侧的该基底中。
19.如权利要求18所述的半导体元件，另包括阻障层分别设于该第一高介电常数介电层与该第一金属层之间以及该第二高介电常数介电层与该第二金属层之间。
20.如权利要求19所述的半导体元件，其中该阻障层包括TiN。
21.如权利要求18所述的半导体元件，其中该第一金属层及该第二金属层包括TaN。
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| CN107305866A (zh) * | 2016-04-25 | 2017-10-31 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
| CN108538837A (zh) * | 2018-03-29 | 2018-09-14 | 上海华力集成电路制造有限公司 | 半导体器件及其形成方法 |
| CN109817585B (zh) * | 2019-03-18 | 2021-10-15 | 上海新微技术研发中心有限公司 | 金属氧化物半导体器件及其制造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101499440A (zh) * | 2008-01-28 | 2009-08-05 | 联华电子股份有限公司 | 具有双金属栅极的互补式金属氧化物半导体元件的制作方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070178634A1 (en) * | 2006-01-31 | 2007-08-02 | Hyung Suk Jung | Cmos semiconductor devices having dual work function metal gate stacks |
| US8232154B2 (en) * | 2009-09-21 | 2012-07-31 | United Microelectronics Corp. | Method for fabricating semiconductor device |
| US8779530B2 (en) * | 2009-12-21 | 2014-07-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal gate structure of a field effect transistor |
-
2011
- 2011-06-29 CN CN201110178149.5A patent/CN102856256B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101499440A (zh) * | 2008-01-28 | 2009-08-05 | 联华电子股份有限公司 | 具有双金属栅极的互补式金属氧化物半导体元件的制作方法 |
Also Published As
| Publication number | Publication date |
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