CN109817585B

CN109817585B - 金属氧化物半导体器件及其制造方法

Info

Publication number: CN109817585B
Application number: CN201910202702.0A
Authority: CN
Inventors: 徐秋霞; 陈凯
Original assignee: Shanghai Industrial Utechnology Research Institute
Current assignee: Shanghai Industrial Utechnology Research Institute
Priority date: 2019-03-18
Filing date: 2019-03-18
Publication date: 2021-10-15
Anticipated expiration: 2039-03-18
Also published as: CN109817585A

Abstract

本发明公开了一种金属氧化物半导体器件及其制造方法，方法包括：在衬底上形成N型MOSFET区域和P型MOSFET区域；形成超薄栅界面氧化层；形成铁电材料栅介质层、势垒金属层和多晶硅假栅极层以及硬掩膜；形成栅叠层结构，栅极侧墙、N型和P型源/漏延伸区及其源/漏区；淀积氧化物和氮化硅层间介质层并平坦化；去除所述假多晶硅栅极后淀积第一金属栅层；分别对所述第一金属栅进行掺杂；淀积第二金属栅层。该金属氧化物半导体器件最后进行退火处理,不仅使界面形成偶极子，调节有效功函数；而且退火过程中金属电极夹持作用，诱发铁电负电容效应的产生，使沟道表面电势得到放大，从而使器件具有超陡的亚阈值斜率和提高的开/关电流比。

Description

金属氧化物半导体器件及其制造方法

技术领域

本公开属于半导体技术领域，涉及一种金属氧化物半导体器件及其制造方法。

背景技术

随着CMOS器件特征尺寸的不断缩小，集成度的不断提高，集成电路芯片的功耗也不断增加。然而因MOS晶体管基于热载流子扩散导通机制，导致其无法克服波尔兹曼限制，即器件的亚阈值斜率(SS)在室温下无法小于60mV/dec。受亚阈值摆幅的限制，如果不断减小阈值电压(V_T)，将会导致关态漏电(I_OFF)成指数增加，从而使器件漏电功耗直线上升，因此玻尔兹曼理论限制了器件的工作电压无法随器件特征尺寸缩小进一步降低，集成电路面临着前所未有的挑战。突破传统的玻尔兹曼理论限制，进行超陡亚阈值摆幅新器件的研究迫在眉睫。因此若不能开发出新的机制及措施来进一步降低器件亚阈值摆幅，集成电路将无法遵循摩尔定律继续发展，更重要的是其功耗也无法进一步降低。亚阈值摆幅的计算公式为：SS＝dV_G/d(logI_SD)＝(dV_G/dψ_S).dψ_S/d(logI_SD)＝(1+C_S/C_ins)(kT/q)ln10，其中V_G为栅电压，I_SD为源漏电流，ψ_S为半导体沟道表面电势，C_S为沟道半导体电容，C_ins为栅电介质电容，k为玻尔兹曼常数，T为温度，q为电子电荷。由该公式可知，(kT/q)ln10项在室温下约为60mV/dec，因此若使得SS小于60mV/dec，则关键(1+C_S/C_ins)项。而传统场效应晶体管中C_S和C_ins都为正值，导致(1+C_S/C_ins)永远无法小于1，也就无法小于60mV/dec.而铁电材料的负电容效应可使铁电电容为负值，即C_F<0。因此将铁电材料代替传统栅电介质材料，即用C_F来代替C_ins，即可实现(1+C_S/C_F)<1，最终使SS在室温下低于60mV/dec。可见利用铁电材料代替场效应晶体管中的栅电介质材料，可以有效地提高器件中半导体沟道的表面势，使其大于外加栅电压，即实现电压放大效果。该电压放大效果即利用了铁电材料的负电容效应。由此突破亚阈值摆幅的玻尔兹曼限制，实现超陡亚阈值摆幅。NCFET具有更高的开/关电流比，满足了高性能集成电路的要求。而且上述一种铁电材料负电容CMOSFET与传统业界CMOS工艺完全兼容，工艺简单，成本较低，便于应用于大规模生产。

发明内容

鉴于上述问题，本公开提供了一种金属氧化物半导体器件及其制造方法，由所述方法制得的金属氧化物半导体器件，能有效地提高器件沟道的表面电势，使其大于外加栅电压，即实现了电压放大效果，突破了亚阈值摆幅的玻尔兹曼限制，实现了超陡亚阈值摆幅，更高的开/关电流比，满足了未来高性能集成电路的需求。

根据本公开的一个方面，提供了一种金属氧化物半导体器件的制作方法，包括：

在衬底上形成N型MOSFET区域和P型MOSFET区域，所述MOSFET区域由浅沟槽隔离区分隔开；

在所述MOSFET区域上形成界面氧化物层；

在所述界面氧化物层上依次形成铁电材料栅介质层、势垒金属层和多晶硅假栅电极层以及硬掩膜；

形成栅叠层结构，并围绕所述栅叠层形成栅极侧墙、N型和P型源/漏延伸区及其源/漏区；

淀积氧化物和氮化硅层间介质层，并化学机械抛光(CMP)直至露出所述多晶硅假栅电极层表面；

去除所述多晶硅假栅电极层后淀积第一金属栅层；

分别掩蔽所述N型MOSFET区域或P型MOSFET区域，采用各向同性的等离子体掺杂P型掺杂剂(PMOSFET)或N型掺杂剂(NMOSFET)到所述第一金属栅中；以及

淀积第二金属栅层，并化学机械抛光(CMP)直至露出所述氧化物和氮化硅层间介质层；

其中，所述P型掺杂剂(PMOSFET)和/或N型掺杂剂(NMOSFET)用于实现各自功函数的调节，也可以采用双金属栅工艺，分别沉积N型功函数金属栅(NMOSFET)和P型功函数金属栅(NMOSFET)来调节CMOSFET功函数。

所述淀积第二金属栅层，并化学机械抛光(CMP)直至露出所述氧化物和氮化硅层间介质层之后还包括：

进行退火处理，使界面形成偶极子，调节有效功函数；同时退火过程中金属电极夹持作用，诱发铁电负电容效应的产生。

可选地，所述退火处理的条件包括：快速退火温度为350℃-950℃，退火时间为20秒-40秒。

可选地，所述退火处理包括：RTA退火处理、Spike退火处理和激光退火处理，可以根据所述铁电介质材料热特性决定使用哪种退火处理。

根据本公开的另一个方面，提供一种金属氧化物半导体器件的制作方法，包括：

在所述MOSFET区域上依次形成假栅氧化层、多晶硅假栅电极层以及硬掩膜；

去除所述多晶硅假栅电极层和假栅氧化层；

在原所述栅叠层位置形成界面氧化层，并依次淀积铁电材料栅介质层和第一金属栅层；

根据本公开的再一个方面，提供一种金属氧化物半导体器件，包括：

衬底；

浅沟槽，位于所述衬底上，将所述衬底分隔出N型MOSFET区域和P型MOSFET区域；

栅叠层结构，位于所述衬底上；

栅极侧墙，围绕所述栅叠层结构；

N型和P型源/漏延伸区及其源/漏区，位于所述衬底中；

硅化物，位于所述N型和P型源/漏区；

层间介质层，位于所述衬底上，所述层间介质层表面与所述栅叠层结构表面平齐，

其中，所述栅叠层结构从衬底表面开始，依次包括：界面氧化物层，铁电材料栅介质层，可选地势垒金属层，第一金属栅层，第二金属栅层。

可选地，所述界面氧化物层的材料包括以下一种或其组合：SiO2、SiON、HfO2、ZrO2、Al2O3、HfSiO、HfSiON、HfAlON、Y2O3、La2O3或HfLaON。

可选地，所述铁电材料栅介质层的材料包括以下一种或其组合：HfZrO、HfZrAlO、HfAlO、HfSiO、HfLaO、HfSrO、HfGdO、或HfYO。

可选地，所述掺杂氧化铪(HfO)基铁电材料栅介质层的铁电特性强弱还与其中的掺杂元素的含量密切相关，如Zr、Si、Y、Al、Gd、Sr和La的优化百分含量比范围分别为30-60％，3-6％，4-6.5％，3.5-6.5％，1.5-5％，8-12％，和3-6％。

可选地，所述第一金属栅层的材料包括以下一种或其组合：Ti、Al、Ta、Hf、Ru、Mo、W、TiN、TiC、TiAl、TiAlC、TiSiN、TaC、TaN、TaAlC、TaAl、TaCN、NbAlC、MoN、ZrN、WN、TiWN。

可选地，所述第二金属栅层包括多层金属材料，其中紧靠第一金属栅层的金属材料选择吸氧性能好的金属，包括：Ti，TiAl，Ta中的至少一种；然后是势垒阻挡层金属，包括：TiN，TaN，Ta，MoN，AlN或WN中的一种或两种；最后是填充金属，包括：W，Al，TiAl、TiAlC或Mo中的一种或多种。

可选地，所述界面氧化物层介于0.5～1.5nm之间；

所述铁电材料栅介质层的厚度介于1.5nm～10nm之间；

所述第一金属栅层的厚度介于1nm～10nm之间。

本公开提供的金属氧化物半导体器件及其制造方法，具有以下有益效果：

本公开的CMOS器件由于集成了铁电负电容效应，能有效地提高器件沟道的表面电势，使其大于外加栅电压，即实现了电压放大效果，突破了亚阈值摆幅的玻尔兹曼限制，实现了超陡亚阈值摆幅，更高的开/关电流比，满足了未来高性能集成电路的需求。

而且本公开的一种铁电材料负电容CMOS器件与传统业界CMOS工艺完全兼容，工艺简单，成本较低，只需要将常规高K栅介质替换为铁电材料栅介质即可，所以非常便于产业化大生产，获得极好的经济效益。

附图说明

图1-图15示出根据本发明实施例一的金属氧化物半导体器件制造方法的各个阶段的截面图；

图1示出本发明制造方法中完成局部氧化隔离后，形成界面氧化层；

图2示出本发明制造方法中淀积铁电材料栅介质；

图3示出本发明制造方法中淀积势垒金属和多晶硅假栅；

图4示出本发明制造方法中淀积硬掩膜；

图5示出本发明制造方法中光刻和刻蚀形成栅叠层结构；

图6示出本发明制造方法中形成侧墙1及N型和P型源漏延伸区；

图7示出本发明制造方法中形成侧墙2及N⁺型和P⁺型源漏区；

图8示出本发明制造方法中形成源漏区硅化物；

图9示出本发明制造方法中淀积氧化物和氮化硅层间介质层，CMP层间介质层，直至露出多晶硅假栅表面；

图10示出本发明制造方法中去除多晶硅假栅极；

图11示出本发明制造方法中淀积第一金属层；

图12示出本发明制造方法中掩蔽PMOS区域，N型等离子体掺杂剂掺杂到NMOS第一金属栅中；

图13示出本发明制造方法中掩蔽NMOS区域，P型等离子体掺杂剂掺杂到PMOS的第一金属栅中；

图14示出本发明制造方法中淀积第二栅电极金属层；

图15示出本发明制造方法中CMP栅电极金属，停止在SiN介质上，然后PMA退火处理；

图16-图21示出根据本发明实施例二的金属氧化物半导体器件制造方法的各个阶段的截面图。

10-衬底； 11-挡板

20-浅沟槽隔离区；

30-硬掩膜； 41-假栅氧化物层；

51-N型源/漏延伸区； 52-P型源/漏延伸区；

53-N+源/漏区； 54-P+源/漏区；

55-硅化物；

70-栅极侧墙； 71-侧墙1； 72-侧墙2；

80-层间介质层；

91-界面氧化物层； 92-铁电材料栅介质层；

93-第一金属栅层； 94-第二金属栅层；

95-势垒金属层； 96-多晶硅假栅电极层。

具体实施方式

本公开提供了一种铁电材料负电容CMOSFET结构的制作方法，包括：

步骤1：在衬底10上形成由浅沟槽隔离区20分隔开的N型MOSFET区域和P型MOSFET区域，在其上形成界面氧化物层91，如图1所示。

步骤2：铁电材料栅介质层沉积92，如图2所示。

步骤3：沉积势垒金属层95和多晶硅(或αSi)假栅电极层96，如图3所示。

步骤4：沉积硬掩模30，如图4所示。

步骤5：图案化硬掩模，并利用硬掩模进行蚀刻以形成栅极叠层，该栅极叠层由硬掩模30/多晶硅假栅电极层96/势垒金属层95/铁电材料栅介质层92/界面氧化物层SiO2(SiON)91组成，如图5所示。

步骤6：分别形成侧墙1-71及N型和P型源/漏延伸区51/52，如图6所示。

步骤7：分别形成侧墙2-72及N⁺源/漏区和P⁺源/漏区53/54，如图7所示。

步骤8：在源/漏区形成硅化物55，如图8所示。

步骤9：淀积氧化物和氮化硅层间介质层80，并CMP层间介质层80，直至露出多晶硅假栅顶部表面，如图9所示。

步骤10：去除多晶硅假栅极，如图10所示。

步骤11：淀积第一金属栅层93，如图11所示。

步骤12：掩蔽PFET区域，通过各向同性等离子体掺杂将N型掺杂剂掺到NMOSFET第一金属栅层93以调节NFET的EWF，即将掺杂剂掺到第一金属栅层93中，但不掺到铁电栅介质中，如图12所示。或者采用双金属栅工艺，NMOSFET采用N型金属栅，即淀积功函数小的金属。

步骤13：掩蔽NFET区域，通过各向同性等离子体掺杂将P型掺杂剂掺到PMOSFET第一金属栅层93以调节PFET的EWF，即将掺杂剂掺到第一金属栅层93中，但不掺到栅极电介质中，如图13所示；或者采用双金属栅工艺，PMOSFET采用P型金属栅，即淀积功函数大的金属。

步骤14：填充第二栅电极金属94和CMP栅极金属并停止在SiN介质上，如图14和图15所示。

步骤15：PMA退火热处理，条件如下：快速热退火温度为350℃-950℃，退火时间为20秒-40秒；也可采用Spike退火和激光退火，根据铁电介质材料热特性决定。

在本方法的步骤1中，所述超薄栅介质界面层(界面氧化物层91)为如下材料的一种或其组合：SiO2、SiON、HfO2、ZrO2、Al2O3、HfSiO、HfSiON、HfAlON、Y2O3、La2O3或HfLaON；所述超薄栅介质界面层(界面氧化物层91)介于0.5～1.5nm之间。

在本方法的步骤2中，所述铁电材料栅介质层为如下材料的一种或其组合：HfZrO、HfZrAlO、HfAlO、HfSiO、HfLaO、HfSrO、HfGdO、或HfYO；所述铁电材料栅介质层的厚度介于1.5nm～10nm之间。

所述掺杂氧化铪基铁电介质薄膜的铁电特性强弱还与其中的掺杂元素的含量密切相关，如Zr、Si、Y、Al、Gd、Sr和La的优化百分含量比范围分别为30-60％，3-6％，4-6.5％，3.5-6.5％，1.5-5％，8-12％，和3-6％。

在本方法的步骤5中，通过基于F和Cl的气体或基于HBr/Cl2的气体干法蚀刻来蚀刻多晶硅，通过基于BCl3/Cl2的干法蚀刻来蚀刻势垒金属95层/铁电材料栅介质层92，以及Ar和/或O2用于改善蚀刻特征，或通过化学湿法腐蚀相结合。

在本方法的步骤11中，所述第一金属栅层93的材料为如下材料中的一种或其组合：Ti、Al、Ta、Hf、Ru、Mo、W、TiN、TiC、TiAl、TiAlC、TiSiN、TaC、TaN、TaAlC、TaAl、TaCN、NbAlC、MoN、ZrN、WN、TiWN；所述第一金属栅层93的厚度介于1nm～10nm之间。

在本方法的步骤12中，所述N型掺杂剂包括：磷和砷的氢化物、氟化物，为如下材料中的一种或其组合：磷烷，砷烷，五氟化磷，三氟化磷，五氟化砷或三氟化砷。

在本公开的一些实施例中，所述N型金属功函数金属就是使功函数减小的金属，包括Al、Ta、Ti、Zr、Nb、Hf、TiAl，TiAlC，TaN，TaC、TaAlC和TaAl一种或组合。

在本方法的步骤13中，所述P型掺杂剂包括：硼的氢化物、氟化物或氯化物，为如下材料中的一种或其组合：B₂H₆、B₄H₁₀、B₆H₁₀、B₁₀H₁₄、B₁₈H₂₂、BF₃或BCl₃。

在本方法的步骤14中，所述第二金属栅层94包括多层金属材料，其中紧靠第一金属栅层93的金属材料选择吸氧性能好的金属，包括：Ti，TiAl，Ta中的至少一种；然后是势垒阻挡层金属，包括：TiN，TaN，Ta，MoN，AlN或WN中的一种或两种；最后是填充金属，包括：W，Al，TiAl、TiAlC或Mo中的一种或多种。

在本方法的步骤15中，所述PMA退火处理，即第二金属栅层94覆盖第一金属栅层93后进行PMA退火处理,一方面使界面形成偶极子，调节有效功函数；同时另一方面由于PMA(金属后退火)过程中金属电极夹持作用，诱发负电容效应的产生。

在本公开的一些实施例中，所述P型金属功函数金属就是使功函数增加的金属，包括Pt、Ni、Ir、Re、Mo、Co、TiN、TiNC、MoN和WN一种或组合。

【实施例二】

与实施例一相比，实施例二的金属氧化物半导体器件的制造方法顺序及相应工艺有所不同。实施例二的制造方法包括：

步骤1：在衬底10上形成由浅沟槽隔离区20分隔开的N型MOSFET区域和P型MOSFET区域，在其上形成假栅氧化物层41和淀积多晶硅假栅96；淀积硬掩膜30，如图16所示。

步骤2：光刻和刻蚀形成栅叠层结构，如图17所示。

步骤3：形成侧墙1-71及N型和P型源漏延伸区51和52；形成侧墙2-72及N⁺型和P⁺型源漏区53和54；形成源漏区硅化物55，如图18所示。

步骤4：淀积氧化物和氮化硅层间介质层80，并CMP层间介质层80，直至露出多晶硅假栅96表面，如图19所示。

步骤5：去除多晶硅假栅极96和假栅氧化物介质层41；形成界面氧化层91后依次沉积铁电材料栅介质层92和第一金属栅层93，如图20所示。

步骤6：掩蔽PFET区域，通过各向同性等离子体掺杂，采用N型掺杂剂掺杂NMOSFET第一金属栅层93以调节NFET的EWF，即将掺杂剂掺到第一金属栅层93中，但不掺杂到铁电栅介质中，或者采用双金属栅工艺，NMOSFET采用N型金属栅，即淀积功函数小的金属；掩蔽NFET区域，通过各向同性等离子体掺杂，采用P型掺杂剂掺杂PMOSFET第一金属栅层93以调节PFET的EWF，即将掺杂剂到金属栅层中，但不掺杂到铁电栅介质中；或者采用双金属栅工艺，PMOSFET采用P型金属栅，即淀积功函数大的金属。

步骤7：淀积第二金属栅层94覆盖第一金属栅层93，如图21所示，之后进行PMA退火处理，PMA退火热处理条件如下：快速热退火温度为350℃-950℃，退火时间为20秒-40秒；也可采用Spike退火和激光退火，根据铁电介质材料热特性决定。PMA退火处理一方面使得注入的金属离子被驱动并积聚在界面处，通过界面反应形成偶极子，调节有效功函数以满足CMOS器件要求；同时另一方面由于PMA(金属后退火)过程中金属电极夹持作用，诱发铁电负电容效应的产生。在本实施例二的方法中，所述超薄栅介质界面层(界面氧化物层91)材料、铁电材料栅介质及其厚度和掺杂、第一金属栅层93的材料及厚度、第二金属栅层94多层金属材料、叠栅的成形、CMOS器件功函数的调节方法等等与本实施例1同，这里不再赘述。

需要说明的是，单词“包含”或“包括”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。

说明书与权利要求中所使用的序数例如“第一”、“第二”、“第三”等的用词，以修饰相应的元件，其本身并不意味着该元件有任何的序数，也不代表某一元件与另一元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一元件得以和另一具有相同命名的元件能做出清楚区分。

此外，除非特别描述或必须依序发生的步骤，上述步骤的顺序并无限制于以上所列，且可根据所需设计而变化或重新安排。并且上述实施例可基于设计及可靠度的考虑，彼此混合搭配使用或与其他实施例混合搭配使用，即不同实施例中的技术特征可以自由组合形成更多的实施例。

以上所述的具体实施例，对本公开的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims

1.一种金属氧化物半导体器件的制作方法，包括：

在所述MOSFET区域上形成界面氧化物层；

淀积氧化物和氮化硅层间介质层，并化学机械抛光（CMP）直至露出所述多晶硅假栅电极层表面；

去除所述多晶硅假栅电极层后淀积第一金属栅层；

分别掩蔽所述N型MOSFET区域或P型MOSFET区域，采用各向同性的等离子体掺杂P型掺杂剂（PMOSFET）或N型掺杂剂（NMOSFET）到所述第一金属栅中；以及

淀积第二金属栅层，并化学机械抛光（CMP）直至露出所述氧化物和氮化硅层间介质层；

进行退火处理，使界面形成偶极子，调节有效功函数；同时退火过程中金属电极夹持作用，诱发铁电负电容效应的产生，

其中，所述P型掺杂剂（PMOSFET）和/或N型掺杂剂（NMOSFET）用于实现各自功函数的调节，也可以采用双金属栅工艺，分别沉积N型功函数金属栅（NMOSFET）和P型功函数金属栅（NMOSFET）来调节CMOSFET功函数。

2.根据权利要求1所述的制作方法，其中，所述界面氧化物层厚度介于0.5~1.5nm 之间；所述铁电材料栅介质层的厚度介于1.5nm~10nm之间；所述第一金属栅层的厚度介于1nm~10nm之间。

3.根据权利要求1所述的制作方法，其中，所述界面氧化物层的材料包括以下一种或其组合：SiO2、SiON、HfO2、ZrO2、Al2O3、HfSiO、HfSiON、HfAlON、Y2O3、La2O3或HfLaON。

4.根据权利要求1所述的制作方法，其中，所述铁电材料栅介质层为掺杂Hf基氧化物，包括如下材料的一种或其组合：HfZrO、HfZrAlO、HfAlO、HfSiO、HfLaO、HfSrO、HfGdO、或HfYO。

5.根据权利要求4所述的制作方法，其中，掺杂氧化铪基（HfO）铁电材料栅介质层的掺杂元素Zr、Si、Y、Al、Gd、Sr和La 的优化百分含量比范围分别为30-60 %，3-6 %，4-6.5 %，3.5-6.5%，1.5-5%，8-12 %，和3-6 %。

6.根据权利要求1所述的制作方法，其中，所述第一金属栅层的材料包括如下材料中的一种或其组合：Ti、Al、Ta、Hf、Ru、Mo、W、TiN、TiC、TiAl、TiAlC、TiSiN、TaC、TaN、TaAlC、TaAl、TaCN、NbAlC、MoN、ZrN 、WN、TiWN。

7.根据权利要求1所述的制作方法，其中，所述第二金属栅层包括多层金属材料，其中紧靠第一金属栅层的材料包括：Ti，TiAl，Ta中的至少一种；然后是势垒阻挡层金属，包括：TiN，TaN，Ta，MoN，AlN或WN中的一种或两种；最后是填充金属，包括：W，Al，TiAl、TiAlC或Mo中的一种或多种。

8.根据权利要求1所述的制作方法，其中，所述退火处理的条件包括：快速退火温度为350℃-950℃，退火时间为20秒-40秒。

9.根据权利要求1所述的制作方法，其中，所述退火处理包括：RTA退火处理、Spike 退火处理和激光退火处理，可以根据铁电介质材料热特性决定使用哪种退火处理。

10.一种金属氧化物半导体器件的制作方法，包括：

去除所述多晶硅假栅电极层和假栅氧化层；

在原所述栅叠层位置形成界面氧化层，并依次淀积铁电材料栅介质层，势垒金属层和第一金属栅层；

11.根据权利要求10所述的制作方法，其中，所述退火处理的条件包括：快速退火温度为350℃-950℃，退火时间为20秒-40秒。

12.根据权利要求10所述的制作方法，其中，所述退火处理包括：RTA退火处理、Spike退火处理和激光退火处理，可以根据铁电介质材料热特性决定使用哪种退火处理。

13.一种金属氧化物半导体器件，包括：

衬底；

浅沟槽，位于所述衬底上，将所述衬底分隔出N型MOSFET区域和

P型MOSFET区域；

栅叠层结构，位于所述衬底上；

栅极侧墙，围绕所述栅叠层结构；

N型和P型源/漏延伸区及其源/漏区，位于所述衬底中；

硅化物，位于所述N型和P型源/漏区；

层间介质层，位于所述衬底上，所述层间介质层表面与所述栅叠层结构表面平齐，其中，所述栅叠层结构从衬底表面开始，依次包括：界面氧化物层，铁电材料栅介质层，势垒金属层，第一金属栅层，第二金属栅层，

其中，所述第一金属栅层和所述第二金属栅层界面具有偶极子，所述偶极子采用如权利要求8-9任一项或权利要求11-12任一项所述的退火处理形成。

14.根据权利要求13所述的半导体器件，其中，所述界面氧化物层的材料包括以下一种或其组合：SiO2、SiON、HfO2、ZrO2、Al2O3、HfSiO、HfSiON、HfAlON、Y2O3、La2O3或HfLaON。

15.根据权利要求13所述的半导体器件，其中，所述铁电材料栅介质层的材料包括以下一种或其组合：HfZrO、HfZrAlO、HfAlO、HfSiO、HfLaO、HfSrO、HfGdO、或HfYO。

16.根据权利要求15所述的半导体器件，其中，掺杂氧化铪（HfO）基铁电材料栅介质层的铁电特性强弱还与其中的掺杂元素的含量密切相关，如Zr、Si、Y、Al、Gd、Sr和La 的优化百分含量比范围分别为30-60 % ，3-6 %，4-6.5 %，3.5-6.5%，1.5-5%，8-12 %，和3-6 %。

17.根据权利要求13所述的半导体器件，其中，所述第一金属栅层的材料包括以下一种或其组合：Ti、Al、Ta、Hf、Ru、Mo、W、TiN、TiC、TiAl、TiAlC、TiSiN、TaC、TaN、TaAlC、TaAl、TaCN、NbAlC、MoN、ZrN 、WN、TiWN。

18.根据权利要求13所述的半导体器件，其中，所述第二金属栅层包括多层金属材料，其中紧靠第一金属栅层的金属材料选择吸氧性能好的金属，包括：Ti，TiAl，Ta中的至少一种；然后是势垒阻挡层金属，包括：TiN，TaN，Ta，MoN，AlN或WN中的一种或两种；最后是填充金属，包括：W，Al，TiAl、TiAlC或Mo中的一种或多种。

19.根据权利要求13所述的半导体器件，其中，所述界面氧化物层介于0.5~1.5nm 之间；

所述铁电材料栅介质层的厚度介于1.5nm~10nm之间；

所述第一金属栅层的厚度介于1nm~10nm之间。