CN104916589A - 一种制作半导体器件的方法 - Google Patents

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Abstract

本发明公开了一种制作半导体器件的方法，根据本发明的制作方法在高K/金属栅极互补金属氧化物半导体器件（CMOS）技术中通过注入掺杂半导体材料到功函数金属层中以调节多电压半导体器件和调整半导体器件的电压，以提高半导体器件的整体性能，提高半导体的良品率。同时，本发明的制作方法适用于平面场效应晶体管半导体技术和FinFET（鳍片场效应晶体管）半导体技术。

Description

一种制作半导体器件的方法
技术领域
本发明涉及半导体制造工艺，尤其涉及一种采用调制电压和调节多电压器件。
背景技术
集成电路(IC)尤其是超大规模集成电路中的主要器件是金属氧化物半导体场效应晶体管（MOS），随着半导体集成电路工业技术日益的成熟，超大规模的集成电路的迅速发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。对于具有更先进的技术节点的CMOS而言，高K/金属栅极（high-k and metal gate）技术已经广泛地应用于CMOS器件中，高K/金属栅极代替多晶硅栅极和传统的栅极介质层，栅极介质层例如氧化硅或者氮氧化硅，以避免高温处理工艺对器件的损伤。
为了更好的控制高K/金属栅极半导体器件的短沟道效应（SCE）和漏极导致势垒下降（DIBL），将平面的MOSFET半导体器件改变成为FinFET（鳍片场效应晶体管）半导体器件，该方法主要改变了半导体器件的结构形状。
在实际的半导体器件制作工艺和半导体器件的调试过程中会存在很多的变化，例如，电压调整（VT modulation）和多电压（Multi-VT）器件的制作。在现有技术中，采用电压注入工艺将注入材料掺杂到半导体衬底中来调节半导体器件的电压，然后执行后续的高K/金属栅极的制作，还可以采用调节功函数的工艺来调节半导体器件的电压。
为了进一步提高K/金属栅极半导体器件的性能，需要先进的电压调整工艺和多电压器件的调节工艺。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了解决现有技术中存在的问题，本发明提出了一种制作半导体器件的方法，包括：提供半导体衬底，在所述半导体衬底上形成虚拟栅极；去除所述虚拟栅极，以形成沟槽；在所述沟槽的底部及侧壁上依次沉积形成高K介电层、覆盖层和阻挡层；在所述阻挡层上形成半导体材料层；对所述半导体材料层执行掺杂注入；执行退火步骤。
本发明还提出了另一种制作半导体器件的方法，包括：提供半导体衬底，在所述半导体衬底上形成虚拟栅极；去除所述虚拟栅极，以形成沟槽；在所述沟槽的底部及侧壁上依次沉积形成高K介电层、覆盖层和阻挡层；在所述阻挡层上形成功函数金属层；对所述功函数金属层执行掺杂注入；执行退火步骤。
优选地，所述半导体衬底包括低阈值电压区域、标准阈值电压区域和高阈值电压区域。
优选地，所述半导体材料层的材料为Si或者GaAs。
优选地，所述功函数金属层的材料为TiN、TaN、HfN或者MoN。
优选地，所述高阈值电压区域的掺杂浓度大于所述标准阈值电压区域的掺杂浓度，所述标准阈值电压区域的掺杂浓度大于所述低阈值电压区域的掺杂浓度。
优选地，所述半导体衬底和所述高K介电层之间形成有界面层。
优选地，所述半导体衬底包括P型所述低阈值电压区域、P型所述标准阈值电压区域和P型所述高阈值电压区域，所述掺杂注入的材料为P型材料。
优选地，所述半导体衬底包括N型所述低阈值电压区域、N型所述标准阈值电压区域和N型所述高阈值电压区域，所述掺杂注入的材料为N型材料。
综上所述，根据本发明的制作方法在高K/金属栅极互补金属氧化物半导体器件（CMOS）技术中通过注入掺杂半导体材料到功函数金属层中以调节多电压半导体器件和调整半导体器件电压，以提高半导体器件的整体性能，提高半导体的良品率。本发明的制作方法适用于平面场效应晶体管半导体技术和FinFET（鳍片场效应晶体管）半导体技术。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1A-1D为根据本发明一个实施方式制作具有后HK/后MG结构的半导体器件相关步骤所获得的器件的剖面结构示意图；
图2为根据本发明一个实施方式制作具有后HK/后MG结构的半导体器件的工艺流程图；
图3A-3D为根据本发明另一个实施方式制作具有后HK/后MG结构的半导体器件相关步骤所获得的器件的剖面结构示意图；
图4为根据本发明另一个实施方式制作具有后HK/后MG结构的半导体器件的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明的方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
掺杂注入工艺可以改变半导体器件的功函数的性能和功函数的值，对适当半导体材料实施适当的掺杂剂掺杂和精确的掺杂剂量能够实现半导体器件的电压调制和制作多电压的半导体器件。本发明提出了两种方法以实现半导体器件的电压调制和制作多电压的半导体器件，一种方法采用掺杂的半导体材料作为功函数金属层，另一种方法将掺杂的半导体材料注入到功函数金属层中以获得需要的功函数值。在本发明的制作方法中，最后需要实施退火工艺，退火的温度为900℃至1000℃，退火的时间为3秒至5秒，该退火工艺是高K介电层和其他金属薄膜材料很难承受的。
下面将结合图1A-1D对本发明所述半导体器件的制备方法进行详细描述。如图1A所示，提供半导体衬底100，半导体衬底100可包括任何半导体材料，此半导体材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体。也是可选地，半导体衬底100可以包括外延层。半导体衬底100还可以包括有机半导体或者如Si/SiGe、绝缘体上硅（SOI）、或者绝缘体上SiGe（SGOI）的分层半导体。
半导体衬底100包括各种隔离结构101，这些隔离部件可以包括不同结构，并且由不同的处理技术来形成。例如隔离部件可以包括浅沟槽隔离部件（STI）。半导体衬底100还包括阱。
半导体衬底100包括NMOS标准阈值电压（NSVT）区域和PMOS标准阈值电压（PSVT）区域，NMOS低阈值电压（NLVT）区域和PMOS低阈值电压（PLVT）区域、NMOS高阈值电压（NHVT）区域和PMOS高阈值电压（PHVT）区域。NMOS区域具有形成在均匀掺杂的沟道区上的虚拟栅极结构，所述虚拟栅极结构包括栅极氧化层和虚拟栅极，以及栅极氧化物层和虚拟栅极两侧形成的栅极间隙壁，PMOS区域具有形成在均匀掺杂的沟道区上的虚拟栅极结构，所述虚拟栅极结构包括栅极氧化层和虚拟栅极，以及栅极氧化物层和虚拟栅极两侧形成的栅极间隙壁，虚拟栅极的材料可以为多晶硅或者为氮化硅或者无定型碳，其中，虚拟栅极的材料优选未掺杂的多晶硅，栅极间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者他们组合构成。作为本实施例的一个优化实施方式，所述间隙壁为氧化硅、氮化硅共同组成。半导体衬底100还包括位于NMOS虚拟栅极和PMOS虚拟栅极两侧的源漏区。
在半导体衬底100和虚拟栅极上方形成层间介电层102。实施化学机械研磨（CMP）工艺去除多余的层间介电层，使得露出虚拟栅极的虚拟栅极层。还可以采用其他的方式形成层间介电层以露出虚拟栅极的虚拟栅极层。
实施刻蚀工艺以去除NMOS区域和PMOS区域中的虚拟栅极和栅极氧化层保留位于虚拟栅极和栅极氧化层两侧的栅极间隙壁，以在NMOS区域和PMOS区域中形成金属栅极沟槽。刻蚀工艺可以包括干法刻蚀、湿法刻蚀或者干法刻蚀和湿法刻蚀的组合。在去除虚拟栅极以露出半导体衬底的表面之后，也可以采用例如稀释的氢氟酸或其他适合工艺以去除栅极氧化层，以完全露出半导体衬底的表面形成金属栅极沟槽。
在层间介电层102上、栅极间隙壁上、金属栅极沟槽的底部及层面上沉积形成界面层（IL）和高K（HK）介电层103。IL层的可以为热氧化层、氮的氧化物层、化学氧化层或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成界面层。界面层的厚度范围为5埃至10埃。高K电介质的材料可以选择为但不限于LaO、BaZrO、AlO、HfZrO、HfZrON、HfLaO、HfSiON、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、（Ba，Sr）TiO3（BST）、Al2O3、Si3N4、氮氧化物或者其他适合的材料。可以采用CVD、ALD或者PVD等适合的工艺形成高K介电层。高K介电层的厚度范围为10埃至30埃。
在高K介电层103上形成覆盖层104，覆盖层104的材料可以为La2O3、AL2O3、Ga2O3、In2O3、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TixN1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成覆盖层。覆盖层的厚度范围为5埃至20埃。在覆盖层104上沉积形成阻挡层105，阻挡层的材料可以选择为但不限于TaN、Ta、TaAl或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层。阻挡层的厚度范围为5埃至20埃。
如图1B所示，在阻挡层105上形成半导体材料层106。可以采用CVD、ALD或者PVD等适合的工艺形成半导体材料层。半导体材料层的材料为Si、GaAs或者其他适合的薄膜层。
示例性地，在NMOS区域的阻挡层上形成N型半导体材料层作为功函数金属层，在PMOS区域的阻挡层上形成P型半导体材料层作为功函数金属层。
如图1C所示，对PMOS标准阈值电压（PSVT）区域、PMOS低阈值电压（PLVT）区域、PMOS高阈值电压（PHVT）区域执行P型掺杂注入工艺，具体的，将P型掺杂材料分别注入到PMOS标准阈值电压（PSVT）区域、PMOS低阈值电压（PLVT）区域、PMOS高阈值电压（PHVT）区域中，以用于P型电压调制（PVT modulation）和多-P型电压器件调节（multi-PVT device tuning）。
示例性地，PMOS区域中的P型材料的掺杂浓度不同，PMOS高阈值电压区域、PMOS标准阈值电压区域和PMOS低阈值电压区域的掺杂浓度逐渐降低，相当于，PMOS高阈值电压区域的P型材料的掺杂浓度大于PMOS标准阈值电压区域的P型材料的掺杂浓度，PMOS标准阈值电压区域的P型材料的掺杂浓度大于PMOS低阈值电压区域的P型材料的掺杂浓度。所述P型材料注入的剂量以及能量均可以选择本领域常用的范围，在此不再赘述。
在本发明一具体实施例中，在半导体材料层106上形成掩膜层107，所述硬掩膜层可以为图案化的光刻胶层，掩膜层107露出PMOS高阈值电压区域覆盖PMOS标准阈值电压区域、PMOS低阈值电压区域和全部NMOS区域，以掩膜层107作为掩膜对PMOS高阈值电压区域执行掺杂注入。对PMOS标准阈值电压区域和PMOS低阈值电压区域执行掺杂注入工艺的方法相同，本领域的技术人员只需改变掩膜层开口的位置和掺杂注入的剂量即可实现对PMOS标准阈值电压区域和PMOS低阈值电压区域的掺杂注入，在此就不一一详细赘述。
在所述注入掺杂之后执行退火步骤，有助于掺杂材料在半导体材料层106中均匀扩散，所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行热处理，在本发明所述高纯气体优选为氮气或惰性气体，所述热退火步骤的温度为800-1200℃，所述热退火步骤时间为1-200s。
作为进一步的优选，在本发明中可以选用快速热退火，具体地，可以选用以下几种方式中的一种：脉冲激光快速退火、脉冲电子束快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源（如卤灯、电弧灯、石墨加热）快速退火等。本领域技术人员可以根据需要进行选择，也并非局限于所举示例。
在所述退火步骤之后，具有P型材料掺杂剂的半导体材料层108可以作为P型功函数金属层108，所述P型功函数金属层108有助于控制铝金属电极层中铝扩散到下层材料中。
如图1D所示，对NMOS标准阈值电压（NSVT）区域、NMOS低阈值电压（NLVT）区域、NMOS高阈值电压（NHVT）区域执行N型掺杂注入工艺，具体的，将N型掺杂材料分别注入到NMOS标准阈值电压（NSVT）区域、NMOS低阈值电压（NLVT）区域、NMOS高阈值电压（NHVT）区域中，以用于N型电压调制（NVT modulation）和多-N型电压器件调节（multi-NVT device tuning）。
示例性地，NMOS区域中的N型材料的掺杂浓度不同，NMOS高阈值电压区域、NMOS标准阈值电压区域和NMOS低阈值电压区域的掺杂浓度逐渐降低，相当于，NMOS高阈值电压区域的N型材料的掺杂浓度大于NMOS标准阈值电压区域的N型材料的掺杂浓度，NMOS标准阈值电压区域的N型材料的掺杂浓度大于NMOS低阈值电压区域的N型材料的掺杂浓度。所述N型材料注入的剂量以及能量均可以选择本领域常用的范围，在此不再赘述。
在本发明一具体实施例中，在半导体材料层106上形成掩膜层109，所述硬掩膜层可以为图案化的光刻胶层，掩膜层109露出NMOS高阈值电压区域覆盖NMOS标准阈值电压区域、NMOS低阈值电压区域和全部PMOS区域，以掩膜层109作为掩膜对NMOS高阈值电压区域执行掺杂注入。对NMOS标准阈值电压区域和NMOS低阈值电压区域执行掺杂注入工艺的方法相同，本领域的技术人员只需改变掩膜层开口的位置和掺杂注入的剂量即可实现对NMOS标准阈值电压区域和NMOS低阈值电压区域的掺杂注入，在此就不详细赘述。
在所述注入掺杂之后执行退火步骤，有助于掺杂材料在半导体材料层106中均匀扩散，所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行热处理，在本发明所述高纯气体优选为氮气或惰性气体，所述热退火步骤的温度为800-1200℃，所述热退火步骤时间为1-200s。
作为进一步的优选，在本发明中可以选用快速热退火，具体地，可以选用以下几种方式中的一种：脉冲激光快速退火、脉冲电子束快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源（如卤灯、电弧灯、石墨加热）快速退火等。本领域技术人员可以根据需要进行选择，也并非局限于所举示例。
在所述退火步骤之后，具有N型材料掺杂剂的半导体材料层110可以作为N型功函数金属层110，所述N型功函数金属层110有助于控制铝金属电极层中铝扩散到下层材料中。
参照图2，为根据本发明一个实施方式制作具有后HK/后MG结构的半导体器件的工艺流程图，用于简要示出整个制造工艺的流程。
在步骤201中，提供一半导体衬底，半导体衬底包括NMOS标准阈值电压区域和PMOS标准阈值电压区域，NMOS低阈值电压区域和PMOS低阈值电压区域、NMOS高阈值电压区域和PMOS高阈值电压区域，在半导体衬底上形成有层间介电层（ILD0），NMOS区域中的虚拟栅极结构和PMOS区域中虚拟栅极结构。去除NMOS区域中的虚拟栅极结构和PMOS区域中的虚拟栅极结构，以形成金属栅极沟槽；
在步骤202中，在NMOS区域和PMOS区域中的金属栅极沟槽中依次沉积形成界面层、高K介电层、覆盖层、阻挡层和半导体材料层；
在步骤203中，分别对PMOS标准阈值电压区域、PMOS低阈值电压区域和PMOS高阈值电压区域执行P型材料注入；
在步骤204中，执行退火步骤；
在步骤205中，分别对NMOS标准阈值电压区域、NMOS低阈值电压区域和NMOS高阈值电压区域执行N型材料注入；
在步骤206中，执行退火步骤。
图3A-3D为根据本发明另一个实施方式制作具有后HK/后MG结构的半导体器件相关步骤所获得的器件的剖面结构示意图；下面将结合图3A-3D对本发明所述半导体器件的制备方法进行详细描述。如图3A所示，提供半导体衬底300，半导体衬底300可包括任何半导体材料，此半导体材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体。也是可选地，半导体衬底300可以包括外延层。半导体衬底300还可以包括有机半导体或者如Si/SiGe、绝缘体上硅（SOI）、或者绝缘体上SiGe（SGOI）的分层半导体。
半导体衬底300包括各种隔离结构301，这些隔离部件可以包括不同结构，并且由不同的处理技术来形成。例如隔离部件可以包括浅沟槽隔离部件（STI）。半导体衬底100还包括阱。
半导体衬底300包括NMOS标准阈值电压（NSVT）区域和PMOS标准阈值电压（PSVT）区域，NMOS低阈值电压（NLVT）区域和PMOS低阈值电压（PLVT）区域、NMOS高阈值电压（NHVT）区域和PMOS高阈值电压（PHVT）区域。NMOS区域具有形成在均匀掺杂的沟道区上的虚拟栅极结构，所述虚拟栅极结构包括栅极氧化层和虚拟栅极，以及栅极氧化物层和虚拟栅极两侧形成的栅极间隙壁，PMOS区域具有形成在均匀掺杂的沟道区上的虚拟栅极结构，所述虚拟栅极结构包括栅极氧化层和虚拟栅极，以及栅极氧化物层和虚拟栅极两侧形成的栅极间隙壁，虚拟栅极的材料可以为多晶硅或者为氮化硅或者无定型碳，其中，虚拟栅极的材料优选未掺杂的多晶硅，栅极间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者他们组合构成。作为本实施例的一个优化实施方式，所述间隙壁为氧化硅、氮化硅共同组成。半导体衬底300还包括位于NMOS虚拟栅极和PMOS虚拟栅极两侧的源漏区。
在半导体衬底300和虚拟栅极上方形成层间介电层302。实施化学机械研磨（CMP）工艺去除多余的层间介电层，使得露出虚拟栅极的虚拟栅极层。还可以采用其他的方式形成层间介电层以露出虚拟栅极的虚拟栅极层。
实施刻蚀工艺以去除NMOS区域和PMOS区域中的虚拟栅极和栅极氧化层保留位于虚拟栅极和栅极氧化层两侧的栅极间隙壁，以在NMOS区域和PMOS区域中形成金属栅极沟槽。刻蚀工艺可以包括干法刻蚀、湿法刻蚀或者干法刻蚀和湿法刻蚀的组合。在去除虚拟栅极以露出半导体衬底的表面之后，也可以采用例如稀释的氢氟酸或其他适合工艺以去除栅极氧化层，以完全露出半导体衬底的表面形成金属栅极沟槽。
在层间介电层302上、栅极间隙壁上、金属栅极沟槽的底部及层面上沉积形成界面层（IL）302和高K（HK）介电层303。IL层的可以为热氧化层、氮的氧化物层、化学氧化层或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成界面层。界面层的厚度范围为5埃至10埃。高K电介质的材料可以选择为但不限于LaO、BaZrO、AlO、HfZrO、HfZrON、HfLaO、HfSiON、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、（Ba，Sr）TiO3（BST）、Al2O3、Si3N4、氮氧化物或者其他适合的材料。可以采用CVD、ALD或者PVD等适合的工艺形成高K介电层。高K介电层的厚度范围为10埃至30埃。
在高K介电层303上形成覆盖层304，覆盖层304的材料可以为La2O3、AL2O3、Ga2O3、In2O3、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TixN1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成覆盖层。覆盖层的厚度范围为5埃至20埃。在覆盖层304上沉积形成阻挡层305，阻挡层的材料可以选择为但不限于TaN、Ta、TaAl或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层。阻挡层的厚度范围为5埃至20埃。
如图3B所示，在阻挡层305上形成功函数金属层306。可以采用CVD、ALD或者PVD等适合的工艺形成功函数金属层。功函数金属层的材料为TiN、TaN、HfN、MoN或者其他适合的薄膜层。
如图3C所示，对PMOS标准阈值电压（PSVT）区域、PMOS低阈值电压（PLVT）区域、PMOS高阈值电压（PHVT）区域执行P型掺杂注入工艺，具体的，将P型掺杂材料分别注入到PMOS标准阈值电压（PSVT）区域、PMOS低阈值电压（PLVT）区域、PMOS高阈值电压（PHVT）区域中，以用于P型电压调制（PVT modulation）和多-P型电压器件调节（multi-PVT device tuning）。
示例性地，PMOS区域中的P型材料的掺杂浓度不同，PMOS高阈值电压区域、PMOS标准阈值电压区域和PMOS低阈值电压区域的掺杂浓度逐渐降低，相当于，PMOS高阈值电压区域的P型材料的掺杂浓度大于PMOS标准阈值电压区域的P型材料的掺杂浓度，PMOS标准阈值电压区域的P型材料的掺杂浓度大于PMOS低阈值电压区域的P型材料的掺杂浓度。所述P型材料注入的剂量以及能量均可以选择本领域常用的范围，在此不再赘述。
在本发明一具体实施例中，在功函数金属层306上形成掩膜层307，所述硬掩膜层可以为图案化的光刻胶层，掩膜层307露出PMOS高阈值电压区域覆盖PMOS标准阈值电压区域、PMOS低阈值电压区域和全部NMOS区域，以掩膜层307作为掩膜对PMOS高阈值电压区域执行掺杂注入。对PMOS标准阈值电压区域和PMOS低阈值电压区域执行掺杂注入工艺的方法相同，本领域的技术人员只需改变掩膜层开口的位置和掺杂注入的剂量即可实现对PMOS标准阈值电压区域和PMOS低阈值电压区域的掺杂注入，在此就不一一详细赘述。
在所述注入掺杂之后执行退火步骤，有助于掺杂材料在功函数金属层306中均匀扩散，所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行热处理，在本发明所述高纯气体优选为氮气或惰性气体，所述热退火步骤的温度为800-1200℃，所述热退火步骤时间为1-200s。
作为进一步的优选，在本发明中可以选用快速热退火，具体地，可以选用以下几种方式中的一种：脉冲激光快速退火、脉冲电子束快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源（如卤灯、电弧灯、石墨加热）快速退火等。本领域技术人员可以根据需要进行选择，也并非局限于所举示例。
在所述退火步骤之后，具有P型材料掺杂剂的功函数金属层308可以作为P型功函数金属层308，所述P型功函数金属层308有助于控制铝金属电极层中铝扩散到下层材料中。
如图3D所示，对NMOS标准阈值电压（NSVT）区域、NMOS低阈值电压（NLVT）区域、NMOS高阈值电压（NHVT）区域执行N型掺杂注入工艺，具体的，将N型掺杂材料分别注入到NMOS标准阈值电压（NSVT）区域、NMOS低阈值电压（NLVT）区域、NMOS高阈值电压（NHVT）区域中，以用于N型电压调制（NVT modulation）和多-N型电压器件调节（multi-NVT device tuning）。
示例性地，NMOS区域中的N型材料的掺杂浓度不同，NMOS高阈值电压区域、NMOS标准阈值电压区域和NMOS低阈值电压区域的掺杂浓度逐渐降低，相当于，NMOS高阈值电压区域的N型材料的掺杂浓度大于NMOS标准阈值电压区域的N型材料的掺杂浓度，NMOS标准阈值电压区域的N型材料的掺杂浓度大于NMOS低阈值电压区域的N型材料的掺杂浓度。所述N型材料注入的剂量以及能量均可以选择本领域常用的范围，在此不再赘述。
在本发明一具体实施例中，在功函数金属306上形成掩膜层309，所述硬掩膜层可以为图案化的光刻胶层，掩膜层309露出NMOS高阈值电压区域覆盖NMOS标准阈值电压区域、NMOS低阈值电压区域和全部PMOS区域，以掩膜层309作为掩膜对NMOS高阈值电压区域执行掺杂注入。对NMOS标准阈值电压区域和NMOS低阈值电压区域执行掺杂注入工艺的方法相同，本领域的技术人员只需改变掩膜层开口的位置和掺杂注入的剂量即可实现对NMOS标准阈值电压区域和NMOS低阈值电压区域的掺杂注入，在此就不详细赘述。
在所述注入掺杂之后执行退火步骤，有助于掺杂材料在功函数金属层306中均匀扩散，所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行热处理，在本发明所述高纯气体优选为氮气或惰性气体，所述热退火步骤的温度为800-1200℃，所述热退火步骤时间为1-200s。
作为进一步的优选，在本发明中可以选用快速热退火，具体地，可以选用以下几种方式中的一种：脉冲激光快速退火、脉冲电子束快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源（如卤灯、电弧灯、石墨加热）快速退火等。本领域技术人员可以根据需要进行选择，也并非局限于所举示例。
在所述退火步骤之后，具有N型材料掺杂剂的功函数金属层310可以作为N型功函数金属层310，所述N型功函数金属层310有助于控制铝金属电极层中铝扩散到下层材料中。
参照图4，为根据本发明一个实施方式制作具有后HK/后MG结构的半导体器件的工艺流程图，用于简要示出整个制造工艺的流程。
在步骤401中，提供一半导体衬底，半导体衬底包括NMOS标准阈值电压区域和PMOS标准阈值电压区域，NMOS低阈值电压区域和PMOS低阈值电压区域、NMOS高阈值电压区域和PMOS高阈值电压区域，在半导体衬底上形成有层间介电层（ILD0），NMOS区域中的虚拟栅极结构和PMOS区域中虚拟栅极结构。去除NMOS区域中的虚拟栅极结构和PMOS区域中的虚拟栅极结构，以形成金属栅极沟槽；
在步骤402中，在NMOS区域和PMOS区域中的金属栅极沟槽中依次沉积形成界面层、高K介电层、覆盖层、阻挡层和功函数金属层；
在步骤403中，分别对PMOS标准阈值电压区域、PMOS低阈值电压区域和PMOS高阈值电压区域执行P型材料注入；
在步骤404中，执行退火步骤；
在步骤405中，分别对NMOS标准阈值电压区域、NMOS低阈值电压区域和NMOS高阈值电压区域执行N型材料注入；
在步骤406中，执行退火步骤。
综上所述，根据本发明的制作方法在高K/金属栅极互补金属氧化物半导体器件（CMOS）技术中通过注入掺杂半导体材料到功函数金属层中以调节多电压半导体器件和调整半导体器件电压，以提高半导体器件的整体性能，提高半导体的良品率。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (9)

1.一种制作半导体器件的方法，包括：
提供半导体衬底，在所述半导体衬底上形成虚拟栅极；
去除所述虚拟栅极，以形成沟槽；
在所述沟槽的底部及侧壁上依次沉积形成高K介电层、覆盖层和阻挡层；
在所述阻挡层上形成半导体材料层；
对所述半导体材料层执行掺杂注入；
执行退火步骤。
2.一种制作半导体器件的方法，包括：
提供半导体衬底，在所述半导体衬底上形成虚拟栅极；
去除所述虚拟栅极，以形成沟槽；
在所述沟槽的底部及侧壁上依次沉积形成高K介电层、覆盖层和阻挡层；
在所述阻挡层上形成功函数金属层；
对所述功函数金属层执行掺杂注入；
执行退火步骤。
3.如权利要求1或2所述的方法，其特征在于，所述半导体衬底包括低阈值电压区域、标准阈值电压区域和高阈值电压区域。
4.如权利要求1所述的方法，其特征在于，所述半导体材料层的材料为Si或者GaAs。
5.如权利要求2所述的方法，其特征在于，所述功函数金属层的材料为TiN、TaN、HfN或者MoN。
6.如权利要求3所述的方法，其特征在于，所述高阈值电压区域的掺杂浓度大于所述标准阈值电压区域的掺杂浓度，所述标准阈值电压区域的掺杂浓度大于所述低阈值电压区域的掺杂浓度。
7.如权利要求1或2所述的方法，其特征在于，所述半导体衬底和所述高K介电层之间形成有界面层。
8.如权利要求3所述的方法，其特征在于，所述半导体衬底包括P型所述低阈值电压区域、P型所述标准阈值电压区域和P型所述高阈值电压区域，所述掺杂注入的材料为P型材料。
9.如权利要求3所述的方法，其特征在于，所述半导体衬底包括N型所述低阈值电压区域、N型所述标准阈值电压区域和N型所述高阈值电压区域，所述掺杂注入的材料为N型材料。
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