KR20130126890A - 문턱 전압 설정 도펀트 구조물들을 갖는 개선된 트랜지스터 - Google Patents

문턱 전압 설정 도펀트 구조물들을 갖는 개선된 트랜지스터 Download PDF

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KR20130126890A
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루시안 시프렌
푸쉬카르 라나드
랜스 스쿠더
스콧 이. 톰프슨
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수볼타, 인크.
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Abstract

문턱 전압 설정 도펀트 구조를 갖는 진보된 트랜지스터는 길이(Lg)를 갖는 게이트, 및 도펀트의 제1 농도를 갖도록 도핑된 웰(well)을 포함한다. 웰과 게이트 사이에 스크리닝 영역이 위치하며, 5×1018 도펀트 원자/cm3 보다 큰 도펀트의 제2 농도를 갖는다. 스크리닝 영역 위에 위치하는 문턱 전압 오프셋 평면의 배치에 의해 문턱 전압 설정 영역이 형성된다. 문턱 전압 설정 영역은 델타 도핑에 의해 형성될 수 있으며, Lg/5 내지 Lg/1의 두께를 갖는다. 이 구조는 채널 도펀트 농도를 5×1017 도펀트 원자/cm3 보다 작게 유지하기 위해 최소한의 할로 주입을 사용하거나 또는 사용하지 않는다.

Description

문턱 전압 설정 도펀트 구조물들을 갖는 개선된 트랜지스터{ADVANCED TRANSISTORS WITH THRESHOLD VOLTAGE SET DOPANT STRUCTURES}
[관련출원]
본 출원은 2009년 9월 30일에 제출된 미국 가출원 61/247,300의 이득을 청구하며, 그 개시물이 참고로 여기에 포함된다. 본 출원은 또한 2009년 11월 17일에 제출된 미국 가출원 61/262,122의 이득을 청구하며, 그 개시물이 참고로 여기에 포함되고, 발명의 명칭이 "Electronic Devices and Systems, and Methods for Making and Using the Same"이고 2010년 2월 18일에 제출된 미국 특허 출원 12/708,497의 이득을 청구하며, 그 개시물이 참고로 여기에 포함된다. 본 출원은 또한 2010년 6월 22일에 제출된 미국 가출원 61/357,492의 이득을 청구하며, 그 개시물이 참고로 여기에 포함된다.
[발명의 분야]
본 개시물은 문턱 전압 설정 도펀트 구조물들을 포함하는 개선된 동작 특성을 갖는 진보된 트랜지스터를 형성하는 구조물 및 프로세스에 관한 것이다.
전계 효과 트랜지스터(FET)가 스위치 온 또는 오프되는 전압은 트랜지스터 동작에 있어서 중요한 파라미터이다. 낮은 문턱 전압(VT), 특히, 동작 전압(VDD)의 약 0.3배의 문턱 전압을 갖는 트랜지스터들은, 빠르게 스위칭할 수 있으나, 또한, 비교적 높은 오프 상태 전류 누설을 갖는다. 높은 문턱 전압(VT), 특히, 동작 전압(VDD)의 약 0.7배의 문턱 전압을 갖는 트랜지스터들은, 더 느리게 스위칭되지만, 비교적 낮은 오프 상태 전류 누설을 갖는다. 반도체 전자 설계자들은, 고속의 중요한 경로들은 낮은 VT를 갖고, 보다 빈번하지 않게 액세스되는 회로들은 전력을 절약하는 높은 VT를 갖는, 상이한 문턱 전압들을 갖는 복수의 트랜지스터 디바이스를 갖는 다이를 제조함으로써 이를 활용해 왔다.
VT를 설정하는 종래의 솔루션은 트랜지스터 채널을 VT 주입물(implant)로 도핑하는 것을 포함한다. 전형적으로, 주입물 도즈량(dosage)이 높을수록, 디바이스의 VT가 더 높아진다. 채널은 또한, 소스 및 드레인 주변의 높은 주입물 각도의 "포켓(pocket)" 또는 "할로(halo) 주입물"에 의해 도핑될 수 있다. 채널 VT 주입물 및 할로 주입물은 트랜지스터 소스 및 드레인에 대하여 대칭 또는 비대칭일 수 있고, 둘다는 VT를 원하는 레벨까지 증가시킨다. 불행하게도, 이러한 주입물은 주로 채널 내의 증가된 도펀트 산란 때문에, 전자 이동도에 나쁜 영향을 주며, 트랜지스터들의 크기가 점점 작아짐에 따라, 나노스케일 트랜지스터들에서 유용한 VT 설정 포인트를 위해 요구되는 도펀트 밀도 및 주입물 위치 제어는 점점 어려워지고 있다.
많은 반도체 제조자는 전체적으로 또는 부분적으로 공핍된 SOI(silicon on insulator) 트랜지스터를 포함하는 새로운 트랜지스터 타입을 채용함으로써 (나노스케일 게이트 트랜지스터 크기를 갖는 트랜지스터들에서의 "쇼트 채널 효과"를 포함하는) 벌크 CMOS의 스케일링 문제점을 방지하려고 시도해 왔다. SOI 트랜지스터는 절연층 상에 놓은 실리콘 박층 상에 형성되고, 일반적으로 VT 설정 주입물 또는 할로 주입물을 필요로 한다. 불행하게도, 적절한 절연층을 생성하는 것은 비싸고 달성하기 어렵다. 초기 SOI 장치는 실리콘 웨이퍼 대신에 절연 사파이어 웨이퍼 상에 형성했고, 고비용 때문에 일반적으로 특수 애플리케이션(예를 들어, 군사 항공 전자 공학 또는 위성)에만 사용된다. 현대 SOI 기술은 실리콘 웨이퍼를 이용할 수 있지만, 장치 제품 단결정 실리콘의 표면층 아래에 전체 웨이퍼에 걸쳐 연장하는 절연 실리콘 산화물층을 형성하기 위하여 비싸고 시간을 소비하는 추가적인 웨이퍼 처리 단계를 필요로 한다.
실리콘 웨이퍼 상에 실리콘 산화물층을 형성하는 하나의 일반적인 어프로치는 벌크 실리콘 웨이퍼 내에 매립 산화물(BOX; buried oxide)층을 형성하기 위하여 산소의 하이 도즈 이온 주입 및 높은 온도의 어닐링을 필요로 한다. 대안으로, SOI 웨이퍼는 실리콘 웨이퍼를 자신의 표면 상에 산화물층을 갖는 다른 실리콘 웨이퍼("핸들" 웨이퍼)에 본딩함으로써 제조될 수 있다. 웨이퍼 쌍은 핸들 웨이퍼 상의 BOX층의 상부에 단결정 실리콘의 얇은 트랜지스터 품질층을 남기는 프로세스를 이용하여 갈라진다. 이것은 실리콘 박층을 핸들 웨이퍼의 열적으로 성장한 산화물층 상에 이동하기 때문에 "층 이동(layer transfer)" 기술이라 한다.
예상되는 대로, BOX 형성 또는 층 이동은 비교적 높은 실패율을 갖는 비용이 많이 드는 제조 기술이다. 따라서, SOI 트랜지스터의 제조는 많은 선두적인 제조자에게 경제적으로 매력적인 솔루션은 아니다. "플로팅 바디(floating body") 효과, 새로운 SOI 특정 트랜지스터 프로세스의 개발에 대한 필요성 및 다른 회로 변경에 대처하기 위한 트랜지스터 재설계 비용이 SOI 웨이퍼 비용에 추가되면, 분명히 다른 솔루션이 필요하다.
조사된 다른 가능한 진보된 트랜지스터는, SOI 트랜지스터처럼, 채널 내에 도핑이 없거나 적게 함으로써 불리한 스케일링 및 쇼트 채널 효과를 최소화하는 다수의 게이트 트랜지스터를 이용한다. (게이트에 의해 부분적으로 둘러싸인 핀(fin)형상 채널 때문에) finFET로서 흔히 알려진, finFET 트랜지스터의 사용이 28 나노미터 또는 더 낮은 트랜지스터 게이트 사이즈를 갖는 트랜지스터에 대하여 제안되었다. 그러나, SOI 트랜지스터처럼, 근본적으로 새로운 트랜지스터 아키텍쳐로의 이동이 약간의 스케일링, VT 설정 포인트, 및 쇼트 채널 효과 문제를 해결하지만, SOI보다 심지어 더 큰 트랜지스터 레이아웃 재설계를 필요로 하는 다른 문제를 생성한다. finFET를 생성하는 복잡한 비평면 트랜지스터 제조 기술에 대한 필요성 및 finFET에 대한 새로운 프로세스 플로우를 생성하는데 있어서 모르는 어려움을 고려하여, 제조자는 finFET를 제조할 수 있는 반도체 제조 설비에 대한 투자를 꺼리고 있다.
도 1은 개선된 문턱 전압 설정 영역 도펀트 구조물들을 갖는 DDC 트랜지스터를 도시한다.
도 2는 문턱 전압 설정 영역 도펀트 구조물들의 도펀트 프로파일을 도시한다.
도 3은 어닐 전 문턱 전압 도펀트 프로파일을 개략적으로 도시한다.
도 4는 델타 도핑된 VT 구조물들의 전형적인 프로세스 플로우를 도시한다.
(전형적으로 100나노미터보다 작은 게이트 길이를 갖는) 나노스케일 벌크 CMOS 트랜지스터들은, 부분적으로, VT 스케일링이 VDD 스케일링과 일치하지 않기 때문에 제조하기가 점점 어려워지고 있다. 통상적으로, 100나노미터보다 큰 게이트 크기를 갖는 트랜지스터들에 대해, 트랜지스터의 게이트 길이의 감소는 동작 전압 VDD의 대략 비례하는 감소를 포함하였으며, 이는 함께, 대략 동일한 전기장 및 동작 특성들을 보장하였다. 동작 전압 VDD를 감소시키는 능력은, 문턱 전압 VT를 정확하게 설정할 수 있는 것에 부분적으로 의존하지만, 이는, 트랜지스터 치수가 감소함에 따라, 예를 들어, 랜덤 도펀트 변동(Random Dopant Fluctuation; RDF)을 포함하는 다양한 요인들 때문에, 점점 어려워졌다. 벌크 CMOS 프로세스를 사용하여 제조된 트랜지스터들에 있어서, 문턱 전압 VT를 설정하는 주 파라미터는 채널 내의 도펀트의 양이다. 이론적으로, 이는 동일한 칩 상의 동일한 트랜지스터들이 동일한 VT를 갖도록 정확하게 실시될 수 있지만, 현실에서, 문턱 전압들은 현저히 변할 수 있다. 이는, 이러한 트랜지스터들은 동일한 게이트 전압에 응답하여 모두 동시에 스위치 온되지 않을 것이고, 일부는 전혀 스위치 온되지 않을 수 있다는 것을 의미한다. 100나노미터 이하의 게이트 및 채널 길이를 갖는 나노스케일 트랜지스터들에 있어서, RDF는, 일반적으로 시그마 VT 또는 σVT로 명명되는 VT의 변화의 주 결정 요인이며, RDF에 의해 야기되는 σVT의 양은 채널 길이가 감소함에 따라 증가될 뿐이다.
종래의 평면 CMOS 프로세스를 사용하여 벌크 CMOS 기판 상에 제조가능한 개선된 트랜지스터가 도 1에 도시된다. 전계 효과 트랜지스터(FET)(100)는 소정의 기재된 실시예에 따라 문턱 전압 VT를 정확하게 설정할 수 있는 능력과 함께, 크게 감소된 쇼트 채널 효과를 갖도록 구성된다. FET(100)는 게이트 전극(102), 소스(104), 드레인(106) 및 채널(110) 상에 위치하는 게이트 유전체(108)를 포함한다. 동작에서, 채널(110)은 깊이 공핍되어 종래의 트랜지스터와 비교하여 깊게 도핑된 채널(DDC; deeply depleted channel)로서 묘사될 수 있는 것을 형성하고, 공핍 깊이는 고농도로 도핑된 스크리닝 영역(112)에 의해 부분적으로 설정된다. 채널(110)은 실질적으로 도핑되지 않고, 고농도로 도핑된 스크리닝 영역(112) 상부에 도시된 바와 같이 위치하지만, 상이한 도펀트 농도를 갖는 간단하거나 복잡한 레이어링(layering)을 포함할 수 있다. 이 도핑된 레이어링은, 스크리닝 영역(112)보다 낮은 도펀트 농도를 갖고 채널(110) 내에서 게이트 유전체(108) 및 스크리닝 영역(112) 사이에 선택적으로 위치하는 문턱 전압 설정 영역(111)을 포함할 수 있다. 문턱 전압 설정 영역(111)은 채널(110)의 벌크가 실질적으로 도핑되지 않도록 하면서 FET(100)의 동작 문턱 전압의 작은 조절을 허용한다. 특히, 게이트 유전체(108)에 인접한 채널(110)의 그 부분은 도핑되지 않아야 한다. 추가적으로, 펀치 스루 억제 영역(113)이 스크리닝 영역(112) 아래에 형성된다. 문턱 전압 설정 영역(111)처럼, 펀치 스루 억제 영역(113)은 저농도로 도핑된 웰 기판(114)의 전체 도펀트 농도보다 높으면서 스크리닝 영역(112)보다 낮은 도펀트 농도를 갖는다.
동작에 있어서, 바이어스 전압(122)(VBS)이 소스(104)로 인가되어 동작 문턱 전압을 더 변경할 수 있고, P+ 단자(126)가 접속부(124)에서 P웰(114)에 접속되어 회로를 폐쇄한다. 게이트 스택은 게이트 전극(102), 게이트 콘택(118) 및 게이트 유전체(108)를 포함한다. 게이트 스페이서(130)가 포함되어 소스 및 드레인으로부터 게이트를 분리하고, 선택적인 소스/드레인 연장부(SDE; source/drain extensions)(132) 또는 "팁(tips)"은 게이트 스페이서 및 게이트 유전체(108) 아래에서 소스 및 드레인을 확장하여, 게이트 길이를 감소시키고 FET(100)의 전기 특성을 개선한다.
이 예시적인 실시예에서, FET(100)는 기판(116) 상에 형성된 P웰(114)을 제공하는 P형 도핑 실리콘 기판으로서의 기판 상에 형성된 N형 도펀트 물질로 이루어진 소스 및 드레인을 갖는 N채널 트랜지스터로서 도시된다. 그러나, 기판 또는 도펀트 물질에 대한 적절한 변화로, 갈륨 비소 기반 물질 등의 다른 적절한 기판으로부터 형성된 비-실리콘 P형 반도체 트랜지스터가 대체될 수 있음을 이해할 것이다. 소스(104) 및 드레인(106)은 종래의 도펀트 주입 프로세스 및 물질을 이용하여 형성될 수 있고 예를 들어 LDD(low doped drain) 기술에 따라 스트레스 유도 소스/드레인 구조물, 융기된(raised) 및/또는 함몰된(recessed) 소스/드레인, 비대칭적으로 도핑된, 카운터 도핑된 또는 결정 구조 변경된 소스/드레인 또는 소스/드레인 연장 영역의 주입 도핑 등의 변경을 포함할 수 있다. 소정의 실시예에서, 전기적 특성을 변경하기 위하여 보상 도펀트로서 이종 도펀트 물질을 사용하는 것을 포함하여, 소스/드레인 동작 특성을 변경하는 다양한 다른 기술이 또한 사용될 수 있다.
게이트 전극(102)은, 제한되지 않지만, 바람직하게는, 금속, 금속 합금, 금속 질화물, 금속 규화물, 뿐만 아니라 그 적층체 및 그 합성물을 포함하는 종래의 물질로부터 형성될 수 있다. 소정의 실시예에서, 게이트 전극(102)은 또한, 예를 들어, 고농도로 도핑된 폴리실리콘 및 폴리실리콘 게르마늄 합금을 포함하여, 폴리실리콘으로부터 형성될 수 있다. 금속 또는 금속 합금은, 티타늄 질화물 등의 티타늄 함유 화합물을 포함하여, 알루미늄, 티타늄, 탄탈륨 또는 그 질화물을 함유하는 것을 포함할 수 있다. 게이트 전극(102)의 형성은, 제한되지 않지만, 증발 방법 및 스퍼터링 방법 등의, 규화물 방법, 화학 기상 증착 및 물리적 기상 증착 방법을 포함할 수 있다. 일반적으로, 게이트 전극(102)은 약 1 내지 약 500 나노미터의 전체 두께를 갖는다.
게이트 유전체(108)는 산화물, 질화물 및 산질화물 등의 종래의 유전 물질을 포함할 수 있다. 대안으로, 게이트 유전체(108)는 일반적으로, 제한되지 않지만, 하프늄 산화물, 하프늄 규산염, 지르코늄 산화물, 란타늄 산화물, 티타늄 산화물, 바륨-스토론튬-티탄산염 및 납-지르콘삼염-티탄산염, 금속 기반 유전 물질 및 유전 특성을 갖는 다른 물질을 포함하는 더 높은 유전상수 유전 물질을 포함할 수 있다. 바람직한 하프늄 함유 산화물은 HfO2, HfZrOx, HfSiOx, HfTiOx, HfAlOx 등을 포함한다. 조성 및 이용가능한 퇴적(deposition) 처리 장치에 따라, 게이트 유전체(108)는 열적 또는 플라즈마 산화, 질화 방법, 화학 기상 증착 방법(원자층 퇴적 방법을 포함) 및 물리적 기상 증착 방법과 같은 방법에 의해 형성될 수 있다. 일부 실시예에서, 다수 또는 합성 층, 적층체 및 유전 물질의 복합 혼합물이 사용될 수 있다. 예를 들어, 게이트 유전체는 약 0.3 및 1 nm 사이의 두께를 갖는 SiO2 기반 절연체 및 0.5 및 4 nm 사이의 두께를 갖는 하프늄 산화물 기반 절연체로부터 형성될 수 있다. 일반적으로, 게이트 유전체는 약 0.5 내지 약 5 나노미터의 전체 두께를 갖는다.
채널 영역(110)은 게이트 유전체(108) 아래 및 고농도로 도핑된 스크리닝 영역(112) 위에 형성된다. 채널 영역(110)은 또한 소스(104) 및 드레인(106) 사이에서 접촉 및 연장한다. 바람직하게, 채널 영역은 게이트 유전체(108)에 인접하거나 부근에 5×1017 도펀트 원자/cm3보다 작은 도펀트 농도를 갖는 실질적인 도핑되지 않은 실리콘을 포함한다. 채널 두께는 일반적으로 5 내지 50 나노미터의 범위일 수 있다. 소정의 실시예에서, 채널 영역(110)은 스크리닝 영역 상의 순수한 또는 실질적으로 순수한 실리콘의 에피택셜 성장에 의해 형성된다.
개시된 바와 같이, 문턱 전압 설정 영역(111)은 스크리닝 영역(112) 위에 위치하고, 일반적으로 얇은 도핑층으로서 형성된다. 특정 실시예들에서, 스크리닝 영역(112)에 대해 실질적으로 평행하고 수직으로 오프셋된 도펀트 평면을 형성하기 위해 델타 도핑, 제어된 인-사이추(in-situ) 퇴적, 또는 원자 층 퇴적이 사용될 수 있다. 적절하게 변하는 도펀트 농도, 두께 및 게이트 유전체 및 스크리닝 영역으로부터의 분리는 동작 FET(100) 내에서의 문턱 전압의 제어되는 약간의 조절을 허용한다. 소정의 실시예에서, 문턱 전압 설정 영역(111)은 약 1×1018 도펀트 원자/cm3 및 약 1×1019 도펀트 원자/cm3 사이의 농도를 갖도록 도핑된다. 문턱 전압 설정 영역(111)은 1) 인-사이추(in-situ) 에피택셜 도핑, 2) 실리콘 박층의 에피택셜 성장 후의 엄격하게 제어된 도펀트 주입(예를 들어, 델타 도핑), 3) 실리콘 박층의 에피택셜 성장 후의 스크리닝 영역(112)으로부터 원자의 도펀트 확산, 또는 4) 이들 프로세스의 조합(예를 들어, 실리콘의 에피택셜 성장 후의 도펀트 주입 및 스크리닝층(112)로부터의 확산)을 포함하는 몇 개의 상이한 프로세스에 의해 형성될 수 있다.
고농도로 도핑된 스크리닝 영역(112)의 위치지정은 일반적으로 동작 FET(100)의 공핍 영역의 깊이를 설정한다. 유리하게, 스크리닝 영역(112)(및 관련 공핍 깊이)은 게이트 길이와 비슷한 것(Lg/1)으로부터 게이트 길이의 큰 분수(Lg/5)인 깊이까지의 범위의 깊이에서 설정된다. 바람직한 실시예에서, 일반적인 범위는 Lg/3 내지 Lg/1.5 사이이다. Lg/2 이상을 갖는 장치는 매우 낮은 전력 동작을 위해 바람직하고, 더 높은 전압에서 동작하는 디지털 또는 아날로그 장치는 종종 Lg/5 및 Lg/2 사이의 스크리닝 영역으로 형성될 수 있다. 예를 들어, 32 나노미터의 게이트 길이를 갖는 트랜지스터는 8 나노미터(Lg/4)의 깊이에서 피크 도펀트 밀도에서 설정된 문턱 전압과 함께 약 16 나노미터(Lg/2)의 게이트 유전체 아래의 깊이에서 피크 도펀트 밀도를 갖는 스크리닝 영역을 갖도록 형성될 수 있다.
소정의 실시예에서, 스크리닝 영역(112)은 도핑되지 않은 채널의 도펀트 농도보다 상당히 크고, 선택적인 문턱 전압 설정 영역(111)의 도펀트 농도보다 적어도 약간 큰 약 5×1018 도펀트 원자/cm3 및 약 1×1020 도펀트 원자/cm3 사이의 농도를 갖도록 도핑된다. 인식하는 바와 같이, 정확한 도펀트 농도 및 스크리닝 영역 깊이는 FET(100)의 소망의 동작 특성을 개선하도록 변경되거나 이용가능한 트랜지스터 제조 프로세스 및 프로세스 조건을 고려하도록 변경될 수 있다.
누설 제어를 돕기 위하여, 펀치 스루 억제 영역(113)은 스크리닝 영역(112) 아래에 형성된다. 일반적으로, 펀치 스루 억제 영역(113)은 저농도로 도핑된 웰로의 직접적인 주입에 의해 형성되지만, 스크리닝 영역으로부터의 외부 확산(outdiffusion), 인-사이추 성장 또는 다른 공지된 프로세스에 의해 형성될 수 있다. 문턱 전압 설정 영역(111)처럼, 펀치 스루 억제 영역(113)은 일반적으로 약 1×1018 도펀트 원자/cm3 및 약 1×1019 도펀트 원자/cm3 사이에 설정된, 스크리닝 영역(122)보다 낮은 도펀트 농도를 갖는다. 또한, 펀치 스루 억제 영역(113) 도펀트 농도는 웰 기판의 전체 도펀트 농도보다 높게 설정된다. 인식하는 바와 같이, 정확한 도펀트 농도 및 깊이는 FET(100)의 소망의 동작 특성을 개선하도록 변경되거나 이용가능한 트랜지스터 제조 프로세스 및 프로세스 조건을 고려하도록 변경될 수 있다.
잘 개발되고 오래 사용된 평면 CMOS 처리 기술이 용이하게 적응될 수 있기 때문에, 이러한 FET(100)를 형성하는 것은 SOI 또는 finFET 트랜지스터와 비교하여 상대적으로 간단하다.
동시에, 구조물 및 구조물을 형성하는 방법은 종래의 나노스케일 장치와 비교하여 낮은 동작 전압 및 낮은 문턱 전압을 갖는 FET 트랜지스터를 허용한다. 또한, DDC 트랜지스터는 전압 바디 바이어스 생성기의 도움으로 문턱 전압이 정적으로 설정되는 것을 허용하도록 구성될 수 있다. 일부 실시예에서, 문턱 전압은 심지어 동적으로 제어될 수 있고, (낮은 누설, 낮은 속도 동작을 위해 VT를 위로 조절하도록 전압 바이어스를 설정함으로써) 트랜지스터 누설 전류가 크게 감소되게 하거나 (높은 누설, 높은 속도 동작을 위해 VT를 아래로 조절함으로써) 증가되게 할 수 있다. 궁극적으로, 이들 구조물 및 구조물을 형성하는 방법은 회로가 동작하는 동안 동적으로 조절될 수 있는 FET 장치를 갖는 집적 회로를 설계할 수 있게 한다. 따라서, 집적 회로 내의 트랜지스터는 명목상 동일한 구조물로 설계될 수 있고, 상이한 바이어스 전압에 응답하여 상이한 동작 전압에서 동작하거나 상이한 바이어스 전압 및 동작 전압에 응답하여 상이한 동작 모드에서 동작하도록 제어, 변조 또는 프로그래밍될 수 있다. 또한, 이들은 회로 내의 상이한 애플리케이션을 위해 사후 제조(post-fabrication)로서 구성될 수 있다.
인식하는 바와 같이, 반도체의 물리적 및 전기적 특성을 변경하기 위하여 반도체의 결정층 또는 기판 내에 주입되거나 다른 방법으로 존재하는 원자의 농도가 물리적 및 기능적 영역 또는 층에 대하여 설명된다. 이들은 당업자에 의해 특정 농도 평균을 갖는 물질의 3차원 덩어리(mass)로서 이해될 수 있다. 또는, 이들은 상이하거나 공간적으로 변하는 농도를 갖는 서브 영역 또는 서브층으로서 이해될 것이다. 이들은 또한 도펀트 원자의 작은 그룹, 실질적으로 유사한 도펀트 원자 등의 영역, 또는 다른 물리적 실시예로서 존재할 수 있다. 이들 특성에 기초한 영역의 설명은 형상, 정확한 위치 또는 배향을 제한하도록 의도되지 않는다. 이들은 또한 이들 영역 또는 층을 임의의 특정한 프로세스 단계들의 타입 또는 수, 층(예를 들어, 합성 또는 단일)의 타입 또는 수, 반도체 퇴적, 에칭 기술 또는 이용되는 성장 기술로 제한하는 것으로 의도되지 않는다. 이들 프로세스는 에피택셜 형성된 영역 또는 원자층 퇴적, 도펀트 주입 방법론 또는 선형 또는 단조증가, 역행 또는 다른 적절한 공간 변화 도펀트 농도를 포함하는 특정 수직 또는 횡 도펀트 프로파일을 포함할 수 있다. 소망의 도펀트 농도가 유지되도록 하기 위하여, 저온 처리, 카본 도핑, 인-사이추 도펀트 퇴적 및 진보된 플래시 또는 다른 어닐링 기술을 포함하는 다양한 도펀트 안티마이그레이션(antimigration)기술이 고려된다. 결과적인 도펀트 프로파일은 상이한 도펀트 농도를 갖는 하나 이상의 영역 또는 층을 가질 수 있고, 농도 변화 및 영역 또는 층이 어떻게 정의되는지는, 프로세스에 상관없이, 상이한 질적 또는 양적 도펀트 농도 결정 방법론을 이용하여 적외선 분광법, RBS(Rutherford Back Scattering), SIMS(Secondary Ion Mass Spectroscopy) 또는 다른 도펀트 분석 툴을 통해 검출되거나 검출되지 않을 수 있다.
문턱 전압 오프셋 평면의 퇴적에 의해 형성된, 뚜렷하게 정의된 문턱 전압 세트를 포함하는 하나의 가능한 트랜지스터 구조물을 더 잘 인식하기 위하여, 도 2는, 소스 및 드레인 간의 중간선에서 취하고 게이트 유전체로부터 웰을 향해 아래로 연장하는 깊게 공핍된 트랜지스터의 도펀트 프로파일(202)을 나타낸다. 농도는 입방 센티미터당 도펀트 원자의 수로 측정되고, 하향 깊이는 게이트 길이(Lg)의 비로서 측정된다. 나노미터의 절대 깊이보다 오히려 비율로서 측정하는 것은 상이한 노드(예를 들어, 45nm, 32nm, 22nm, 또는 15nm)에서 제조된 트랜지스터 사이의 상호 비교를 더 좋게 허용한다. 여기서, 노드는 일반적으로 최소 게이트 길이에 대하여 정의된다.기서, 노드는 최소 게이트 길이에 대하여 일반적으로 정의된다.
도 2에 도시된 바와 같이, 게이트 유전체에 인접한 채널(210)의 영역은 실질적으로 도펀트가 없고 거의 Lg/4의 깊이까지 5×1017 도펀트 원자/cm3 미만을 갖는다. 문턱 전압 설정 영역(211)은 도펀트 농도를 약 3×1018 도펀트 원자/cm3로 증가시키고, 농도는 약 3×1019 도펀트 원자/cm3까지 또 다른 자릿수 증가하여 동작 트랜지스터에서 공핍 영역(depletion zone)의 베이스를 설정하는 스크리닝 영역(212)을 형성한다. 약 Lg/1의 깊이에서 약 1×1019 도펀트 원자/cm3의 도펀트 농도를 갖는 펀치 스루 억제 영역(213)은 스크리닝 영역 및 저농도로 도핑된 웰(214) 사이의 중간이다. 펀치 스루 억제 영역이 없이는, 예를 들어 30nm 게이트 길이 및 1.0 볼트의 동작 전압을 갖도록 구성된 트랜지스터는 상당히 큰 누설을 갖는 것으로 기대된다. 개시된 펀치 스루 억제 영역(213)이 주입될 때, 펀치 스루 누설이 감소하여, 트랜지스터가 더 전력 효율적이도록 하고, 펀치 스루 불량 없이 트랜지스터 구조물에서의 프로세스 변형을 더 잘 견딜 수 있게 한다.
펀치 스루 억제 영역 및 스크리닝 영역을 형성할 수 있는 깊은 도펀트 주입은 제어하기에 비교적 쉬운 한편, 문턱 전압 설정 영역을 높은 정확도로 형성하기에는 훨씬 더 어렵다. 스크리닝 영역으로부터의 도펀트 마이그레이션은, 특히, 도펀트들을 활성화하기 위해 종종 직면하게 되는 고온 프로세스들이 사용될 때, 문턱 전압 설정 영역의 배치 및 농도에 상당한 변화를 야기할 수 있다. 원치 않는 도펀트 변화를 감소시키는 하나의 고려된 실시예가 도 3에 도시된다. 그래프(301)는, 도 2에 관해 논의된 것과 같은 도펀트 프로파일 구조를 야기하는 도펀트 프로파일 내의 어닐 전 도펀트 주입물 농도를 도시한다. 명백한 바와 같이, 펀치 스루 억제 영역 및 스크리닝 영역을 각각 형성하기 위해 개별적인 도펀트 주입물들(340 및 342)이 사용된다. 에피택셜 실리콘이 성장되며, 문턱 전압 오프셋 평면들(344 및 346)을 형성하기 위해, 순수 실리콘 퇴적이 델타 도핑에 의해 두번 중단된다. 이러한 복수의 평면들은 하나 또는 두개의 원자 층의 두께 정도로 매우 얇으며, 도펀트들이 매우 집중되어 있다. 하나 이상의 문턱 전압 오프셋 평면들은 에피택셜 채널 내의 어느 곳에든 배치될 수 있으나, 바람직하게는 게이트 유전체로부터 적어도 Lg/5의 거리만큼 떨어져서 배치된다. 어닐 후에, 문턱 전압 오프셋 평면들은 약간 확산되어, 도 2에 관해 예시된, 바람직한 문턱 전압 설정 영역을 형성한다.
델타 도핑된 평면들은 분자 빔 에피택시(molecular beam epitaxy), 유기금속 분해(organometallic decomposition), 원자 층 퇴적, 또는 화학 또는 물리 기상 증착과 같은 다른 종래의 프로세싱 기법들에 의해 퇴적될 수 있다. 실질적으로 도핑되지 않은 채널 아래에, 그리고 스크린 영역 위에 배치되는 델타 도핑된 오프셋 평면을 형성하기 위한 적합한 프로세스의 일 실시예가 도 4에 개략적으로 도시된다.
도 4는 아날로그 및 디지털 트랜지스터 양쪽 다를 포함하는, 상이한 타입의 FET 구조물에 적합한 델타 도핑된 오프셋 평면, 펀치 스루 억제 영역 및 스크리닝 영역을 갖는 트랜지스터를 형성하는 하나의 예시적인 프로세스를 나타내는 개략적인 프로세스 흐름도(300)이다. 여기에 도시된 프로세스는 발명의 개념을 모호하게 하지 않도록 일반적이고 광범위하게 설명하도록 의도하고, 더 상세한 실시예 및 예는 이하에서 나타낸다. 다른 프로세스 단계와 함께 이들은 레가시 장치와 함께 DDC 구조의 장치를 포함하는 집적 회로의 처리 및 제조를 허용하고, 개선된 성능 및 더 낮은 전력을 갖는 아날로그 및 디지털 장치의 전체 범위를 커버하는 설계를 허용한다.
단계(302)에서, 프로세스는 웰 형성에서 시작하고, 이는 상이한 실시예 및 예에 따라 많은 다른 프로세스 중의 하나일 수 있다. 303에서 지시된 바와 같이, 웰 형성은 원하는 애플리케이션 및 결과에 따라 STI(shallow trench isolation) 형성(304)의 전이나 후일 수 있다. 붕소(B), 인듐(I) 또는 다른 P형 물질은 P형 주입을 위해 사용될 수 있고 비소(As) 또는 인(P) 및 다른 N형 물질은 N형 주입에 사용될 수 있다. PMOS 웰 주입물에 대하여, P+ 주입물은 10 내지 80 keV의 범위, 및 1×1013 내지 8×1013/cm2의 범위 내에서 주입될 수 있다. As+는 5 내지 60 keV의 범위, 및 1×1013 내지 8×1013/cm2의 범위 내에서 주입될 수 있다. NMOS 웰 주입물에서, 붕소 주입물 B+ 주입물은 0.5 내지 5keV의 범위 내 및 1×1013 내지 8×1013/cm2의 범위 내에 있을 수 있다. 게르마늄 주입물 Ge+은 10 내지 60 keV의 범위 내 및 1×1014 내지 5×1014/cm2의 농도에서 수행될 수 있다. 도펀트 마이그레이션을 감소시키기 위하여, 탄소 주입물 C+는 0.5 내지 5 keV의 범위 및 1×1013 내지 8×1013/cm2의 농도에서 수행될 수 있다. 웰 주입은 펀치 스루 억제 영역, 펀치 스루 억제 영역보다 높은 도펀트 밀도를 갖는 스크린 영역, 및 (상술한 바와 같이 스크리닝 영역 상의 성장한 에피택셜층으로의 도펀트의 주입 또는 확산에 의해 일반적으로 형성되는) 문턱 전압 설정 영역의 순차 주입 및/또는 에피택셜 성장 및 주입을 포함할 수 있다.
일부 실시예에서, 웰 형성(302)은 302A에 도시된 바와 같이 Ge/B(N), As(P)의 빔 라인 주입과, 이어서 에피텍셜(EPI) 사전 세정(pre-clean) 프로세스와, 이어서 마지막으로 비선택적 블랭킷 EPI 퇴적을 포함할 수 있다. 대안으로, 웰은 302B에 도시된 바와 같이 B(N), As(P)의 플라즈마 주입과, 이어서 EPI 사전 세정과, 마지막으로 비선택적 (블랭킷) EPI 퇴적을 이용하여 형성될 수 있다. 델타 도핑은 EPI 성장 동안 적합한 단계에서 발생할 수 있으며, 바람직한 VT 설정 포인트를 갖는 바람직한 어닐 후 도펀트 프로파일을 형성하기 위해 필요하다면, 복수의 EPI 성장/델타 도핑 단계들이 고려된다. 대안으로, 웰 형성은 302C에 도시된 바와 같이 B(N), As(P)의 솔리드-소스 확산과, 이어서 EPI 사전 세정과, 이어서 마지막으로 비선택적 (블랭킷) EPI 퇴적을 포함할 수 있다. 대안으로 웰 형성은 302D에 도시된 바와 같이 B(N), As(P)의 솔리드-소스 확산과, 이어서 EPI 사전 세정과, 이어서 마지막으로 비선택적 (블랭킷) EPI 퇴적을 포함한다. 또 다른 대안으로서, 웰 형성은 단순히 웰 주입과, 이어서 B(N), P(P)의 인-사이추 도핑 선택적 EPI을 포함할 수 있다. 여기에 기재된 실시예는 상이한 웰 구조물을 갖고 상이한 파라미터에 따른 일반적인 기판 상에 구성된 다수의 장치 중의 임의의 하나를 허용한다.
웰 형성(302) 전 또는 후에 발생할 수 있는 STI 형성(304)은 900℃보다 낮은 온도에서의 저온 TSOX(trench sacrificial oxide) 라이너를 포함할 수 있다. 게이트 스택(306)이 많은 수의 상이한 방식으로, 상이한 물질로부터, 및 상이한 일함수로 형성되거나 다르게 구성될 수 있다. 하나의 옵션은 폴리/SiON 게이트 스택(306A)이다. 또 다른 옵션은 SiON/금속/폴리 및/또는 SiON/폴리와, 이어서 하이-K/금속 게이트를 포함하는 게이트-퍼스트(gate-first) 프로세스(306B)이다. 또 다른 옵션인 게이트-라스트(gate-last) 프로세스(306C)는 하이-K/금속 게이트 스택을 포함하고, 게이트 스택은 "하이-K 퍼스트 금속 게이트 라스트(Hi-K first-metal gate last)" 플로우 및 "하이-K 라스트 금속 게이트 라스트(Hi-K last-metal gate last)" 플로우로 형성될 수 있다. 또 다른 옵션인 306D는 장치 구성, N(NMOS)/P(PMOS)/N(PMOS)/P(NMOS)/미드-갭(Mid-gap) 또는 그 중간의 어느 곳에 따라 일함수의 조정가능 범위를 포함하는 금속 게이트이다. 일 예에서, N은 4.05V±200mV의 일함수(WF)를 갖고 P는 5.01V±200mV의 WF를 갖는다.
다음으로, 단계(308)에서, 소스/드레인 팁은 주입되거나 선택적으로 애플리케이션에 따라 주입되지 않을 수 있다. 팁의 치수는 요구에 따라 변경될 수 있고 게이트 스페이서(SPCR)가 사용되는지에 부분적으로 의존할 것이다. 하나의 옵션으로, 308A에서 팁 주입이 없을 수 있다. 다음으로, 선택적인 단계(310 및 312)에서, 스트레인드 채널(strained channel)을 생성하기 위한 성능 개선 수단으로서 PMOS 또는 NMOS EPI층이 소스 및 드레인 영역에 형성될 수 있다. 게이트-라스트 게이트 스택 옵션을 위하여, 단계(314)에서, 게이트-라스트 모듈이 형성된다. 이것은 게이트-라스트 프로세스(314A)만을 위한 것일 수 있다.
펀치 스루 억제부가 있는 것과 없는 것, 상이한 문턱 전압을 갖는 것, 델타 도핑된 문턱 전압 구조물들에 의해 부분적으로 설정되는 문턱 전압을 갖는 것과 갖지 않는 것, 및 정적 또는 동적 바이어싱이 있는 것과 없는 것을 포함하여, 다수의 트랜지스터 타입을 지원하는 다이가 고려된다. SoC(systems on a chip), 진보된 마이크로프로세서, 무선 주파수, 메모리 및 하나 이상의 디지털 및 아날로그 트랜지스터 구성을 갖는 다른 다이가 여기에 기재된 방법을 이용하여 장치에 포함될 수 있다. 여기에 기재된 방법 및 프로세스에 따라, 펀치 스루 억제부를 갖거나 갖지 않는 DDC 및/또는 트랜지스터 장치 및 구조물의 다양한 조합을 갖는 시스템이 벌크 CMOS를 이용하여 실리콘 상에 제조될 수 있다. 상이한 실시예에서, 다이는 동적 바이어스 구조물, 정적 바이어스 구조물 또는 바이어스가 없는(no-bias) 구조물이 개별적으로 또는 어떤 조합으로 존재하는 하나 이상의 영역으로 분리될 수 있다. 예를 들어, 동적 바이어스부에서는, 동적으로 조절가능한 장치가 높고 낮은 VT 장치 및 어쩌면 DDC 로직 장치와 함께 존재할 수 있다.
소정의 예시적인 실시예를 첨부된 도면을 참조하여 설명하고 도시하였지만, 이러한 실시예는 단지 예시적인 것이며 광범위한 발명에 대하여 제한적인 것이 아니고, 다양한 다른 변형이 당업자에게 떠오를 수 있으므로, 본 발명은 도시되고 기재된 특정 구성 및 배열로 제한되지 않는다는 것을 이해해야 한다. 따라서, 명세서 및 도면은 제한적인 의미보다는 설명적인 의미로 간주된다.

Claims (10)

  1. 제1 도펀트 농도를 갖도록 도핑된 웰;
    상기 웰과 접촉하고, 5×1018 도펀트 원자/cm3 보다 큰 제2 도펀트 농도를 갖는 스크리닝층; 및
    상기 스크리닝층 위에 에피택셜 성장된 차동 도핑된 채널층 및 문턱 전압 설정층을 포함하는 블랭킷층 - 상기 문턱 전압 설정층은 문턱 전압 오프셋 평면의 배치에 의해 적어도 부분적으로 형성되며, 상기 문턱 전압 오프셋 평면은 상기 스크리닝층 위에 상기 스크리닝층으로부터 분리되어 배치됨 -
    을 포함하는 전계 효과 트랜지스터 구조물.
  2. 제1항에 있어서,
    상기 문턱 전압 오프셋 평면은 델타 도핑에 의해 퇴적되는 전계 효과 트랜지스터 구조물.
  3. 제1항에 있어서,
    상기 문턱 전압 오프셋 평면은 스크리닝 영역으로부터 약 3나노미터 내지 약 10나노미터 떨어져 배치되는 전계 효과 트랜지스터 구조물.
  4. 제1항에 있어서,
    복수의 문턱 전압 오프셋 평면을 더 포함하는 전계 효과 트랜지스터 구조물.
  5. 제1항에 있어서,
    상기 채널층은 게이트 유전체에 인접하여 약 5×1017 도펀트 원자/cm3 보다 작은 밀도를 갖도록 도핑된 전계 효과 트랜지스터 구조물.
  6. 전계 효과 트랜지스터 구조물을 형성하는 방법으로서,
    제1 도펀트 농도를 갖도록 도핑된 웰을 형성하는 단계;
    5×1018 도펀트 원자/cm3 보다 큰 도펀트 농도를 갖는 스크리닝 영역을 상기 웰 내에 주입하는 단계;
    상기 스크리닝 영역 위에 에피택셜 블랭킷층을 성장시키는 단계;
    상기 에피택셜 블랭킷층 내에 적어도 하나의 문턱 전압 오프셋 평면을 형성하는 단계; 및
    상기 에피택셜 블랭킷층 내에 채널층을 형성하는 단계
    를 포함하는 방법.
  7. 제6항에 있어서,
    상기 채널층은 5×1017 도펀트 원자/cm3 보다 작은 밀도를 갖도록 도핑되는 방법.
  8. 제6항에 있어서,
    적어도 하나의 문턱 전압 오프셋 평면을 형성하는 단계는 델타 도핑을 사용하여 수행되는 방법.
  9. 제6항에 있어서,
    적어도 하나의 문턱 전압 오프셋 평면을 형성하는 단계는 분자 빔 에피택시, 유기금속 분해, 원자 층 퇴적, 물리 기상 증착 및/또는 화학 기상 증착 중 적어도 하나에 의해 델타 도핑하는 단계를 더 포함하는 방법.
  10. 제6항에 있어서,
    상기 문턱 전압 오프셋 평면은 상기 스크리닝 영역으로부터 약 3나노미터 내지 약 10나노미터 떨어져 배치되는 방법.
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