CN107564863A

CN107564863A - 一种半导体器件及其制造方法

Info

Publication number: CN107564863A
Application number: CN201610505261.8A
Authority: CN
Inventors: 周飞
Original assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2016-06-30
Filing date: 2016-06-30
Publication date: 2018-01-09
Anticipated expiration: 2036-06-30
Also published as: CN107564863B

Abstract

本发明提供一种半导体器件及其制造方法，涉及半导体技术领域。所述方法包括：提供半导体衬底，在所述第一NMOS区和第二NMOS区内分别形成栅极凹槽；在每个所述栅极凹槽的底部和侧壁上形成高k介电层；在每个所述栅极凹槽的底部和侧壁上形成N型功函数层；在所述N型功函数层上形成保护层；去除位于所述第一NMOS区内的所述保护层；进行氟退火处理，使F离子扩散进入所述第一NMOS区内的所述N型功函数层中，以调节其阈值电压；去除所述保护层；在每个所述栅极凹槽中形成栅电极层。根据本发明的方法，通过对高阈值电压NMOS区的功函数层进行氟退火处理，提高了NMOS的阈值电压，实现了多阈值电压NMOS器件的制作。

Description

一种半导体器件及其制造方法

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。

背景技术

随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。

随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片(鳍形沟道)设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。

传统工艺中通常在形成鳍片之后，通过阈值电压离子注入的方法来调节FINFET器件的阈值电压，而离子注入阴影效应(shadow effect)对于鳍片侧墙的均匀掺杂是一大挑战，并且掺杂杂质的损失也是14nm FinFET器件值得关注的问题之一，由于掺杂杂质的损失而使得阈值电压离子注入的敏感性显著降低，特别是NMOS器件中的B损失更严重，上述问题的存在会对器件的性能造成负面影响。

因此，为了提高半导体器件的性能和良率，需要对器件的制造方法作进一步的改进，以便消除上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明实施例一中提供一种半导体器件的制造方法，所述方法包括：

提供半导体衬底，所述半导体衬底包括第一NMOS区和第二NMOS区，在所述第一NMOS区和第二NMOS区内分别形成栅极凹槽；

在每个所述栅极凹槽的底部和侧壁上形成高k介电层；

在每个所述栅极凹槽的底部和侧壁上形成N型功函数层；

在所述N型功函数层上形成保护层；

去除位于所述第一NMOS区内的所述保护层；

进行氟退火处理，使F离子扩散进入所述第一NMOS区内的所述N型功函数层中，以调节其阈值电压；

去除所述保护层；

在每个所述栅极凹槽中形成栅电极层。

进一步，所述保护层的材料包括无定型硅。

进一步，所述半导体衬底还包括PMOS区，在形成所述N型功函数层之前，还包括在所述PMOS区形成所述栅极凹槽的步骤。

进一步，在形成所述高k介电层之后，在形成所述N型功函数层之前，还包括在所述PMOS区内的所述栅极凹槽的底部和侧壁上、所述高k介电层的上方形成P型功函数层的步骤。

进一步，在形成所述高k介电层之后，形成所述N型功函数层之前，还包括在所述高k介电层上形成覆盖层的步骤。

进一步，所述P型功函数层的材料包括TiN、TaN或它们的组合。

进一步，形成所述栅极凹槽的方法包括以下步骤：

在所述第一NMOS区、所述第二NMOS区和所述PMOS区中均形成有虚拟栅极氧化物层和虚拟栅极；

在所述半导体衬底的表面上形成层间介电层，所述层间介电层的顶面与所述虚拟栅极顶面齐平；

去除所述虚拟栅极氧化物层和所述虚拟栅极，以在所述第一NMOS区、第二NMOS区和所述PMOS区内分别形成所述栅极凹槽。

进一步，在形成所述高k介电层之前，还包括在每个所述栅极凹槽底部的半导体衬底上形成界面层的步骤。

进一步，在形成所述保护层之前，还包括在所述N型功函数层上形成粘结层的步骤。

进一步，所述N型功函数层的材料包括TiAl，所述粘结层的材料包括TiN。

进一步，形成所述P型功函数层的方法包括以下步骤：

在所述第一NMOS区、所述第二NMOS区和所述PMOS区内的所述高k介电层上均形成所述P型功函数层；

去除所述第一NMOS区和第二NMOS区内的所述P型功函数层，保留所述PMOS区内的所述P型功函数层。

本发明另一方面提供一种半导体器件，包括：

半导体衬底；

第一NMOS和第二NMOS，位于所述半导体衬底的上方；

所述第一NMOS的栅极包括自下而上依次层叠的高k介电层、N型功函数层和栅电极层，

所述第二NMOS的栅极包括自下而上依次层叠的所述高k介电层、所述N型功函数层和所述栅电极层，

其中，所述第一NMOS的所述N型功函数层中掺杂有氟元素，所述第一NMOS的阈值电压大于所述第二NMOS的阈值电压。

进一步，还包括位于所述半导体衬底上的PMOS。

进一步，所述PMOS的栅极包括自下而上依次层叠的所述高k介电层、P型功函数层、所述N型功函数层和所述栅电极层。

进一步，在所述N型功函数层和所述栅电极层之间还形成有粘结层。

进一步，在所述高K介电层下方还形成有界面层。

进一步，所述第一NMOS、所述第二NMOS和所述PMOS中的所述高K介电层和所述N型功函数层之间还形成有覆盖层，并且所述PMOS中的覆盖层位于所述P型功函数层的下方。

进一步，

所述N型功函数层的材料包括TiAl；

所述粘结层的材料包括TiN。

综上所述，根据本发明的制造方法，通过对高阈值电压NMOS区的功函数层进行氟退火处理，提高了NMOS的阈值电压，实现了多阈值电压NMOS器件的制作，且本发明不通过阈值电压离子注入的方法进行阈值电压的调节，因此避免了因离子注入而产生的阴影效应和B损失等问题，提高了器件的性能和良率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-图1J为本发明的一个实施例的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；

图2为本发明的一个实施例的一种半导体器件的制造方法的示意性流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

为了改善半导体器件的性能，本发明提出了一种半导体器件的制造方法，如图2所示，其包括以下主要步骤：

在步骤S201中，提供半导体衬底，所述半导体衬底包括第一NMOS区和第二NMOS区，在所述第一NMOS区和第二NMOS区内分别形成栅极凹槽；

在步骤S202中，在每个所述栅极凹槽的底部和侧壁上形成高k介电层；

在步骤S203中，在每个所述栅极凹槽的底部和侧壁上形成N型功函数层；

在步骤S204中，在所述N型功函数层上形成保护层；

在步骤S205中，去除位于所述第一NMOS区内的所述保护层；

在步骤S206中，进行氟退火处理，使F离子扩散进入所述第一NMOS区内的所述N型功函数层中，以调节其阈值电压；

在步骤S207中，去除所述保护层；

在步骤S208中，在每个所述栅极凹槽中形成栅电极层。

下面，参考图1A至图1J来描述本发明的一个实施例提出的一种半导体器件的制造方法，其中，图1A-图1J为本发明的一个实施例的一种半导体器件的制造方法的相关步骤形成的结构的剖视图。

首先，如图1A所示，提供半导体衬底100，所述半导体衬底包括第一NMOS区、第二NMOS区和PMOS区，在所述第一NMOS区、所述第二NMOS区和所述PMOS区中均形成有虚拟栅极氧化物层103和虚拟栅极102，在所述半导体衬底100的表面上形成层间介电层101，所述层间介电层101的顶面与所述虚拟栅极102顶面齐平。

在该步骤中所述半导体衬底100可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。

在该实施例中半导体衬底100选用硅衬底。

其中，所述第一NMOS区为高阈值电压(HVT)NMOS区，所述第二NMOS区为低阈值电压(LVT)NMOS区，也即，第一NMOS区用于形成具有高阈值电压(HVT)的第一NMOS器件，第二NMOS区用于形成具有低阈值电压(LVT)的第二NMOS器件，第一NMOS器件的阈值电压大于第二NMOS器件的阈值电压。

示例性地，为了获得图1A中所示的器件结构，在形成虚拟栅极102之前，还需依次进行以下的S1至S7的步骤：

首先，执行步骤S1，提供半导体衬底100，通过离子注入在半导体衬底100中形成各种类型的阱区，例如NMOS的P型阱区和PMOS的N型阱区。

可在所述半导体衬底上形成垫氧化物层(Pad oxide)，其中所述垫氧化物层(Padoxide)的形成方法可以通过沉积的方法形成，例如化学气相沉积、原子层沉积等方法，还可以通过热氧化所述半导体衬底的表面形成，在此不再赘述。

进一步，在该步骤中还可以进一步包含执行离子注入的步骤，以在所述半导体衬底中形成阱，其中注入的离子种类以及注入方法可以为本领域中常用的方法，在此不一一赘述。

接着，执行步骤S2，在半导体衬底上形成多个鳍片，鳍片的宽度全部相同，或者鳍片分为具有不同宽度的多个鳍片组。

具体地，所述鳍片的形成方法并不局限于某一种，下面给出一种示例性的形成方法：在半导体衬底上形成硬掩膜层(图中未示出)，形成所述硬掩膜层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述硬掩膜层可以为自下而上层叠的氧化物层和氮化硅层；图案化所述硬掩膜层，形成用于蚀刻半导体衬底以在其上形成鳍片的多个彼此隔离的掩膜，在一个实施例中，采用自对准双图案(SADP)工艺实施所述图案化过程；蚀刻半导体衬底以在其上形成鳍片结构。

接着，执行步骤S3，沉积隔离材料层，以覆盖所述鳍片结构。

具体地，沉积隔离材料层，以完全填充鳍片结构之间的间隙。在一个实施例中，采用具有可流动性的化学气相沉积工艺实施所述沉积。隔离材料层的材料可以选择氧化物，例如HARP。

然后回蚀刻所述隔离材料层，至所述鳍片的目标高度。具体地，回蚀刻所述隔离材料层，以露出部分所述鳍片，进而形成具有特定高度的鳍片。

接着，执行步骤S4，在所述隔离材料层上形成虚拟栅极氧化物层和虚拟栅极，以覆盖所述鳍片。

具体地，如图1A所示，在该步骤中沉积虚拟栅极氧化物层103和虚拟栅极材料层。

其中，所述虚拟栅极氧化物层可以选用常用的氧化物，例如SiO₂，所述虚拟栅极材料层可以选用本领域常用的半导体材料，例如可以选用多晶硅等，并不局限于某一种，在此不再一一列举、

所述虚拟栅极材料层的沉积方法可以选用化学气相沉积或者原子层沉积等方法。

然后图案化所述虚拟栅极氧化物层和虚拟栅极材料层，以形成环绕所述鳍片的虚拟栅极。具体地，在所述虚拟栅极材料层上形成光刻胶层，然后曝光显影，以形成开口，然后以所述光刻胶层为掩膜蚀刻所述虚拟栅极材料层，以在所述第一NMOS区、第二NMOS区和PMOS区中形成虚拟栅极102。

接着，执行步骤S5，在所述虚拟栅极结构的侧壁上形成偏移侧壁和间隙壁。

具体地，所述方法还进一步包括在每个所述虚拟栅极102的两侧形成偏移侧墙(offset spacer)。所述偏移侧墙的材料例如是氮化硅，氧化硅或者氮氧化硅等绝缘材料。随着器件尺寸的进一步变小，器件的沟道长度越来越小，源漏极的粒子注入深度也越来越小，偏移侧墙的作用在于以提高形成的晶体管的沟道长度，减小短沟道效应和由于短沟道效应引起的热载流子效应。在栅极结构两侧形成偏移侧墙的工艺可以为化学气相沉积，本实施例中，所述偏移侧墙的厚度可以小到80埃。

可选地，在所述虚拟栅极102两侧执行LDD离子注入步骤并活化。

可选地，在所述虚拟栅极的偏移侧墙上形成间隙壁。

具体地，在所形成的偏移侧墙上形成间隙壁(Spacer)，所述间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁。

接着，执行步骤S6，执行源漏LDD注入，并在所述虚拟栅极的两侧外延生长半导体材料层，以形成抬升源漏。

具体地，在该步骤中可以使用本领常用的方法执行源漏LDD注入，在此不再赘述。

可选地，在所述PMOS区内的虚拟栅极102两侧的所述半导体衬底100中形成第一凹槽，可选地，所述第一凹槽为“∑”形凹槽，在该步骤中可以选用干法蚀刻所述PMOS源漏区，在所述干法蚀刻中可以选用CF₄、CHF₃，另外加上N₂、CO₂、O₂中的一种作为蚀刻气氛，其中气体流量为CF₄ 10-200sccm，CHF₃10-200sccm，N₂或CO₂或O₂10-400sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5-120s。

在所述第一凹槽中外延生长第一应力层，以形成PMOS源漏。

进一步，在本发明中所述第一应力层选择SiGe，在本发明中所述外延可以选用减压外延、低温外延、选择外延、液相外延、异质外延、分子束外延中的一种。

进一步，在半导体衬底100的NMOS区内的虚拟栅极102两侧的所述半导体衬底100中形成第二凹槽，并在所述第二凹槽中外延生长第二应力层，以形成NMOS源漏。

所述第二应力层可以选用SiC层，可以选用减压外延、低温外延、选择外延、液相外延、异质外延、分子束外延中的一种形成所述第二应力层。

此外，所述方法还进一步包括形成接触孔蚀刻停止层的步骤，所述形成方法可以选用本领域常用的各种方法，在此不再赘述。

可选地，在所述步骤S6之后还可以再次执行离子注入步骤并进行快速热退火，以激活离子注入的掺杂杂质，可选地，所述快速热退火温度为1000-1050℃。

接着，执行步骤S7，沉积所述层间介电层101并平坦化，以填充所述虚拟栅极102之间的间隙。

具体地，沉积层间介电层101并平坦化，平坦化所述对层间介电层101至所述虚拟栅极102的顶部。

其中，所述层间介电层101可以选用本领域中常用的介电材料，例如各种氧化物等，层间介电层101可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。

所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。

经过前述步骤S1至S7获得如图1A所示的结构之后，再进行之后的如图1B的制作步骤。

接着，如图1B所示，去除所述虚拟栅极氧化物层103和所述虚拟栅极102，在所述第一NMOS区、第二NMOS区和所述PMOS区内分别形成栅极凹槽104。

在该步骤中可以同时去除所述虚拟栅极102和所述虚拟栅极氧化物层103，也可以先去除所述虚拟栅极102，接着再所述虚拟栅极氧化物层103。

在该实施例中，首先去除所述虚拟栅极102。

去除所述虚拟栅极，形成沟槽。所述去除的方法可以是光刻和蚀刻。蚀刻的方法可以为湿法蚀刻或干法蚀刻，干法蚀刻在蚀刻过程中所用的气体包括HBr，其作为主要蚀刻气体；还包括作为刻蚀补充气体的O₂或Ar，其可以提高蚀刻的品质。

然后选用SiCoNi的方法去除所述虚拟栅极氧化物层103，以露出所述鳍片。在该步骤中为了减小去除所述虚拟栅极氧化物层过程中对其他材料层的损坏，选用选择性更高的SiCoNi制程，通过所述方法去除所述虚拟栅极氧化物层，不会对器件造成损坏。

可选地，选用SiCoNi制程去除所述虚拟栅极氧化物层103，其中，所述SiCoNi制程的各种参数可以选用常规参数。

接着，如图1C所示，在每个所述栅极凹槽104的底部和侧壁上形成高k介电层105。

在一个示例中，如图1C所示，首先，在栅极凹槽104底部的形成界面层，再在每个所述栅极凹槽104的底部和侧壁上依次形成高k介电层105和覆盖层106，其中在层间介电层101的表面上也同时形成了高k介电层105和覆盖层106。

界面(IL)层的构成材料包括硅氧化物(SiOx)，形成界面层的作用是改善高k介电层与半导体衬底100之间的界面特性。IL层的可以为热氧化层、氮的氧化物层、化学氧化层或者其他适合的薄膜层。可以采用热氧化、化学气相沉积(CVD)、原子层沉积(ALD)或者物理气相沉积(PVD)等适合的工艺形成界面层。界面层的厚度范围为5埃至10埃。

高k介电层105的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，较佳地是氧化铪、氧化锆或氧化铝。可以采用CVD、ALD或者PVD等适合的工艺形成高K介电层。高K介电层105的厚度范围为10埃至30埃。

覆盖层106的材料可以为La₂O₃、Al₂O₃、Ga₂O₃、In₂O₃、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TixN1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺沉积形成覆盖层，较佳地，沉积形成所述覆盖层106的方法为原子层沉积法。本实施例中，较佳地所述覆盖层106的材料包括TiN。

接着，如图1D所示，在所述第一NMOS区、所述第二NMOS区和所述PMOS区内的覆盖层106上均形成所述P型功函数层107。

P型功函数层(PWF)107的材料可以选择为但不限于TixN1-x、TaC、MoN、TaN或者它们的组合或者其他适合的薄膜层。本实施例中，P型功函数层(PWF)包括依次沉积的TaN/TiN。可以采用CVD、ALD或者PVD等适合的工艺形成P型功函数层。P型功函数层的厚度范围为10埃至580埃。

所述P型功函数层107沉积于每个所述栅极凹槽104的底部和侧壁上的覆盖层106之上，并在层间介电层101上方的覆盖层106上也沉积有P型功函数层107。

接着，如图1E所示，去除所述第一NMOS区和第二NMOS区内的所述P型功函数层107，保留所述PMOS区内的所述P型功函数层107，也即仅在所述PMOS区内的所述栅极凹槽104的底部和侧壁上形成P型功函数层107。

具体地的去除方法可以选用本领域中常用的方法，并不局限于某一种，在一个示例中，可在半导体衬底上形成暴露第一NMOS区和第二NMOS区的图案化的光刻胶层，再通过例如常用的湿法蚀刻或者干法蚀刻等方法蚀刻去除暴露的P型功函数层107。

接着，如图1F所示，在每个所述栅极凹槽104的底部和侧壁上依次形成N型功函数层108以及粘结层109。

N型功函数层(NWF)108为NMOS功函数可调层，N型功函数层108的材料可以选择为但不限于TaAlC、TaC、Ti、Al、TixAl1-x或者其他适合的薄膜层。本实施例中，N型功函数层的材料较佳地为TiAl。可以采用CVD、ALD或者PVD等适合的工艺形成N型功函数层。N型功函数层的厚度范围为10埃至80埃。

在第一NMOS区和第二NMOS区，所述N型功函数层108形成于覆盖层106之上，在所述PMOS区，所述N型功函数层108形成于P型功函数层107之上。

在N型功函数金属层108上形成粘结层109，粘结层109可以改善之后形成的栅电极层与N型功函数层之间的粘附性，粘结层109的材料可以选择为但不限于TaN、Ta、TaAl、TiN或者其他适合的薄膜层，本实施例中，较佳地，所述粘结层109的材料包括TiN。可以采用CVD、ALD或者PVD等适合的工艺形成粘结层109。粘结层109的厚度范围为5埃至20埃。

接着，在所述第一NMOS区、第二NMOS区和PMOS区内的所述粘结层109上形成保护层110。

所述保护层110的材料可以使用任何可以对氟离子具有一定阻挡作用的材料，本实施例中，所述保护层110的材料包括无定型硅(amorphous silicon，简称a-Si)。

可使用包括但不限于化学气相沉积、物理气相沉积或原子层沉积等方法形成所述保护层110。

例如，可使用等离子体化学气相沉积的方法形成无定型硅作为保护层，在反应室中将含有硅的气体分解，然后分解出来的硅原子或含硅的基团沉积在粘结层109上。含硅的气体可以使用硅烷(SiH₄)或者乙硅烷(Si₂H₆)等。

接着，如图1H所示，去除位于所述第一NMOS区内的所述保护层110。

具体地，可以使用光刻工艺，形成暴露第一NMOS区内的保护层的图案化的光刻胶，采用蚀刻的方法去除暴露的保护层110，以暴露第一NMOS区内的粘结层109。

本步骤可以使用干法蚀刻或者湿法蚀刻实现对保护层110的去除，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。

接着，继续参考图1H，进行氟退火处理，使F离子扩散进入所述第一NMOS区内的所述N型功函数层中，以调节其阈值电压。

其中，氟退火，是指在含氟(一般为氟或氟化硼等含氟化合物)气体环境中对器件进行退火工艺处理。

示例性地，所述氟退火的温度范围为300～500℃，退火时间范围为1～3h。上述参数范围仅是示例性地，其他适合的数值范围也可适用于本发明。

由于保护层110的存在，在氟退火处理时可以阻挡氟离子进入第二NMOS区和PMOS区，而使氟离子仅扩散进入第一NMOS区内的N型功函数层108，可以使得第一NMOS区内的N型功函数层108的功函数明显增加，而由于第二NMOS区内使用的为相同的N型功函数层108，但几乎没有氟离子进入第二NMOS区的N型功函数层108，因此，第一NMOS区内的N型功函数层的功函数会大于第二NMOS区内的N型功函数层的功函数，相应的后续在第一NMOS区形成的NMOS为高阈值电压器件，而在第二NMOS区形成的NMOS为低阈值电压器件，进而实现了多阈值电压NMOS器件的制作。

接着，如图1I所示，去除所述保护层110。

可采用本领域技术人员熟知的湿法蚀刻或者干法蚀刻的方法去除该保护层110。干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。

也可选用对保护层110具有高的蚀刻选择比的湿法蚀刻，再此不再一一列举。

接着，如图1J所示，在第一NMOS区、第二NMOS区和第三NMOS区内的栅极凹槽中形成栅电极层111。

栅电极层111的材料可以选择为但不限于Al、W或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成栅电极层111。

在一个示例中，使用化学气相沉积工艺形成金属W作为栅电极层111。其中，CVD工艺使用WF₆作为反应气体，分解WF₆沉积形成金属W。

示例性地，沉积栅极电极层填充所有的栅极凹槽104，并溢出到层间介电层101的表面上方，再执行平坦化工艺，例如化学机械研磨或湿法蚀刻等，直到暴露出层间介电层101的表面，在此过程中还可一并将前述步骤中沉积到层间介电层层101表面上的多个膜层一并去除。

至此完成了对发明的半导体器件的制造方法的关键步骤的介绍，对于完整的器件制作还需其他的步骤，在此不再赘述。本发明的制造方法可以用于制作任何包括多阈值电压NMOS器件的半导体器件。

综上所述，根据本发明的制造方法，通过对高阈值电压NMOS区的功函数层进行氟退火处理，提高了NMOS器件的阈值电压，实现了多阈值电压NMOS器件的制作，且本发明不通过阈值电压离子注入的方法进行阈值电压的调节，因此避免了因离子注入而产生的阴影效应和B损失等问题，提高了器件的性能和良率。

实施例二

本发明还提供一种采用实施例一中的制造方法形成的半导体器件，该半导体器件包括多阈值电压NMOS，也即包括高阈值电压NMOS器件和低阈值电压NMOS器件。

如图1J所示，本发明的半导体器件主要包括：半导体衬底100，第一NMOS、第二NMOS和PMOS，位于所述半导体衬底100的上方；

所述第一NMOS的栅极包括自下而上依次层叠的高k介电层105、N型功函数层108、粘结层109和栅电极层111；

所述第二NMOS的栅极包括自下而上依次层叠的所述高k介电层105、所述N型功函数层108、所述粘结层109和所述栅电极层111；

所述PMOS的栅极包括自下而上依次层叠的所述高k介电层105、P型功函数层107、所述N型功函数层108、所述粘结层109和所述栅电极层111；

其中，所述第一NMOS的所述N型功函数层108中掺杂有氟元素，氟元素的掺杂可以使的第一NMOS器件的N型功函数层108的功函数增大，因此所述第一NMOS的阈值电压大于所述第二NMOS的阈值电压。

进一步地，所述第一NMOS、所述第二NMOS和所述PMOS中的所述高K介电层105下方还形成有界面层。

在一个示例中，所述第一NMOS、所述第二NMOS和所述PMOS中的所述高K介电层105和所述N型功函数层108之间还形成有覆盖层106，并且所述PMOS中的覆盖层106位于所述P型功函数层107的下方。

具体地，其中，所述半导体器件包括半导体衬底100，所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在该实施例中半导体衬底101选用硅。

具体地，在半导体衬底上形成有多个鳍片，鳍片的宽度全部相同，或者鳍片分为具有不同宽度的多个鳍片组。

进一步地，所述第一NMOS、第二NMOS和PMOS的栅极环绕所述鳍片设置，所述栅极结构的侧壁上形成有偏移侧壁和间隙壁。

所述偏移侧墙的材料例如是氮化硅，氧化硅或者氮氧化硅等绝缘材料。随着器件尺寸的进一步变小，器件的沟道长度越来越小，源漏极的粒子注入深度也越来越小，偏移侧墙的作用在于以提高形成的晶体管的沟道长度，减小短沟道效应和由于短沟道效应引起的热载流子效应。

在所形成的偏移侧墙上形成有间隙壁(Spacer)，所述间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。

在所述栅极结构的两侧形成有抬升源漏。其中，PMOS源漏选择SiGe，所述NMOS源漏选用SiC层。

高k介电层105的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，较佳地是氧化铪、氧化锆或氧化铝。高K介电层105的厚度范围为10埃至30埃。

覆盖层106的材料可以为La₂O₃、Al₂O₃、Ga₂O₃、In₂O₃、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TixN1-x或者其他适合的薄膜层。本实施例中，较佳地所述覆盖层106的材料包括TiN。

N型功函数层(NWF)108为NMOS功函数可调层，N型功函数层108的材料可以选择为但不限于TaAlC、TaC、Ti、Al、TixAl1-x或者其他适合的薄膜层。本实施例中，N型功函数层的材料较佳地为TiAl。N型功函数层的厚度范围为10埃至80埃。

在N型功函数金属层108上形成有粘结层109，粘结层109可以改善的栅电极层与N型功函数层之间的粘附性，粘结层109的材料可以选择为但不限于TaN、Ta、TaAl、TiN或者其他适合的薄膜层，本实施例中，较佳地，所述粘结层109的材料包括TiN。粘结层109的厚度范围为5埃至20埃。

栅电极层111的材料可以选择为但不限于Al、W或者其他适合的薄膜层。本实施例中，较佳地，栅电极层111为金属W。

由于本发明的半导体器件采用前述的制造方法制作获得，在前述的制造方法具有优异的效果时，因此形成的半导体器件具有同样的技术效果，该半导体器件包括多阈值电压NMOS器件，并具有更高的性能。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种半导体器件的制造方法，其特征在于，所述方法包括：

在每个所述栅极凹槽的底部和侧壁上形成高k介电层；

在每个所述栅极凹槽的底部和侧壁上形成N型功函数层；

在所述N型功函数层上形成保护层；

去除位于所述第一NMOS区内的所述保护层；

去除所述保护层；

在每个所述栅极凹槽中形成栅电极层。

2.如权利要求1所述的制造方法，其特征在于，所述保护层的材料包括无定型硅。

3.如权利要求1所述的制造方法，其特征在于，所述半导体衬底还包括PMOS区，在形成所述N型功函数层之前，还包括在所述PMOS区形成所述栅极凹槽的步骤。

4.如权利要求3所述的制造方法，其特征在于，在形成所述高k介电层之后，在形成所述N型功函数层之前，还包括在所述PMOS区内的所述栅极凹槽的底部和侧壁上、所述高k介电层的上方形成P型功函数层的步骤。

5.如权利要求1所述的制造方法，其特征在于，在形成所述高k介电层之后，形成所述N型功函数层之前，还包括在所述高k介电层上形成覆盖层的步骤。

6.如权利要求4所述的制造方法，其特征在于，所述P型功函数层的材料包括TiN、TaN或它们的组合。

7.如权利要求3所述的制造方法，其特征在于，形成所述栅极凹槽的方法包括以下步骤：

8.如权利要求1所述的制造方法，其特征在于，在形成所述高k介电层之前，还包括在每个所述栅极凹槽底部的半导体衬底上形成界面层的步骤。

9.如权利要求1或4所述的制造方法，其特征在于，在形成所述保护层之前，还包括在所述N型功函数层上形成粘结层的步骤。

10.如权利要求9所述的制造方法，其特征在于，所述N型功函数层的材料包括TiAl，所述粘结层的材料包括TiN。

11.如权利要求4所述的制造方法，其特征在于，形成所述P型功函数层的方法包括以下步骤：

12.一种半导体器件，其特征在于，包括：

半导体衬底；

第一NMOS和第二NMOS，位于所述半导体衬底的上方；

13.如权利要求12所述的半导体器件，其特征在于，还包括位于所述半导体衬底上的PMOS。

14.如权利要求13所述的半导体器件，其特征在于，所述PMOS的栅极包括自下而上依次层叠的所述高k介电层、P型功函数层、所述N型功函数层和所述栅电极层。

15.如权利要求12或14所述的半导体器件，其特征在于，在所述N型功函数层和所述栅电极层之间还形成有粘结层。

16.如权利要求12所述的半导体器件，其特征在于，在所述高K介电层下方还形成有界面层。

17.如权利要求14所述的半导体器件，其特征在于，所述第一NMOS、所述第二NMOS和所述PMOS中的所述高K介电层和所述N型功函数层之间还形成有覆盖层，并且所述PMOS中的覆盖层位于所述P型功函数层的下方。

18.如权利要求15所述的半导体器件，其特征在于，

所述N型功函数层的材料包括TiAl；

所述粘结层的材料包括TiN。