TW201643966A - 鰭式場效電晶體裝置及其形成方法 - Google Patents

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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape

Abstract

根據部分實施方式，裝置包括第一及第二p型電晶體。第一電晶體包括第一通道區域，第一通道區域包括第一鰭片之第一材料。第一電晶體包括第一及第二磊晶源極/汲極區域，分別處於第一材料的各別第一凹部中及第一通道區域之相對側上。第一電晶體包括第一通道區域上的第一閘極堆疊。第二電晶體包括第二通道區域，第二通道區域包括第二鰭片之第二材料。第二材料係與第一材料不同的材料。第二電晶體包括第三及第四磊晶源極/汲極區域，分別處於第二材料的各別第二凹部中及第二通道區域之相對側上。第二電晶體包括第二通道區域上的第二閘極堆疊。

Description

鰭式場效電晶體裝置及其形成方法
本揭露是關於鰭式場效電晶體裝置及其形成方法。
在過去幾十年中，半導體裝置(例如，場效電晶體(field effect transistor；FET)裝置)之尺寸及固有特徵的減小不斷地改良積體電路的速度、效能、密度及單位功能成本。根據FET裝置之設計及其固有特性之一，FET裝置之源極與汲極之間的閘極下層之通道區域之長度的調變會影響通道區域關聯的電阻，從而影響FET裝置之效能。更特定言之，通道區域長度的縮短減小了FET裝置之源極至汲極電阻，假定其他參數維持相對恆定，則可在施加充足電壓於MOS裝置之閘極時，增加源極與汲極之間的電流。
為了進一步增強FET裝置之效能，可將應力引入FET裝置之通道區域中以改良載流子遷移率。大體而言，需要在n型FET(「NFET」)裝置之通道區域中於源極至汲極方向上施加拉伸應力，及在p型FET(「PFET」)裝置之通道區域中於源極至汲極方向上施加壓縮應力。
向FET裝置之通道區域施加壓縮應力的常用方法包括在源極與汲極區域中生長應激子。此方法通常包括以下步驟：在半導體基板上形成閘極堆疊，在閘極堆疊之側壁上形成閘極間隔層，在矽基板中沿閘極間隔層形成凹部，及在凹部中磊晶生長應激子。由於應激子具有與矽不同的晶格常數，此應激子膨脹並向位於源極應激子與汲極應激子之間的通道區域施加應力。
上述方法受到圖案負載效應的影響，圖案負載效應的發生原因在於圖案密度上的差異。圖案負載效應係關於一種在同時蝕刻較高圖案密度區域與較低圖案密度區域中的半導體基板後發生的現象。溝槽輪廓與圖案密度相關。
根據本揭露的部分實施方式，鰭式場效電晶體裝置包括第一p型電晶體及第二p型電晶體。第一p型電晶體包括第一通道區域，第一通道區域包括基板上的第一鰭片之第一材料。第一p型電晶體包括第一磊晶源極/汲極區域及第二磊晶源極/汲極區域，每個磊晶源極/汲極區域處於第一材料的各別第一凹部中。在第一磊晶源極/汲極區域與第二磊晶源極/汲極區域之間安置第一通道區域。第一p型電晶體包括第一通道區域上的第一閘極堆疊。第二p型電晶體包括第二通道區域，第二通道區域包括基板上的第二鰭片之第二材料。第二材料係與第一材料不同的材料。第二p型電晶體包括第三磊晶源極/汲極區域及第四磊晶源極/汲極區域，每個 磊晶源極/汲極區域處於第二材料的各別第二凹部中。在第三磊晶源極/汲極區域與第四磊晶源極/汲極區域之間安置第二通道區域。第二p型電晶體包括第二通道區域上的第二閘極堆疊。
根據本揭露的部分實施方式，形成鰭式場效電晶體裝置的方法包含：在基板上形成第一鰭片，第一鰭片包含基板上的第一晶體材料；在基板上形成第二鰭片，第二鰭片包含基板上的第二晶體材料，第一晶體材料之材料與第二晶體材料之材料不同；在第一鰭片之第一晶體材料上形成第一結構及在第二鰭片之第二晶體材料上形成第二結構；沿第一結構之側壁形成第一間隔層及沿第二結構之側壁形成第二間隔層；同時蝕刻第一晶體材料以在第一鰭片中且鄰近第一間隔層形成第一凹部，及蝕刻第二晶體材料以在第二鰭片中且鄰近第二間隔層形成第二凹部，第一凹部在第一間隔層下橫向延伸比第二凹部在第二間隔層下橫向延伸更遠；及在第一凹部中磊晶生長第一磊晶源極/汲極區域及在第二凹部中磊晶生長第二源極/汲極區域。
根據本揭露的部分實施方式，形成鰭式場效電晶體裝置的方法包含：在基板之p型核心邏輯區域中形成第一鰭片，第一鰭片包含矽鍺通道層；在基板之p型輸入/輸出(I/O)區域中形成第二鰭片，第二鰭片包含第一矽通道層；在第一鰭片上形成第一堆疊及第二堆疊，及在第二鰭片上形成第三堆疊及第四堆疊；在第一堆疊之側壁上形成第一間隔層，在第二堆疊之側壁上形成第二間隔層，在第三堆疊之側 壁上形成第三間隔層，及在第四堆疊之側壁上形成第四間隔層，第一間隔層與第二間隔層之相對側壁界定第一間隔層與第二間隔層之間的第一距離，第三間隔層與第四間隔層之相對側壁界定第三間隔層與第四間隔層之間的第二距離，第一距離小於第二距離；同時蝕刻第一間隔層與第二間隔層之間的矽鍺通道層以形成第一凹部及第三間隔層與第四間隔層之間的第一矽通道層以形成第二凹部，其中以比第一矽通道層更大的垂直蝕刻速率及更大的橫向蝕刻速率蝕刻矽鍺通道層，第一凹部具有比第二凹部更大的深度，第一凹部在第一間隔層下橫向延伸比第二凹部在第三間隔層下橫向延伸更大距離；及在第一凹部中磊晶生長第一磊晶源極/汲極區域及在第二凹部中磊晶生長第二源極/汲極區域。
20‧‧‧基板
22‧‧‧硬光罩
24‧‧‧半導體層
26‧‧‧再生長層
28‧‧‧襯墊層
30‧‧‧硬光罩層
32‧‧‧鰭片
34‧‧‧第一介電材料
35‧‧‧第二介電材料
36‧‧‧絕緣材料
38‧‧‧異質磊晶層
40‧‧‧隔離區域
42‧‧‧虛設介電層
44‧‧‧虛設閘極
46‧‧‧光罩
48‧‧‧閘極間隔層
50‧‧‧磊晶源極/汲極區域
50’‧‧‧磊晶源極/汲極區域
50”‧‧‧磊晶源極/汲極區域
50a'‧‧‧第一部分
50b'‧‧‧第二部分
50c'‧‧‧第三部分
50a"‧‧‧第一部分
50b"‧‧‧第二部分
50c"‧‧‧第三部分
52‧‧‧磊晶源極/汲極區域
52'‧‧‧磊晶源極/汲極區域
52"‧‧‧磊晶源極/汲極區域
52a'‧‧‧第一部分
52b'‧‧‧第二部分
52a"‧‧‧第一部分
52b"‧‧‧第二部分
54‧‧‧底部層間介電質/ILD0
56‧‧‧閘極堆疊
60‧‧‧距離
62‧‧‧距離
64‧‧‧深度
66‧‧‧深度
68‧‧‧接近距離
70‧‧‧厚度
72‧‧‧厚度
74‧‧‧距離
76‧‧‧凸起高度
78‧‧‧接近距離
80‧‧‧厚度
82‧‧‧厚度
84‧‧‧距離
86‧‧‧凸起高度
88‧‧‧距離
90‧‧‧距離
92‧‧‧深度
94‧‧‧深度
96‧‧‧接近距離
98‧‧‧厚度
100‧‧‧第一區域
110‧‧‧厚度
112‧‧‧接近距離
114‧‧‧厚度
116‧‧‧厚度
118‧‧‧厚度
120‧‧‧距離
122‧‧‧尺寸
130‧‧‧介面層
132‧‧‧閘極介電層
134‧‧‧閘電極
136‧‧‧鰭片高度
138‧‧‧鰭片寬度
140‧‧‧介面層
142‧‧‧閘極介電層
144‧‧‧閘電極
146‧‧‧鰭片高度
148‧‧‧鰭片寬度
150‧‧‧介面層
152‧‧‧閘極介電層
154‧‧‧閘電極
156‧‧‧鰭片高度
158‧‧‧鰭片寬度
200‧‧‧第二區域
300‧‧‧第三區域
400‧‧‧第四區域
當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本揭露之態樣。應注意，根據工業中的標準實務，各特徵並非按比例繪製。事實上，出於描述清晰之目的，可任意增加或減小各特徵之尺寸。第1圖至第12圖係根據部分實施方式的鰭式場效電晶體(finFET)之製造中的中間階段之各三維(three-dimensional；3D)視圖。
第13A圖、第13B圖及第13C圖係繪示根據部分實施方式的第一區域及第二區域中的源極/汲極區域之凹陷之3D視圖及橫截面視圖。
第14A圖、第14B圖及第14C圖係繪示根據部分實施方式的第13A圖、第13B圖及第13C圖中所形成之凹部中的磊晶源極/汲極區域之形成之3D視圖及橫截面視圖。
第15圖係根據部分實施方式的第一區域中的磊晶源極/汲極區域之橫截面視圖。
第16圖係根據部分實施方式的第二區域中的磊晶源極/汲極區域之橫截面視圖。
第17A圖、第17B圖及第17C圖係繪示根據部分實施方式的第三區域及第四區域中的源極/汲極區域之凹陷之3D視圖及橫截面視圖。
第18A圖、第18B圖及第18C圖係繪示根據部分實施方式的第17A圖、第17B圖及第17C圖中所形成之凹部中的磊晶源極/汲極區域之形成之3D視圖及橫截面視圖。
第19圖係根據部分實施方式的第三區域中的磊晶源極/汲極區域之橫截面視圖。
第20圖係根據部分實施方式的第四區域中的磊晶源極/汲極區域之橫截面視圖。
第21圖係根據部分實施方式的第二區域或第四區域中所形成之裝置之鰭片通道之橫截面視圖。
第22圖係根據部分實施方式的第三區域中所形成之裝置之鰭片通道之橫截面視圖。
第23圖係根據部分實施方式的第一區域中所形成之裝置之鰭片通道之橫截面視圖。
以下揭露提供本揭露許多不同實施方式或實施例，以便實施所本揭露標的之不同特徵。下文描述組件及排列之特定實施例以簡化本揭露。當然，此等實施例僅為示例性且並不欲為限制性。舉例而言，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施方式，且亦可包括可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施方式。另外，本揭露可在各實施例中重複元件符號及/或字母。此重複係出於簡明性及清晰之目的，且本身並不指示所描述之各實施方式及/或配置之間的關係。
另外，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所繪示一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中裝置之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向上)且因此可同樣解讀本文所使用之空間相對性描述詞。
根據各實施方式提供鰭式場效電晶體(finFET)及形成此等鰭式場效電晶體之方法。形成鰭式場效電晶體之中間階段被繪示。在使用後閘極(gate-last)製程所形成之鰭式場效電晶體之情境中描述本文所描述之部 分實施方式。部分實施方式涵蓋前閘極(gate-first)製程所使用之態樣。實施方式的一些變化被描述。本技術領域中的一般技術者應將容易理解，可實行之其他修改涵蓋於其他實施方式之範疇內。儘管以特定次序描述方法實施方式，但是各種其他方法實施方式可以任何邏輯次序執行且可包括更少或更多的本文所描述之步驟。
第1圖至第12圖係根據部分實施方式的鰭式場效電晶體之製造中的中間階段之各三維(3D)視圖。在第1圖中，提供基板20。基板20可為半導體基板，諸如塊狀半導體基板、絕緣體上半導體(semiconductor-on-insulator；SOI)基板、多層或梯度基板或類似者。基板20可包括半導體材料，諸如元素半導體，包括矽(Si)及鍺(Ge)；化合物或合金半導體，包括碳化矽(SiC)、矽鍺(SiGe)、砷化鎵(GaAs)、磷化鎵(GaP)、磷砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鎵鋁(AlGaAs)、砷化鎵銦(GalnAs)、砷化銦(InAs)、磷化鎵銦(GalnP)、磷化銦(InP)、銻化銦(InSb)及/或磷砷化鎵銦(GalnAsP)；或上述之組合。基板20可為摻雜或無摻雜。在特定實施例中，基板20為塊狀矽基板。基板20包含第一區域100、第二區域200、第三區域300及第四區域400。儘管單獨描述區域100、200、300及400，但區域100、200、300及400大體上為相同基板20之各別部分，且圖式中的特定描述僅出於清晰目的。在本文所提供之實施例情境中，第一區域100可為核心邏輯n型裝置區域；第二區域200可為核心邏輯p型裝置區域；第三區域 300可為輸入/輸出(input/output；I/O)p型裝置區域；及第四區域400可為I/O n型裝置區域。
在第2圖中，在基板20上第二區域200、第三區域300及第四區域400中形成硬光罩22。可藉由氧化(諸如熱氧化、化學氧化或類似者)基板20之表面以形成跨第一區域100、第二區域200、第三區域300及第四區域400的硬光罩22，隨後蝕刻第一區域100中的硬光罩22以曝露第一區域100中的基板20來形成硬光罩22。蝕刻可使用適合的光微影及蝕刻技術。可採用其他材料及方法形成硬光罩22。
在第3圖中，在第一區域100中的基板20上形成半導體層24，而第二區域200、第三區域300及第四區域400中的基板20保持由硬光罩22遮罩。相較於基板20及隨後形成的再生長層之(多種)材料，半導體層24可為能夠容易氧化的任何半導體材料，如下文描述。在部分實施方式中，半導體層24為含鍺(Ge)材料(諸如SiGe)。可諸如藉由金屬有機物化學氣相沉積(Metal-Organic Chemical Vapor Deposition；MOCVD)、分子束磊晶(Molecular Beam Epitaxy；MBE)、液相磊晶(Liquid Phase Epitaxy；LPE)、氣相磊晶(Vapor Phase Epitaxy；VPE)、類似者或上述之組合磊晶生長半導體層24。半導體層24之厚度可處於自約3nm至約15nm範圍內。
在第4圖中，從基板20之第二區域200、第三區域300及第四區域400上移除硬光罩22。此移除可藉由使用任何適宜蝕刻，諸如對硬光罩22之材料的選擇性蝕刻。舉 例而言，當硬光罩22為氧化物時，蝕刻可為濕式蝕刻，諸如稀釋HF蝕刻或類似者。在形成半導體層24後可原位執行蝕刻。
另外，在第4圖中，在第一區域100中的半導體層24上及第二區域200、第三區域300及第四區域400中的基板20上形成再生長層26。再生長層26可為與基板20相同的材料。舉例而言，在基板20係塊狀矽基板的實施方式中，再生長層26可為矽。可諸如藉由MOCVD、MBE、LPE、VPE、類似者或上述之組合磊晶生長再生長層26。再生長層26之厚度可在約30nm至約60nm範圍內。可諸如藉由化學機械研磨(chemical mechanical polish；CMP)平坦化再生長層26。
在第5圖中，在再生長層26上形成襯墊層28及硬光罩層30。襯墊層28可為藉由氧化(諸如藉由熱氧化、化學氧化或類似者)再生長層26之表面所形成之氧化物。硬光罩層30可為藉由化學氣相沉積(chemical vapor deposition；CVD)或類似者沉積之氮化矽、氮化碳矽、氮氧化矽、氮氧化碳矽、類似者或上述之組合。可採用其他材料及方法形成襯墊層28及硬光罩層30。
另外，在第5圖中，硬光罩層30及襯墊層28經圖案化而作為形成鰭片32的光罩使用。硬光罩層30及襯墊層28之圖案化可使用任何適當的光微影及蝕刻製程，諸如反應性離子蝕刻(reactive ion etch；RIE)、中性束蝕刻(neutral beam etch；NBE)或類似者。類似地，使用硬光 罩層30及襯墊層28作為光罩，蝕刻再生長層26、半導體層24及/或基板20以形成鰭片32。蝕刻可使用任何適當的蝕刻製程，諸如RIE、NBE或類似者。蝕刻可在鰭片32之間形成溝槽。如圖所示，第一區域100中的鰭片32包含再生長層26、半導體層24及基板20。如圖所示，第二區域200中的鰭片32包含再生長層26及基板20。如圖所示，第三區域300中的鰭片32包含再生長層26及基板20。如圖所示，第四區域400中的鰭片32包含再生長層26及基板20。
在第6圖中，將第一區域100中的鰭片32中的半導體層24轉換為第一介電材料34。在部分實施方式中，轉換製程為氧化製程。氧化製程可使用蒸汽爐。舉例而言，可在爐中安置基板20以使得基板20曝露於蒸汽環境中。如第6圖中所繪示，當蒸汽環境用於氧化時，蒸汽可到達半導體層24以將半導體層24轉換為第一介電材料34。在部分實施方式中，諸如當半導體層24為矽鍺時，第一介電材料34可為矽鍺氧(SiGeO)。可使用其他轉換製程。在轉換製程期間，可在鰭片32之表面上形成第二介電材料35。舉例而言，亦可在氧化製程期間氧化鰭片32之表面。
在第7圖中，用絕緣材料36填充溝槽。絕緣材料36可為氧化物(諸如氧化矽)、氮化物、類似者或上述之組合，及可藉由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition；HDP-CVD)、可流動CVD(flowable CVD；FCVD)(例如，在遠端電漿系統中基於CVD的材料沉積及後固化以使得轉換為另一種材 料，諸如氧化物)、類似者或上述之組合形成。可使用由任何適當製程形成之其他絕緣材料。在繪示實施方式中，絕緣材料36為由FCVD製程形成之氧化矽。一旦形成絕緣材料36，可執行退火製程。另外，平坦化製程(諸如CMP)可移除任何過量絕緣材料、硬光罩層30及襯墊層28，且可形成共面的絕緣材料36之頂表面及鰭片32之頂表面。
在第8圖中，移除第二區域200中的鰭片32之多個部分，及將異質磊晶層38形成為第二區域200中的鰭片32之各別部分。可在第一區域100、第三區域300及第四區域400中形成硬光罩層，而使第二區域200中的鰭片32保持曝露。硬光罩層可為藉由化學氣相沉積(CVD)或類似者沉積之氮化矽、氮化碳矽、氮氧化矽、氮氧化碳矽、類似者或上述之組合。可採用其他材料及方法形成硬光罩層。可圖案化硬光罩層以使用任何適當光微影及蝕刻製程(諸如RIE、NBE或類似者)，藉以曝露第二區域200。在曝露第二區域200且同時遮住第一區域100、第三區域300及第四區域400的情況下，執行對第二區域200中的鰭片32之材料(多種材料)的選擇性蝕刻。蝕刻可為任何適當蝕刻，諸如使用氟基氣體、氯基氣體或類似者之乾式蝕刻。蝕刻使第二區域200中的鰭片32產生凹陷。
隨後，在凹部中形成異質磊晶層38。可諸如藉由MOCVD、MBE、LPE、VPE、類似者或上述之組合磊晶生長異質磊晶層38。異質磊晶層38可包括用於在第二區域200中形成鰭式場效電晶體之適當應用的任何材料。在部 分實施方式中，當再生長層26(若第二區域200中剩餘任何部分)及/或基板20為矽時，異質磊晶層38為矽鍺，例如SixGe1-x，其中x可在約0.50至0.80範圍內。平坦化製程(諸如CMP)可移除任何過量異質磊晶層38及硬光罩層，且可形成共面的異質磊晶層38之頂表面及絕緣材料36之頂表面。當使用時，平坦化製程後的異質磊晶層38之厚度可在約30nm至約60nm範圍內。第二區域200中的鰭片32包括異質磊晶層38。
儘管未特定繪示，但可在鰭片32及/或基板20中形成適宜井。舉例而言，可在將形成n型裝置(諸如n型鰭式場效電晶體)的基板20之第一區域100及第四區域400中形成p井，可在將形成p型裝置(諸如p型鰭式場效電晶體)的基板20之第二區域200及第三區域300中形成n井。
舉例而言，為了在第一區域100及第四區域400中形成p井，可在基板20之第二區域200及第三區域300中的鰭片32及絕緣材料36上方形成光阻。可圖案化光阻以曝露基板20之第一區域100及第四區域400。可藉由使用旋轉塗佈技術形成光阻且可使用適當光微影技術圖案化光阻。一旦.圖案化光阻，可在第一區域100及第四區域400中執行p型雜質植入，光阻可充當光罩以實質上防止將p型雜質植入到第二區域200及第三區域300中。p型雜質可為植入第一區域100及第四區域400中的硼、氟化硼(BF2)或類似者，達到等於或小於約1018cm-3之濃度，諸如介於約1017cm-3 與約1018cm-3之間。在植入後，可諸如藉由適當的灰化製程移除光阻。
另外，為了在第二區域200及第三區域300中形成n井，可在基板20之第一區域100及第四區域400中的鰭片32及絕緣材料36上方形成光阻。可圖案化光阻以曝露基板20之第二區域200及第三區域300。可藉由使用旋轉塗佈技術形成光阻及可使用適當光微影技術圖案化光阻。一旦圖案化光阻，可在第二區域200及第三區域300中執行n型雜質植入，及光阻可充當光罩以實質上防止將n型雜質植入到第一區域100及第四區域400中。n型雜質可為植入第二區域200及第三區域300中的磷、砷或類似者，達到等於或小於約1018cm-3之濃度，諸如介於約1017cm-3與約1018cm-3之間。在植入後，可諸如藉由適當灰化製程移除光阻。在植入後，可執行退火以活化已植入的p型及n型雜質。植入可在第一區域100及第四區域400中形成p井及在第二區域200及第三區域300中形成n井。
在其他實施方式中，可在再生長層26及/或異質磊晶層38之磊晶生長期間原位形成p井及n井。位於不同區域(不同井形成之處)的再生長層26可在不同長晶步驟中磊晶生長，以使不同摻雜類型位於不同區域中。
在第9圖中，使絕緣材料36產生凹陷以形成可稱為淺溝槽隔離(Shallow Trench Isolation；STI)區域的隔離區域40，以使鰭片32自相鄰隔離區域40之間突起。可使用適當蝕刻製程(諸如對絕緣材料36之材料的選擇性蝕 刻)使絕緣材料36產生凹陷。舉例而言，可使用化學氧化物移除，此化學氧化物移除使用CERTAS蝕刻或Applied Materials SICONI工具或稀釋氟化氫(dilute hydrofluoric；dHF)酸。
在第10圖中，在鰭片32上形成虛設介電層42。虛設介電層42可為例如氧化矽、氮化矽、上述之組合或類似者，且虛設介電層42可根據諸如CVD、熱氧化或類似者之適當技術得以沉積或熱生長。
在第11圖中，在虛設介電層42上方形成虛設閘極層。可諸如藉由使用CVD或類似者在虛設介電層42上方沉積虛設閘極層及隨後諸如藉由CMP平坦化虛設閘極層。儘管亦可使用具有高蝕刻選擇性的其他材料，但虛設閘極層可包含例如多晶矽。隨後在虛設閘極層上方形成光罩層。可諸如藉由使用CVD或類似者在虛設閘極層上方沉積光罩層。光罩層可包含例如氮化矽、氮氧化矽、氮化碳矽或類似者。
另外，在第11圖中，使用適當光微影及蝕刻技術圖案化光罩層以形成光罩46。另外，諸如藉由轉印光罩46之圖案，藉由使用適當蝕刻技術分別自虛設閘極層及虛設介電層42形成虛設閘極44及虛設閘極介電質來圖案化虛設閘極層及虛設介電層42。蝕刻可包含適當的各向異性蝕刻，諸如RIE、NBE或類似者。虛設閘極44覆蓋鰭片32之各別通道區域。虛設閘極44亦可具有實質上垂直於各別鰭片32之縱向的縱向。
儘管未特定繪示，但可執行對輕摻雜源極/汲極(lightly doped source/drain；LDD)區域的植入。類似於上文所描述之植入，可在第二區域200及第三區域300(例如，對於p型裝置)上方形成光罩(諸如光阻)，而曝露第一區域100及第四區域400(例如，對於n型裝置)，且可將n型雜質植入到第一區域100及第四區域400中的曝露鰭片32中。隨後可移除光罩。隨後，可在第一區域100及第四區域400上方形成光罩(諸如光阻)，而曝露第二區域200及第三區域300，且可將p型雜質植入到第二區域200及第三區域300中的曝露鰭片32中。隨後可移除光罩。n型雜質可為先前所描述之任何n型雜質，p型雜質可為先前所描述之任何p型雜質。輕摻雜源極/汲極區域可具有約1015cm-3至約1016cm-3的雜質濃度。可使用退火活化植入雜質。
另外，在第11圖中，沿虛設閘極介電質、虛設閘極44及光罩46之側壁形成閘極間隔層48。可藉由保形沉積(諸如藉由CVD或類似者)材料及隨後各向異性蝕刻此材料來形成閘極間隔層48。閘極間隔層48之材料可為氮化矽、氮化碳矽、上述之組合或類似者。
另外，在第11圖中，在鰭片32中形成磊晶源極/汲極區域50及52。可在第二區域200及第三區域300中形成硬光罩層，而使第一區域100及第四區域400中的鰭片32保持曝露。硬光罩層可為藉由CVD或類似者沉積之氮化矽、氮化碳矽、氮氧化矽、氮氧化碳矽、類似者或上述之組合。可使用形成硬光罩層之其他材料及方法。可圖案化硬光 罩層以使用任何適當光微影及蝕刻製程(諸如RIE、NBE或類似者)曝露第一區域100及第四區域400。在曝露第一區域100及第四區域400且遮住第二區域200及第三區域300的情況下，執行對第一區域100及第四區域400中的鰭片32之材料(多種材料)的選擇性蝕刻。蝕刻可為任何適當蝕刻，諸如乾式或濕式蝕刻，可為各向異性或各向同性。在部分實施方式中，蝕刻可包括使用氟基氣體、氯基氣體或類似者之乾式蝕刻。蝕刻使第一區域100及第四區域400中的鰭片32之源極/汲極區域產生凹陷。下文將在第17A圖至第17C圖、第18A圖至第18C圖、第19圖及第20圖之情境中描述第一區域100及第四區域400中的鰭片32之源極/汲極區域中所形成之凹部之額外細節。
隨後在第一區域100及第四區域400中的凹部中磊晶生長磊晶源極/汲極區域50。磊晶生長可藉由使用MOCVD、MBE、LPE、VPE、類似者或上述之組合。磊晶源極/汲極區域50可包含諸如適用於裝置類型(例如，n型)之任何適當材料。舉例而言，n型裝置的磊晶源極/汲極區域50可包含矽、磷化矽(SiP)、SiC、磷碳化矽(SiCP)、類似者或上述之組合。下文將在第18A圖至第18C圖、第19圖及第20圖之情境中描述第一區域100及第四區域400中的磊晶源極/汲極區域50之實施例之額外細節。隨後，可例如使用對硬光罩層之材料的選擇性蝕刻移除第二區域200及第三區域300中的硬光罩層。
可在第一區域100及第四區域400中形成另一硬光罩層，而使第二區域200及第三區域300中的鰭片32保持曝露。硬光罩層可為藉由CVD或類似者沉積之氮化矽、氮化碳矽、氮氧化矽、氮氧化碳矽、類似者或上述之組合。可使用其他材料及方法形成硬光罩層。可圖案化硬光罩層以使用任何適當光微影及蝕刻製程(諸如RIE、NBE或類似者)，以曝露第二區域200及第三區域300。在曝露第二區域200及第三區域300且遮住第一區域100及第四區域400的情況下，執行對第二區域200及第三區域300中的鰭片32之材料(多種材料)的選擇性蝕刻。蝕刻可為任何適當蝕刻，諸如乾式或濕式蝕刻，可為各向異性或各向同性。在部分實施方式中，蝕刻可包括使用氟基氣體、氯基氣體或類似者之乾式蝕刻。蝕刻使第二區域200及第三區域300中的鰭片32之源極/汲極區域產生凹陷。下文將在第13A圖至第13C圖、第14A圖至第14C圖、第15圖及第16圖之情境中描述第二區域200及第三區域300中的鰭片32之源極/汲極區域中所形成之凹部之額外細節。
隨後在第二區域200及第三區域300中的凹部中磊晶生長磊晶源極/汲極區域52。磊晶生長可藉由使用MOCVD、MBE、LPE、VPE、類似者或上述之組合。磊晶源極/汲極區域52可包含諸如適用於裝置類型(例如，p型)之任何適當材料。舉例而言，p型裝置的磊晶源極/汲極區域52可包含SiGe、矽鍺硼(SiGeB)、Ge、鍺錫(GeSn)或類似者。下文將在第14A圖至第14C圖、第15圖及第16圖之情 境中描述第二區域200及第三區域300中的磊晶源極/汲極區域52之實施例之額外細節。隨後，可例如使用對硬光罩層之材料的選擇性蝕刻移除第一區域100及第四區域400中的硬光罩層。
在第12圖中，在鰭片32上方形成底部層間介電質(bottom inter-layer dielectric；ILD0)54。底部層間介電質54可包含磊晶源極/汲極區域50及52、閘極間隔層48、光罩46及隔離區域40上保形形成之第一層(諸如蝕刻終止層(etch stop layer；ESL))。在部分實施方式中，ESL可包含使用原子層沉積(Atomic Layer Deposition；ALD)、CVD、類似者或上述之組合形成之氮化矽、碳氮化矽或類似者。底部層間介電質54可更包含第一層上方所沉積之第二層。底部層間介電質54之第二層可包含磷酸矽酸玻璃(Phospho-Silicate Glass；PSG)、硼矽酸玻璃(Boro-Silicate Glass；BSG)、摻硼的磷酸矽酸玻璃(Boron-Doped Phospho-Silicate Glass；BPSG)、無摻雜矽酸玻璃(undoped Silicate Glass；USG)或類似者，且可藉由任何適宜方法(諸如CVD、電漿增強CVD(plasma-enhanced CVD；PECVD)、FCVD、類似者或上述之組合)沉積。
執行平坦化製程(諸如CMP)以使底部層間介電質54之頂表面與虛設閘極44之頂表面齊平。CMP亦可自虛設閘極44上方移除光罩46。因此，經由底部層間介電質54曝露虛設閘極44之頂表面。
隨後，在蝕刻步驟(多個步驟)中移除虛設閘極44及虛設閘極介電質，使得對各別鰭片32形成穿過底部層間介電質54且由閘極間隔層48界定之開口。開口曝露鰭片32之各別通道區域。在相鄰對的磊晶源極/汲極區域50或52之間安置每個通道區域。蝕刻步驟(多個步驟)對虛設閘極44及虛設閘極介電質之材料具有選擇性，蝕刻可為乾式或濕式蝕刻。在蝕刻期間，當蝕刻虛設閘極44時，可將虛設閘極介電質用作蝕刻終止層。在移除虛設閘極44後，可隨後蝕刻虛設閘極介電質。
在第12圖中，穿過底部層間介電質54在開口中形成閘極介電質及閘電極(統稱為「閘極堆疊56」)。可在每個開口中及在各別鰭片32上形成介面介電質。介面介電質可為例如氧化物或類似者。作為實施例，可在開口中及在第一區域100、第二區域200、第三區域300及第四區域400中的鰭片32上形成第一介面層。可使用例如對區域100、200、300及400中的結構保形之ALD氧化物沉積形成第一介面層。隨後，可在第三區域300及第四區域400中形成光阻，而第一區域100及第二區域保持曝露。可藉由使用旋轉塗佈技術形成光阻且可使用適當光微影技術圖案化光阻。一旦圖案化光阻，可執行對第一介面介電層之材料的選擇性蝕刻以移除第一區域100及第二區域200中的第一介面介電層。隨後，可在由第一區域100及第二區域200中的開口所曝露之鰭片32上使用例如化學氧化以形成氧化物來形成第二介面層。化學氧化可包括使鰭片32曝露於化學氧化劑(諸 如臭氧、水、過氧化氫或類似者)中。因此，實施方式涵蓋在第一區域100及第二區域200中形成與第三區域300及第四區域400中所形成之介面層不同的介面層。下文將在第21圖、第22圖及第23圖之情境中描述此等介面層之額外細節。
可在介面層上形成閘極介電層。閘極介電層可進一步包括在底部層間介電質54之頂表面上及在沿閘極間隔層48之側壁的開口中及在介面介電質上保形形成之高介電常數(高k)介電層。高k介電層可具有大於約7.0的k值，且可包括鉿(Hf)、鋁(Al)、鋯(Zr)、鑭(La)、鎂(Mg)、鋇(Ba)、鈦(Ti)、鉛(Pb)及上述之組合的金屬氧化物或矽酸鹽。高k介電層之形成方法可包括ALD、CVD、分子束沉積(Molecular-Beam Deposition；MBD)、類似者或上述之組合。其他實施方式涵蓋閘極介電質的其他材料，諸如並非高k的材料。
在閘極介電質上形成閘電極。閘電極可為多層結構。舉例而言，閘電極可包括閘極介電質上所保形形成之帽蓋層、帽蓋層上所保形形成之一或更多個功函數調諧層及功函數調諧層上形成且填充開口的含金屬材料(諸如金屬)。在一實施例中，帽蓋層可包含使用ALD、CVD或類似者由TiN或類似者形成的閘極介電質上的第一子層及使用ALD、CVD或類似者由氮化鉭(TaN)或類似者形成的第一子層上的第二子層。功函數調諧層(多個層)可使用ALD、CVD或類似者由鈦鋁(TiAl)、氮化鈦(TiN)或類似者形成。含金屬材料可為使用CVD、物理氣相沉積(physical vapor deposition；PVD)、類似者或上述之組合沉積之鎢(W)、鋁(Al)、鈷(Co)、釕(Ru)、上述之組合或類似者。
接著，可執行平坦化製程(諸如CMP)移除閘電極及閘極介電質之過量部分，此等過量部分位於底部層間介電質54之頂表面上方。
儘管未描繪，但可在底部層間介電質54及閘極堆疊56上方沉積上部ILD(ILD1)，並可隨後穿過ILD1及底部層間介電質54形成與磊晶源極/汲極區域50及52的觸點。ILD1可由介電材料(諸如PSG、BSG、BPSG、USG或類似者)形成，且可藉由任何適宜方法(諸如CVD及PECVD)沉積。可穿過ILD1及底部層間介電質54形成觸點的開口。可使用適當光微影及蝕刻技術形成開口。可在開口中形成襯墊(諸如擴散阻障層、黏著層或類似者)及導電材料。襯墊可包括鈦、氮化鈦、鉭、氮化鉭或類似者。導電材料可為銅、銅合金、銀、金、鎢、鋁、鎳或類似者。可執行平坦化製程(諸如CMP)以自ILD1之表面移除過量材料。剩餘襯墊及導電材料可在開口中形成觸點。可執行退火製程以在磊晶源極/汲極區域50及52與觸點之間的介面處形成矽化物。可執行進一步處理步驟。舉例而言，可在ILD1上方形成各金屬間介電質(Inter-Metal Dielectrics；IMD)及相應金屬化物。
第13A圖、第13B圖及第13C圖繪示上文關於第11圖所描述之第二區域200及第三區域300中的源極/汲極區域之凹陷形成。第13A圖係基板20上的第二區域200及 第三區域300之3D視圖。第13B圖係第二區域200之橫截面視圖，亦為第13A圖中的橫截面B-B。第13C圖係第三區域300之橫截面視圖，亦為第13A圖中的橫截面C-C。在相同蝕刻製程中執行第二區域200及第三區域300兩者中的鰭片32之凹陷形成。此蝕刻製程中所使用之蝕刻劑可以比再生長層26之材料更快的速率蝕刻異質磊晶層38之材料，包括各向異性蝕刻及各向同性蝕刻之速率。當異質磊晶層38為SiGe及再生長層26為矽時，示例性蝕刻製程包括使用乾式蝕刻，乾式蝕刻使用F基氣體、Cl基氣體或類似者。
如圖所示，第二區域200中的虛設介電質、虛設閘極44及光罩46(統稱為「虛設堆疊44/46」)之相鄰堆疊上的閘極間隔層48之外表面之間的最近距離60小於第三區域300中的相鄰虛設堆疊44/46上的閘極間隔層48之外表面之間的最近距離62。異質磊晶層38及再生長層26之材料之不同蝕刻速率可抵消可發生在蝕刻期間的圖案負載效應，諸如當距離62大於距離60時。如關於第15圖及第16圖將更詳細描述，第二區域200中所形成之凹部之深度64可大於第三區域300中所形成之凹部之深度66。
第14A圖、第14B圖及第14C圖分別繪示上文關於第11圖所描述之第二區域200及第三區域300中的凹部中的磊晶源極/汲極區域52’及52”(統稱為磊晶源極/汲極區域52)之磊晶生長。第14A圖係基板20上的第二區域200及第三區域300之3D視圖。第14B圖係第二區域200之橫截面視圖，亦為第14A圖中的橫截面B-B。第14C圖係第三區 域300之橫截面視圖，亦為第14A圖中的橫截面C-C。在相同生長製程中執行第二區域200及第三區域300兩者中的磊晶源極/汲極區域52之磊晶生長。如在第15圖及第16圖中將進一步描述，第14B圖中的第二區域200中的磊晶源極/汲極區域52’及第14C圖中的第三區域300中的磊晶源極/汲極區域52”可填充各別凹部。
第15圖繪示磊晶源極/汲極區域52’之橫截面視圖，磊晶源極/汲極區域52’包括第二區域200中的第一部分52a’及第二部分52b’。如圖所示，磊晶源極/汲極區域52’之第一部分52a’填充關於第13A圖及第13B圖所描述而形成之凹部。第一部分52a’可為例如以自約7×1020cm-3至約2×1021cm-3範圍內之濃度摻硼的SixGe1-x，其中x可處於自約0.30至0.70範圍內。第二部分52b’可為例如以自約5×1020cm-3至約2×1021cm-3範圍內之濃度摻硼的SixGe1-x，其中x可處於自約0.00至0.40範圍內。
第二區域200中的磊晶源極/汲極區域52’(例如，第一部分52a’)可具有接近距離68。接近距離68係磊晶源極/汲極區域52’之外表面與最近虛設堆疊44/46之最近側壁表面之平面之間的橫向距離。在部分實施方式中，接近距離68可處於自約0nm至約8nm範圍內。第一部分52a’可具有自底表面至頂表面之厚度70。在部分實施方式中，厚度70可處於自約20nm至約40nm範圍內。第二部分52b’可具有自底表面至頂表面之厚度72。在部分實施方式中，厚度72可處於自約5nm至約10nm範圍內。距離74可介於 相鄰虛設堆疊44/46之相對側壁之間，此亦可為距離60加上閘極間隔層48之厚度的兩倍。在部分實施方式中，距離74可處於自約15nm至約36nm範圍內。磊晶源極/汲極區域52’可具有自鰭片32之頂表面(例如，異質磊晶層38之頂表面)至磊晶源極/汲極區域52’之頂表面(例如，第二部分52b’)的凸起高度76。在部分實施方式中，凸起高度76可處於自約5nm至約10nm範圍內。
第16圖繪示磊晶源極/汲極區域52”之橫截面視圖，磊晶源極/汲極區域52”包括第三區域300中的第一部分52a”及第二部分52b”。如圖所示，磊晶源極/汲極區域52”之第一部分52a”填充關於第13A圖及第13C圖所描述而形成之凹部。第一部分52a”可為例如以自約7×1020cm-3至約2×1021cm-3範圍內之濃度摻硼的SixGe1-x，其中x可處於自約0.30至0.70範圍內。第二部分52b”可為例如以自約5×1020cm-3至約2×1021cm-3範圍內之濃度摻硼的SixGe1-x，其中x可處於自約0.00至0.40範圍內。第三區域300中的磊晶源極/汲極區域52”中的第一部分52a”可與第二區域200中的磊晶源極/汲極區域52’中的第一部分52a’同時磊晶生長。第三區域300中的磊晶源極/汲極區域52”中的第二部分52b”可與第二區域200中的磊晶源極/汲極區域52’中的第二部分52b’同時磊晶生長。
第三區域300中的磊晶源極/汲極區域52”(例如，第一部分52a”)可具有接近距離78。接近距離78係磊晶源極/汲極區域52”之外表面與最近虛設堆疊44/46之最近 側壁表面之平面之間的橫向距離。在部分實施方式中，接近距離78可處於自約4nm至約15nm範圍內。第一部分52a”可具有自底表面至頂表面之厚度80。在部分實施方式中，厚度80可處於自約20nm至約40nm範圍內。第二部分52b”可具有自底表面至頂表面之厚度82。在部分實施方式中，厚度82可處於自約5nm至約10nm範圍內。距離84可介於相鄰虛設堆疊44/46之相對側壁之間，此亦可為距離62加上閘極間隔層48之厚度的兩倍。在部分實施方式中，距離84可處於自約40nm至約100nm範圍內。磊晶源極/汲極區域52”可具有自鰭片32之頂表面(例如，再生長層26之頂表面)至磊晶源極/汲極區域52”之頂表面(例如，第二部分52b”)的凸起高度86。在部分實施方式中，凸起高度86可處於自約5nm至約10nm範圍內。
在第二區域200及第三區域300中的磊晶源極/汲極區域52’及52”之凹部蝕刻期間的不同蝕刻速率分別引發磊晶源極/汲極區域52’及52”之輪廓呈不同。舉例而言，儘管第二區域200中的距離60小於第三區域中的距離62，但第二區域200中的凹部之深度64可大於第三區域300中的凹部之深度66。類似地，諸如由於第二區域200中的蝕刻速率更大，蝕刻之各向同性蝕刻組分可在第二區域200中比第三區域300中更明顯地底切閘極間隔層48。此可導致第三區域300中的源極/汲極區域52”具有接近距離78比第二區域200中的源極/汲極區域52’之接近距離68更大。在部分實施 方式中，接近距離78處於比接近距離68大自約2nm至約8nm範圍內。
第17A圖、第17B圖及第17C圖繪示上文關於第11圖所描述之第一區域100及第四區域400中的源極/汲極區域之凹陷形成。第17A圖係基板20上的第一區域100及第四區域400之3D視圖。第17B圖係第一區域100之橫截面視圖，亦為第17A圖中的橫截面B-B。第17C圖係第四區域400之橫截面視圖，亦為第17A圖中的橫截面C-C。在相同蝕刻製程中執行第一區域100及第四區域400兩者中的鰭片32之凹陷。當再生長層26為矽時，示例性蝕刻製程包括使用乾式蝕刻，乾式蝕刻使用氟基氣體、氯基氣體或類似者。
如圖所示，第一區域100中的相鄰虛設堆疊44/46上的閘極間隔層48之外表面之間的最近距離88小於第四區域400中的相鄰虛設堆疊44/46上的閘極間隔層48之外表面之間的最近距離90。由於第一區域100及第四區域400中的圖案負載效應及蝕刻相同材料(例如，再生長層26)，可以比第一區域100中的再生長層26更快的速率蝕刻第四區域400中的再生長層26。如關於第19圖及第20圖將更詳細描述，第一區域100中所形成之凹部之深度92可小於第四區域400中所形成之凹部之深度94。
第18A圖、第18B圖及第18C圖繪示上文關於第11圖所描述之第一區域100及第四區域400中的凹部中的磊晶源極/汲極區域50’及50”(統稱為磊晶源極/汲極區域50)之磊晶生長。第18A圖係基板20上的第一區域100及第 四區域400之3D視圖。第18B圖係第一區域100之橫截面視圖，亦為第18A圖中的橫截面B-B。第18C圖係第四區域400之橫截面視圖，亦為第18A圖中的橫截面C-C。在相同生長製程(多個製程)中執行第一區域100及第四區域400兩者中的磊晶源極/汲極區域50之磊晶生長。如第19圖及第20圖將進一步描述，第18B圖中的第一區域100中的磊晶源極/汲極區域50’可填充凹部，而第14C圖中的第四區域400中的磊晶源極/汲極區域50”可未填滿凹部。
第19圖繪示磊晶源極/汲極區域50’之橫截面視圖，磊晶源極/汲極區域50’包括第一區域100中的第一部分50a’、第二部分50b’及第三部分50c’。如圖所示，在晶體材料(諸如再生長層26及基板20)之表面上而非在非晶體材料(諸如第一介電材料34)之表面上形成磊晶源極/汲極區域50’之第一部分50a’。因此，第19圖繪示沿第一區域100中的凹部之表面的三個不同第一部分50a’。在第一部分50a’上(例如，在晶體材料之表面上而非在非晶體材料之表面上)形成磊晶源極/汲極區域50’之第二部分50b’。磊晶源極/汲極區域50’之第三部分50c’填充第一區域100中的凹部之剩餘部分。儘管第三部分50c’可未成核且自非晶體材料(諸如第一介電材料34)之表面生長，但第三部分50c’之生長前端可自晶體材料之相鄰表面生長且在非晶體材料之表面上聚結。第一部分50a’可為例如無摻雜Si。第二部分50b’可為例如以自約2×1020cm-3至約8×1020em-3範圍內 之濃度摻磷的SiP。第三部分50c’可為例如以自約1×1021cm-3至約3×1021cm-3範圍內之濃度摻磷的SiP。
第一區域100中的磊晶源極/汲極區域50’(例如，第一部分50a’)可具有接近距離96。接近距離96係磊晶源極/汲極區域50’之外表面與最近虛設堆疊44/46之最近側壁表面之平面之間的橫向距離。在部分實施方式中，接近距離96可處於自約2nm至約8nm範圍內。第一部分50a’可具有厚度98。在部分實施方式中，厚度98可處於自約5nm至約30nm範圍內。第二部分50b’可具有厚度102。在部分實施方式中，厚度102可處於自約5nm至約10nm範圍內。第三部分50c’可具有厚度104。在部分實施方式中，厚度104可處於自約20nm至約50nm範圍內。距離106可介於相鄰虛設堆疊44/46之相對側壁之間，此亦可為距離88加上閘極間隔層48之厚度的兩倍。在部分實施方式中，距離106可處於自約15nm至約36nm範圍內。磊晶源極/汲極區域50’可具有自鰭片32之頂表面(例如，再生長層26之頂表面)至磊晶源極/汲極區域50’之頂表面(例如，第三部分50c’)的凸起高度108。在部分實施方式中，凸起高度108可處於自約5nm至約10nm範圍內。第一介電材料34可具有厚度110。在部分實施方式中，厚度110可處於自約5nm至約25nm範圍內。
第20圖繪示磊晶源極/汲極區域50”之橫截面視圖，磊晶源極/汲極區域50”包括第四區域400中的第一部分50a”、第二部分50b”及第三部分50c”。如圖所示，磊晶 源極/汲極區域50”之第一部分50a”係沿關於第17A圖及第17C圖所描述而形成之凹部中的晶體材料(例如，再生長層26及/或基板20)之表面的保形層。如圖所示，磊晶源極/汲極區域50”之第二部分50b”係沿第一部分50a”之表面的保形層。磊晶源極/汲極區域50”之第三部分50c”處於第二部分50b”上且在部分實施方式中可未填滿凹部之剩餘部分。第一部分50a”可為例如無摻雜Si。第二部分50b”可為例如以自約2×1020cm-3至約8×1020cm-3範圍內之濃度摻磷的SiP。第三部分50c”可為例如以自約1×1021cm-3至約3×1021cm-3範圍內之濃度摻磷的SiP。第四區域400中的磊晶源極/汲極區域50”中的第一部分50a”可與第一區域100中的磊晶源極/汲極區域50’中的第一部分50a’同時磊晶生長。第四區域400中的磊晶源極/汲極區域50”中的第二部分50b”可與第一區域100中的磊晶源極/汲極區域50’中的第二部分50b’同時磊晶生長。第四區域400中的磊晶源極/汲極區域50”中的第三部分50c”可與第一區域100中的磊晶源極/汲極區域50’中的第三部分50c’同時磊晶生長。
第四區域400中的磊晶源極/汲極區域50”(例如，第一部分50a”)可具有接近距離112。接近距離112係磊晶源極/汲極區域50”之外表面與最近虛設堆疊44/46之最近側壁表面之平面之間的橫向距離。在部分實施方式中，接近距離112可處於自約2nm至約8nm範圍內。第一部分50a”可具有厚度114。在部分實施方式中，厚度114可處於自約5nm至約30nm範圍內。第二部分50b”可具有厚度 116。在部分實施方式中，厚度116可處於自約5nm至約10nm範圍內。第三部分50c”可具有厚度118。在部分實施方式中，厚度118可處於自約20nm至約50nm範圍內。距離120可介於相鄰虛設堆疊44/46之相對側壁之間，此亦可為距離90加上閘極間隔層48之厚度的兩倍。在部分實施方式中，距離120可處於自約40nm至約100nm範圍內。磊晶源極/汲極區域50”可由例如自鰭片32之頂表面(例如，再生長層26之頂表面)至磊晶源極/汲極區域50”之頂表面(例如，第三部分50c”)尺寸122成碟形凹陷。在部分實施方式中，尺寸122可處於自約5nm至約20nm範圍內。
當蝕刻相同材料之再生長層26以分別在第一區域100及第四區域400中對於磊晶源極/汲極區域50’及50”形成凹部時，由於圖案負載效應，磊晶源極/汲極區域50’及50”之輪廓可不同。舉例而言，圖案負載效應可引發蝕刻之各向異性組分(可為主導蝕刻組分)在第四區域400中以比第一區域100更快的速率蝕刻，因為距離90大於距離88。因此，第四區域400中的凹部之深度94可大於第一區域100中的凹部之深度92。舉例而言，在部分實施方式中，第四區域400中的凹部之深度94比第一區域100中的凹部之深度92大自約3nm至約15nm範圍內。另外，各向同性蝕刻組分可在第一區域100與第四區域400中具有相同或相似的蝕刻速率。因此，在第一區域100與第四區域400中的虛設堆疊44/46下橫向底切凹陷可為相同或相似，且第一區域 100與第四區域400中的接近距離96及112可為相同或相似。
儘管前文描述引用某些尺寸之情境中的虛設堆疊44/46，但本技術領域中的一般技術者應將理解，在藉由移除虛設堆疊44/46所界定之開口中形成閘極堆疊56後，在閘極堆疊56而非虛設堆疊44/46之情境中保持此等尺寸。舉例而言，接近距離可為磊晶源極/汲極區域50或52之外表面與最近閘極堆疊56之最近側壁表面(例如，保形介面或閘極介電層之外側壁表面)之平面之間的橫向距離。
第21圖、第22圖及第23圖繪示區域100、200、300及400中所形成之裝置之通道區域處的鰭片之橫截面視圖。繪示如上文關於第12圖所描述形成閘極堆疊56後的裝置。為了清晰，第21圖、第22圖及第23圖之橫截面視圖垂直於第14A圖及第18A圖中所繪示之橫截面B-B及C-C。
第21圖繪示第三區域300中所形成之裝置之鰭片32之通道及/或第四區域400中所形成之裝置之鰭片之通道之橫截面視圖。第21圖繪示自相鄰隔離區域40上方突起的鰭片32，包括再生長層26。閘極堆疊處於鰭片32上及上方且包括介面層130、閘極介電層132及閘電極134。可如上文關於第12圖所描述形成閘極堆疊56。在部分實施方式中，介面層130之厚度可處於自約2nm至約5nm範圍內。鰭片32可具有隔離區域40上方突起的鰭片高度136。在部分實施方式中，鰭片高度136可處於自約30nm至約60nm範圍內。鰭片32可具有自一個側壁表面至另一側壁表面的鰭 片寬度138。在部分實施方式中，鰭片寬度138可處於自約4nm至約10nm範圍內。
第22圖繪示第一區域100中所形成之裝置之鰭片32之通道之橫截面視圖。第22圖繪示自相鄰隔離區域40上方突起的鰭片32，包括第一介電材料34及再生長層26。閘極堆疊56處於鰭片32上及上方且包括介面層140、閘極介電層142及閘電極144。可如上文關於第12圖所描述形成閘極堆疊56。在部分實施方式中，介面層140之厚度可處於自約5nm至約15nm範圍內。鰭片32(例如，此實施例中的再生長層26)可具有隔離區域40上方及第一介電材料34上方突起的鰭片高度146。在部分實施方式中，鰭片高度146可處於自約30nm至約60nm範圍內。在部分實施方式中，第一介電材料34可處於隔離區域40之頂表面完全上方或完全下方。鰭片32(例如，此實施例中的再生長層26)可具有自一個側壁表面至另一側壁表面的鰭片寬度148。在部分實施方式中，鰭片寬度148可處於自約4nm至約10nm範圍內。
第23圖繪示第二區域200中所形成之裝置之鰭片32之通道之橫截面視圖。第23圖繪示自相鄰隔離區域40上方突起的鰭片32，包括異質磊晶層38。閘極堆疊56處於鰭片32上及上方且包括介面層150、閘極介電層152及閘電極154。可如上文關於第12圖所描述形成閘極堆疊56。在部分實施方式中，介面層150之厚度可處於自約5nm至約15nm範圍內。鰭片32(例如，此實施例中的異質磊晶層38)可具有隔離區域40上方及異質磊晶層38與下層材料之間的介 面上方突起的鰭片高度156。在部分實施方式中，鰭片高度156可處於自約30nm至約60nm範圍內。在部分實施方式中，異質磊晶層38可完全處於隔離區域40之頂表面上方或可在隔離區域40之頂表面下方來部分地延伸。鰭片32(例如，此實施例中的異質磊晶層38)可具有自一個側壁表面至另一側壁表面的鰭片寬度158。在部分實施方式中，鰭片寬度158可處於自約4nm至約10nm範圍內。
部分實施方式可實現優勢。藉由在不同區域(例如，第二區域200及第三區域300)中的鰭片之通道區域具有不同材料，當對於源極/汲極區域執行同時蝕刻時可操縱凹部輪廓，從而可抵消圖案負載效應。此可有利地造成彼等不同區域中的不同接近距離。不同接近距離可導致積體電路中的可靠性增加。舉例而言，當第三區域300為I/O p型裝置區域及第二區域200為核心邏輯p型裝置區域時，可對於第三區域300中的I/O p型裝置使用比第二區域中的核心邏輯p型裝置更高的VDD，且因此，在第三區域300中增加的接近距離可比第二區域200有利。諸如上文所描述之部分實施方式可容易且簡單地整合至製程流程中，且可具有經濟效益。
一實施方式係一種裝置。裝置包括第一p型電晶體及第二p型電晶體。第一p型電晶體包括第一通道區域，第一通道區域包括基板上的第一鰭片之第一材料。第一p型電晶體包括第一磊晶源極/汲極區域及第二磊晶源極/汲極區域，每個磊晶源極/汲極區域處於第一材料的各別第一凹 部中。在第一磊晶源極/汲極區域與第二磊晶源極/汲極區域之間安置第一通道區域。第一p型電晶體包括第一通道區域上的第一閘極堆疊。第二p型電晶體包括第二通道區域，第二通道區域包括基板上的第二鰭片之第二材料。第二材料係與第一材料不同的材料。第二p型電晶體包括第三磊晶源極/汲極區域及第四磊晶源極/汲極區域，每個磊晶源極/汲極區域處於第二材料的各別第二凹部中。在第三磊晶源極/汲極區域與第四磊晶源極/汲極區域之間安置第二通道區域。第二p型電晶體包括第二通道區域上的第二閘極堆疊。
另一實施方式係一種方法。方法包含：在基板上形成第一鰭片，第一鰭片包含基板上的第一晶體材料；在基板上形成第二鰭片，第二鰭片包含基板上的第二晶體材料，第一晶體材料之材料與第二晶體材料之材料不同；在第一鰭片之第一晶體材料上形成第一結構及在第二鰭片之第二晶體材料上形成第二結構；沿第一結構之側壁形成第一間隔層及沿第二結構之側壁形成第二間隔層；同時蝕刻第一晶體材料以在第一鰭片中且鄰近第一間隔層形成第一凹部，及蝕刻第二晶體材料以在第二鰭片中且鄰近第二間隔層形成第二凹部，第一凹部在第一間隔層下橫向延伸比第二凹部在第二間隔層下橫向延伸更遠；及在第一凹部中磊晶生長第一磊晶源極/汲極區域及在第二凹部中磊晶生長第二源極/汲極區域。
又一實施方式係一種方法。方法包含：在基板之p型核心邏輯區域中形成第一鰭片，第一鰭片包含矽鍺通 道層；在基板之p型輸入/輸出(I/O)區域中形成第二鰭片，第二鰭片包含第一矽通道層；在第一鰭片上形成第一堆疊及第二堆疊，及在第二鰭片上形成第三堆疊及第四堆疊；在第一堆疊之側壁上形成第一間隔層，在第二堆疊之側壁上形成第二間隔層，在第三堆疊之側壁上形成第三間隔層，及在第四堆疊之側壁上形成第四間隔層，第一間隔層與第二間隔層之相對側壁界定第一間隔層與第二間隔層之間的第一距離，第三間隔層與第四間隔層之相對側壁界定第三間隔層與第四間隔層之間的第二距離，第一距離小於第二距離；同時蝕刻第一間隔層與第二間隔層之間的矽鍺通道層以形成第一凹部及第三間隔層與第四間隔層之間的第一矽通道層以形成第二凹部，其中以比第一矽通道層更大的垂直蝕刻速率及更大的橫向蝕刻速率蝕刻矽鍺通道層，第一凹部具有比第二凹部更大的深度，第一凹部在第一間隔層下橫向延伸比第二凹部在第三間隔層下橫向延伸更大距離；及在第一凹部中磊晶生長第一磊晶源極/汲極區域及在第二凹部中磊晶生長第二源極/汲極區域。
上文概述若干實施方式之特徵，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，可輕易使用本揭露作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施方式的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭露之精神及範疇，且可在不脫離本揭露之精神及範疇的情況下產生本文的各種變化、替代及更改。
20‧‧‧基板
32‧‧‧鰭片
40‧‧‧隔離區域
44‧‧‧虛設閘極
46‧‧‧光罩
48‧‧‧閘極間隔層
52'‧‧‧磊晶源極/汲極區域
52"‧‧‧磊晶源極/汲極區域

Claims (20)

  1. 一種裝置，包含：一第一p型電晶體，包含：一第一通道區域，包含一基板上的一第一鰭片之一第一材料，一第一磊晶源極/汲極區域及一第二磊晶源極/汲極區域，每個磊晶源極/汲極區域處於該第一材料的一各別第一凹部中，該第一通道區域設置於該第一磊晶源極/汲極區域與該第二磊晶源極/汲極區域之間，以及一第一閘極堆疊，位於該第一通道區域上；以及一第二p型電晶體，包含：一第二通道區域，包含該基板上的一第二鰭片之一第二材料，該第二材料係與該第一材料不同的一材料，一第三磊晶源極/汲極區域及一第四磊晶源極/汲極區域，每個磊晶源極/汲極區域處於該第二材料的一各別第二凹部中，該第二通道區域設置於該第三磊晶源極/汲極區域與該第四磊晶源極/汲極區域之間，以及一第二閘極堆疊，位於該第二通道區域上。
  2. 如請求項1所述之裝置，其中該第一凹部之一深度大於該第二凹部之一深度。
  3. 如請求項1所述之裝置，其中該第二鰭片之一頂表面處的該些第二凹部之一寬度大於該第一鰭片之一頂表面處的該些第一凹部之一寬度。
  4. 如請求項1所述之裝置，其中該第一磊晶源極/汲極區域及該第二磊晶源極/汲極區域之各者具有一第一接近距離，該第一接近距離位於該各別第一磊晶源極/汲極區域及該第二磊晶源極/汲極區域至該第一閘極堆疊之一最近表面與該第一閘極堆疊之一各別最近側壁之一平面之間，其中該第三磊晶源極/汲極區域及該第四磊晶源極/汲極區域之各者具有一第二接近距離，該第二接近距離位於該各別第三磊晶源極/汲極區域及該第四磊晶源極/汲極區域至該第二閘極堆疊之一最近表面與該第二閘極堆疊之一各別最近側壁之一平面之間，該第一接近距離大於該第二接近距離。
  5. 如請求項1所述之裝置，其中該第一材料為矽鍺，該第二材料為矽。
  6. 如請求項1所述之裝置，其中該第一磊晶源極/汲極區域及該第二磊晶源極/汲極區域之各者至少填滿該些各別第一凹部，其中該第三磊晶源極/汲極區域及該第四磊晶源極/汲極區域之各者至少填滿該些各別第二凹部。
  7. 如請求項1所述之裝置，其中該第一p型電晶體處於該基板之一核心邏輯區域中，該第二p型電晶體處於該基板之一輸入/輸出區域中。
  8. 如請求項1所述之裝置，更包含：一第一n型電晶體，包含：一第三通道區域，包含該基板上的一第三鰭片之一第三材料，該第三材料係與該第二材料相同的一材料，該鰭片中的一介電材料設置於該第三材料與該基板之間，一第五磊晶源極/汲極區域及一第六磊晶源極/汲極區域，每個磊晶源極/汲極區域處於該第三材料的一各別第三凹部中，該第三通道區域設置於該第五磊晶源極/汲極區域與該第六磊晶源極/汲極區域之間，以及一第三閘極堆疊，位於該第三通道區域上；以及一第二n型電晶體，包含：一第四通道區域，包含該基板上的一第四鰭片之一第四材料，該第四材料係與該第二材料相同的一材料，一第七磊晶源極/汲極區域及一第八磊晶源極/汲極區域，每個磊晶源極/汲極區域處於該第四材料的一各別第四凹部中，該第四通道區域設置於該第七磊晶源極/汲極區域與該第八磊晶源極/汲極區域之間，以及一第四閘極堆疊，位於該第四通道區域上。
  9. 一種方法，該方法包含以下步驟：在一基板上形成一第一鰭片，該第一鰭片包含該基板上的一第一晶體材料；在該基板上形成一第二鰭片，該第二鰭片包含該基板上的一第二晶體材料，該第一晶體材料之一材料與該第二晶體材料之一材料不同；在該第一鰭片之該第一晶體材料上形成一第一結構並在該第二鰭片之該第二晶體材料上形成一第二結構；沿該第一結構之一側壁形成一第一間隔層並沿該第二結構之一側壁形成一第二間隔層；同時蝕刻該第一晶體材料以在該第一鰭片中且鄰近該第一間隔層形成一第一凹部，並蝕刻該第二晶體材料以在該第二鰭片中且鄰近該第二間隔層形成一第二凹部，該第一凹部在該第一間隔層下橫向延伸比該第二凹部在該第二間隔層下橫向延伸更遠；以及在該第一凹部中磊晶生長一第一磊晶源極/汲極區域並在該第二凹部中磊晶生長一第二源極/汲極區域。
  10. 如請求項9所述之方法，其中該第一鰭片之一頂表面處的該第一凹部之一寬度小於該第二鰭片之一頂表面處的該第二凹部之一寬度。
  11. 如請求項9所述之方法，其中該第一凹部之一深度大於該第二凹部之一深度。
  12. 如請求項9所述之方法，其中該同時蝕刻之步驟包括以下步驟：以一第一垂直蝕刻速率蝕刻該第一晶體材料及以一第二垂直蝕刻速率蝕刻該第二晶體材料，該第一垂直蝕刻速率大於該第二垂直蝕刻速率。
  13. 如請求項9所述之方法，其中該同時蝕刻之步驟包括以下步驟：以一第一橫向蝕刻速率蝕刻該第一晶體材料及以一第二橫向蝕刻速率蝕刻該第二晶體材料，該第一橫向蝕刻速率大於該第二橫向蝕刻速率。
  14. 如請求項9所述之方法，其中該同時蝕刻之步驟包括以下步驟：一各向同性蝕刻組分，該各向同性蝕刻組分以比該第二晶體材料更大的一速率蝕刻該第一晶體材料。
  15. 如請求項9所述之方法，其中該第一結構及該第二結構之各者係一虛設閘極堆疊。
  16. 如請求項9所述之方法，更包含以下步驟：移除該第一結構及該第二結構；以及在移除該第一結構處形成一第一閘極堆疊，及在移除該第二結構處形成一第二閘極堆疊。
  17. 如請求項9所述之方法，更包含以下步驟：在該基板上形成一第三鰭片，該第三鰭片包含一第三晶體材料及一介電材料，該介電材料位於該基板上，該第三晶體材料位於該介電材料上；在該基板上形成一第四鰭片，該第四鰭片包含該基板上的一第四晶體材料，該第二晶體材料、該第三晶體材料及該第四晶體材料之各別材料係一相同材料；在該第三鰭片之該第三晶體材料上形成一第三結構及在該第四鰭片之該第四晶體材料上形成一第四結構；沿該第三結構之一側壁形成一第三間隔層及沿該第四結構之一側壁形成一第四間隔層；同時蝕刻該第三晶體材料以在該第三鰭片中且鄰近該第三間隔層形成一第三凹部，及蝕刻該第四晶體材料以在該第四鰭片中且鄰近該第四間隔層形成一第四凹部；以及在該第三凹部中磊晶生長一第三磊晶源極/汲極區域及在該第四凹部中磊晶生長一第四源極/汲極區域。
  18. 如請求項17所述之方法，其中該第三凹部在該第三間隔層下橫向延伸與該第四凹部在該第四間隔層下橫向延伸一相同距離，該第三鰭片之一頂表面處的該第三凹部之一寬度小於該第四鰭片之一頂表面處的該第四凹部之一寬度，該第三凹部之一深度小於該第四凹部之一深度。
  19. 一種方法，該方法包含以下步驟：在一基板之一p型核心邏輯區域中形成一第一鰭片，該第一鰭片包含一矽鍺通道層；在該基板之一p型輸入/輸出(I/O)區域中形成一第二鰭片，該第二鰭片包含一第一矽通道層；在該第一鰭片上形成一第一堆疊及一第二堆疊，及在該第二鰭片上形成一第三堆疊及一第四堆疊；在該第一堆疊之一側壁上形成一第一間隔層，在該第二堆疊之一側壁上形成一第二間隔層，在該第三堆疊之一側壁上形成一第三間隔層，及在該第四堆疊之一側壁上形成一第四間隔層，該第一間隔層與該第二間隔層之相對側壁界定該第一間隔層與該第二間隔層之間的一第一距離，該第三間隔層與該第四間隔層之相對側壁界定該第三間隔層與該第四間隔層之間的一第二距離，該第一距離小於該第二距離；同時蝕刻該第一間隔層與該第二間隔層之間的該矽鍺通道層以形成一第一凹部及該第三間隔層與該第四間隔層之間的該第一矽通道層以形成一第二凹部，其中以比該第一矽通道層更大的一垂直蝕刻速率及更大的一橫向蝕刻速率蝕刻該矽鍺通道層，該第一凹部具有比該第二凹部更大的一深度，該第一凹部在該第一間隔層下橫向延伸比該第二凹部在該第三間隔層下橫向延伸更大的一距離；以及在該第一凹部中磊晶生長一第一磊晶源極/汲極區域及在該第二凹部中磊晶生長一第二源極/汲極區域。
  20. 如請求項19所述之方法，更包含：在該基板之一n型核心邏輯區域中形成一第三鰭片，該第三鰭片包含一介電材料上的一第二矽通道層；在該基板之一n型輸入/輸出(I/O)區域中形成一第四鰭片，該第四鰭片包含一第三矽通道層；在該第三鰭片上形成一第五堆疊及一第六堆疊，並在該第四鰭片上形成一第七堆疊及一第八堆疊；在該第五堆疊之一側壁上形成一第五間隔層，在該第六堆疊之一側壁上形成一第六間隔層，在該第七堆疊之一側壁上形成一第七間隔層，以及在該第八堆疊之一側壁上形成一第八間隔層，其中該第五間隔層與該第六間隔層之相對側壁界定該第五間隔層與該第六間隔層之間的一第三距離，該第七間隔層與該第八間隔層之相對側壁界定該第七間隔層與該第八間隔層之間的一第四距離，該第三距離小於該第四距離；同時蝕刻該第五間隔層與該第六間隔層之間的該第二矽通道層以形成一第三凹部，以及該第七間隔層與該第八間隔層之間的該第三矽通道層以形成一第四凹部，其中以比該第二矽通道層更大的一垂直蝕刻速率蝕刻該第三矽通道層，且以與該第二矽通道層相同的一橫向蝕刻速率蝕刻該第三矽通道層，該第四凹部具有比該第三凹部更大的一深度，該第三凹部及該第四凹部在該第五間隔層及該第七間隔層下分別橫向延伸一相同距離；以及在該第三凹部中磊晶生長一第三磊晶源極/汲極區域及在該第四凹部中磊晶生長一第四源極/汲極區域。
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