TWI736299B - 半導體裝置及其製造方法 - Google Patents

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Abstract

一種半導體裝置之製造方法包括：形成一第一虛置閘極及一第二虛置閘極於一鰭部上，鰭部突出於一基底上方；以第一金屬閘極及第二金屬閘極分別替代第一虛置閘極及第二虛置閘極；形成一介電阻斷圖案於第一金屬閘極與第二金屬閘極之間，介電阻斷圖案自基底延伸得比第一金屬閘極及第二金屬閘極更遠；形成一圖案化罩幕層於第一金屬閘極、第二金屬閘極及介電阻斷圖案上，圖案化罩幕層內的一開口露出位於開口下方的第一金屬閘極的一部分、第二金屬閘極的一部分及介電阻斷圖案的一部分；以一第一導電材料填充開口；以及回蝕刻第一導電材料至位於介電阻斷圖案的遠離基底的上表面以下。

Description

半導體裝置及其製造方法
本發明實施例係關於一種半導體技術，且特別是關於一種半導體裝置及其製造方法。
由於各種電子部件（例如，電晶體管、二極體、電阻器、電容器等）的集積密度的不斷提高，半導體工業經歷了快速的增長。大部分情形下，集積密度的提高源自於不斷減小的最小特徵部件尺寸，使得更多的部件可集積於一給定區域中。
鰭式場效電晶體（FinFET）裝置正為積體電路所普遍使用。鰭式場效電晶體（FinFET）裝置具有三維結構，其包括自基底突出的半導體鰭部。閘極結構控制鰭式場效電晶體（FinFET）裝置的導電通道內的電荷載子流動，且環繞半導體鰭部。舉例來說，在三閘極鰭式場效電晶體（FinFET）裝置中，閘極結構環繞半導體鰭部的三個側面，因而形成導電通道於半導體鰭部的三個側面上。
一種半導體裝置之製造方法包括：形成一第一虛置閘極及一第二虛置閘極於一鰭部上，鰭部突出於一基底上方；以第一金屬閘極及第二金屬閘極分別替代第一虛置閘極及第二虛置閘極；形成一介電阻斷圖案於第一金屬閘極與第二金屬閘極之間，介電阻斷圖案自基底延伸得比第一金屬閘極及第二金屬閘極更遠；形成一圖案化罩幕層於第一金屬閘極、第二金屬閘極及介電阻斷圖案上，圖案化罩幕層內的一開口露出位於開口下方的第一金屬閘極的一部分、第二金屬閘極的一部分及介電阻斷圖案的一部分；以一第一導電材料填充開口；以及回蝕刻第一導電材料至位於介電阻斷圖案的遠離基底的上表面以下。
一種半導體裝置之製造方法包括：形成一第一虛置閘極及一第二虛置閘極於突出於基底上方的一第一鰭部上方；形成一內層介電層圍繞第一虛置閘極及第二虛置閘極；以一第一金屬閘極及一第二金屬閘極分別替代第一虛置閘極及第二虛置閘極；形成一第一開口於第一金屬閘極與第二金屬閘極之間的內層介電層內，其中第一開口與第一鰭部隔開；以一或多種介電材料填充第一開口，以形成一阻斷圖案；在形成阻斷圖案之後，去除內層介電層，其中去除內層介電層而在第一金屬閘極與第二金屬閘極之間形成多個凹槽；以及以第一導電材料填充凹槽，其中阻斷圖案將第一導電材料分成一第一部及一第二部。
一種半導體裝置包括：一鰭部，位於一基底上方；一第一金屬閘極及一第二金屬閘極，位於鰭部上方；一第一介電阻斷圖案，位於第一金屬閘極與第二金屬閘極之間，其中第一介電阻斷圖案與鰭部隔開，其中第一介電阻斷圖案自基底延伸得比第一金屬閘極的一第一閘極電極及第二金屬閘極的一第二閘極電極更遠；一介電層，位於第一閘極電極及第二閘極電極上方，並與之接觸，其中介電層的一上表面與第一介電阻斷圖案的一第一上表面切齊；以及一第一接觸插塞及一第二接觸插塞，分別位於第一閘極電極及第二閘極電極上方而分別與之連接，其中第一接觸插塞及第二接觸插塞延伸穿過介電層，並接觸第一介電阻斷圖案的兩相對側壁。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以限定本發明。舉例來說，若是以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。
再者，在空間上的相關用語，例如＂下方＂、＂之下＂、＂下＂、＂上方＂、＂上＂等等在此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，還涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位（旋轉90度或其他方位）且此處所使用的空間上的相關符號同樣有相應的解釋。在整個說明書中，除非另有說明，否則不同圖式中相同或相似標號係表示使用相同或相似材料並透過相同或相似形成方法所形成的相同或相似部件。
本文的實施例係於形成半導體裝置的背景下，特別是於形成鰭式場效電晶體（FinFET）裝置的背景下進行討論。在一些實施例中，以後閘極製程形成第一金屬閘極及第二金屬閘極於多個鰭部上方。形成一介電阻斷圖案於第一金屬閘極與第二金屬閘極之間，且與鰭部間隔開。接下來，去除圍繞第一金屬閘極及第二金屬閘極的內層介電（interlayer dielectric, ILD）層，且形成第一導電材料於第一金屬閘極與第二金屬閘極之間。介電切口圖案將第一導電材料分離成第一部及第二部。接下來，形成一圖案化罩幕層於第一金屬閘極、第二金屬閘極、介電阻斷圖案及第一導電材料上方。圖案化罩幕層內的開口露出第一金屬閘極的一部分、第二金屬閘極的一部分以及介電阻斷圖案的一部分。接下來，以第二導電材料填充開口，且回蝕刻第二導電材料，使得第二導電材料的上表面比介電阻斷圖案的上表面更靠近基底。因此，介電阻斷圖案以自對準的方式將第二導電材料分離為第一閘極接觸電極及第二閘極接觸電極。
第1圖係繪示出鰭式場效電晶體（FinFET）30的示例立體示意圖。鰭式場效電晶體（FinFET）30包括具有一半導體鰭部64的一基底50。基底50具有形成於其上的隔離區62，且半導體鰭部64突出於相鄰的隔離區62之上與之間。一閘極介電層66沿著鰭部的側壁且位於鰭部的上表面上，而一閘極電極68位於閘極介電層66上方。磊晶源極/汲極區80位於閘極介電層66及閘極電極68的兩相對側上的鰭部內。第1圖也繪示出在後續圖式所採用的對照剖面 。剖面B-B沿著鰭式場效電晶體（FinFET）30的閘極電極68的縱軸延伸。剖面A-A垂直於剖面B-B，且沿著半導體鰭部64的縱軸及電流於磊晶源極/汲極區80之間流動的方向上。剖面C-C平行於剖面A-A，且在半導體鰭部64的外側。剖面D-D平行於剖面B-B，且在閘極電極68的外側，例如，穿過磊晶源極/汲極區80。第9圖的平面示意圖也標示出剖面A-A、B-B、C-C及D-D。為了清楚起見，後續圖式係參照這些對照剖面。
第2-7、8A-8C、9、10A-10C、11A-11C、12A-12C、13A-13C、14A-14C、15A-15C、16A-16C、17A-17C及18A-18C圖係繪示出根據一實施例之製造鰭式場效電晶體（FinFET）裝置100的各個階段的各種示意圖（例如，剖面示意圖，平面示意圖）。除了多個鰭部及多個閘極結構之外，鰭式場效電晶體（FinFET）裝置100相似於第1圖中的鰭式場效電晶體（FinFET）30。第2-5圖係繪示出鰭式場效電晶體（FinFET）裝置100沿剖面B-B的剖面示意圖，第6及7圖係繪示出鰭式場效電晶體（FinFET）裝置100沿剖面A-A的剖面示意圖。第8A、8B及8C圖係分別繪示出鰭式場效電晶體（FinFET）裝置100沿剖面A-A、B-B及C-C的剖面示意圖。第9圖係繪示出鰭式場效電晶體（FinFET）裝置100的平面示意圖。第10A-18C圖係繪示出製造鰭式場效電晶體（FinFET）裝置100的各個階段沿不同剖面的剖面示意圖，其中具有相同數字的圖式（例如，10A、10B及10C）係繪示出在相同製程階段的鰭式場效電晶體（FinFET）裝置100的剖面示意圖。特別地，第10A、11A、12A、13A、14A、15A、16A、17A及18A圖係繪示出鰭式場效電晶體（FinFET）裝置100的上視圖，第10B、11B、12B、13B、14B、15B、16B、17B及18B圖係繪示出沿著對應上視圖的剖面C-C的鰭式場效電晶體（FinFET）裝置100的剖面示意圖，第10C、11C、12C、13C、14C、15C、16C、17C及18C圖係繪示出鰭式場效電晶體（FinFET）裝置100沿著對應上視圖的剖面D-D的剖面示意圖。需注意的是為了清楚起見，一些圖式可能僅示出鰭式場效電晶體（FinFET）裝置100的一部分，且在圖式中未繪示出鰭式場效電晶體（FinFET）裝置100的所有特徵部件。
第2圖係繪示出一基底50的剖面示意圖。基底50可唯一半導體基底，例如塊材體半導體、絕緣體上覆半導體（semiconductor-on-insulator, SOI）基底或相似基底，其可為摻雜（例如，具有p型或n型摻雜）或未摻雜。基底50可為晶圓，例如矽晶圓。通常，絕緣體上覆半導體（SOI）基底包括形成於絕緣體層上的半導體材料層。絕緣體層可為埋入式氧化物（buried oxide, BOX）層、氧化矽層或相似物。絕緣層設置於通常為矽基底或玻璃基底的基底上。可使用其他基底，例如多層或漸變基底。在一些實施例中，基底50的半導體材料可包括矽；鍺；化合物半導體（包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦）；合金半導體（包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP）；或其組合。
請參照第3圖，可使用微影及蝕刻技術來對第2圖所示的基底50進行圖案化。舉例來說，形成一罩幕層（例如，墊氧化物層52及位於其上的墊氮化物層56）於基底50上方。墊氧化物層52可為包括使用熱氧化法所形成的氧化矽薄膜。墊氧化物層52可作為基底50與位於其上的墊氮化物層56之間的黏著層，且可作為蝕刻墊氮化物層56的蝕刻停止層。在一些實施例中，墊氮化物層56由氮化矽、氮氧化矽、碳化矽、碳氮化矽或相似物或其組合形成，且可使用低壓化學氣相沉積（low-pressure chemical vapor deposition, LPCVD）或電漿增強化學氣相沉積（plasma enhanced chemical vapor deposition, PECVD）形成。
可使用微影技術圖案化罩幕層。一般而言，微影技術利用光阻材料（未繪示），其經過沉積、照射（曝光）及顯影以去除光阻材料的一部分。餘留的光阻材料保護下方材料（此示例為罩幕層下方材料）免受後續製程步驟（例如，蝕刻）的影響。在上述示例中，光阻材料用於圖案化墊氧化物層52及墊氮化物層56，以形成圖案化罩幕58，如第3圖所示。
圖案化罩幕58隨後用於圖案化基底50的露出部分，以形成溝槽61，因而在相鄰溝槽61之間定義出半導體鰭部64（也稱為鰭部64），如第3圖所示。可透過使用反應離子蝕刻（reactive ion etch, RIE）、中性束蝕刻（neutral beam etch, NBE）或相似蝕刻或其組合於基底50內蝕刻出溝槽而形成半導體鰭部64。蝕刻可為異向性的。 在一些實施例中，溝槽61可為彼此平行且相對於彼此緊密間隔的條帶（自上視角度而言）。 在一些實施例中，溝槽61可為連續的且圍繞半導體鰭部64。在形成半導體鰭部64之後，可透過蝕刻或任何合適的方法去除圖案化罩幕58。
第4圖係繪示出形成一絕緣材料於相鄰的半導體鰭部64之間，以形成多個隔離區62。絕緣材料可為氧化物，例如氧化矽、氮化物或相似物或其組合，且可為由高密度電漿化學氣相沉積（high density plasma chemical vapor deposition, HDP-CVD）、流動式CVD（flowable CVD, FCVD）（例如，在遠程電漿系統中進行CVD材料沉積及進行後固化以使其轉化為另一種材料（例如，氧化物））、相似方法或其組合形成。可使用其他絕緣材料及/或其他形成製程。在所示的實施例中，絕緣材料是透過流動式CVD（FCVD）製程形成的氧化矽。一旦形成絕緣材料，便可進行退火製程。可進行平坦化製程（例如，化學機械研磨（chemical mechanical polish, CMP）去除任何多餘的絕緣材料（並去除圖案化罩幕58，若存在），使形成的隔離區62的上表面及半導體鰭部64的上表面為共平面。
在一些實施例中，隔離區62包括一襯層（例如，一襯層氧化物（未繪示））位於隔離區62與基底50/半導體鰭部64之間的界面處。在一些實施例中，形成的襯層氧化物減少基底50/半導體鰭部64與隔離區62之間的界面處的晶體缺陷。襯層氧化物（例如，氧化矽）可為透過對基底50/半導體鰭部64的表面層進行熱氧化而形成的熱氧化物，然而也可使用其他合適的方法來形成襯層氧化物。
接下來，回蝕刻隔離區62以形成淺溝槽隔離（STI）區。回蝕刻隔離區62，使得半導體鰭部64的上部突出於隔離區62的上表面上方。隔離區62的上表面可具有平坦表面（如圖所示）、凸表面、凹表面（例如碟化）或其組合。隔離區62的上表面可透過適當的蝕刻而形成為平坦的、凸的及/或凹的。可使用可接受的蝕刻製程來回蝕刻隔離區62，例如對隔離區62的材料具有選擇性的蝕刻製程。舉例來說，可使用稀釋氫氟酸（dilute hydrofluoric, dHF）去除化學氧化物。
第2至4圖係繪示出形成多個半導體鰭部64的實施例，然而可以各種不同的製程來形成鰭部。在一示例中，可形成一介電層於一基底的上表面上；可蝕刻穿過介電層形成溝槽；可磊晶生長同質磊晶結構於溝槽內。可回蝕刻介電層，使得同質磊晶結構自介電層突出以形成鰭部。在另一示例中，異質磊晶結構可用於鰭部。舉例來說，可回蝕刻半導體鰭部，且可在其位置上磊晶生長與半導體鰭部不同的材料。
在又一示例中，可形成一介電層於基底的上表面上；可蝕刻穿過介電層形成溝槽；可使用與基底不同的材料磊晶生長異質磊晶結構於溝槽內；可回蝕刻介電層，使得異質磊晶結構自介電層突出以形成鰭部。
在磊晶生長同質磊晶或異質磊晶結構的一些實施例中，可在生長期間原位摻雜生長的材料，儘管生長前後可不進行佈植，然而可一起使用原位及佈植摻雜。更進一步，有利的是在NMOS區域中磊晶生長的材料不同於在PMOS區域中的材料的材料。在不同實施例中，鰭部可包括矽鍺（Six Ge1-x ，其中x可約在0至1之間）、碳化矽、純鍺或實質上純的鍺、III-V族化合物半導體、II-VI族化合物半導體或相似物。舉例來說，用於形成III-V族化合物半導體的可用材料包括但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP或相似物。
第5圖係繪示出形成一虛置閘極結構75於半導體鰭部64上。在一些實施例中，虛置閘極結構75包括一閘極介電層66及一閘極電極68。第5圖也繪示出罩幕70位於虛置閘極結構75上。虛置閘極結構75可透過圖案化一罩幕層、一閘極層及一閘極介電層來形成，其中罩幕層、閘極層及閘極介電層分別包括相同於罩幕70、閘極電極68及閘極介電層66的材料。為了形成虛置閘極結構75，形成閘極介電層於半導體鰭部64及隔離區62上。閘極介電層可為氧化矽、氮化矽、其多層或相似物。根據可接受的技術進行沉積或熱生長。閘極介電層的形成方法可包括分子束沉積（molecular-beam deposition, MBD）、原子層沉積（atomic layer deposition, ALD）、電漿增強CVD（plasma-enhanced CVD, PECVD）或相似方法。
形成閘極層閘極於介電層上，且形成罩幕層於閘極層上。可將閘極層沉積在閘極介電層上，然後進行平坦化（例如，CMP製程）。罩幕層可沉積於閘極層上。閘極層可由多晶矽形成，然而也可使用其他材料。罩幕層可由氮化矽或相似物形成。
在形成閘極介電層、閘極層及罩幕層之後，可使用可接受的微影及蝕刻技術來對罩幕層進行圖案化以形成罩幕70。然後可透過適當的蝕刻技術將罩幕70的圖案轉移至閘極層及閘極介電層，以形成閘極電極68及閘極介電層66。閘極電極68及閘極介電層66覆蓋半導體鰭部64的對應通道區。閘極電極68的長度方向也可實質上垂直於對應的半導體鰭部64的長度方向。儘管在第1圖中繪示出一虛置閘極結構75。在第5圖的剖面示意圖中，可在半導體鰭部64上形成一個以上的虛置閘極結構75。舉例來說，第9圖的平面示意圖係繪示出多個金屬閘極97（其在後續製程中代替了虛置閘極結構）位於半導體鰭部64上。
第6-8A圖係繪示出沿著剖面A-A（沿著鰭部的縱軸）對鰭式場效電晶體（FinFET）裝置100進行進一步處理的剖面示意圖。 如第6圖所示，形成輕摻雜汲極（lightly doped drain, LDD）區65於半導體鰭部64內。可透過佈植製程形成輕摻雜汲極（LDD）區65。佈植製程可植入N型或P型雜質於半導體鰭部64內，以形成輕摻雜汲極（LDD）區65。在一些實施例中，輕摻雜汲極（LDD）區65與鰭式場效電晶體（FinFET）裝置100的通道區相鄰。部分的輕摻雜汲極（LDD）區65可延伸於閘極電極68下方，且進入鰭式場效電晶體（FinFET）裝置100的通道區中。第6圖係繪示出輕摻雜汲極（LDD）區65的非侷限性示例。輕摻雜汲極（LDD）區65也可能採用其他配置、形狀及形成方法，且完全涵蓋於本文實施例的範圍內。 舉例來說，可在形成閘極間隙壁87之後形成輕摻雜汲極（LDD）區65。
請再參照第6圖，在形成輕摻雜汲極（LDD）區65之後，形成閘極間隙壁87於閘極結構上。在第6圖的示例中，閘極間隙壁87形成於閘極電極68的兩相對側壁上以及閘極介電層66的兩相對側壁上。閘極間隙壁87可由氮化物形成，例如氮化矽、氮氧化矽、碳氮化矽或相似物或其組合，且可使用熱氧化、CVD或其他合適的沉積製程形成。閘極間隙壁87也可延伸於半導體鰭部64的上表面上及隔離區62的上表面上。
如第6圖所示的閘極間隙壁87的形狀及形成方法僅非侷限性示例，且也可能採用其他形狀及形成方法。舉例來說，閘極間隙壁87可包括第一閘極間隙壁（未繪示）及第二閘極間隙壁（未繪示）。第一閘極間隙壁可形成於虛置閘極結構75的兩相對側壁上。第二閘極間隙壁可形成於第一閘極間隙壁上，且第一閘極間隙壁設置於對應的虛置閘極結構75與對應的第二閘極間隙壁之間。在剖面示意圖中，第一閘極間隙壁可具有L形。在另一示例中，可在形成磊晶源極/汲極區80（請參照第7圖）之後形成閘極間隙壁87。在一些實施例中，在第7圖所示的磊晶源極/汲極區80的磊晶製程進行之前，形成虛置閘極間隙壁於第一閘極間隙壁（未繪示）上，且在形成磊晶源極/汲極區80之後，去除虛置閘極間隙壁並以第二閘極間隙壁作為替代。所有這樣的實施例完全涵蓋於本文實施例的範圍內。
接下來，如第7圖所示，形成磊晶源極/汲極區80。透過蝕刻半導體鰭部64以形成凹槽，並使用合適的方法磊晶生長一材料於凹槽內，諸如金屬有機CVD（metal-organic CVD, MOCVD）、分子束磊晶（molecular beam epitaxy, MBE）、液相磊晶（ liquid phase epitaxy, LPE），氣相磊晶（vapor phase epitaxy, VPE）、選擇性磊晶生長（selective epitaxial growt,h SEG）或相似方法或其組合。
如第7圖所示，磊晶源極/汲極區80可具有自鰭部64的對應表面凸起的表面（例如，上升至半導體鰭部64的未回蝕刻部分上方），且可具有切面。相鄰於半導體鰭部64的磊晶源極/汲極區80可合併以形成連續的磊晶源極/汲極區80。在一些實施例中，相鄰於半導體鰭部64的磊晶源極/汲極區80並未合併在一起且保持分離的磊晶源極/汲極區80。在最終的FinFET為n型FinFET的一些示例性實施例中，磊晶源極/汲極區80包括碳化矽（SiC）、磷矽（SiP）、磷摻雜矽碳（SiCP）或相似物。 在最終的FinFET為p型FinFET的其他示例性實施例中，磊晶源極/汲極區80包括SiGe及p型雜質（例如，硼或銦）。
磊晶源極/汲極區80可植入摻雜劑以形成磊晶源極/汲極區80，隨後進行退火製程。佈植製程可包括形成並圖案化罩幕（如，光阻）以覆蓋FinFET待保護而免受佈植製程影響的區域。磊晶源極/汲極區80可具有約為1E19cm-3 至1E21cm-3 的範圍的雜質（例如，摻雜物）濃度。 在一些實施例中，可在生長期間原位摻雜磊晶源極/汲極區。
接下來，如第8A圖所示，在第7圖所示的結構上方形成一第一內層介電（interlayer dielectric, ILD）層90，並進行後閘極製程（有時稱作置換閘極製程）。在後閘極製程中，閘極電極68及閘極介電層66（見第7圖）視作虛置結構，且將其去除並置換為主動閘極電極及主動閘極介電層。主動閘極電極及主動閘極介電層可統稱為替代閘極或金屬閘極。
在一些實施例中，第一內層介電（ILD）層90可由氧化矽（SiO）、磷矽酸鹽玻璃（phosphosilicate glass, PSG）、硼矽酸鹽玻璃（borosilicate glass, BSG）、硼摻雜磷矽酸鹽玻璃（boron-doped phosphosilicate glass, BPSG）、未摻雜矽酸鹽玻璃（undoped silicate glass, USG）或相似物，且可透過任何合適的方法（例如，CVD、PECVD或FCVD）進行沉積。可進行平坦化製程（例如，CMP製程）以去除罩幕70並平坦化第一內層介電（ILD）層90的上表面，使得進行CMP製程後的第一內層介電（ILD）層90的上表面與閘極電極68（請參照第7圖）的上表面切齊。 因此，在一些實施例中，在進行CMP製程之後，露出了閘極電極68的上表面。
根據一些實施例，在蝕刻步驟中去除閘極電極68及閘極電極68正下方的閘極介電層66，因而形成凹槽（未繪示）。每個凹槽露出對應的半導體鰭部64的通道區。每個通道區可設置於在兩相鄰的一對磊晶源極/汲極區80之間。在去除虛置閘極期間，當蝕刻虛置閘極電極68時，虛置閘極介電層66可作為蝕刻停止層。然後可在去除虛置閘極電極68之後去除虛置閘極介電層66。
接下來，透過在每個凹槽內依序形成閘極介電層96、阻障層94及閘極電極98而在凹槽內形成金屬閘極97。如第8A圖所示，閘極介電層96順應性沉積於凹槽內。阻障層94順應性形成於閘極介電層96上，且閘極電極98填充凹槽。儘管未繪示，然而可在例如閘極介電層96及阻障層94之間形成功函數層。
根據一些實施例，閘極介電層96包括氧化矽、氮化矽或其多層。在其他實施例中，閘極介電層96包括高k值介電材料，且在這些實施例中，閘極介電層96可具有大於約7.0的k值，且可包括Hf、Al 、Zr、La、Mg、Ba、Ti、Pb及其組合的金屬氧化物或矽酸鹽。 閘極介電層96的形成方法可包括MBD、ALD、PECVD　或相似方法。
功函數層可順應性形成於閘極介電層96上方。功函數層包括用於功函數層的任何合適材料。可包含於金屬閘極97內的示例性p型功函數金屬包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2 、MoSi2 、TaSi2 、NiSi2 、WN、其他合適的p型功函數材料或組合。可包含金屬閘極97內的示例性n型功函數金屬包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合適的n型功函數材料或其組合。功函數值與功函數層的材料組成相關，因此，選擇第一功函數層的材料以調節其功函數值，而在各個區域內待形成裝置中得到目標啟始電壓Vt。功函數層可透過CVD、PVD、ALD及/或其他合適的製程來沉積。
接下來，順應性形成阻障層94於閘極介電層96及功函數層（若存在的話）上方。阻障層94可包括導電材料（如，氮化鈦），然而也可以的其他材料作為替代，例如氮化鉭、鈦、鉭或相似物。可利用CVD製程（如，PECVD製程）來形成阻障層94。然而，也可使用其他方法（例如，濺射、MOCVD或ALD）作為替代。
接下來，形成閘極電極98於阻障層94上方。閘極電極98可由含金屬材料（例如，Cu、Al、W或相似物、其組合或其多層）形成，且可透過電鍍、化學鍍、PVD、CVD或其他合適的方法形成。可進行平坦化製程（如，CMP製程）以去除閘極介電層96、功函數層、阻障層94及閘極電極98的材料的多餘部分，這些多餘部分位於第一內層介電（ILD）層90的上表面上。閘極電極98、阻障層94、功函數層及閘極介電層96的剩餘材料部分形成鰭式場效電晶體（FinFET）裝置100的金屬閘極97。第8A圖的示例中係繪示出三個金屬閘極97。然而，任何所屬技術領域中具有通常知識者可容易理解的是可使用多於或少於三個金屬閘極97來形成鰭式場效電晶體（FinFET）裝置100。
第8B及8C圖係繪示出第8A圖中的鰭式場效電晶體（FinFET）裝置100，其分別沿著剖面B-B及C-C。第8B圖係繪示出位於半導體鰭部64及半導體鰭部64上方的金屬閘極97。第8C圖係繪示出位於隔離區（STI） 62之上的閘極間隙壁87及金屬閘極97。需注意的是半導體鰭部64在第8C圖的剖面示意圖中不可見。
請參照第9圖，其繪示出在第8A-8C圖的製程步驟之後的鰭式場效電晶體（FinFET）裝置100的平面示意圖。為了簡化起見，並未繪示出鰭式場效電晶體（FinFET）裝置100的所有特徵部件。舉例來說，第9圖中未繪示閘極間隙壁87、隔離區62及磊晶源極/汲極區80。
如第9圖所示，金屬閘極97（例如97A/97B/97C/97D/97E/97F）跨越半導體鰭部64（例如64A/64B）。在後續的製程中，形成多個阻斷圖案106（例如，請參照第14A-14C圖）於金屬閘極97之間（或與其相鄰）。阻斷圖案106將用於阻斷（例如，分離） 導電材料（請參照第16A-16C圖中的111）成分離部分，因而在不同的源極/汲極區之間定義電性連接體。 阻斷圖案106也用於將導電材料（參見第18A-18C中的121）分開成分離部分，因而以自對準的方式形成閘極接觸插塞。下文會討論其細節。
現在請參照第10A-10C圖，第10A圖係繪示出鰭式場效電晶體（FinFET）裝置100的平面示意圖。在第10A圖中以虛線繪示出半導體鰭部64。金屬閘極97的位置（對應於介電層103的位置）未繪示於第10A圖中，但繪示於第14A、15A、16A及18A圖中。第10B圖係繪示出沿著C-C剖面的鰭式場效電晶體（FinFET）裝置100的剖面示意圖，而第10C圖係繪示出沿著D-D剖面的鰭式場效電晶體（FinFET）裝置100的剖面示意圖。相對於金屬閘極97的剖面C-C及D-D的位置繪示於第14A圖中。需注意的是為簡化起見，在第10B圖及後續圖式中未繪示出金屬閘極97（例如，閘極電極98、阻障層94及閘極介電層96）的細節。
如第10A-10C圖所示，回蝕刻（例如，透過異向性蝕刻製程）金屬閘極97至位於閘極間隙壁87的上表面下方。透過回蝕刻金屬閘極97，於閘極間隙壁87之間產生凹槽。如第10B圖所示，也可透過異向性蝕刻製程去除閘極間隙壁87的頂部。接下來，形成介電層103以填充閘極間隙壁87之間的凹槽。介電層103可包括合適的介電材料，例如SiC、LaO、AlO、AlON、ZrO、HfO、SiN、Si、ZnO、ZrN、 ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi、SiO或相似物，且可透過合適形成方法（如，CVD、PVD或相似方法或其組合）形成。可以自對準的方式形成介電層103，且可使介電層103的側壁分別與閘極間隙壁87的側壁對準。可進行平坦化製程（如，CMP製程），以平坦化介電層103上表面。
在形成介電層103之後，可形成與第一內層介電（ILD）層90相同或相似的介電層92於第一內層介電（ILD）層90上方及介電層103上方，然後形成一硬式罩幕層101（例如，氧化物或氮化物層）於介電層92上方。在示例性實施例中，第一內層介電（ILD）層90及介電層92均由氧化物（例如，氧化矽）形成，因此， 在下文中第一內層介電（ILD）層90及介電層92可統稱為氧化物90/92。
第10C圖係繪示出鰭式場效電晶體（FinFET）裝置100沿著剖面D-D的剖面示意圖。第10C圖繪示出突出於基底50及隔離區（STI）62上方的半導體鰭部64。第10C圖也繪示出第一內層介電（ILD）層90、介電層92及硬式罩幕層101。
接下來，在第11A-11C圖中，形成多個開口102於硬式罩幕層101內，以圖案化硬式罩幕層101。開口102形成於金屬閘極97之間的位置，且與半導體鰭部64隔開。可使用合適方法來形成開口102，例如微影及蝕刻。一旦形成之後，便以圖案化的硬式罩幕層101作為蝕刻罩幕，以利用蝕刻製程（例如，等向性蝕刻製程）來圖案化介電層92及第一內層介電（ILD）層90。蝕刻製程去除了介電層92的一部分及第一內層介電（ILD）層90的一部分。如第11B及11C圖所示，開口102延伸至第一內層介電（ILD）層90內，且具有傾斜的側壁。舉例來說，開口102的寬度可隨著開口102朝向基底50延伸而減小。可在蝕刻製程之後露出位於開口102下方的隔離區（STI）62部分。在第11B圖的示例中，開口102露出介電層103的側壁及閘極間隙壁87的側壁。
接下來，在第12A-12C圖中，形成介電層材料105以局部填充開口102。在一些實施例中，介電層材料105包括SiC、LaO、AlO、AlON、ZrO、HfO、SiN、Si、ZnO 、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi或相似物，且透過合適形成方法形成，諸如CVD、PVD或相似方法或其組合。
接下來，在第13A-13C圖中，在介電材料105上形成不同於介電材料105的介電材料107，以填充開口102的其餘部分。介電材料107不同於介電層103（例如，具有不同的成分）以在後續製程中提供蝕刻選擇比。在一些實施例中，介電材料107包括SiC、LaO、AlO、AlON、ZrO、HfO、SiN、Si、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi或相似物並透過合適的形成方法形成，諸如CVD、PVD或相似方法或其組合。可形成介電層材料107於硬式罩幕層101的上表面上。在一些實施例中，進行平坦化製程（如，CMP製程），以自硬罩幕層101的上表面去除介電層材料107的多餘部分。在其他實施例中，省略了平坦化製程，且在後續的製程中去除硬式罩幕層101以及位於硬式罩幕層101的上表面上的介電層材料107部分。
接下來，在第14A-14C圖中，去除硬式罩幕層101及位於硬式罩幕層101之上/之內的介電層材料107的一部分（若存在）。另外，也去除第一內層介電（ILD）層90及介電層92，且並露出半導體鰭部64。硬式罩幕層101、部分的介電材料107、第一內層介電（ILD）層90及介電層92的去除係透過一或多道合適的蝕刻製程來進行，例如CMP製程、乾蝕刻製程（例如，電漿製程）、濕蝕刻製程或相似方法或其組合。舉例來說，可先進行CMP製程以去除硬式罩幕層101及硬式罩幕層101之上/之內的介電層材料107的一部分。接下來，進行一蝕刻製程（例如，乾蝕刻或濕蝕刻製程），並使用對第一內層介電（ILD）層90及介電層92的材料具有選擇性的蝕刻劑（例如，具有較高的蝕刻速率），以去除第一內層介電（ILD）層90及介電層92。
在第14A-14C圖的示例中，每個金屬閘極97位於介電層103的對應部分正下方。因此，在第14A圖的上視示意圖中，具有對應的閘極間隙壁87的每個金屬閘極97，與介電層103的對應部分具有相同的邊界。如此一來，在上視示意圖中的介電層103的位置（例如，第14A、15A、16A及18A圖）對應於金屬閘極97的位置。 因此，第14A圖繪示出每個金屬閘極97於所示的半導體鰭部64上連續地延伸。
在去除介電層92及第一內層介電（ILD）層90之後，在相鄰的金屬閘極97之間形成開口104（例如，溝槽）。開口104露出背向於對應的金屬閘極97的閘極間隙壁87的側壁並露出介電層103的側壁。也露出半導體鰭部64。在以下的說明內容中，在同一開口102內的介電材料105及其上的介電材料107（請參照第12A-12C圖）統稱為阻斷圖案106或介電阻斷圖案106。舉例來說， 第14A圖繪示出八個阻斷圖案106。
第14C圖係繪示出在一些實施例中阻斷圖案106的錐形側壁，其由於開口102的錐形側壁而形成的（請參照第12B及12C圖）。第14C圖也繪示出沿著阻斷圖案106的錐形側壁的氧化物90/92的殘留部分。
接下來，在第15A-15C圖中，沿著第14A-14C圖所示結構的側壁形成一襯層109。可透過在第14A-14C圖所示的結構上形成順應性的襯層（例如，介電層）來形成襯層109，然後進行異向性蝕刻以去除襯層109的水平部分。在一些實施例中，襯層109由介電材料形成，諸如SiC、LaO、AlO、AlON、ZrO、HfO、SiN、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi、 SiO或相似物。在其他實施例中，可省略襯層109。
接下來，在第16A-16C圖中，形成一導電材料111於開口104（例如，溝槽，請參照第15A-15C圖 ）內，諸如Cu、W、Al、Co或相似物或其組合的。儘管未繪示，然而可在形成導電材料111之前，沿著開口104的側壁及底部順應性形成一阻障層。阻障層可包括TiN、TaN、Ti、Ta或相似物，且可使用PECVD、濺鍍、MOCVD、ALD或相似方法形成。接下來，進行平坦化製程（如，CMP製程），以在導電材料111與介電層材料103/107之間得到共平面的上表面。需注意的是平坦化製程去除介電材料107的至少上部。在進行平坦化製程之後，介電材料105的高度T1在約在2nm至100nm之間，且介電材料107的高度T2在約0nm至100nm之間。阻斷圖案106的上表面106U更高於金屬閘極97的上表面（更遠離基底50）。襯層109的厚度T4約在0nm至20nm之間。需注意的是阻斷圖案106將導電材料111分開成分離部分（例如，個別的，非連續的部分）。這些分離部分定義了設置於不同半導體鰭部64上方的源極/汲極區之間的不同電性連接體。舉例來說，透過定義阻斷圖案106的不同位置，可得到源極/汲極區的不同電連接體。
隨著特徵部件尺寸於先進製程世代中持續縮小，形成阻斷圖案106變得越來越具有挑戰性。為了理解本文實施例的優點，考量了一對照方法，其中透過使用圖案化的硬式罩幕層101’ （未繪示）簡單圖案化第一內層介電（ILD）層90及介電層92而形成阻斷圖案。其中圖案化硬式罩幕層101’與第12A的圖案化硬式罩幕層101互補。換句話說，硬式罩幕層101’包括小的、個別的矩形片體（例如，八個片片體）設置於第12A圖中的開口102位置處。然而，圖案化硬式罩幕層101’的這些小的、個別的矩形片體的硬式罩幕層101'可能在圖案化製程期間中剝離而形成阻斷圖案，因而無法在圖案化硬式罩幕層101’下方形成正確的阻斷圖案，這可能在後續製程中導致導電材料111的不同部分的電路發生短路。
相反地，目前所述實施例的方法避免了對照方法的剝離問題，因此，正確形成了阻斷圖案106。阻斷圖案106的尺寸及材料確保了阻斷圖案106足夠堅固以經受後續製程。舉例來說，與上述對照方法相比，其中透過使用圖案化的硬式罩幕層101’圖案化第一內層介電（ILD）層90及介電層92來形成阻斷圖案，目前所述實施例的阻斷圖案106較厚，因此，更可承受後續製程（例如，蝕刻製程），因而減少或避免了剝離問題。另外，本實施例中的阻斷圖案106的材料具有比氧化物90/92的材料（例如，氧化矽）更佳的物理性質。舉例來說，阻斷圖案106的材料可更為緻密，較少的孔隙及/或更耐於蝕刻（例如，具有較慢的蝕刻速率）。如第14A-14C圖所示，更佳的物理性質有助於防止阻斷圖案106在蝕刻製程中損壞而去除了第一內層介電（ILD）層90及介電層92，因而避免了上述的短路問題。另外，具更佳的物理性質的阻斷圖案106的材料改善了相鄰源極/汲極區域之間的時性介電層擊穿（time-dependent dielectric break-down, TDDB）效能。
接下來，在第17A-17C圖中，回蝕刻導電材料111（例如，凹陷），且形成一介電層119於（凹陷的）導電材料111上。在一些實施例中，介電層119 相同於介電材料105及介電層103（例如，具有相同的成分），而介電材料107不同於介電材料105及介電層103同（例如，具有不同的成分）。在一些實施例中，介電層119包括SiC、LaO、AlO、AlON、ZrO、HfO、SiN、Si、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi、SiO或相似物或其組合， 並透過合適的形成方法形成，諸如CVD、PVD或相似方法。可在形成介電層119之後進行平坦化製程，使得介電層119的上表面與介電層103的上表面切齊。
接下來，形成一蝕刻停止層117於阻斷圖案106、介電層119及金屬閘極97上方，且形成一罩幕層115於蝕刻停止層117上方。蝕刻停止層117可包括合適的材料，諸如氮化矽、碳化矽、碳氮化矽或相似物，且可透過PVD，CVD，濺鍍或相似方法形成。罩幕層115可為氧化物，且可透過任何合適的方法形成。
接下來，例如使用微影及蝕刻技術形成一開口118於罩幕層115內。開口118可延伸穿過蝕刻停止層117。接下來，使用圖案化罩幕層115作為蝕刻罩幕來進行異向性蝕刻製程，以去除部分的介電層103，使得開口118正下方的阻斷圖案106及金屬閘極97露出。需注意的是由於介電材料107及介電層103之間的蝕刻選擇比，蝕刻製程去除了介電層103而實質上不侵蝕介電材料107。在第17B圖的示例中，留下了介電層103的殘留部分於閘極間隙壁87與蝕刻停止層117之間的開口118的側壁上。
需注意的是開口118露出阻斷圖案106以及位於阻斷圖案106的兩相對側上的金屬閘極97。阻斷圖案106的上表面高於金屬閘極97的上表面高（例如，距基底50更遠）。在第17A-17C圖的示例中，阻斷圖案106包括兩種不同的介電材料，例如由介電材料107形成的上層及由介電材料105形成的下層。阻斷圖案106的雙層結構提供選擇介電材料的彈性。舉例來說，可選擇介電材料107以在開口118的形成期間提供介電材料107與介電層103之間的蝕刻選擇比，且可選擇介電材料105以在相鄰的源極/汲極區之間提供更好的TDDB效能。然而，阻斷圖案106的雙層結構可能需要更多的製程步驟，且相較於由單一介電層材料形成的單層阻斷圖案106（例如，請參照第27A-27B圖中的106），其形成成本可能更高。然而，單層阻斷圖案106的介電材料選擇相較於雙層阻斷圖案106的介電材料選擇更加受限，因為單層阻斷圖案106的介電材料需同時提供TDDB效能（例如，在相鄰的源極/汲極區之間），以及介電層103上方的良好蝕刻選擇比。
接下來，在第18A-18C圖中，形成一導電材料121（例如Cu、W、Al、Co或相似物）於開口118內。導電材料121填充開口118，且可形成於罩幕層115的上表面上。接下來，例如透過CMP製程、乾蝕刻製程、濕蝕刻製程或其組合或相似方法去除罩幕層115、蝕刻停止層117及位於阻斷圖案106的上表面上的導電材料121的多餘部分。如第18B圖所示，在介電材料107、導電材料121、介電層119及介電層103之間得到了共平面的上表面。需注意的是阻斷圖案106將導電材料121分開成兩個分開的閘極接觸電極121（也稱作閘極接觸插塞），每個閘極接觸電極121連接至各自下方的金屬閘極97。
需注意的是開口118（請參照第17A-17C圖）的寬度大於每個閘極接觸電極121的寬度，且閘極接觸電極121採用阻斷圖案106及自對準的方式形成。這說明了本文實施例的另一優點。隨著特徵部件尺寸在先進製程世代中的持續縮小，傳統的微影技術的解析度可能不足以為每個閘極接觸電極121形成單獨的開口。而所述的方法則允許使用傳統的微影技術形成更大的開口（例如，118），且透過使用阻斷圖案106分離開口118內的填充金屬，以自對準的方式形成更小的閘極接觸電極（例如，121）。此有助於降低製造成本（例如，對微影設備要求不那麼嚴格） ，且也可提高生產良率（例如，自對準閘極接觸電極較容易製作，且不太可能出現有關於填充高深寬比開口的問題）。
在一些實施例中，介電層119的厚度T3約在0nm至50nm之間。在一些實施例中，在閘極接觸電極121的側壁處的介電層103的殘留部分的寬度T6約在0nm至30nm之間。介電層103的厚度T7（沿著金屬閘極97上方的介電層103的中間測量）約在1nm至80nm之間。介電層103的厚度T8（在介電層103的角落處測量（例如，位於閘極間隙壁87正上方））約在0nm至60nm之間。沿著阻斷圖案106的側壁的殘留氧化物90/92的厚度T9約在0nm至30nm之間。
可進行額外製程以完成鰭式場效電晶體（FinFET）裝置100的製造，例如形成額外的介電層及形成源極/汲極接觸電極。此處並未加以討論細節。
對於所述的實施可加以變化及修改，且完全涵蓋於本文的範圍內。舉例來說，阻斷圖案106可由單一介電材料（例如，105）形成，而不是由兩種不同介電材料（例如，105及107）形成。 在另一示例中，可省略導電材料111上方的介電層119。又在另一示例中，可省略襯層109。在一額外示例中，形成開口102的蝕刻製程（請參照第11A-11C圖）可留下一些殘留氧化物90/92於開口102的底部，使得殘留的氧化物90/92保留於阻斷圖案106與基底50之間。可組合這些變化以形成不同的實施例，以下會討論其中的一些。
第19A-34B圖係繪示出各種替代實施例，其中具有相同數字但不同字母的圖式（例如，19A及19B）是指相同實施例但沿不同剖面的圖式。舉例來說，第19A圖係繪示出沿著剖面C-C的鰭式場效電晶體（FinFET）裝置的剖面示意圖，而第19B圖係繪示出沿著剖面D-D的鰭式場效電晶體（FinFET）裝置的剖面示意圖。
現在請參照第19A及19B圖，第19A及19B圖係繪示出相似於第18A-18C圖中的鰭式場效電晶體（FinFET）裝置100的鰭式場效電晶體（FinFET）裝置的剖面示意圖，然而並未具有襯層109。需注意的是第18C圖中沿著阻斷圖案106的錐形側壁的氧化物90/92並未繪示於第19B圖的示例中。此因可在第16A-16C圖所示的製程步驟中形成導電材料111之前進行預清潔處理（例如，蝕刻製程）。若未形成襯層109，則預清潔製程會消耗氧化物90/92。在形成襯層109的實施例中（請參照第18C圖），襯層109保護氧化物90/92免受預清潔製程的影響，因此氧化物90/92保留於所形成的裝置中。
第20A及20B圖係繪示出相似於第19A-19C圖中的鰭式場效電晶體（FinFET）裝置的鰭式場效電晶體（FinFET）裝置的剖面示意圖，然而阻斷圖案106下方具有殘留氧化物90/92。阻斷圖案106下方的氧化物90/92的厚度T5可約在0nm至60nm之間。在一些實施例中，由於阻斷圖案106的錐形側壁，阻斷圖案106的側壁與閘極間隙壁87之間的距離隨著阻斷圖案106遠離基底50延伸而減小。舉例來說，在介電材料105的下表面處測量的阻斷圖案106的側壁及對應的閘極間隙壁87的側壁之間的距離D2可約在0nm至30nm之間；在介電材料107的下表面處測量的阻斷圖案106的側壁與對應的閘極間隙壁87之間的距離D1可約在0nm至大20nm之間。在阻斷圖案106的側壁（例如，介電層材料105的側壁或介電層材料107的側壁）與基底50的上表面之間測量的角度α可約在65度至95度之間。
第21A及21B圖係繪示出相似於第18A-18C圖中的鰭式場效電晶體（FinFET）裝置100的鰭式場效電晶體（FinFET）裝置的剖面示意圖，然而具有不同的介電層103的形狀。特別地，第21A圖中所示的介電層103具有 T形剖面，其具有上部及下部，且上部的下表面與下部的側壁之間實質上為直角。相反地，第18B圖所示的介電層103具有連接介電層103的上部及下部的平順彎曲側壁。
第22A及22B圖係繪示出相似於第18A-18C圖中的鰭式場效電晶體（FinFET）裝置100的鰭式場效電晶體（FinFET）裝置的剖面示意圖，然而阻斷圖案106下方及周圍具有殘留氧化物90/92。
第23A及23B圖係繪示出相似於第18A-18C圖中的鰭式場效電晶體（FinFET）裝置100的鰭式場效電晶體（FinFET）裝置的剖面示意圖，然而並未具有襯層109也未具有介電層119。
第24A及24B圖係繪示出相似於第23A及23B圖中的鰭式場效電晶體（FinFET）裝置的鰭式場效電晶體（FinFET）裝置的剖面示意圖，然而阻斷圖案106下方具有殘留氧化物90/92。
第25A及25B圖係繪示出相似於第18A-18C圖中的鰭式場效電晶體（FinFET）裝置100的鰭式場效電晶體（FinFET）裝置的剖面示意圖，然而並未具有介電層119。
第26A及26B圖係繪示出相似於第25A及25B圖中的鰭式場效電晶體（FinFET）裝置的鰭式場效電晶體（FinFET）裝置的剖面示意圖，然而阻斷圖案106下方具有殘留氧化物90/92。
第27A及27B圖係繪示出相似於第18A-18C圖中的鰭式場效電晶體（FinFET）裝置100的鰭式場效電晶體（FinFET）裝置的剖面示意圖，然而並未具有襯層109也未具有介電材料107。換句話說，形成的阻斷圖案106為單一材料（例如，105）。在阻斷圖案106僅由介電層材料105（而非105及107）形成的實施例中，介電層材料105不同於介電層103（例如，具有不同的成分），以在形成閘極接觸電極121製程中提供蝕刻選擇比。
第28A及28B圖係繪示出相似於第27A及27B圖中的鰭式場效電晶體（FinFET）裝置的鰭式場效電晶體（FinFET）裝置的剖面示意圖，然而阻斷圖案106下方具有殘留氧化物90/92。
第29A及29B圖係繪示出相似於第27A及27B圖中的鰭式場效電晶體（FinFET）裝置的鰭式場效電晶體（FinFET）裝置的剖面示意圖，然而具有襯層109。
第30A及30B圖係繪示出相似於第29A及29B圖中的鰭式場效電晶體（FinFET）裝置的鰭式場效電晶體（FinFET）裝置的剖面示意圖，然而阻斷圖案106下具有殘留氧化物90/92。
第31A及31B圖係繪示出相似於第27A及27B圖中的鰭式場效電晶體（FinFET）裝置的鰭式場效電晶體（FinFET）裝置的剖面示意圖，然而並未具有介電層119。
第32A及32B圖係繪示出相似於第31A及31B圖中的鰭式場效電晶體（FinFET）裝置的鰭式場效電晶體（FinFET）裝置的剖面示意圖，然而阻斷圖案106下方具有殘留氧化物90/92。
第33A及33B圖係繪示出相似於第27A及27B圖中的鰭式場效電晶體（FinFET）裝置的鰭式場效電晶體（FinFET）裝置的剖面示意圖，然而具有襯層109而不具有介電層119。
第34A及34B圖係繪示出相似於第33A及33B圖中的鰭式場效電晶體（FinFET）裝置的鰭式場效電晶體（FinFET）裝置的剖面示意圖，然而阻斷圖案106下方具有殘留氧化物90/92。
第35圖係繪示出根據一些實施例之製造半導體裝置的方法1000的流程圖。應當理解的是第35圖所示的實施例方法僅為許多可能的實施例方法的示例。任何所屬技術領域中具有通常知識者將理解到許多變化、替代及修改。舉例來說，可加入、移除、取代、重新排置以及重複如第35圖所示的各個不同步驟。
請參照第35圖，在步驟1010，形成一第一虛置閘極及一第二虛置閘極於一鰭部上方，鰭部突出於一基底上方。在步驟1020，將第一虛置閘極及第二虛置閘極分別替代為第一金屬閘極及第二金屬閘極。在步驟1030，形成一介電阻斷圖案於第一金屬閘極與第二金屬閘極之間，介電阻斷圖案自基底延伸得比第一金屬閘極及第二金屬閘極更遠。在步驟1040，形成一圖案化罩幕層於第一金屬閘極、第二金屬閘極及介電阻斷圖案上方，其中圖案化罩幕層內的一開口露出位於開口下方的第一金屬閘極的一部分、第二金屬的一部分以及介電阻斷圖案的一部分。在步驟1050，以一第一導電材料填充開口。在步驟1060，回蝕刻第一導電材料至位於介電阻斷圖案的遠離基底的上表面以下。
上述實施例可得到諸多優點。本文實施例的方法避免或減少了在阻斷圖案106的形成期間發生硬式罩幕層101剝離的問題，因而避免形成不正確的阻斷圖案106，且避免設計為分離的源極/汲極區之間發生電性短路。 由於阻斷圖案106材料的物理特性的改善，因此改善了裝置中相鄰源極/汲極區之間的TDDB效能。另外，阻斷圖案106允許以自對準的方式形成閘極接觸插塞，此允許具有較低解析度的微影設備用於形成具有緊密間隔的閘極接觸插塞。如此一來，降低了生產成本且提高了生產良率。
在一實施例中，一種半導體裝置之製造方法包括：形成一第一虛置閘極及一第二虛置閘極於一鰭部上，鰭部突出於一基底上方；以第一金屬閘極及第二金屬閘極分別替代第一虛置閘極及第二虛置閘極；形成一介電阻斷圖案於第一金屬閘極與第二金屬閘極之間，介電阻斷圖案自基底延伸得比第一金屬閘極及第二金屬閘極更遠；形成一圖案化罩幕層於第一金屬閘極、第二金屬閘極及介電阻斷圖案上，圖案化罩幕層內的一開口露出位於開口下方的第一金屬閘極的一部分、第二金屬閘極的一部分及介電阻斷圖案的一部分；以一第一導電材料填充開口；以及回蝕刻第一導電材料至位於介電阻斷圖案的遠離基底的上表面以下。在一實施例中，替代第一虛置閘極及第二虛置閘極包括：形成一介電層於第一虛置閘極及第二虛置閘極周圍；去除第一虛置閘極及第二虛置閘極，以分別形成一第一凹槽及一第二凹槽於介電層內；以及以一或多種導電材料填充第一凹槽及第二凹槽，以形成第一金屬閘極及第二金屬閘極。在一實施例中，形成介電阻斷圖案包括：形成一開口於介電層內而圍繞第一金屬閘極及第二金屬閘極，開口位於第一金屬閘極與第二金屬閘極之間；以及以一或多種介電材料填充介電層內的開口。在一實施例中，介電層內的開口延伸穿過介電層。在一實施例中，介電層內的開口的底部形成於介電層的背向基底的上表面與介電層的面對基底的下表面之間，其中在形成介電阻斷圖案之後，介電層的一部分位於介電阻斷圖案與基底之間。在一實施例中，填充介電層內的開口包括：形成一第一介電材料於介電層的開口下部內；以及形成不同於第一介電材料的一第二介電材料於介電層的開口上部內。在一實施例中，上述方法更包括在形成介電阻斷圖案之前，以一第三介電材料替代第一金屬閘極的上部及第二金屬閘極的上部。在一實施例中，第二介電材料不同於第三介電材料。在一實施例中，介電阻斷圖案形成於第一金屬閘極與第二金屬閘極之間的第一位置處，其中上述方法更包括形成一第二導電材料於與第一位置相鄰的一第二位置處，第二位置位於第一金屬閘極與第二金屬閘極之間。在一實施例中，上述方法更包括在形成第二導電材料之前，沿著介電阻斷圖案的側壁、沿著第一金屬閘極的側壁以及沿著第二金屬閘極的側壁形成一襯層。在一實施例中，上述方法更包括在形成第二導電材料之後，以一介電材料替代第二導電材料的上部。在一實施例中，介電層材料的遠離基底的上表面與介電阻斷圖案的上表面切齊。
在一實施例中，一種半導體裝置之製造方法包括：形成一第一虛置閘極及一第二虛置閘極於突出於基底上方的一第一鰭部上方；形成一內層介電層圍繞第一虛置閘極及第二虛置閘極；以一第一金屬閘極及一第二金屬閘極分別替代第一虛置閘極及第二虛置閘極；形成一第一開口於第一金屬閘極與第二金屬閘極之間的內層介電層內，其中第一開口與第一鰭部隔開；以一或多種介電材料填充第一開口，以形成一阻斷圖案；在形成阻斷圖案之後，去除內層介電層，其中去除內層介電層而在第一金屬閘極與第二金屬閘極之間形成多個凹槽；以及以第一導電材料填充凹槽，其中阻斷圖案將第一導電材料分成一第一部及一第二部。在一實施例中，上述方法更包括：形成一圖案化罩幕層於第一金屬閘極、第二金屬閘極、阻斷圖案及第一導電材料的上方，其中圖案化罩幕層內的一第二開口露出第一金屬閘極及第二金屬閘極；以第二導電材料填充第二開口；以及去除第二導電材料的上部，使得阻斷圖案自基底延伸得比第二導電材料更遠，藉以分離第二導電材料成一第一接觸插塞及一第二接觸插塞。在一實施例中，在形成第一開口之前，上述方法更包括：回蝕刻第一金屬閘極，以在第一金屬閘極的第一閘極間隙壁之間形成一第一凹槽；回蝕刻第二金屬閘極，以在第二金屬閘極的第二閘極間隙壁之間形成一第二凹槽；以及以第一介電材料填充第一凹槽及第二凹槽。在一實施例中，填充第一開口包括：形成一第二介電材料於第一開口內，以局部填充第一開口；以及形成一第三介電材料於第一開口內及第二介電材料上方，其中第三介電材料的組成不同於第二介電材料的組成及第一介電材料的組成。在一實施例中，內層介電層內的第一開口深度小於內層介電層的厚度，其中去除內層介電層去除了圍繞阻斷圖案的內層介電層的一第一部，且在去除內層介電層之後保留位於阻斷圖案與基底之間的內層介電層的一第二部。
在一實施例中，一種半導體裝置包括：一鰭部，位於一基底上方；一第一金屬閘極及一第二金屬閘極，位於鰭部上方；一第一介電阻斷圖案，位於第一金屬閘極與第二金屬閘極之間，其中第一介電阻斷圖案與鰭部隔開，其中第一介電阻斷圖案自基底延伸得比第一金屬閘極的一第一閘極電極及第二金屬閘極的一第二閘極電極更遠；一介電層，位於第一閘極電極及第二閘極電極上方，並與之接觸，其中介電層的一上表面與第一介電阻斷圖案的一第一上表面切齊；以及一第一接觸插塞及一第二接觸插塞，分別位於第一閘極電極及第二閘極電極上方而分別與之連接，其中第一接觸插塞及第二接觸插塞延伸穿過介電層，並接觸第一介電阻斷圖案的兩相對側壁。在一實施例中，半導體裝置更包括：一第二介電阻斷圖案，位於第一金屬閘極與第二金屬閘極之間，其中第二介電阻斷圖案與鰭部隔開，且具有一第二上表面與第一介電阻斷圖案的第一上表面切齊；以及一導電材料，位於第一金屬閘極與第二金屬閘極之間，其中導電材料自第一介電阻斷圖案連續性延伸至第二介電阻斷圖案。在一實施例中，導電材料的一第三上表面與第一介電阻斷圖案的第一上表面切齊，或者比第一介電阻斷圖案的第一上表面更靠近基底。
以上概略說明了本發明數個實施例的特徵，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神及保護範圍內，且可在不脫離本揭露之精神及範圍內，當可作更動、替代與潤飾。。
30:鰭式場效電晶體 50:基底 52:墊氧化物層 56:墊氮化物層 58:圖案化罩幕 61:溝槽 62:隔離區 64,64A,64B:半導體鰭部 65:輕摻雜汲極（LDD）區 66:閘極介電層 68:閘極電極 70:罩幕 75:虛置閘極結構 80:磊晶源極/汲極區 87:閘極間隙壁 90:第一內層介電（ILD）層 92,103,119:介電層 94:阻障層 96:閘極介電層 97,97A,97B,97C,97D,97E,97F:金屬閘極 98:閘極電極 100:鰭式場效電晶體（FinFET）裝置 101:硬式罩幕層 102,104,118:開口 105,107:介電材料 106:介電阻斷圖案 106U:上表面 109:襯層 111:導電材料 115:罩幕層 117:蝕刻停止層 121:導電材料/閘極接觸電極 1000:方法 1010,1020,1030,1040,1050,1060:步驟 T1,T2,T3,T4,T5,T6,T7,T8:厚度 D1,D2:距離 α:角度
第1圖係繪示出根據一些實施例之鰭式場效電晶體（FinFET）的立體示意圖。 第2-7、8A-8C、9、10A-10C、11A-11C、12A-12C、13A-13C、14A-14C、15A-15C、16A-16C、17A-17C及18A-18C圖係繪示出根據一實施例之製造鰭式場效電晶體（FinFET）裝置的各個階段的各種示意圖（例如，剖面示意圖，平面示意圖）。 第19A及19B圖係繪示出根據一實施例之鰭式場效電晶體（FinFET）裝置的剖面示意圖。 第20A及20B圖係繪示出根據一實施例之鰭式場效電晶體（FinFET）裝置的剖面示意圖。 第21A及21B圖係繪示出根據一實施例之鰭式場效電晶體（FinFET）裝置的剖面示意圖。 第22A及22B圖係繪示出根據一實施例之鰭式場效電晶體（FinFET）裝置的剖面示意圖。 第23A及23B圖係繪示出根據一實施例之鰭式場效電晶體（FinFET）裝置的剖面示意圖。 第24A及24B圖係繪示出根據一實施例之鰭式場效電晶體（FinFET）裝置的剖面示意圖。 第25A及25B圖係繪示出根據一實施例之鰭式場效電晶體（FinFET）裝置的剖面示意圖。 第26A及26B圖係繪示出根據一實施例之鰭式場效電晶體（FinFET）裝置的剖面示意圖。 第27A及27B圖係繪示出根據一實施例之鰭式場效電晶體（FinFET）裝置的剖面示意圖。 第28A及28B係繪示出根據一實施例之鰭式場效電晶體（FinFET）裝置的剖面示意圖。 第29A及29B係繪示出根據一實施例之鰭式場效電晶體（FinFET）裝置的剖面示意圖。 第30A及30B圖係繪示出根據一實施例之鰭式場效電晶體（FinFET）裝置的剖面示意圖。 第31A及31B圖係繪示出根據一實施例之鰭式場效電晶體（FinFET）裝置的剖面示意圖。 第32A及32B圖係繪示出根據一實施例之鰭式場效電晶體（FinFET）裝置的剖面示意圖。 第33A及33B圖係繪示出根據一實施例之鰭式場效電晶體（FinFET）裝置的剖面示意圖。 第34A及34B圖係繪示出根據一實施例之鰭式場效電晶體（FinFET）裝置的剖面示意圖。 第35圖係繪示出根據一些實施例之半導體裝置製造方法流程圖。
無
1000:方法
1010,1020,1030,1040,1050,1060:步驟

Claims (15)

  1. 一種半導體裝置之製造方法，包括：形成一第一虛置閘極及一第二虛置閘極於一鰭部上，該鰭部突出於一基底上方；以一第一金屬閘極及一第二金屬閘極分別替代該第一虛置閘極及該第二虛置閘極；形成一介電阻斷圖案於該第一金屬閘極與該第二金屬閘極之間，該介電阻斷圖案自基底延伸得比該第一金屬閘極及該第二金屬閘極更遠；形成一圖案化罩幕層於該第一金屬閘極、該第二金屬閘極及該介電阻斷圖案上，該圖案化罩幕層內的一開口露出位於該開口下方的該第一金屬閘極的一部分、該第二金屬閘極的一部分及該介電阻斷圖案的一部分；以一第一導電材料填充該開口；以及回蝕刻該第一導電材料至位於該介電阻斷圖案的遠離該基底的一上表面以下。
  2. 如請求項1之半導體裝置之製造方法，其中替代該第一虛置閘極及該第二虛置閘極包括：形成一介電層於該第一虛置閘極及該第二虛置閘極周圍；去除該第一虛置閘極及該第二虛置閘極，以分別形成一第一凹槽及一第二凹槽於該介電層內；以及以一或多種導電材料填充該第一凹槽及該第二凹槽，以形成該第一金屬閘極及該第二金屬閘極。
  3. 如請求項1或2之半導體裝置之製造方法，其中形成該介電阻斷圖案包括：形成一開口於該介電層內而圍繞該第一金屬閘極及該第二金屬閘極，該開口位 於該第一金屬閘極與該第二金屬閘極之間；以及以一或多種介電材料填充該介電層內的該開口。
  4. 如請求項3之半導體裝置之製造方法，其中填充該介電層內的該開口包括：形成一第一介電材料於該介電層的該開口的一下部內；以及形成不同於該第一介電材料的一第二介電材料於該介電層的該開口的一上部內。
  5. 如請求項4之半導體裝置之製造方法，更包括在形成該介電阻斷圖案之前，以一第三介電材料替代該第一金屬閘極的上部及該第二金屬閘極的上部，其中該第二介電材料不同於該第三介電材料。
  6. 如請求項1或2之半導體裝置之製造方法，其中該介電阻斷圖案形成於該第一金屬閘極與該第二金屬閘極之間的一第一位置處，其中上述方法更包括形成一第二導電材料於與該第一位置相鄰的一第二位置處，該第二位置位於該第一金屬閘極與該第二金屬閘極之間。
  7. 如請求項6之半導體裝置之製造方法，更包括在形成該第二導電材料之前，沿著該介電阻斷圖案的側壁、沿著該第一金屬閘極的側壁以及沿著該第二金屬閘極的側壁形成一襯層。
  8. 如請求項6之半導體裝置之製造方法，更包括在形成該第二導電材料之後，以一介電材料替代該第二導電材料的上部，其中該介電層材料的遠離該基底的一上表面與該介電阻斷圖案的該上表面切齊。
  9. 一種半導體裝置之製造方法，包括：形成一第一虛置閘極及一第二虛置閘極於突出於一基底上方的一第一鰭部上 方；形成一內層介電層圍繞該第一虛置閘極及該第二虛置閘極；以一第一金屬閘極及一第二金屬閘極分別替代該第一虛置閘極及該第二虛置閘極；形成一第一開口於該第一金屬閘極與該第二金屬閘極之間的該內層介電層內，其中該第一開口與該第一鰭部隔開；以一或多種介電材料填充該第一開口，以形成一阻斷圖案；在形成該阻斷圖案之後，去除該內層介電層，其中去除該內層介電層而在該第一金屬閘極與該第二金屬閘極之間形成多個凹槽；以及以第一導電材料填充該等凹槽，其中該阻斷圖案將該第一導電材料分成一第一部及一第二部。
  10. 如請求項9之半導體裝置之製造方法，更包括：形成一圖案化罩幕層於該第一金屬閘極、該第二金屬閘極、該阻斷圖案及該第一導電材料的上方，其中該圖案化罩幕層內的一第二開口露出該第一金屬閘極及該第二金屬閘極；以一第二導電材料填充該第二開口；以及去除該第二導電材料的上部，使得該阻斷圖案自該基底延伸得比該第二導電材料更遠，藉以分離該第二導電材料成一第一接觸插塞及一第二接觸插塞。
  11. 如請求項9或10之半導體裝置之製造方法，更包括在形成該第一開口之前：回蝕刻該第一金屬閘極，以在該第一金屬閘極的第一閘極間隙壁之間形成一第一凹槽； 回蝕刻該第二金屬閘極，以在該第二金屬閘極的第二閘極間隙壁之間形成一第二凹槽；以及以第一介電材料填充該第一凹槽及該第二凹槽，其中填充該第一開口包括：形成一第二介電材料於該第一開口內，以局部填充該第一開口；以及形成一第三介電材料於該第一開口內及該第二介電材料上方，其中該第三介電材料的組成不同於該第二介電材料的組成及該第一介電材料的組成。
  12. 如請求項9或10之半導體裝置之製造方法，其中該內層介電層內的該第一開口的一深度小於該內層介電層的一厚度，其中去除該內層介電層去除了圍繞該阻斷圖案的該內層介電層的一第一部，且在去除該內層介電層之後保留位於該阻斷圖案與該基底之間的該內層介電層的一第二部。
  13. 一種半導體裝置，包括：一鰭部，位於一基底上方；一第一金屬閘極及一第二金屬閘極，位於該鰭部上方；一第一介電阻斷圖案，位於該第一金屬閘極與該第二金屬閘極之間，其中該第一介電阻斷圖案與該鰭部隔開，其中該第一介電阻斷圖案自該基底延伸得比該第一金屬閘極的一第一閘極電極及該第二金屬閘極的一第二閘極電極更遠；一介電層，位於該第一閘極電極及該第二閘極電極上方，並與之接觸，其中該介電層的一上表面與該第一介電阻斷圖案的一第一上表面切齊；以及一第一接觸插塞及一第二接觸插塞，分別位於該第一閘極電極及該第二閘極電極上方而分別與之連接，其中該第一接觸插塞及該第二接觸插塞延伸穿過該介電層，並接觸該第一介電阻斷圖案的兩相對側壁。
  14. 如請求項13之半導體裝置，更包括：一第二介電阻斷圖案，位於該第一金屬閘極與該第二金屬閘極之間，其中該第二介電阻斷圖案與該鰭部隔開，且具有一第二上表面與該第一介電阻斷圖案的該第一上表面切齊；以及一導電材料，位於該第一金屬閘極與該第二金屬閘極之間，其中該導電材料自該第一介電阻斷圖案連續性延伸至該第二介電阻斷圖案。
  15. 如請求項14之半導體裝置，其中該導電材料的一第三上表面與該第一介電阻斷圖案的該第一上表面切齊，或者比該第一介電阻斷圖案的該第一上表面更靠近該基底。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201737349A (zh) * 2016-04-01 2017-10-16 英特爾公司 具有熱效能提升之電晶體
US20180342420A1 (en) * 2017-05-26 2018-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of fabricating the same

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6001726A (en) 1997-03-24 1999-12-14 Motorola, Inc. Method for using a conductive tungsten nitride etch stop layer to form conductive interconnects and tungsten nitride contact structure
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9412656B2 (en) * 2014-02-14 2016-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Reverse tone self-aligned contact
US9257529B2 (en) 2014-03-11 2016-02-09 Tokyo Electron Limited Method of forming self-aligned contacts using a replacement metal gate process in a semiconductor device
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US9373641B2 (en) 2014-08-19 2016-06-21 International Business Machines Corporation Methods of forming field effect transistors using a gate cut process following final gate formation
US10062763B2 (en) * 2015-05-27 2018-08-28 Qualcomm Incorporated Method and apparatus for selectively forming nitride caps on metal gate
US9553090B2 (en) 2015-05-29 2017-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device structure
US9659930B1 (en) * 2015-11-04 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9773879B2 (en) 2015-11-30 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US9768170B2 (en) 2016-02-05 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US9627379B1 (en) 2016-03-07 2017-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET devices and methods of forming the same
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
US9812400B1 (en) 2016-05-13 2017-11-07 Globalfoundries Inc Contact line having insulating spacer therein and method of forming same
US9608065B1 (en) 2016-06-03 2017-03-28 International Business Machines Corporation Air gap spacer for metal gates
US10283406B2 (en) * 2017-01-23 2019-05-07 International Business Machines Corporation Fabrication of self-aligned gate contacts and source/drain contacts directly above gate electrodes and source/drains
US10269787B2 (en) 2017-06-29 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure cutting process
DE102018122654A1 (de) * 2017-09-29 2019-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Finnenfeldeffekttransistorvorrichtung und verfahren zum bilden derselben
KR102323733B1 (ko) 2017-11-01 2021-11-09 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자 및 그 형성 방법
US10475788B2 (en) 2017-11-24 2019-11-12 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with capping layer and method for forming the same
KR102520599B1 (ko) * 2018-07-23 2023-04-11 삼성전자주식회사 반도체 소자

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201737349A (zh) * 2016-04-01 2017-10-16 英特爾公司 具有熱效能提升之電晶體
US20180342420A1 (en) * 2017-05-26 2018-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of fabricating the same

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US11189531B2 (en) 2021-11-30
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DE102019123604B4 (de) 2024-05-23
US20210057285A1 (en) 2021-02-25
DE102019123604A1 (de) 2021-02-25
KR102284475B1 (ko) 2021-08-03
TW202109676A (zh) 2021-03-01

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