KR20180069701A - FinFET 구조체 및 이를 형성하는 방법 - Google Patents

FinFET 구조체 및 이를 형성하는 방법 Download PDF

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Abstract

개시하는 방법은, 기판 위에 제1 핀 및 제2 핀을 형성하는 단계; 제1 핀 및 제2 핀을 둘러싸는 아이솔레이션 재료를 성막하는 단계; 제1 핀 및 제2 핀의 측벽을 따라 그리고 그 상면 위에 게이트 구조체를 형성하는 단계; 제1 핀에 제1 리세스를 그리고 제2 핀에 제2 리세스를 형성하도록 게이트 구조체의 외측에서 제1 핀 및 제2 핀을 리세스시키는 단계; 제1 및 제2 리세스로부터 돌출하는 제1 소스/드레인 재료를 에피택시 성장시키는 단계; 및 제1 소스/드레인 재료 상에 제2 소스/드레인 재료를 에피택시 성장시키는 단계를 포함하며, 제2 소스/드레인 재료는, 제1 소스/드레인 재료의 서로 반대쪽의 단부들의 최외측면에서는 그 제1 소스/드레인 재료의 서로 반대쪽의 단부들 사이에 있는 제1 소스/드레인 재료의 표면에서보다 느린 속도로 성장하며, 제2 소스/드레인 재료는 제1 소스/드레인 재료보다 높은 도핑 농도를 갖는다.

Description

FinFET 구조체 및 이를 형성하는 방법{FINFET STRUCTURES AND METHODS OF FORMING THE SAME}
우선권 및 상호 참조
본 출원은 2016년 12월 15일자로 출원된 "FinFET Structures and Methods of Forming the Same"라는 명칭의 미국 특허 가출원 번호 제62/434,965호의 이익을 주장하며, 그 출원은 참조로 본 명세서에서 원용한다.
본 개시는 FinFET 구조체 및 이를 형성하는 방법에 관한 것이다.
반도체 산업이 고 디바이스 밀도, 고성능 및 저비용을 추구하기 위해 나노미터 기술 프로세스 노드로 진보함에 따라, 제조 및 설계 문제 모두에 있어서의 도전은 핀 전계효과 트랜지스터(FinFET) 등의 3차원 설계의 개발을 가져왔다. 통상의 FinFET에는 예를 들면, 기판의 실리콘층의 일부분을 에칭에 의해 제거함으로써 형성되는 기판으로부터 연장하는 얇은 수직 "핀(fin)"(또는 핀 구조)이 제조된다. FinFET의 채널은 그러한 수직 핀에 형성된다. 게이트가 핀 위에(예를 들면, 둘러싸도록) 마련된다. 채널의 양측에 게이트를 마련함으로써, 양측에서 채널의 게이트 제어를 가능하게 한다. 하지만, 반도체 제조에서 그러한 피처 및 프로세스를 실시하는 데에 있어 도전 과제가 존재한다.
하나의 실시예에 따르면, 방법은, 제1 핀 및 이 제1 핀에 인접한 제2 핀을 기판 위에 형성하는 단계; 제1 핀 및 제2 핀을 둘러싸는 아이솔레이션 재료를 성막하는 단계로서, 아이솔레이션 재료의 제1 부분은 제1 핀과 제2 핀 사이에 있고, 제1 핀 및 제2 핀의 상부들은 아이솔레이션 재료의 상면 위로 연장하는 것인 단계; 제1 핀 및 제2 핀의 측벽을 따라 그리고 그 상면 위에 게이트 구조체를 형성하는 단계; 제1 핀에 제1 리세스를 그리고 제2 핀에 제2 리세스를 형성하도록 게이트 구조체의 외측에서 제1 핀 및 제2 핀을 리세스시키는 단계; 제1 핀의 제1 리세스로부터 돌출하고 제2 핀의 제2 리세스로부터 돌출하는 제1 소스/드레인 재료를 에피택시 성장시키는 단계; 및 제1 소스/드레인 재료 상에 제2 소스/드레인 재료를 에피택시 성장시키는 단계를 포함하며, 제2 소스/드레인 재료는, 제1 소스/드레인 재료의 서로 반대쪽의 단부들의 최외측면에서는 그 제1 소스/드레인 재료의 서로 반대쪽의 단부들 사이에 있는 제1 소스/드레인 재료의 표면에서보다 느린 속도로 성장하며, 제2 소스/드레인 재료는 제1 소스/드레인 재료보다 높은 도핑 농도를 갖는다. 하나의 실시예에서, 그 방법은 아이솔레이션 재료의 제1 부분을 리세스시키는 단계를 더 포함한다. 하나의 실시예에서, 제2 소스/드레인 재료의 최고 도펀트 농도를 갖는 제2 소스/드레인 재료의 부분은, 제1 핀의 제1 리세스로부터 돌출하는 제1 소스/드레인 재료와 제2 핀의 제2 리세스로부터 돌출하는 제1 소스/드레인 재료 사이에서 측방향으로 위치한다. 하나의 실시예에서, 제2 소스/드레인 재료를 에피택시 성장시키는 단계는 SiP를 에피택시 성장시키는 것을 포함한다. 하나의 실시예에서, 제2 소스/드레인 재료의 도핑 농도는 인의 도핑 농도를 포함한다. 하나의 실시예에서, 그 방법은 게이트 구조체의 측벽 상에 게이트 시일 스페이서를 성막하는 단계를 더 포함하며, 게이트 시일 스페이서의 제1 부분은 제1 핀과 제2 핀 사이의 아이솔레이션 재료의 제1 부분 상에 있고, 게이트 시일 스페이서의 제1 부분은 아이솔레이션 재료의 제1 부분과 제1 소스/드레인 재료 사이에 개재된다. 하나의 실시예에서, 그 방법은 제2 소스/드레인 재료 위에 캐핑 층을 형성하는 단계를 더 포함한다. 하나의 실시예에서, 캐핑 층은 게르마늄을 포함한다. 하나의 실시예에서, 그 방법은 제2 소스/드레인 재료 상에 실리사이드를 형성하는 단계를 더 포함한다. 하나의 실시예에서, 제1 핀의 제1 리세스로부터 돌출하는 제1 소스/드레인 재료는 제2 핀의 제2 리세스로부터 돌출하는 제1 소스/드레인 재료와 물리적으로 접촉한다.
하나의 실시예에 따르면, 방법은, 기판 상에 핀을 형성하는 단계; 핀을 둘러싸는 아이솔레이션 영역을 형성하는 단계로서, 아이솔레이션 영역의 제1 부분은 인접한 핀들 사이에 있는 것인 단계; 핀 위에 게이트 구조체를 형성하는 단계; 게이트 구조체에 인접한 핀들의 부분을 리세스시키는 단계; 및 게이트 구조체의 서로 대향한 측부에 소스/드레인 영역들을 형성하는 단계를 포함한다. 소스/드레인 영역들 중 적어도 하나는 아이솔레이션 영역의 제1 부분 위로 연장한다. 소스/드레인 영역들을 형성하는 단계는, 제1 에피택시 프로세스를 이용하여 핀들의 리세스된 부분 상에 제1 에피택시 층을 형성하는 단계; 및 제1 에피택시 프로세스와는 상이한 제2 에피택시 프로세스를 이용하여 제1 에피택시 층 위에서 연장하는 제2 에피택시 층을 형성하는 단계를 포함하며, 제2 에피택시 프로세스는 인접한 제1 에피택시 층들 사이에서의 성장을 촉진시키고 최외측의 에피택시 층 상에서의 성장을 억제한다. 하나의 실시예에서, 인접한 제1 에피택시 층들은 병합된다. 하나의 실시예에서, 그 방법은 제2 에피택시 층 위에 캐핑 층을 형성하는 단계를 더 포함한다. 하나의 실시예에서, 캐핑 층은 Ge를 포함한다. 하나의 실시예에서, 제2 에피택시 층을 형성하는 단계는 제1 에피택시 층보다 높은 도펀트 농도를 갖는 제2 에피택시 층을 도핑하는 것을 포함한다. 하나의 실시예에서, 제2 에피택시 층의 상면은 편평하다.
하나의 실시예에 따르면, 구조체는, 기판 위의 제1 핀; 및 기판 위에 있고 제1 핀에 인접한 제2 핀을 포함한다. 그 구조체는 또한, 제1 핀 및 제2 핀을 둘러싸는 아이솔레이션 영역을 포함하며, 아이솔레이션 영역의 제1 부분은 제1 핀과 제2 핀 사이에 있다. 그 구조체는 또한 제1 핀 및 제2 핀의 측벽을 따르고 그리고 그 상면 위에 있는 게이트 구조체를 더 포함하며, 게이트 구조체는 제1 핀 및 제2 핀에 채널 영역을 형성한다. 그 구조체는 또한, 제1 핀 및 제2 핀 상에서 게이트 구조체에 인접한 소스/드레인 영역을 포함하며, 그 소스/드레인 영역은 제1 에피택시 영역 위에 제2 에피택시 영역을 포함하며, 제2 에피택시 영역은 제1 에피택시 영역보다 높은 도핑 농도를 갖는다. 그 구조체는 또한 소스/드레인 영역 위에 실리사이드를 더 포함한다. 하나의 실시예에서, 제1 핀의 상면과 실리사이드의 저면 간의 수직 거리는 약 5㎚ 내지 약 20㎚이다. 하나의 실시예에서, 소스/드레인 영역은 SiP를 포함한다. 하나의 실시예에서, 실리사이드는 TiSi2를 포함한다.
본 개시 내용의 양태는 이하의 상세한 설명으로부터 첨부된 도면과 함께 읽을 때에 가장 잘 이해할 수 있다. 업계에서의 표준 관행에 따라, 다양한 피처들은 배율에 맞추어 도시하진 않았다는 점을 유념해야 한다. 사실, 다양한 피처의 치수는 논의의 명료성을 위하여 임의로 증가되거나 또는 감소될 수도 있다.
도 1은 핀 전계 효과 트랜지스터(FinFET)의 일례의 3차원 도면이다.
도 2 내지 도 6a 및 6b, 도 7a 및 7b, 및 도 8 내지 도 15는 예시적인 실시예에 따른 FinFET 제조에 있어서의 중간 단계들의 단면도이다.
이하의 개시는 본 발명의 다양한 특징을 구현하기 위한 수많은 상이한 실시예 또는 예를 제공한다. 본 개시를 간략화하기 위하여 컴포넌트 및 장치의 특정 예를 아래에서 설명한다. 물론, 이들은 단순히 예이며, 한정을 의도하진 않는다. 예를 들어, 이하의 상세한 설명에서 제2 피처 위에 또는 그 상에 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한, 제1 및 제2 피처가 직접 접촉하지 않을 수 있도록, 추가 피처들이 제1 및 제2 피처 사이에 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 도면 부호 및/또는 기호를 반복할 수 있다. 이러한 반복은 단순 명료를 위한 것으로, 자체로 논의된 다양한 실시예 및/또는 구성 사이의 관계를 말하는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간과 관련된 용어가 도면에서 도시한 바와 같은 한 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 설명하는 데에 있어서 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 그러한 공간과 관련된 용어는 도면에 도시된 배향에 더하여 사용 또는 작동 중인 장치의 상이한 배향을 아우르고자 한 것이다. 장치는 달리(90° 회전되거나 다른 배향 배향으로) 배향될 수 있으며, 여기에서 사용된 공간적으로 상대적인 기술어(descriptor)가 이에 따라 유사하게 해석될 수 있다.
핀 전계 효과 트랜지스터(FinFET) 및 이를 형성하는 방법이 다양한 예시적인 실시예에 따라 제공된다. FinFET을 형성하는 중간 단계들을 예시한다. 본 명세서에서 논의하는 몇몇 실시예들은 게이트 퍼스트 프로세스(gate-first process)를 이용하여 형성되는 FinFET과 관련하여 논의한다. 다른 실시예에서, 게이트 라스트 프로세스(gate-last process)(때로는 대체 게이트 프로세스로서도 지칭함)가 이용될 수도 있다. 실시예의 몇몇 변형예도 논의한다. 당업자라면 다른 실시예들의 범위 내에서 고려되는 다른 수정들이 이루어질 수 있다는 점을 쉽게 이해할 것이다. 방법 실시예들을 특정 순서로 논의하지만, 다양한 기타 방법 실시예들은 임의의 로직 순서로 수행될 수도 있고, 본 명세서에서 설명하는 것보다 적거나 많은 단계를 포함할 수도 있다.
도시한 실시예들을 구체적으로 다루기에 앞서, 본 개시의 실시예의 특정 유리한 특징 및 양태를 포괄적으로 다룰 것이다. 일반적인 측면에서, 본 개시는 디바이스 향상을 위해 FinFET에서 편평한 상부를 갖는 에피택시 소스/드레인을 달성하기 위한 간단한 프로세스 흐름을 제공하기 위한 반도체 디바이스 및 이를 형성하는 방법이다. 게다가, 편평한 상부를 갖는 에피택시 소스/드레인은 콘택 랜딩 면적(contact landing area)을 증가시켜 소스/드레인 영역에 대한 접촉 저항을 감소시킬 수 있다. 에피택시 소스/드레인은 또한 접촉 저항을 역시 감소시킬 수 있고 인접한 핀들 상에서 성장된 에피택시 소스/드레인의 병합을 촉진시킬 수 있는 고도핑 부분을 포함할 수 있다.
도 1은 FinFET의 일례를 삼차원 도면으로 도시한다. FinFET(30)은 기판(32) 상의 핀(36)을 포함한다. 기판(32)은 아이솔레이션 영역(isolation region)(34)을 포함하고, 핀(36)은 인접하는 아이솔레이션 영역(34)들 사이로부터 그 위로 돌출한다. 게이트 유전체(38)가 핀(36)의 측벽을 따라, 그리고 그 상면 위에서 위치하며, 그 게이트 전극(40)이 게이트 유전체(38) 위에 있다. 소스/드레인 영역(42, 44)들이 게이트 유전체(38)와 게이트 전극(40)에 대해 핀(36)의 서로 대향한 양측부에 배치된다. 도 1은 또한 후속 도면들에서 이용될 기준 단면을 도시하고 있다. 단면 A-A는 FinFET(30)의 채널, 게이트 유전체(38) 및 게이트 전극(40)을 가로지른다. 단면 B-B는 단면 A-A에 평행하며 소스/드레인 영역(42)을 가로지른다. 후속 도면은 명료성을 위해 그 기준 단면들을 참조한다.
도 2 내지 도 15는 몇몇 실시예에 따른 FinFET 제조에 있어서의 중간 단계들의 단면도이다. 도 2 내지 도 15는 크라운 구조체 상의 복수의 핀을 제외하면 도 1의 FinFET(30)과 유사한 FinFET을 도시한다. 도 2 내지 도 5는 단면 A-A 및 단면 B-B를 모두 도시한다. 도 6a 및 도 7a는 단면 A-A를 도시하며, 도 6b 및 도 7b는 단면 B-B를 도시한다. 도 8 내지 도 15는 단면 B-B를 도시한다.
도 2는 기판(50)을 도시한다. 기판(50)은 도핑되거나(예를 들면 p형 또는 n형 도펀트에 의해) 도핑되지 않았을 수 있는 벌크 반도체, 반도체-온-인슐레이터(SOI) 기판 등의 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼 등의 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 재료의 층을 포함한다. 절연체층은 예를 들면 매립 산화물(buried oxide: BOX) 층 또는 실리콘 산화물층 등일 수 있다. 그 절연체층은 기판 상에, 통상 실리콘 또는 유리 기판 상에 마련된다. 다층 또는 그래디언트 기판(gradient substrate) 등의 기타 기판이 이용될 수도 있다. 몇몇 실시예에서, 기판(50)의 반도체 재료는, 실리콘; 게르마늄; 실리콘 탄화물, 갈륨비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 비롯한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP을 비롯한 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 집적 회로 디바이스(도시 생략)를 포함할 수 있다. 당업자라면 인식하는 바와 같이, 트랜지스터, 다이오드, 커패시터, 레지스터 또는 그 조합 등의 각종 다양한 집적 회로 디바이스가 기판(50) 내에 및/또는 그 상에 형성되어, FinFET을 위한 설계의 구조적 및 기능적 요건을 생성한다. 집적 회로 디바이스는 임의의 적절한 방법을 이용하여 형성될 수 있다.
도 2는 또한 기판 위에 마스크층(52)을 형성하고 그 마스크층(52)을 이용하여 기판(52)을 패터닝하여 기판(50)의 패턴화 부분(54)을 형성하는 것을 도시한다. 몇몇 실시예에서, 마스크층(52)은 하드마스크이며, 이하에서는 하드마스크(52)로서 지칭할 수도 있다. 하드마스크(52)는 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물 등 또는 그 조합 등으로 형성될 수 있다.
몇몇 실시예에서, 기판(50)의 패턴화 부분(54)은 패턴화 마스크층(52)의 외측에 있는 기판(50)을 에칭함으로써 형성될 수 있다. 에칭은, 반응성 이온 에칭(RIE), 중성 비임 에칭(NBE) 등 또는 그 조합 등의 임의의 허용 가능 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다.
도 3은 크라운 구조체(58) 및 이 크라운 구조체(58) 위의 반도체 스트립(60)을 도시한다. 마스크층(56)이 기판(50)의 패턴화 부분(54) 위에 형성되어 패터닝될 수 있다. 몇몇 실시예에서, 마스크층(56)은 하드마스크이며, 이하에서는 하드마스크(56)로서 지칭할 수도 있다. 하드마스크(56)는 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물 등 또는 그 조합 등으로 형성될 수 있다.
몇몇 실시예에서, 크라운 구조체(58) 및 반도체 스트립(60)은 하드마스크(56) 및 기판(50)의 패턴화 부분(54)에 트렌치를 에칭함으로써 형성될 수 있다. 반도체 스트립(60)은 반도체 핀(60)으로서 지칭될 수도 있다. 에칭은, RIE, NBE 등 또는 그 조합 등의 임의의 허용 가능 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다.
도 4는 아이솔레이션 영역을 형성하기 위해 이웃하는 반도체 스트립(60)들 사이에 절연 재료를 형성하는 것을 도시하고 있다. 절연 재료는 실리콘 산화물 등의 산화물, 질화물 등 또는 그 조합일 수 있으며, 고밀도 화학적 기상 성막(HDP-CVD), FCVD(flowable CVD)(예를 들면, 원격 플라즈마 시스템에서 CVD계 재료 성막 및 후 경화(post-curing)하여, 산화물 등의 다른 재료로의 전환) 등 또는 그 조합에 의해 형성될 수 있다. 임의의 허용 가능 프로세스에 의해 형성되는 다른 절연 재료가 이용될 수도 있다. 도시한 실시예에서, 절연 재료는 FCVD 프로세스에 의해 형성된 실리콘 산화물이다. 절연 재료가 형성되고 나면, 어닐링 프로세스가 수행될 수 있다. 또한, 도 4에서는 화학 기계적 폴리싱(CMP) 등의 평탄화 프로세스가 임의의 과잉의 절연 재료(또한 존재한다면 하드 마스크(56))를 제거하여, 동일 평면을 이루는 아이솔레이션 영역(62)의 상면과 반도체 스트립(60)의 상면을 형성할 수 있다.
도 5는 STI(Shallow Trench Isolation) 영역을 형성하는 등을 위해 아이솔레이션 영역(62)을 리세스시키는 것을 도시한다. 아이솔레이션 영역(62)은, 반도체 스트립(60)의 상부가 이웃하는 아이솔레이션 영역(62)들 사이로부터 돌출하여 반도체 핀(64)을 형성하도록 리세스된다. 도시한 바와 같이, 아이솔레이션 영역(62)의 일부는 인접한 반도체 핀(64)들 사이에서 크라운 구조체(58) 위에 잔류한다. 또한, 아이솔레이션 영역(62)의 상면은 도시한 바와 같은 편평한 표면, 볼록면, 오목면(접시형(dishing)) 또는 그 조합을 가질 수 있다. 아이솔레이션 영역(62)의 상면은 적절한 에칭에 의해 편평하게, 볼록하게, 및/또는 오목하게 형성될 수 있다. 아이솔레이션 영역(62)은 아이솔레이션 영역(62)의 재료에 대해 선택되는 프로세스 등의 허용 가능한 에칭 프로세스를 이용하여 리세스될 수 있다. 예를 들면, CERTAS® 에치, Applied Materials SICONI 툴, 또는 희석 불화수소(dHF) 산을 이용한 화학적 산화물 제거가 이용될 수 있다.
도 6a 및 도 6b는 반도체 핀(64)의 일부분 위에 게이트 구조체를 형성하는 것을 도시한다. 도 6a는 도 1에 도시한 바와 같은 단면 A-A를 도시하고, 도 6b는 단면 B-B를 도시한다. 유전층(도시 생략)이 반도체 핀(64)과 아이솔레이션 영역(62) 상에 형성된다. 유전층(58)은 예를 들면, 실리콘 산화물, 실리콘 질화물, 이들의 다층 등일 수 있고, 허용 가능한 기법에 따라 성막 또는 열 성장될 수 있다. 몇몇 실시예에서, 유전층은 고-k 유전 재료일 수 있으며, 이들 실시예에서, 유전층은 약 7.0보다 큰 k값을 가질 수 있으며, Hf, Al, Zr, La, Mg, Ba, Ti, Pb의 금속 산화물 또는 실리케이트 또는 이들의 다층을 포함할 수 있다. 유전층(92)의 형성 방법은 분자 비임 성막(MBD), 원자층 성막(ALD), PECVD(plasma-enhanced CVD) 등을 포함할 수 있다.
유전층 위에 게이트층(도시 생략)이 형성되며, 이 게이트층 위에 마스크층(도시 생략)이 형성된다. 게이트층은 유전층 위에 성막되고, 이어서 CMP 등에 의해 평탄화될 수 있다. 마스크층이 게이트층 상에 성막될 수 있다. 게이트층은 예를 들면 폴리실리콘으로 형성될 수 있으며, 다른 재료가 이용될 수도 있다. 몇몇 실시예에서, 게이트층은 TiN, TaN, TaC, Co, Ru, Al, 그 조합 등의 금속 함유 재료 또는 그 다층으로 이루어질 수 있다. 마스크층은 예를 들면 실리콘 질화물 등으로 형성될 수 있다.
그러한 층들이 형성된 후에, 마스크층은 허용 가능한 포토리소그래피 및 에칭 기법을 이용하여 패터닝되어 마스크(70)를 형성할 수 있다. 이어서, 마스크(70)의 패턴이 허용 가능한 에칭 기법에 의해 게이트층과 유전층에 전사되어, 게이트(68) 및 게이트 유전체(66)를 형성할 수 있다. 게이트(66) 및 게이트 유전체(66)는 반도체 핀(64)의 해당 채널 영역을 덮는다. 게이트(68)는 또한 해당 반도체 핀(64)의 길이 방향에 실질적으로 직교하는 길이방향을 가질 수 있다.
도 7a 및 도 7b는 게이트 구조체 외측에 있는 반도체 핀(64)을 제거하는 것을 도시한다. 도 7a는 도 1에 도시한 바와 같은 단면 A-A를 도시하고, 도 7b는 단면 B-B를 도시한다. 게이트 구조체는 반도체 핀(64)의 제거 중에 마스크로서 이용될 수 있고, 리세스(76)가 반도체 핀(64) 및/또는 아이솔레이션 영역(62)에 형성되도록 된다. 도시한 바와 같이, 반도체 핀(64)의 제거 후에, 아이솔레이션 영역(62)의 적어도 일부가 인접한 반도체 핀(64)들 사이에서 크라운 구조체(58)의 상면 상에 잔류한다.
리세스(76)는 RIE, NBE, 테트라메틸암모늄 하이드록시드(TMAH), 암모늄 하이드록시드(NH4OH), 아이솔레이션 영역(62)의 재료 및/또는 게이트 시일 스페이서 재료(72)와 실리콘 간에 양호한 에칭 감도(etch selectivity)를 갖고 실리콘을 에칭할 수 있는 습식 에칭제 또는 그 조합 등의 임의의 허용 가능 에칭 프로세스를 이용하여 에칭함으로써 형성될 수 있다. 에칭은 이방성일 수 있다. 몇몇 실시예에서, 크라운 구조체(58)의 상면은 리세스(76)의 저면의 적어도 일부로서 노출된다.
도 8은 리세스된 아이솔레이션 영역(62')을 형성하기 위해 리세스(76)들(앞서 도 7b에서 도시한 바와 같은 리세스들) 사이에 위치한 아이솔레이션 영역(62)을 더욱 리세스시키는 것을 도시한다. (도 8 내지 도 15는 도 1 및 도 7b에 도시한 바와 같은 단면 B-B를 도시한다). 아이솔레이션 영역(62)은 리세스된 아이솔레이션 영역(62')이 도 8에 도시한 바와 같이 적절한 에칭에 의해 오목하게 형성될 수 있도록 리세스된다. 몇몇 실시예에서, 아이솔레이션 영역(62)은 리세스된 아이솔레이션 영역(62')이 크라운 구조체(58)의 상면 위로 특정 높이만큼 연장하도록 에칭되거나 특정 두께를 갖도록 에칭된다. 리세스된 아이솔레이션 영역(62')의 높이 또는 두께는 예를 들면 에칭 프로세스의 지속 시간을 제거함으로써 제어될 수 있다. 몇몇 실시예에서, 아이솔레이션 영역(62)은 리세스된 아이솔레이션 영역(62')이 오목면의 에지와 측벽 간에 특정 측벽 각도(θ)를 갖도록 에칭된다. 예시적인 측벽 각도(θ)가 도 8에 도시한 삽입 도면에 표시되어 있다. 예를 들면, 아이솔레이션 영역(62)은 리세스된 아이솔레이션 영역(62')이 약 50°의 측벽 각도(θ) 등의 약 40° 내지 약 80°의 소정 측벽 각도(θ)를 갖도록 에칭될 수 있다. 측벽 각도(θ)는 예를 들면 에칭 프로세스의 선택성을 제어함으로써 제어될 수 있다. 몇몇 경우에, 리세스된 아이솔레이션 영역(62')의 높이, 두께 및/또는 측벽 각도는 소스/드레인 영역의 상면의 균일성(후술함)을 개선시키도록 선택될 수 있다. 아이솔레이션 영역(62)은 아이솔레이션 영역(62)의 재료에 대해 선택되는 프로세스 등의 허용 가능한 에칭 프로세스를 이용하여 리세스될 수 있다. 에칭 프로세스는 습식 에칭 프로세스 또는 건식 에칭 프로세스일 수 있다.
도 9는 아이솔레이션 영역(62) 및 크라운 구조체(58)의 노출된 표면 상에 게이트 시일 스페이서 재료(72)를 형성하는 것을 도시한다. 게이트 시일 스페이서 재료(72)는 또한 반도체 핀(64), 게이트(68) 및 마스크(70) 상에 형성되어, 게이트 시일 스페이서(도시 생략)를 형성할 수 있다. 열 산화 또는 성막 프로세스에 의해 게이트 시일 스페이서 재료(72)를 형성할 수 있다. 몇몇 실시예에서, 게이트 시일 스페이서 재료(72)는 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물 등 또는 그 조합 등의 질화물로 형성될 수 있다.
도 10은 게이트 시일 스페이서 재료(72)를 에칭하는 것을 도시한다. 게이트 시일 스페이서 재료(72)는 게이트 구조체의 측벽의 외측에 있는 게이트 시일 스페이서 재료(72)의 부분들을 제거하도록 건식 에칭 프로세스 등의 비등방성 에칭 프로세스를 이용하여 에칭될 수 있다. 게이트 구조체에 잔류하는 게이트 시일 스페이서 재료(72)가 게이트 시일 스페이서(도시 생략)를 형성한다. 리세스(76) 내의 게이트 시일 스페이서 재료(72)의 부분도 제거된다. 몇몇 실시예에서, 도 10에 도시한 바와 같이 리세스된 아이솔레이션 영역(62') 상에 게이트 시일 스페이서 재료(72)의 일부분이 잔류한다. 리세스된 아이솔레이션 영역(62') 상의 게이트 시일 스페이서 재료(72)의 잔류 부분은 역시 도 10에 도시한 바와 같이 오목 상면을 가질 수 있다. 몇몇 실시예에서, 게이트 시일 스페이서 재료(72)는 특정 측벽 각도 등의 특정 형상을 갖도록 에칭된다. 몇몇 실시예에서, 게이트 시일 스페이서 재료(72)는 리세스된 아이솔레이션 영역(62')의 상면 위로 특정 높이만큼 연장하도록 에칭되거나, 특정 두께를 갖도록 에칭된다. 몇몇 실시예에서, 리세스된 아이솔레이션 영역(62')의 두께에 대한 게이트 시일 스페이서 재료(72)의 두께의 비는 약 0.3 내지 약 0.8일 수 있다. 몇몇 경우에, 리세스된 아이솔레이션 영역(62') 또는 게이트 시일 스페이서 재료(72)의 두께 또는 형상은 리세스(76)에 형성된 에피택시 소스/드레인 영역의 후속한 성장(아래에서 보다 상세하게 설명함)에 영향을 미칠 수 있다. 따라서, 리세스된 아이솔레이션 영역(62') 또는 게이트 시일 스페이서 재료(72)의 두께 또는 형상은 후속하여 형성되는 에피택시 소스/드레인 영역의 상면의 균일성을 개선시키도록 선택될 수 있다.
도 11 내지 도 13은 소스/드레인 영역을 형성하는 것을 도시한다. 몇몇 실시예에서는 소스/드레인 영역의 형성이 복수의 별개의 성막 프로세스를 포함하는 한편, 몇몇 실시예에서는 소스/드레인 영역의 형성이 단일 성막 프로세스를 포함하며, 그 동안에 성막 파라미터가 조절된다. 도 11에 도시한 바와 같이, 제1 성막 프로세스를 수행하여, 리세스(76) 내에 재료를 에피택시 성장시킴으로써 리세스(76) 내에 제1 에피택시 층(80)을 형성한다. 제1 에피택시 층(80)은 금속 유기 CVD(MOCVD), 분자 비임 에피택시(MBE), 액상 에피택시(LPE), 기상 에피택시(VPE), 선택적 에피택시 성장(SEG) 등 또는 그 조합 등의 프로세스에 의해 형성될 수 있다. 도 11에 도시한 바와 같이, 리세스된 아이솔레이션 영역(62') 및 게이트 시일 스페이서 재료(72)의 블로킹으로 인해, 제1 에피택시 층(80)은 리세스(76) 내에서 먼저 수직 방향으로 성장하며, 그 시간 동안에, 에피택시 층은 수평 방향으로는 성장하지는 않는다. 리세스(76)가 완전히 채워진 후에, 제1 에피택시 층(80)은 수직 및 수평 방향으로 성장하여 각 리세스(76)로부터 돌출한다. 몇몇 실시예에서, 제1 에피택시 층(80)의 최외측 표면은 실질적으로 (110)-배향된다. 예를 들면, 그러한 최외측 표면은 서로 반대로 향한 제1 에피택시 층(80)의 최외측 표면들이거나 제1 에피택시 층(80)의 서로 반대쪽의 단부들 상의 표면일 수 있다. 예를 들면, 도 11은 제1 에피택시 층(80)의 서로 반대쪽의 단부들 상의 표면을 "외면"으로서 도시하고 있다. 몇몇 실시예에서, 최외측 표면들 사이의 제1 에피택시 층(80)의 표면은 실질적으로 (111)-배향 표면 또는 (100)-배향 표면을 포함하거나, 도 11에 도시한 바와 같이 (111)-배향 표면과 (100)-배향 표면의 조합을 포함할 수 있다. 도 11에 도시한 바와 같이, 인접한 반도체 핀(81)들의 제1 에피택시 층(80)이 병합되어 연속한 에피택시 층(80)을 형성할 수 있지만, 다른 경우에는 인접한 반도체 핀(81)들 중 하나 이상은 병합되지 않을 수도 있다. 크라운 구조체(58) 상에서 리세스된 아이솔레이션 영역(62') 및 게이트 시일 스페이서 재료(72)의 블로킹으로 인해, 공기 간극(82)이 크라운 구조체(58) 위에서 제1 에피택시 층(80)의 하부와 게이트 시일 스페이서 재료(72)의 상면 사이에 형성될 수 있다.
생성되는 FinFET이 n형 FinFET인 몇몇 예시적인 실시예에서, 제1 에피택시 층(80)은 실리콘 탄화물(SiC), 실리콘 인(SiP), 인 도핑 실리콘 탄소(SiCP) 등을 포함한다. 생성되는 FinFET이 p형 FinFET인 대안적인 예시적인 실시예에서, 제1 에피택시 층(80)은 SiGE, 및 붕소 또는 인듐 등의 p형 불순물을 포함한다. 몇몇 경우에, 제1 에피택시 층(80)은 약 1E20cm-3 내지 약 1E21cm- 3범위의 불순물 농도를 가질 수 있다. 몇몇 실시예에서, 제1 에피택시 층(80)은 성장 중에 인시튜 도핑될 수도 있다. 다른 실시예에서, 제1 에피택시 층(80)은 도핑되지 않는다.
도 12에 도시한 바와 같이, 제2 성막 프로세스를 수행하여 제1 에피택시 층(80) 위에 제2 에피택시 층(86)을 형성한다. 제2 에피택시 층(86)은 MOCVD, MBE, LPE, VPE, SEG 등 또는 그 조합 등의 프로세스에 의해 형성될 수 있다. 제2 에피택시 층(86)은 실리콘 탄화물(SiC), 실리콘 인(SiP), 인 도핑 실리콘 탄소(SiCP) 등을 포함할 수 있다. 몇몇 실시예에서, 제2 에피택시 층(86)은 복수의 전구체를 이용하여 SEG를 이용하여 형성된다. 예를 들면, 제2 에피택시 층(86)은 성장 전구체로서 디클로로 실란(DCS)과, 에칭 전구체로서 SiH4 및/또는 HCl을 포함한 전구체를 이용하여 형성될 수 있다. 전구체 비율, 형성 온도 및 형성 압력을 조절함으로써, 제2 에피택시 층(86)은 제1 에피택시 층(80)의 인접한 반도체 핀(81A)들 위에 및 그 사이에 선택적으로 형성될 수 있고, 제1 에피택시 층(80)의 최외측면 상에는 형성되지 않을 수 있다. 예를 들면, 몇몇 실시예에서, 제1 에피택시 층(80)은 실질적으로 (110)-배향 최외측면들을 갖는 한편, 그 최외측면들 사이에 실질적으로 (111)-배향 표면 또는 (100)-배향 표면을 가질 수 있다. SEG 프로세스는 (100)-배향 또는 (111)-배향 결정 배향 위의 (110)-배향 결정 배향을 우선적으로 에칭하여, 제1 에피택시 층(80)의 최외측의 (110)-배향 표면 상의 제2 에피택시 층(86)의 성장을 감소시킨다. 이러한 식으로, 제1 에피택시 층(80)의 최외측면 상에서의 제2 에피택시 층(86)의 성장 속도가 제1 에피택시 층(80)의 다른 표면 상에서의 제2 에피택시 층(86)의 성장 속도보다 작을 수 있다. 몇몇 실시예에서, 제2 에피택시 층(86)을 형성하는 온도는 약 600℃ 내지 약 750℃ 범위일 수 있고, 그 압력은 약 10 torr 내지 약 600 torr 범위일 수 있다.
몇몇 경우에, 인접한 반도체 핀(81)들 위에 및 그 사이에서 제2 에피택시 층(86)을 선택적으로 성장시키는 것은, 인접한 반도체 핀(81)들의 병합을 촉진시킬 수 있고 또한 소스/드레인 영역의 실질적으로 편평 또는 균일한 상면을 제공할 수 있다. 몇몇 경우에, 본 명세서에서 설명하는 바와 같이 실질적으로 편평한 제2 에피택시 층(86)의 형성은 실리사이드층(92)과 제2 에피택시 층(86) 간의 보다 양호한 전기적 접촉을 가능하게 할 수 있다(후술함). 실질적으로 편평한 제2 에피택시 층(86)의 형성은 또한 FinFET이 프로세스 편차 또는 프로세스 결함에 덜 민감하게 할 수 있고 또한 프로세스 재현성을 개선시킬 수 있다. 몇몇 경우에, 제2 에피택시 층(86)의 상면은 약 5㎚ 미만의 높이 편차를 가질 수 있다. 몇몇 경우에, 제2 에피택시 층(86)의 상면은 게이트 시일 스페이서 재료(72) 위로 약 40㎚ 등의 게이트 시일 스페이서 재료(72) 위로 약 30㎚ 내지 60㎚에 있을 수 있다. 몇몇 경우에, 제2 에피택시 층(86)의 상면은 반도체 핀(81)의 상면보다 약 3㎚ 내지 약 20㎚ 더 높을 수 있다.
몇몇 실시예에서, 제2 에피택시 층(86)의 일부 또는 전부는 제1 에피택시 층(80)보다 많이 도핑될 수 있다. 예를 들면, 제2 에피택시 층(86)은 약 1E21cm-3 내지 약 5E21cm-3 범위의 불순물 농도를 가질 수 있다. 몇몇 실시예에서, 제2 에피택시 층(86)은 성장 중에 인시튜 도핑될 수도 있다. 몇몇 실시예에서, 제2 에피택시 층(86)은 비교적 많은 인이 도핑된 SiP를 포함한다. 몇몇 경우에, 비교적 많이 도핑된 제2 에피택시 층을 형성함으로써, 후속하여 형성되는 실리사이드의 접촉 저항이 감소될 수 있다(이하에서 보다 상세하게 설명함). 몇몇 실시예에서, 최고로 도핑된 제2 에피택시 층(86)의 부분은 인접한 반도체 핀(81)들 사이에 위치한다.
몇몇 실시예에서, 제1 에피택시 층(80)과 제2 에피택시 층(86)은 단일의 연속한 에피택시 프로세스에서 형성될 수 있다. 다른 실시예에서, 그러한 에피택시 층들은 별개의 프로세스에서 형성될 수 있다. 단일의 연속한 프로세스를 이용하는 실시예에서, 에피택시 프로세스의 처리 파라미터(예를 들면, 프로세스 가스 흐름, 온도, 압력 등)는 달리한 재료 조성으로 그러한 구조체를 형성하도록 변화시킬 수 있다. 예를 들면, 에피택시 중에, 전구체의 유량은 제1 에피택시 층(80)의 형성 중에 제1 레벨일 수 있고, 제2 에피택시 층(86)의 형성으로 천이할 때에 제2 레벨로 조절될 수 있다.
도 13에 도시한 바와 같이, 캐핑 층(capping layer)(88)이 제2 에피택시 층(86) 및 제1 에피택시 층(80) 위에 형성될 수 있다. 캐핑 층(88)은 SiP, SiGe, SiGeP 등의 재료를 포함할 수 있다. 캐핑 층(88)은 MOCVD, MBE, LPE, VPE, SEG 등 또는 그 조합 등의 프로세스에 의해 형성될 수 있다. 몇몇 실시예에서, 캐핑 층(88)은 복수의 전구체를 이용하여 SEG를 이용하여 형성된다. 예를 들면, 캐핑 층(88)은 성장 전구체로서 게르마늄(GeH4) 및/또는 DCS와 에칭 전구체로서 HCl를 포함한 전구체를 이용하여 형성될 수 있다. 몇몇 실시예에서, 제2 에피택시 층(86)의 상면은 실질적으로 편평하고, 제2 에피택시 층(86) 위에 형성되는 캐핑 층(88)의 상면도 실질적으로 편평하다.
도 14에서, 층간 유전체(ILD)(90)가 도 13에 도시한 구조체 상에 성막된다. ILD(90)는 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소 도핑 포스포실리케이트 유리(BPSG), 미도핑 실리케이트 유리(USG) 등의 유전 재료로 형성되며, CVD, PECVD 또는 FCVD 등의 임의의 적절한 방법에 의해 성막될 수 있다.
도 15에서, 콘택(94)이 ILD(90)을 통과해 형성된다. 콘택(94)을 위한 개구가 ILD(90)을 통과해 형성된다. 그 개구는 허용 가능한 포토리소그래피 및 에칭 기법을 이용하여 형성될 수 있다. 몇몇 실시예에서, 캐핑 층(88) 및/또는 제2 에피택시 층(86)의 적어도 일부가 개구의 형성 중에 제거된다.
이어서, 실리사이드층(92)이 제2 에피택시 층(86) 위에 형성될 수 있다. 몇몇 실시예에서, 실리사이드층(92)은 전도성 재료를 성막하고 이어서 어닐링 프로세스를 수행함으로써 형성된다. 전도성 재료는 Ti, Co 또는 다른 재료 등의 재료일 수 있다. 예를 들면, TiSi2를 포함한 실리사이드층(92)이 Ti 전도성 재료로 형성될 수 있거나, 예를 들면, CoSi2를 포함한 실리사이드층(92)이 Co 전도성 재료로 형성될 수 있다. 몇몇 경우에, 일부 캐핑 층(88) 재료는 실리사이드층(92) 내로 확산된다. 예를 들면, 캐핑 층(88)이 SiGe를 포함하는 경우에, 그 실리사이드층(92)은 캐핑 층(88)으로부터 확산된 Ge를 포함할 수 있다. 몇몇 경우에, 캐핑 층(88) 내에 Ge의 존재는 실리사이드층(92)의 실리사이드화의 속도를 증가시킬 수 있다. 몇몇 경우에, 실리사이드층(92) 내로 Ge의 확산은, 실리사이드층(92)과 제2 에피택시 층(86) 사이의 소스/드레인 콘택에서 실리사이드층(92)의 페르미 준위(Fermi level)의 고정 해제(de-pinning)를 가능하게 할 수 있고, 이는 소스/드레인 콘택의 쇼트키 배리어 높이(Schottky barrier height)를 감소시키고 또한 소스/드레인 콘택의 접촉 저항을 감소시킬 수 있다.
몇몇 실시예에서, 본 명세서에서 설명한 바와 같이 제2 에피택시 층(86)을 형성하는 것은, 실리사이드층(92)이 반도체 핀(64) 위로 보다 큰 높이로 형성될 수 있게 한다. 실리사이드층(92)을 반도체 핀(64)으로부터 더 멀리까지 형성함으로써, 실리사이드층(92)이 게이트(68)에 대해 단락될 우려를 감소시킨다. 이러한 식으로, FinFET, 특히 반도체 핀(64)이 프로세스 편차 또는 프로세스 결함에 덜 민감해 질 수 있다. 반도체 핀(64)의 정상부와 실리사이드층(92) 간의 거리(T1)는 약 10㎚ 등의 약 5㎚ 내지 약 20㎚일 수 있다.
몇몇 실시예에서, 실리사이드층(92)에 인접하여 고도핑 제2 에피택시 층(86)의 이용은 실리사이드-에피택시 콘택의 저항을 감소시킬 수 있다. 실리사이드층(92)과 제2 에피택시 층(86) 사이의 소스/드레인 콘택 등의 금속-반도체 접합에서, 전기 저항은 그 접합에서 또는 근처에서 반도체의 도핑 농도에 반비례한다. 따라서, 제2 에피택시 층(86)의 도핑 농도가 높을수록 FinFET의 소스/드레인 콘택의 저항을 감소시킬 수 있다. 이러한 식으로, 본 명세서에서 설명한 바와 같은 고도핑 제2 에피택시 층(86)의 이용은 소스/드레인 콘택의 저항을 감소시킬 수 있고 또한 FinFET의 ION 전류를 증가시킬 수 있으며, 이는 FinFET의 효율을 증가시킬 수 있다.
몇몇 경우에, 확산 배리어층, 접착층 등의 라이너와 전도성 재료가 그 콘택 개구 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다. 이어서, 콘택(94)이 개구 내에서 실리사이드층(92) 위에 형성된다. 콘택(94)은 구리, 구리 합금, 은, 금, 텅스텐, 알루미늄, 니켈 등을 포함할 수 있다. CMP 등의 평탄화 프로세스를 수행하여, ILD(90)의 표면으로부터 과잉의 재료를 제거할 수 있다.
명시적으로 도시하진 않았지만, 당업자라면 도 15의 구조에 대해 추가적인 처리 단계들이 수행될 수도 있음을 쉽게 이해할 것이다. 예를 들면, 다양한 금속간 유전체(IMD) 및 그에 상응하는 금속 배선(metalization)이 ILD(90) 위에 형성될 수도 있다. 또한, 게이트 전극(68)에 대한 콘택이 그 위에 놓인 유전층을 통과해 형성될 수도 있다.
또한 몇몇 실시예에서, 게이트 라스트 프로세스(gate-last process)(때로는 대체 게이트 프로세스로서도 지칭함)가 이용될 수도 있다. 이러한 실시예에서, 게이트(68) 및 게이트 유전체(66)는 더미 구조체로 간주될 수 있으며, 후속 처리 중에 제거되어 능동 게이트 또는 능동 게이트 유전체로 대체될 수 있다.
본 명세서에서 설명한 바와 같이, 인접한 에피택시 핀들 사이에 실질적으로 형성된 고농도 에피택시 층의 이용은 병합된 소스/드레인 구조체를 형성할 가능성을 증가시킬 수 있다. 게다가, 고농도 에피택시 층은 소스/드레인 구조체의 상면이 실질적으로 편평하거나 균일하도록 형성될 수 있다. 고농도 에피택시 층은 또한 실리사이드가 핀으로부터 멀리 떨어지게 형성될 수 있게 할 수 있고 또한 소스/드레인 콘택의 저항을 감소시킬 수 있다.
이상, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 개시 내용의 양태를 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 기술하였다. 당업자들은 본 명세서에서 소개된 실시예들의 동일한 목적을 수행하거나 및/또는 동일한 이점을 달성하기 위하여 다른 공정 및 구조를 설계하거나 수정하기 위한 기초로서 본 개시를 용이하게 이용할 수 있다는 점을 이해할 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 이러한 균등한 구조가 본 개시 내용의 기술적 사상 및 범위로부터 벗어나지 않고, 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 할 수 있다는 것을 이해하여야 한다.
<부기>
1. 방법으로서:
제1 핀 및 이 제1 핀에 인접한 제2 핀을 기판 위에 형성하는 단계;
상기 제1 핀 및 상기 제2 핀을 둘러싸는 아이솔레이션 재료를 성막하는 단계로서, 상기 아이솔레이션 재료의 제1 부분은 상기 제1 핀과 상기 제2 핀 사이에 있고, 상기 제1 핀 및 상기 제2 핀의 상부들은 상기 아이솔레이션 재료의 상면 위로 연장하는 것인 단계;
상기 제1 핀 및 상기 제2 핀의 측벽을 따라 그리고 그 상면 위에 게이트 구조체를 형성하는 단계;
상기 제1 핀에 제1 리세스를 그리고 상기 제2 핀에 제2 리세스를 형성하도록 상기 게이트 구조체의 외측에서 상기 제1 핀 및 상기 제2 핀을 리세스시키는 단계;
상기 제1 핀의 제1 리세스로부터 돌출하고 상기 제2 핀의 제2 리세스로부터 돌출하는 제1 소스/드레인 재료를 에피택시 성장시키는 단계; 및
상기 제1 소스/드레인 재료 상에 제2 소스/드레인 재료를 에피택시 성장시키는 단계
를 포함하며, 상기 제2 소스/드레인 재료는, 상기 제1 소스/드레인 재료의 서로 반대쪽의 단부들의 최외측면에서는 상기 제1 소스/드레인 재료의 서로 반대쪽의 단부들 사이에 있는 상기 제1 소스/드레인 재료의 표면에서보다 느린 속도로 성장하며, 상기 제2 소스/드레인 재료는 상기 제1 소스/드레인 재료보다 높은 도핑 농도를 갖는 것인 방법.
2. 상기 1에 있어서, 상기 아이솔레이션 재료의 제1 부분을 리세스시키는 단계를 더 포함하는 것인 방법.
3. 상기 1에 있어서, 상기 제2 소스/드레인 재료의 최고 도펀트 농도를 갖는 상기 제2 소스/드레인 재료의 부분은, 상기 제1 핀의 제1 리세스로부터 돌출하는 상기 제1 소스/드레인 재료와 상기 제2 핀의 제2 리세스로부터 돌출하는 제1 소스/드레인 재료 사이에서 측방향으로 위치하는 것인 방법.
4. 상기 1에 있어서, 상기 제2 소스/드레인 재료를 에피택시 성장시키는 단계는 SiP를 에피택시 성장시키는 것을 포함하는 것인 방법.
5. 상기 4에 있어서, 상기 제2 소스/드레인 재료의 도핑 농도는 인의 도핑 농도를 포함하는 것인 방법.
6. 상기 1에 있어서, 상기 게이트 구조체의 측벽 상에 게이트 시일 스페이서를 성막하는 단계를 더 포함하며, 상기 게이트 시일 스페이서의 제1 부분은 상기 제1 핀과 상기 제2 핀 사이의 상기 아이솔레이션 재료의 제1 부분 상에 있고, 상기 게이트 시일 스페이서의 제1 부분은 상기 아이솔레이션 재료의 제1 부분과 상기 제1 소스/드레인 재료 사이에 개재되는 것인 방법.
7. 상기 1에 있어서, 상기 제2 소스/드레인 재료 위에 캐핑 층을 형성하는 단계를 더 포함하는 것인 방법.
8. 상기 7에 있어서, 상기 캐핑 층은 게르마늄을 포함하는 것인 방법.
9. 상기 1에 있어서, 상기 제2 소스/드레인 재료 위에 실리사이드를 형성하는 단계를 더 포함하는 것인 방법.
10. 상기 1에 있어서, 상기 제1 핀의 제1 리세스로부터 돌출하는 상기 제1 소스/드레인 재료는 상기 제2 핀의 제2 리세스로부터 돌출하는 상기 제1 소스/드레인 재료와 물리적으로 접촉하는 것인 방법.
11. 방법으로서:
기판 상에 핀을 형성하는 단계;
핀을 둘러싸는 아이솔레이션 영역을 형성하는 단계로서, 상기 아이솔레이션 영역의 제1 부분은 인접한 핀들 사이에 있는 것인 단계;
상기 핀 위에 게이트 구조체를 형성하는 단계;
상기 게이트 구조체에 인접한 핀들의 부분을 리세스시키는 단계; 및
상기 게이트 구조체의 서로 대향한 측부에 소스/드레인 영역들을 형성하는 단계로서, 상기 소스/드레인 영역들 중 적어도 하나는 상기 아이솔레이션 영역의 제1 부분 위로 연장하는 것인 단계
를 포함하며, 상기 소스/드레인 영역을 형성하는 단계는,
제1 에피택시 프로세스를 이용하여 상기 핀들의 리세스된 부분 상에 제1 에피택시 층을 형성하는 단계; 및
상기 제1 에피택시 프로세스와는 상이한 제2 에피택시 프로세스를 이용하여 상기 제1 에피택시 층 위에서 연장하는 제2 에피택시 층을 형성하는 단계
를 포함하며, 상기 제2 에피택시 프로세스는 인접한 제1 에피택시 층들 사이에서의 성장을 촉진시키고 최외측의 에피택시 층 상에서의 성장을 억제하는 것인 방법.
12. 상기 11에 있어서, 상기 인접한 제1 에피택시 층들은 병합되는 것인 방법.
13. 상기 11에 있어서, 상기 제2 에피택시 층 위에 캐핑 층을 형성하는 단계를 더 포함하는 것인 방법.
14. 상기 13에 있어서, 상기 캐핑 층은 Ge를 포함하는 것인 방법.
15. 상기 11에 있어서, 상기 제2 에피택시 층을 형성하는 단계는 상기 제1 에피택시 층보다 높은 도펀트 농도로 제2 에피택시 층을 도핑하는 것을 포함하는 것인 방법.
16. 상기 11에 있어서, 상기 제2 에피택시 층의 상면은 편평한 것인 방법.
17. 구조체로서:
기판 상의 제1 핀;
상기 기판 위에 있고 상기 제1 핀에 인접한 제2 핀;
상기 제1 핀 및 상기 제2 핀을 둘러싸는 아이솔레이션 영역으로서, 상기 아이솔레이션 영역의 제1 부분은 상기 제1 핀과 상기 제2 핀 사이에 있는 것인 아이솔레이션 영역;
상기 제1 핀 및 상기 제2 핀의 측벽을 따르고 그리고 그 상면 위에 있는 게이트 구조체로서, 상기 게이트 구조체는 상기 제1 핀 및 상기 제2 핀에 채널 영역을 형성하는 것인 게이트 구조체;
상기 제1 핀 및 상기 제2 핀 상에서 상기 게이트 구조체에 인접한 소스/드레인 영역으로서, 상기 소스/드레인 영역은 제1 에피택시 영역 위에 제2 에피택시 영역을 포함하며, 상기 제2 에피택시 영역은 상기 제1 에피택시 영역보다 높은 도핑 농도를 갖는 것인 소스 드레인 영역; 및
상기 소스/드레인 재료 위의 실리사이드
를 포함하는 구조체.
18. 상기 17에 있어서, 상기 제1 핀의 상면과 상기 실리사이드의 저면 간의 수직 거리는 약 5㎚ 내지 약 20㎚인 것인 구조체.
19. 상기 17에 있어서, 상기 소스/드레인 영역은 SiP를 포함하는 것인 구조체.
20. 상기 17에 있어서, 상기 실리사이드는 TiSi2를 포함하는 것인 구조체.

Claims (10)

  1. 방법으로서:
    제1 핀 및 이 제1 핀에 인접한 제2 핀을 기판 위에 형성하는 단계;
    상기 제1 핀 및 상기 제2 핀을 둘러싸는 아이솔레이션 재료를 성막하는 단계로서, 상기 아이솔레이션 재료의 제1 부분은 상기 제1 핀과 상기 제2 핀 사이에 있고, 상기 제1 핀 및 상기 제2 핀의 상부들은 상기 아이솔레이션 재료의 상면 위로 연장하는 것인 단계;
    상기 제1 핀 및 상기 제2 핀의 측벽을 따라 그리고 그 상면 위에 게이트 구조체를 형성하는 단계;
    상기 제1 핀에 제1 리세스를 그리고 상기 제2 핀에 제2 리세스를 형성하도록 상기 게이트 구조체의 외측에서 상기 제1 핀 및 상기 제2 핀을 리세스시키는 단계;
    상기 제1 핀의 제1 리세스로부터 돌출하고 상기 제2 핀의 제2 리세스로부터 돌출하는 제1 소스/드레인 재료를 에피택시 성장시키는 단계; 및
    상기 제1 소스/드레인 재료 상에 제2 소스/드레인 재료를 에피택시 성장시키는 단계
    를 포함하며, 상기 제2 소스/드레인 재료는, 상기 제1 소스/드레인 재료의 서로 반대쪽의 단부들의 최외측면에서는 상기 제1 소스/드레인 재료의 서로 반대쪽의 단부들 사이에 있는 상기 제1 소스/드레인 재료의 표면에서보다 느린 속도로 성장하며, 상기 제2 소스/드레인 재료는 상기 제1 소스/드레인 재료보다 높은 도핑 농도를 갖는 것인 방법.
  2. 제1항에 있어서, 상기 아이솔레이션 재료의 제1 부분을 리세스시키는 단계를 더 포함하는 것인 방법.
  3. 제1항에 있어서, 상기 제2 소스/드레인 재료의 최고 도펀트 농도를 갖는 상기 제2 소스/드레인 재료의 부분은, 상기 제1 핀의 제1 리세스로부터 돌출하는 상기 제1 소스/드레인 재료와 상기 제2 핀의 제2 리세스로부터 돌출하는 제1 소스/드레인 재료 사이에서 측방향으로 위치하는 것인 방법.
  4. 제1항에 있어서, 상기 게이트 구조체의 측벽 상에 게이트 시일 스페이서를 성막하는 단계를 더 포함하며, 상기 게이트 시일 스페이서의 제1 부분은 상기 제1 핀과 상기 제2 핀 사이의 상기 아이솔레이션 재료의 제1 부분 상에 있고, 상기 게이트 시일 스페이서의 제1 부분은 상기 아이솔레이션 재료의 제1 부분과 상기 제1 소스/드레인 재료 사이에 개재되는 것인 방법.
  5. 제1항에 있어서, 상기 제2 소스/드레인 재료 위에 캐핑 층을 형성하는 단계를 더 포함하는 것인 방법.
  6. 제1항에 있어서, 상기 제2 소스/드레인 재료 위에 실리사이드를 형성하는 단계를 더 포함하는 것인 방법.
  7. 제1항에 있어서, 상기 제1 핀의 제1 리세스로부터 돌출하는 상기 제1 소스/드레인 재료는 상기 제2 핀의 제2 리세스로부터 돌출하는 상기 제1 소스/드레인 재료와 물리적으로 접촉하는 것인 방법.
  8. 방법으로서:
    기판 상에 핀을 형성하는 단계;
    핀을 둘러싸는 아이솔레이션 영역을 형성하는 단계로서, 상기 아이솔레이션 영역의 제1 부분은 인접한 핀들 사이에 있는 것인 단계;
    상기 핀 위에 게이트 구조체를 형성하는 단계;
    상기 게이트 구조체에 인접한 핀들의 부분을 리세스시키는 단계; 및
    상기 게이트 구조체의 서로 대향한 측부에 소스/드레인 영역들을 형성하는 단계로서, 상기 소스/드레인 영역들 중 적어도 하나는 상기 아이솔레이션 영역의 제1 부분 위로 연장하는 것인 단계
    를 포함하며, 상기 소스/드레인 영역을 형성하는 단계는,
    제1 에피택시 프로세스를 이용하여 상기 핀들의 리세스된 부분 상에 제1 에피택시 층을 형성하는 단계; 및
    상기 제1 에피택시 프로세스와는 상이한 제2 에피택시 프로세스를 이용하여 상기 제1 에피택시 층 위에서 연장하는 제2 에피택시 층을 형성하는 단계
    를 포함하며, 상기 제2 에피택시 프로세스는 인접한 제1 에피택시 층들 사이에서의 성장을 촉진시키고 최외측의 에피택시 층 상에서의 성장을 억제하는 것인 방법.
  9. 제8항에 있어서, 상기 인접한 제1 에피택시 층들은 병합되는 것인 방법.
  10. 구조체로서:
    기판 상의 제1 핀;
    상기 기판 위에 있고 상기 제1 핀에 인접한 제2 핀;
    상기 제1 핀 및 상기 제2 핀을 둘러싸는 아이솔레이션 영역으로서, 상기 아이솔레이션 영역의 제1 부분은 상기 제1 핀과 상기 제2 핀 사이에 있는 것인 아이솔레이션 영역;
    상기 제1 핀 및 상기 제2 핀의 측벽을 따르고 그리고 그 상면 위에 있는 게이트 구조체로서, 상기 게이트 구조체는 상기 제1 핀 및 상기 제2 핀에 채널 영역을 형성하는 것인 게이트 구조체;
    상기 제1 핀 및 상기 제2 핀 상에서 상기 게이트 구조체에 인접한 소스/드레인 영역으로서, 상기 소스/드레인 영역은 제1 에피택시 영역 위에 제2 에피택시 영역을 포함하며, 상기 제2 에피택시 영역은 상기 제1 에피택시 영역보다 높은 도핑 농도를 갖는 것인 소스 드레인 영역; 및
    상기 소스/드레인 재료 위의 실리사이드
    를 포함하는 구조체.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210010801A (ko) * 2019-07-18 2021-01-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스의 제조 방법 및 반도체 디바이스
CN113764342A (zh) * 2020-08-13 2021-12-07 台湾积体电路制造股份有限公司 半导体器件及其形成方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10529862B2 (en) * 2016-11-28 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming semiconductor fin thereof
DE102017126881B4 (de) * 2016-12-15 2024-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET-Strukturen und Verfahren zu ihrer Ausbildung
KR20210011834A (ko) 2019-07-23 2021-02-02 삼성전자주식회사 반도체 소자
KR20210017167A (ko) 2019-08-07 2021-02-17 삼성전자주식회사 반도체 소자
US11527650B2 (en) * 2019-10-30 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device having a source/drain region with a multi-sloped undersurface
US11348840B2 (en) 2019-10-30 2022-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11862712B2 (en) * 2020-02-19 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of semiconductor device fabrication including growing epitaxial features using different carrier gases
US11532750B2 (en) * 2020-02-27 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
US11600728B2 (en) * 2020-06-15 2023-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a facet-free source/drain epitaxial structure having an amorphous or polycrystalline layer
US11688807B2 (en) 2020-10-27 2023-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and methods of forming
US12068322B2 (en) * 2021-01-29 2024-08-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a multi-layer epitaxial source/drain region having varying concentrations of boron and germanium therein
US20220344162A1 (en) * 2021-04-23 2022-10-27 Tokyo Electron Limited Method of forming a finfet structure
US11688643B2 (en) 2021-04-30 2023-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8263451B2 (en) * 2010-02-26 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxy profile engineering for FinFETs
US9263339B2 (en) 2010-05-20 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Selective etching in the formation of epitaxy regions in MOS devices
US8901537B2 (en) * 2010-12-21 2014-12-02 Intel Corporation Transistors with high concentration of boron doped germanium
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9466696B2 (en) * 2012-01-24 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) * 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US9368388B2 (en) * 2012-04-13 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for FinFETs
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) * 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9324870B2 (en) * 2013-09-09 2016-04-26 Globalfoundries Inc. Fin field effect transistor including asymmetric raised active regions
US9159833B2 (en) * 2013-11-26 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9324713B1 (en) 2015-03-16 2016-04-26 Globalfoundries Inc. Eliminating field oxide loss prior to FinFET source/drain epitaxial growth
KR102251060B1 (ko) 2015-04-06 2021-05-14 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20160125208A (ko) * 2015-04-21 2016-10-31 삼성전자주식회사 핀 액티브 영역들을 갖는 반도체 소자 및 그 제조 방법
US9437496B1 (en) * 2015-06-01 2016-09-06 Globalfoundries Inc. Merged source drain epitaxy
US9831116B2 (en) 2015-09-15 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. FETS and methods of forming FETs
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10128337B2 (en) * 2016-06-03 2018-11-13 Applied Materials, Inc. Methods for forming fin structures with desired profile for 3D structure semiconductor applications

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210010801A (ko) * 2019-07-18 2021-01-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스의 제조 방법 및 반도체 디바이스
US11222980B2 (en) 2019-07-18 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US12021144B2 (en) 2019-07-18 2024-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor device and a semiconductor device
CN113764342A (zh) * 2020-08-13 2021-12-07 台湾积体电路制造股份有限公司 半导体器件及其形成方法
KR20220021384A (ko) * 2020-08-13 2022-02-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 에피택시 소스/드레인 영역의 매립형 스트레서
CN113764342B (zh) * 2020-08-13 2024-02-23 台湾积体电路制造股份有限公司 半导体器件及其形成方法

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