KR20220021384A - 에피택시 소스/드레인 영역의 매립형 스트레서 - Google Patents

에피택시 소스/드레인 영역의 매립형 스트레서 Download PDF

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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

방법은 반도체 핀을 형성하는 단계, 상기 반도체 핀 상에 게이트 스택을 형성하는 단계, 상기 게이트 스택의 측벽 상에 게이트 스페이서를 형성하는 단계를 포함한다. 방법은 리세스를 형성하도록 반도체 핀을 리세싱하는 단계, 상기 리세스 내에 제1 에피택시 반도체 층을 성장시키도록 제1 에피택시 프로세스를 수행하는 단계 - 제1 에피택시 반도체 층은 제1 도펀트 농도를 가짐 -; 및 상기 리세스 내로 연장되는 매립형 스트레서를 성장시키도록 제2 에피택시 프로세스를 수행하는 단계를 더 포함한다. 매립형 스트레서는 상기 반도체 핀의 상부 표면보다 높은 상부 부분을 가지며, 상기 상부 부분은 게이트 스페이서의 제2 측벽과 접촉하는 제1 측벽을 가지며, 상기 측벽은 반도체 핀의 상부 표면과 동일 높이에 있는 하부 단부를 가진다. 매립형 스페이서는 반도체 핀의 상부 표면보다 낮은 하부 부분을 갖는다.

Description

에피택시 소스/드레인 영역의 매립형 스트레서{EMBEDDED STRESSORS IN EPITAXY SOURCE/DRAIN REGIONS}
우선권 주장 및 상호 참조
본 출원은 2020년 8월 13일자로 출원되고 제목이 "EPI CD의 매립형 스트레서"로서 명명된 미국 가출원 제63/065,201호 그리고 2020년 9월 15일자로 출원되고 제목이 "EPI CD의 매립형 스트레서"로서 명명된 출원 제63/078,543호의 우선권을 주장하며, 이 출원들은 본 명세서에 참고로 포함된다.
핀 전계 효과 트랜지스터의 형성에 있어서, 소스/드레인 영역은 일반적으로 반도체 핀을 형성하고, 반도체 핀을 리세싱하여 리세스를 형성하고, 리세스로부터 시작하여 에피택시 영역을 성장시킴으로써 형성되었다. 이웃하는 반도체 핀의 리세스로부터 성장된 에피택시 영역은 서로 병합될 수 있고, 결과적인 에피택시 영역은 평면형(planar) 상부 표면을 가질 수 있다. 소스/드레인 컨택 플러그는 소스/드레인 영역에 전기적으로 연결되도록 형성된다.
본 개시 내용의 양태는 첨부 도면과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따르면, 다양한 피처가 동일한 축척으로 그려지지 않는다는 점에 주목해야 한다. 실제로, 논의의 명확성을 위해 다양한 피처의 치수를 임의로 증가시키거나 감소시킬 수 있다.
도 1, 2, 3a, 3b, 3c, 4a, 4b, 4c, 5a, 5b, 6a, 6b, 7a, 7b, 8a, 8b, 8c, 9a, 9b, 10a, 10b, 및 10c는 일부 실시예에 따른 FinFET(Fin Field-Effect Transistor)의 형성에서의 중간 단계의 투시도 및 횡단면도를 예시한다.
도 11은 일부 실시예에 따른 에피택시 영역에서의 인 및 게르마늄의 분포를 예시한다.
도 12는 일부 실시예에 따른 에피택시 영역에서의 인, 비소, 및 게르마늄의 분포를 예시한다.
도 13은 일부 실시예에 따른 FinFET를 형성하기 위한 프로세스 흐름을 예시한다.
이하의 개시 내용은 본 발명의 상이한 피처를 구현하기 위한 많은 상이한 실시예, 또는 예를 제공한다. 본 개시 내용을 단순화하기 위해 컴포넌트 및 배열의 특정 예가 아래에 설명된다. 물론 이들은 단지 예일 뿐이며 제한하려는 의도는 없다. 예를 들어, 이어지는 설명에서 제2 피처 위에 또는 상에 제1 피처를 형성하는 것은, 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있으므로, 제1 피처 및 제2 피처는 직접 접촉하지 않을 수 있다. 또한, 본 개시 내용은 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명료성을 위한 것이며, 그 자체가 논의된 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
게다가, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하는 설명의 용이성을 위해, "밑(beneath)", "아래(below)", "하위(lower)", "위(above)", "상위(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90 도 회전될 수도 있거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
FinFET(Fin Field-Effect Transistor) 및 그 형성 방법이 제공된다. 본 개시 내용의 일부 실시예에 따르면, FinFET의 소스/드레인 영역이 매립된 스트레서로 형성되어, 도펀트 활성화가 개선된다. 또한, 소스/드레인 영역은 물결 모양(wavy)의 상부 표면을 가지므로, 소스/드레인 컨택 플러그와 아래에 있는 소스/드레인 영역 사이의 컨택 면적이 증가하고 컨택 저항이 감소된다. 본 명세서에서 논의된 실시예는 본 개시 내용의 주제를 만들거나 사용할 수 있는 예를 제공하기 위한 것이며, 당업자는 상이한 실시예의 고려되는 범위 내에서 이루어질 수 있는 반면에 그 범위 내에 남아있는 수정을 쉽게 이해할 것이다. 다양한 뷰 및 예시적인 실시예에 걸쳐, 유사한 요소를 지정하기 위해 유사한 참조 번호가 사용된다. 방법 실시예가 특정 순서로 수행되는 것으로 논의될 수 있지만, 다른 방법 실시예는 임의의 논리적 순서로 수행될 수 있다.
도 1, 2, 3a, 3b, 3c, 4a, 4b, 4c, 5a, 5b, 6a, 6b, 7a, 7b, 8a, 8b, 8c, 9a, 9b, 10a, 10b, 및 10c는 본 개시 내용의 일부 실시예에 따른 FinFET의 형성에서 중간 단계의 사시도 및 횡단면도를 예시한다. 대응하는 프로세스는 도 13에 도시된 프로세스 흐름에도 개략적으로 반영된다.
도 1은 초기 구조체의 사시도를 예시한다. 초기 구조체는 기판(20)을 더 포함하는 웨이퍼(10)를 포함한다. 기판(20)은 실리콘 기판, 실리콘 게르마늄 기판, 또는 다른 반도체 재료로 형성된 기판일 수 있는 반도체 기판일 수 있다. 기판(20)의 상부 표면은 (100) 표면 평면을 가질 수 있다. 기판(20)은 p 형 불순물 또는 n 형 불순물로 도핑될 수 있다. STI(Shallow Trench Isolation) 영역과 같은 격리 영역(22)은, 기판(20)의 상부 표면으로부터 기판(20) 내로 연장되도록 형성될 수 있다. 이웃하는 STI 영역(22) 사이의 기판(20)의 부분은 반도체 스트립(24)으로 지칭된다. 반도체 스트립(24)의 상부 표면과 STI 영역(22)의 상부 표면은 일부 실시예에 따라 서로 실질적으로 동일 평면에 있을 수 있다.
STI 영역(22)은 기판(20)의 표면층의 열 산화를 통해 형성된 열 산화물일 수 있는 라이너 산화물(미도시)을 포함할 수 있다. 라이너 산화물은 또한 예를 들어 원자 층 퇴적(ALD), 고밀도 플라즈마 화학적 기상 퇴적(HDPCVD), 또는 화학 기상 퇴적(CVD)을 사용하여 형성되는 퇴적된 실리콘 산화물 층일 수 있다. STI 영역(22)은 또한 라이너 산화물 위에 유전체 재료를 포함할 수 있으며, 여기서 유전체 재료는 FCVD(Flowable Chemical Vapor Deposition), 스핀-온 등을 사용하여 형성될 수 있다.
도 2를 참조하면, STI 영역(22)이 리세싱되어, 반도체 스트립(24)의 상부 부분이 STI 영역(22)의 상부 표면(22A)보다 높게 돌출되어 돌출 핀(24')을 형성한다. 각각의 프로세스는 도 13에 도시된 프로세스 흐름에서 프로세스(202)로서 예시된다. STI 영역(22)에서 반도체 스트립(24)의 부분은 여전히 반도체 스트립으로서 지칭된다. 에칭은 건식 에칭 프로세스를 사용하여 수행될 수 있으며, 여기서 에칭 가스로서 HF와 NH3의 혼합물이 사용될 수 있다. 에칭은 또한 에칭 가스로서 NF3 및 NH3의 혼합물을 사용하여 수행될 수 있다. 에칭 프로 동안에, 플라즈마가 생성될 수 있다. 아르곤도 포함될 수 있다. 본 개시 내용의 대안적인 실시예에 따르면, STI 영역(22)의 리세싱은 습식 에칭 프로세스를 사용하여 수행된다. 에칭 화학 물질(chemical)은 예를 들어 HF 용액을 포함할 수 있다.
일부 실시예에 따르면, FinFET를 형성하기 위한 핀은 임의의 적절한 방법에 의해 형성/패터닝될 수 있다. 예를 들어, 핀은 이중 패터닝 또는 다중 패터닝 프로세스를 포함하는 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피와 자체 정렬 프로세스를 결합하여, 예를 들어 단일, 직접 포토리소그래피 프로세스를 사용하여 얻을 수있는 것보다 작은 피치를 갖는 패턴을 생성할 수 있다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고, 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자체 정렬 프로세스를 사용하여 패터닝된 희생 층과 함께 형성된다. 그 후, 희생 층이 제거되고, 나머지 스페이서 또는 맨드렐이 핀을 패터닝하는 데 사용될 수 있다.
도 3a, 3b, 및 3c를 참조하면, 더미 게이트 스택(30)이 돌출 핀(24')의 상부 표면 및 측벽에 형성된다. 각각의 프로세스는 도 13에 도시된 프로세스 흐름에서 프로세스(204)로서 예시된다. 일부 실시예에 따르면, FinFET를 형성하기 위한 핀 그룹은 함께 밀접하게 그룹화된 복수의 핀을 포함할 수 있다. 예를 들어, 도 3b에 도시된 예는 2핀 그룹을 예시하고, 도 3c에 도시된 예는 3핀 그룹을 예시한다. 동일한 핀 그룹의 핀은 이웃하는 핀 그룹 사이의 간격보다 작은 간격을 가질 수 있다.
도 3a에 도시된 단면도는 도 3c의 기준 단면 A-A'로부터 얻어지고, 도 3b에 도시된 수직 단면도는 도 3c의 수직 기준 단면 B-B'로부터 얻어진다. 명확성을 위해 2개의 더미 게이트 스택(30)이 예시되어 있지만, 동일한 반도체 핀(들)(24')과 교차하는 복수의 더미 게이트 스택과 서로 평행한 더 많은 더미 게이트 스택이 형성될 수 있다는 것이 이해된다. 더미 게이트 스택(30)은 더미 게이트 유전체(32)(도 3a) 및 더미 게이트 유전체(32) 위의 더미 게이트 전극(34)을 포함할 수 있다. 더미 게이트 전극(34)은 예를 들어 비정질 실리콘 또는 폴리실리콘을 사용하여 형성될 수 있으며, 다른 재료도 사용될 수 있다. 더미 게이트 스택(30)의 각각은 또한 더미 게이트 전극(34) 위에 하나의 (또는 복수의) 하드 마스크 층(36)을 포함할 수 있다. 하드 마스크 층(36)은 실리콘 질화물, 실리콘 카보-니트라이드 등으로 형성될 수 있다. 더미 게이트 스택(30)은 또한 돌출 핀(24')의 길이 방향에 수직인 길이 방향을 갖는다.
다음으로, 더미 게이트 스택(30)의 측벽에 게이트 스페이서(38)(도 3a 및 3c)가 형성된다. 각각의 프로세스는 도 13에 도시된 프로세스 흐름에서 프로세스 206으로서 예시된다. 본 개시 내용의 일부 실시예에 따르면, 게이트 스페이서(38)는 실리콘 탄소-산질화물(SiCN), 실리콘 산소-탄소-산질화물(SiOCN), 실리콘 질화물 등과 같은 유전체 재료로 형성되고, 단층 구조체 또는 복수의 유전체 층을 포함하는 다층 구조체를 가질 수 있다.
본 개시 내용의 일부 실시예에 따르면, 게이트 스페이서(38)는 다층 게이트 스페이서이다. 예를 들어, 게이트 스페이서(38)의 각각은 SiN 층, 및 상기 SiN 층 위의 SiOCN 층을 포함할 수 있다. 도 3b는 또한 돌출 핀(24')의 측벽에 형성된 핀 스페이서(39)를 예시한다. 각각의 프로세스는 또한 도 13에 도시된 프로세스 흐름에서 프로세스 206으로서 예시된다. 본 개시 내용의 일부 실시예에 따르면, 핀 스페이서(39)는 게이트 스페이서(38)를 형성하기 위한 동일한 프로세스에 의해 형성된다. 예를 들어, 게이트 스페이서(38)를 형성하기 위한 프로세스에서, 게이트 스페이서(38)를 형성하기 위해 퇴적된 블랭킷 유전체 층(들)은, 에칭될 때, 돌출 핀(24')의 측벽에 일부 부분이 남아 있어서, 핀 스페이서(39)를 형성할 수 있다. 일부 실시예에 따르면, 핀 스페이서(39)는 핀 그룹에서 가장 바깥쪽 핀의 외측에 있는 핀 스페이서(39A)와 같은 외부 핀 스페이서를 포함한다. 핀 스페이서(39)는 핀 스페이서(39B)와 같은 내부 핀 스페이서를 더 포함하고, 내부 핀 스페이서는 동일한 핀 그룹의 핀(24')들 사이에 있다. 핀 스페이서(39C)는 핀 스페이서가 핀 스페이서(39C)의 우측(동일한 핀 그룹에 있음)에 또 다른 핀을 갖는지 여부에 따라, 내부 핀 스페이서 또는 외부 핀 스페이서일 수 있다. 예시된 핀 스페이서(39C)는 예로서 내부 스페이서를 도시한다.
단면도를 예시하는 도 3a 및 후속 도면에서, STI 영역(22)(도 3a)의 상부 표면(22A)의 레벨이 예시될 수 있고, 반도체 핀(24')은 상부 표면(22A)보다 높다. STI 영역(22)의 하부 표면(22B)(도 3a)은 또한 횡단면도에 예시되어 있다. STI 영역(22)은 22A와 22B 사이의 레벨에 위치하며, 예시된 것과 다른 평면에 있기 때문에 도 3a에 도시되지 않는다.
도 4a, 4b, 및 4c를 참조하면, 더미 게이트 스택(30) 및 게이트 스페이서(38)에 의해 덮이지 않은 돌출 핀(24')의 일부를 리세싱하기 위해 에칭 프로세스(이하 소스/드레인 리세싱 프로세스로 지칭됨)가 수행된다. 이에 따라, 리세스(40)가 형성된다. 각각의 프로세스는 도 13에 도시된 프로세스 흐름에서 프로세스 208로서 예시된다. 도 4a 및 4b는 각각 도 4c에서 기준 단면 A-A 및 B-B로부터 얻은 단면도를 예시한다. 리세싱은 이방성일 수 있고, 따라서 더미 게이트 스택(30) 및 게이트 스페이서(38) 바로 아래에 있는 핀(24')의 부분은 보호되고, 에칭되지 않는다. 일부 실시예에 따르면, 리세싱된 반도체 핀(24')의 상부 표면은 STI 영역(22)의 상부 표면(22A)보다 높을 수 있다. 리세스(40)는 또한 도 3c에 도시된 바와 같이, 더미 게이트 스택(30)의 반대 측에 위치된다.
일부 실시예에 따르면, 돌출 핀(24')의 에칭 동안에, 핀 스페이서(39)가 또한 에칭되어, 외부 스페이서(39A) 및 내부 스페이서(39B)의 높이가 감소된다. 따라서 핀 스페이서는 도 3b에 도시된 된 바와 같이 높이 H1 및 H2(도 4b)를 갖는다. 높이 H1 및 H2는 서로 동일하거나 서로 상이할 수 있다. 핀 스페이서(39)의 에칭은, 핀(24')이 리세싱되는 동시에 수행될 수 있으며, 핀 스페이서(39)를 에칭하기 위한 에칭 가스(들)가 돌출 핀(24')을 리세싱하기 위한 에칭 가스에 첨가된다. 핀 스페이서(39)의 에칭은 또한 핀(24')이 리세싱된 후에 수행될 수 있으며, 핀 스페이서(39)를 공격하는 에칭 가스가 사용된다. 핀 스페이서(39)의 높이의 조정은 이방성 에칭 프로세스를 통해 수행될 수 있다.
본 개시 내용의 일부 실시예에 따르면, 돌출 핀(24')의 리세싱은 건식 에칭 단계를 통해 수행된다. 건식 에칭은 C2F6, CF4, SO2; HBr, Cl2, O2의 혼합물; HBr, Cl2, O2, 및 CF2 등의 혼합물 등과 같은 프로세스 가스를 사용하여 수행될 수 있다. 에칭은 이방성일 수 있다. 본 개시 내용의 일부 실시예에 따르면, 도 4a에 도시된 바와 같이, 리세스(40)에 대향하는 돌출 핀(24')의 측벽은 실질적으로 수직이고, 게이트 스페이서(38)의 외부 측벽과 실질적으로 동일 높이에 있다. 리세스(40)에 대향하는 돌출 핀(24')의 측벽은 반도체 기판(20)의 (110) 표면 평면 상에 있을 수 있다. 도 4b를 참조하면, 또한 돌출 핀(24')의 제거된 부분인 리세스(40)의 위치가 도시되어 있다. 점선은 또한 예시된 평면과 상이한 평면에 있는 더미 게이트 스택(30)(도 4c)의 바로 아래에 있는 돌출 핀(24')을 나타낸다.
도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a 및 도 8b는 에피택시 영역(들)(42)을 퇴적하기 위한 프로세스를 예시한다. 이들 도면 및 후속 도면에서, 도면 번호 뒤에 문자 A 또는 B가 올 수 있으며, 여기서 문자 A는 대응하는 단면도가 도 4c의 기준 평면 A-A와 동일한 기준 평면으로부터 얻어졌음을 나타내고, 문자 B는 대응하는 단면도가 도 4c의 기준 평면 B-B와 동일한 평면으로부터 얻어졌음을 나타낸다.
도 5a 및 도 5b를 참조하면, 에피택시 프로세스를 통해 에피택시 영역의 제1 에피택시 층(42A)(이는 또한 에피택시 층 L1으로 지칭됨)이 퇴적된다. 각각의 프로세스는 도 13에 도시된 프로세스 흐름에서 프로세스 210으로서 예시된다. 일부 실시예에 따르면, 퇴적은 논컨포멀 퇴적 프로세스를 통해 수행되므로, 제1 층(42A)의 하부 부분은 측벽 부분보다 두껍다. 이는 반도체 기판(20)의 (100) 표면에서의 성장을 (110) 표면에서의 성장보다 빠르게 되도록 함으로써 발생한다. 예를 들어, 하부 두께(TB1) 대 측벽 두께(TS1)의 비율은 약 1.5 내지 약 4 범위 내에 있을 수 있다. 퇴적은 원격 플라즈마 화학적 기상 증착(RPCVD), 플라즈마 강화 화학적 기상 증착(PECVD) 등을 사용하여 수행될 수 있다. 일부 실시예에 따르면, 에피택시 층(42A)은 SiA로 형성되거나 이를 포함한다. 대안적인 실시예에 따르면, 에피택시 층(42A)은 SiP로 형성되거나 이를 포함한다. 또 다른 대안적인 실시예에 따르면, 에피택시 층(42A)은 SiAs 층 및 상기 SiAs 층 위의 SiP 층으로 형성되거나 이를 포함한다. 에피택시 층(42A)을 퇴적하기 위한 프로세스 가스는, 에피택시 층(42A)의 바람직한 조성에 따라, 실란, 디실란(Si2H6), 디클로로실란(DCS) 등과 같은 실리콘 함유 가스와, PH3, AsH3 등과 같은 도펀트 함유 프로세스 가스를 포함할 수 있다. 챔버 압력은 약 100 Torr 내지 약 300 Torr 범위 내에 있을 수 있다. 에피택시 층(42A)은 약 1 x 1020/cm3 내지 약 8 x 1020/cm3 범위의 제1 도핑 농도(예를 들어 P)를 가질 수 있다. 에피택시 층(42A)은 약 1 x 1020/cm3 내지 약 1 x 1021/cm3 범위의 제1 도핑 농도(As)를 가질 수 있다.
유전체 상에는 퇴적하지 않고 반도체 상에 선택적 퇴적을 달성하기 위해, HCl과 같은 에칭 가스가 프로세스 가스에 첨가된다. H2 및/또는 N2와 같은 캐리어 가스(들)는 또한 예를 들어, 약 50 sccm 내지 약 500 sccm 범위의 유량으로 프로세스 가스에 포함될 수 있다.
에피택시 층(42A)을 퇴적하기 위한 에피택시 후에, 에칭(백) 프로세스가 수행된다. 각각의 프로세스는 도 13에 도시된 프로세스 흐름에서 프로세스 212로서 예시된다. 본 개시 내용의 일부 실시예에 따르면, 에칭 백은 등방성이다. 에칭 프로세스는 HCl과 같은 에칭 가스와 H2 및/또는 N2와 같은 캐리어 가스(들)를 사용하여 수행될 수 있다. 선행 퇴적 프로세스 및 후속 에칭 백은 에피택시 층(42A)이 바람직한 두께를 갖도록 최적화된다. 예를 들어, 에칭 프로세스 이후에, 에피택시 층(42A)의 하부 두께(TB1)는 약 5 nm 내지 약 20 nm 범위 내에 있을 수 있고, 측벽 두께(TS1)는 약 4 nm 내지 약 10 nm 범위 내에 있을 수 있다. 예를 들어, 퇴적 프로세스가 약 20 초 내지 약 60 초 동안 지속되고, 에칭 프로세스가 약 5 초 내지 약 20 초 동안 지속되는 경우, 퇴적 시간 및 에칭 시간은 이에 따라 조정될 수 있다.
에칭 프로세스의 결과로서, 도 5a에 도시된 바와 같이, 패싯(facet)(42A-F)이 형성될 수 있고, 패싯(42A-F)은 돌출 핀(24')의 상부 코너(24'TC)까지 연장된다. 일부 실시예에 따르면, 패싯(42A-F)은 기판(20)의 (111) 평면 상에 있다. 다른 실시예에 따르면, 패싯(42A-F)은 기판(20)의 (111) 평면보다 더 가파르다(더 수직적임).
도 5b는 에피택시 층(42A)의 하부 부분이 도시된 횡단면도를 예시한다. 도 5b에 도시된 횡단면도는 또한 도 5a에 도시된 기준 단면 5B-5B로부터 얻어진다. 일부 실시예에 따르면, 에피택시 층(42A)의 하부 부분의 상부 표면은 외부 핀 스페이서(39A)의 상단부(top ened)와 동일한 높이에 있거나 그 보다 낮고, 내부 핀 스페이서(39B)의 상단부보다 낮다.
다음으로, 도 6a 및 6b를 참조하면, 제2 에피택시 층(42B1)(이는 또한 에피택시 층(L21)으로 지칭됨)이 퇴적된다. 각각의 프로세스는 도 13에 도시된 프로세스 흐름에서 프로세스 214로서 예시된다. 퇴적 프로세스는 RPCVD, PECVD 등을 사용하여 수행될 수 있다. n형 도펀트가 에피택시 층(42B1)에 첨가된다. 에피택시 층(42B1, 42B2, 및 42C)(도 8a)에 대한 논의에서, 인은 n형 도펀트의 예로서 논의되는 반면, 비소, 안티몬 등, 또는 이들의 조합과 같은 다른 n형 도펀트가 사용될 수 있다. 일부 실시예에 따르면, 에피택시 층(42B1)은 인 실리콘을 포함하고, 인은 에피택시 층(42A)에서 제1 인 농도보다 높은 제2 인 농도를 갖는다. 예를 들어, 일부 실시예들에 따라 에피택시 층(42B1)의 제2 인 농도는, 약 8 x 1020/cm3 내지 약 5 x 1021/cm3 범위 내에 있을 수 있다. 제2 인 농도는 에피택시 층(42A)에서 제1 인 농도보다 약 1차수(order) 또는 2차수 더 높을 수 있다. 에피택시 층(42B1)을 형성하기 위한 프로세스 가스는, 에피택시 층(42A)의 형성에 있어서 프로세스 가스의 유속이 대응하는 프로세스 가스의 유속과 상이할 수 있다는 점을 제외하고는, 에피택시 층(42A)의 형성에 있어서 프로세스 가스와 유사할 수 있다.
에피택시 층(42B1)을 퇴적하기 위한 에피택시 후에, 에칭(백) 프로세스가 수행된다. 각각의 프로세스는 도 13에 도시된 프로세스 흐름에서 프로세스 216으로서 예시된다. 본 개시 내용의 일부 실시예에 따르면, 에칭 프로세스는 등방성이다. 일부 실시예들에 따르면, 에칭 프로세스는 HCl과 같은 에칭 가스 및 H2 및/또는 N2와 같은 캐리어 가스(들)를 사용하여 수행된다. 또한, 실란과 같은 실리콘 함유 가스가 에칭 가스에 첨가될 수 있다. 실리콘 함유 가스를 첨가하면 퇴적 효과가 발생하며, 이는 에칭 효과와 동시에 발생한다. 그러나, 에칭 속도는 퇴적 속도보다 높으므로, 순(net) 효과는 에피택시 층(42B1)의 에칭 백이다. 실리콘 함유 가스의 첨가는 순 에칭 속도를 감소시켜, 에피택시 층(42B1)의 표면 프로파일이 재성형될 때, 에피택시 층(42B1)의 두께가 크게 감소되지 않는다. 퇴적 및 에칭은 에피택시 층(42B1)이 바람직한 두께를 갖도록 최적화된다. 도 6a에 도시된 바와 같이, 에피택시 층(42B1)의 상부 표면은 에칭 프로세스에 의해 V형을 갖는 것으로 재성형된다.
다시 도 6a를 참조하면, 에피택시 층(42B1)의 좌측 상단부는 에피택시 층(42A)의 좌측 상단부에 결합되고, 양쪽 상단부는 그들의 좌측에서 돌출 핀(24')의 상단부(24'TC)에 결합된다. 따라서, 에피택시 층(42B1) 및 에피택시 층(42A)의 최상부 지점은, 돌출 핀(24')의 상부 표면과 동일한 높이에 있다. 이와 유사하게, 에피택시 층의 우측 상단부는 에피택시 층(42A)의 우측 상단부에 결합되고, 양쪽 상단부는 그들의 우측에서 돌출 핀(24')의 상단부(24'TC)에 결합된다. 패싯(42B1-F)은 에피택시 층(42B1)을 에칭한 결과로서 형성될 수 있다. 일부 실시예에 따르면, 패싯(42A-F)은 기판(20)의(111) 평면 상에 있다. 대안적인 실시예에 따르면, 패싯(42B1-F)은 기판(20)의 (111) 평면 상에 있다.
도 6b를 참조하면, 이웃하는 리세스로부터 성장된 에피택시 층(42B1)이 병합되고, 에어 갭(44)이 에피택시 층(42B1) 아래에 밀봉된다. 병합된 에피택시 층(42B1)의 상부 표면은 비평면 프로파일(물결 모양의 형상을 갖는 것으로도 지칭됨)을 가질 수 있으며, 이웃하는 핀 사이의 중간 부분은 그 반대 측부의 부분보다 낮다. 또한, 도 6a 및 6b 모두에 도시된 바와 같이, 에피택시 층(42B1)의 상부 표면의 상단부는 돌출 핀(24')의 상부 표면과 동일한 높이가 되도록 제어된다.
도 7a 및 7b는 제3 에피택시 층(42B2)(이는 또한 에피택시 층(L22)으로 지칭됨)을 퇴적하기 위한 에피택시 프로세스를 예시한다. 각각의 프로세스는 도 13에 도시된 프로세스 흐름에서 프로세스 218로서 예시된다. 도 7b에 도시된 바와 같이, 에피택시 층(42B2)의 상부 표면은 물결 모양의 형상을 갖는다. 퇴적 프로세스는 RPCVD, PECVD 등을 사용하여 수행될 수 있다. 일부 실시예에 따르면, 에피택시 층(42B2)은 인 실리콘을 포함하고, 인은 에피택시 층(42B1)에서 제2 인 농도보다 높은 제3 인 농도를 갖는다. 또한, 에피택시 층(42B2)은 결과적인 소스/드레인 영역에서 가장 높은 인 농도를 갖는다. 예를 들어, 일부 실시예들에 따라, 에피택시 층(42B2)의 제3 인 농도는 약 2 x 1021/cm3 내지 약 5 x 1021/cm3 범위 내에 있을 수 있다. 에피택시 층(42B1)의 제2 인 농도에 대한 제3 인 농도의 비는 약 3 내지 약 6의 범위 내에 있을 수 있다. 에피택시 층(42B2)을 형성하기 위한 프로세스 가스는 바람직한 농도를 달성하기 위해 유량이 조정된다는 점을 제외하고는, 에피택시 층(42B1)의 형성에서 프로세스 가스와 유사할 수 있다.
에피택시 층(42B2)을 퇴적하기 위한 에피택시 후에, 에칭 프로세스가 수행된다. 각각의 프로세스는 도 13에 도시된 프로세스 흐름에서 프로세스 220으로서 예시된다. 본 개시 내용의 일부 실시예에 따르면, 에칭은 등방성이다. 일부 실시예들에 따르면, 에칭 프로세스는 HCl과 같은 에칭 가스 및 H2 및/또는 N2와 같은 캐리어 가스(들)를 사용하여 수행된다. 또한, 실리콘을 퇴적하기 위해 실란과 같은 실리콘 함유 가스가 에칭 가스에 첨가될 수 있다. 따라서 에칭 프로세스는 에칭 효과와 퇴적 효과 모두를 포함하며, 순 효과는 에칭이다. 실리콘 함유 가스의 첨가는 에칭 속도를 감소시키므로, 에피택시 층(42B2)의 표면 프로파일이 재성형될 때, 에피택시 층(42B2)의 두께는 크게 감소되지 않는다.
에피택시 층(42B1)의 최상부 단부가 돌출 핀(24')의 상부 코너(24'TC)와 접촉하는 상태에서, 에피택시 층(42B1) 위에 있는 에피택시 층(42B2)의 상부 부분은, 돌출 핀(24')의 상부 표면보다 높다. 따라서 에피택시 층(42B2)의 상부 부분의 측벽(42B2-SW)은 게이트 스페이서(38)의 측벽과 접촉한다. 측벽(42B2-SW)은 에피택시 층(42B2)의 반도체 재료의 (110) 표면 평면 상에 있다.
에피택시 층(42B2)의 재료 및 격자 구조가 게이트 스페이서(38)의 재료 및 구조와 상이하기 때문에, 게이트 스페이서(38)에 의해 결과적인 에피택시 층에 스트레스가 생성되어 인가된다. 에피택시 층(42B2)은 결과적인 소스/드레인 영역에 매립된 매립형 스트레서이다. 에피택시 층(42B2)의 내부 스트레스는 인장 스트레스이다. 도 6a에 도시된 바와 같이, 스트레스의 적어도 일부는 게이트 스페이서(38)에 의해 기여되고, 에피택시 층(42B2)이 높은 도핑 농도(예를 들어, 인의 도핑농도)를 가짐으로 인해 스트레스가 증가된다. 에피택시 층(42B2)의 하위(lower) 부분은 돌출 핀(24')의 상부 표면보다 낮기 때문에, 스트레스는, 돌출 핀(24')의 상부 표면보다 높은, 에피택시 층(42B2)의 상부 부분으로부터 돌출 핀(24')의 상부 표면보다 낮은, 에피택시 층(42B2)의 하위/하부 부분까지 전달된다. 또한, 에피택시 층(42B2)의 상부 표면 및 하부 표면 모두는 V형을 가질 수 있으며, 이는 에피택시 층(42B2)의 상부 부분으로부터 하부 부분으로 스트레스를 전달하는 효율을 향상시킬 수 있다. 따라서, 스트레스는 결과적인 FinFET의 채널에도 적용되므로, 결과적인 FinFET의 성능을 향상시킨다. 또한. 결과적인 FinFET의 내부 스트레스는 도펀트(예를 들어, 인)의 활성화 속도를 증가시킨다. 스트레스를 최대화하기 위해, 측벽(42B2-SW)의 높이(H3)는 선택된 범위 내에 있다. 예를 들어, 높이(H3)는 높은 스트레스를 유발할 만큼 충분히 크다. 한편, 너무 높은 높이(H3)는 스트레스의 포화를 초래하고, 에피택시 층(42B2)의 하위 부분으로 전달되는 스트레스를 감소시킬 수 있다. 일부 실시예에 따르면, 높이(H3)는 약 3nm 내지 약 15nm 범위 내에 있다.
또한, 돌출 핀(24')의 상부 표면 아래의 에피택시 층(42B2)의 깊이인, 에피택시 층(42B2)의 깊이(D1)(도 7a)는 또한 에피택시 층(42B2)의 상부 부분으로부터 받는 스트레스를 최대화하기 위해 그리고 스트레스의 효과를 극대화하기 위하여 선택된 범위 내에 있다. 예를 들어, 깊이(D1)은 약 3nm 내지 약 15nm 범위 내에 있을 수 있다. 또한, 비율 D1/H4는 약 0.3 내지 약 0.5 범위 내에 있을 수 있으며, 여기서 높이 H4는 돌출 핀(24')의 높이이다.
상이한 유형의 디바이스는 최적화된 스트레스를 달성하기 위해 상이한 깊이(D1) 및 높이(H3)를 가질 수 있다는 것이 이해된다. 예를 들어, SRAM(Static Random Access Memory) 셀에 사용되는 FinFET는 입출력(IO) 회로에 사용되는 FinFET의 대응하는 깊이(D1) 및 높이(H3)보다 작은 깊이(D1) 및 높이(H3)를 가질 수 있다. 예를 들어, SRAM FinFET는 약 1nm 내지 약 10nm 범위의 높이(H3)를 가질 수 있는 반면에, IO FinFET의 높이(H3)는 약 5nm 내지 약 15nm 범위 내에 있을 수 있다. SRAM FinFET는 핀 높이(H4)의 약 20 % 내지 약 30 % 범위의 깊이(D1)을 가질 수 있는 반면에, IO FinFET의 깊이(D1)은 대응하는 핀 높이(H4)의 약 40 % 내지 약 60 % 범위 내에 있을 수 있다.
도 8a 및 8b는 제4 에피택시 층(42C)(이는 또한 에피택시 층(L3) 또는 캡핑 층으로도 지칭 됨)을 퇴적하기 위한 에피택시 프로세스를 예시한다. 각각의 프로세스는 도 13에 도시된 프로세스 흐름에서 프로세스 222로서 예시된다. 퇴적 프로세스는 RPCVD, PECVD 등을 사용하여 수행될 수 있다. 에피택시 층(42C)(도 8b)의 상부 표면은 물결 모양의 형상을 유지한다. 일부 실시예에 따르면, 에피택시 층(42C)은 인 실리콘을 포함하고, 인은 에피택시 층(42B2)의 인 농도보다 낮은 제4 인 농도를 갖는다. 또한, 게르마늄은 예를 들어 약 1 % 내지 약 5 % 범위의 게르마늄 원자 비율로 혼입될 수 있다. 일부 실시예에 따르면, 에피택시 층(42C)의 인 농도는 약 1 x 1020/cm3 내지 약 3 x 1021/cm3 범위 내에 있을 수 있다. 에피택시 층(42C)을 형성하기 위한 프로세스 가스는 게르만(GeH4), 디게르만(Ge2H6) 등과 같은 게르마늄 함유 가스가 첨가될 수 있다는 점을 제외하고는 에피택시 층(42B2)의 형성에서 프로세스 가스와 유사할 수 있다. 설명 전반에 걸쳐, 에피택시 층(42A, 42B1, 42B2 및 42C)은 집합적으로 그리고 개별적으로 에피택시 층(42)으로 지칭되며, 이는 이하에서 집합적으로 소스/드레인 영역(42)으로 지칭된다. 소스/드레인 영역(42)은 또한 도 8c에 도시되어 있다.
도 9a 및 9b를 참조하면, 컨택 에칭 정지 층(CESL)(46) 및 층간 유전체(ILD)(48)는 에피택시 영역(42) 위에, 그리고 더미 게이트 스택(30)의 측부 상에 형성된다(도 8a 참조). 각각의 프로세스는 도 13에 도시된 프로세스 흐름에서 프로세스 224로서 예시된다. CMP(Chemical Mechanical Polish) 프로세스 또는 기계적 연마 프로세스와 같은 평탄화 프로세스는 더미 게이트 스택(30)(도 8a)이 노출될 때 까지, CESL(46) 및 ILD(48)의 잉여(excess) 부분을 제거하기 위해 수행된다. 더미 게이트 스택(30)은 도 9a에 도시된 바와 같이 대체 게이트 스택(56)으로 대체된다. 대체 게이트 스택을 형성하는 프로세스는 도시되지 않는다. 그러나 결과적인 대체 게이트 스택(56)은 도 9a에 도시되어 있다. 대체 게이트 스택(56)은 게이트 유전체를 포함하며, 상기 게이트 유전체는 돌출 핀(24')의 상부 표면 및 측벽 상의 계면 층(50), 및 계면 층 상의 하이-k 유전체(52)를 더 포함한다. 대체 게이트 스택(56)은 하이-k 유전체(52) 위의 게이트 전극(54)을 더 포함한다. 대체 게이트 스택(56)의 형성 후에, 대체 게이트 스택(56)은 게이트 스페이서(38) 사이에 트렌치를 형성하도록 리세싱된다. 실리콘 질화물, 실리콘 산질화물 등과 같은 유전체 재료가 결과적인 트렌치에 충전되어 하드 마스크(58)를 형성한다.
다음으로, ILD(48) 및 CESL(46)이 에칭되어 접촉 개구(60)를 형성한다. 개구(60)는 에피택시 층(42C)을 관통하여, 에피택시 층(42B2)이 노출된다. 각각의 프로세스는 도 13에 도시된 프로세스 흐름에서 프로세스 226으로서 예시된다. 도 9a 및 9b 모두에 도시된 바와 같이, 에피택시 층(42C)이 에칭-스루되고, 에피택시 층(42B2)의 상부 표면이 노출된다. 에피택시 층(42C)에 게르마늄을 첨가하면 에피택시 층(42C)의 에칭 속도가 에피택시 층(42B2)의 에칭 속도보다 상당히 더 커지고, 이에 따라 에칭 프로세스를 제어함으로써, 에칭이 에피택시 층(42B2)에서 실질적으로 중지될 수 있고, 에피택시 층(42B2)의 오버 에칭은 작아진다. 도 9b에 도시된 바와 같이, 에피택시 층(42B2)의 노출된 상부 표면은 물결 모양이며, 중간 부분은 중간 부분의 반대 측에 있는 반대 부분에 대해 리세싱되어, 중간 부분이 단면도에서 V형을 갖는다.
다음으로, 도 10a, 10b 및 10c에 도시된 바와 같이, 소스/드레인 실리사이드 영역(64) 및 소스/드레인 컨택 플러그(66)가 형성된다. 도 10a는 도 10c의 기준 단면 A-A의 단면도를 예시한다. 도 10b는 도 10c의 기준 단면 B-B의 단면도를 예시한다(도 10b는 2개의 핀을 나타내는 반면에, 도 10c는 3개의 핀을 나타낸다는 것을 제외함). 본 개시 내용의 일부 실시예들에 따르면, 소스/드레인 실리사이드 영역(64)의 형성은, 개구(60)로 연장되는 티타늄 층, 코발트 층 등과 같은 금속 층을 퇴적하는 것, 그리고 그 후, 금속 층의 하부 부분이 에피택시 층(42B2)과 반응하여 실리사이드 영역을 형성하도록 어닐링 프로세스를 수행하는 것을 포함한다(도 9a 및 9b 참조). 각각의 프로세스는 도 13에 도시된 프로세스 흐름에서 프로세스 228로서 예시된다. 남은 미반응 금속 층은 제거될 수 있다. 그 후, 소스/드레인 컨택 플러그(66)가 트렌치(60)에 형성되고, 각각의 소스/드레인 실리사이드 영역(64)에 전기적으로 연결된다. 각각의 프로세스는 도 13에 도시된 프로세스 흐름에서 프로세스 230로서 예시된다. 따라서 FinFET(68)가 형성된다.
도 10b는 일부 실시예에 따른 일부 예시적인 치수를 도시한다. 에피택시 층(42A)의 하부 두께(TB1)는 약 3nm 내지 약 20nm 범위 내에 있을 수 있다. 돌출 핀(24')의 하부에 대한 병합된 에피택시 층(42B1)의 높이인 높이(T2)는 약 30nm 내지 약 70nm 범위 내에 있을 수 있다. 소스/드레인 영역(42)의 병합된 부분의 높이인 병합 높이(T3)는 약 5nm 내지 약 30nm 범위 내에 있을 수 있다. 실리사이드 영역(64)의 높이인 높이 T4는 약 3nm 내지 약 20nm 범위 내에 있을 수 있다. 핀 높이(H4)는 약 40 nm 내지 약 100 nm 범위 내에 있을 수 있다. 병합된 에피택시 영역(42)의 폭(W1)은 약 40nm 내지 약 100nm 범위 내에 있을 수 있다.
도 11은 일부 실시예에 따라 에피택시 층(42C, 42B2, 42B1, 및 42A)에서 인(왼쪽 Y-축) 및 게르마늄(오른쪽 Y-축)의 분포 프로파일을 예시한다. 대응하는 에피택시 층(42A)은 예시된 예에서의 단일 SiP 층이다. 왼쪽 Y-축은 인 농도를 나타내며, 이는 라인 70으로 표시된다. 오른쪽 Y-축은 게르마늄 원자 비율을 나타내며, 이는 라인 72로 표시된다.
도 12는 일부 실시예에 따라 층(42C, 42B2, 42B1, 및 42A)에서 인 및 비소 (왼쪽 Y-축) 및 게르마늄 (오른쪽 Y-축)의 분포 프로파일을 예시한다. 대응하는 에피택시 층(42A)은 SiAs 층 및 상기 SiAs 층 상의 SiP 층을 포함한다. 왼쪽 Y-축은 라인 74에 의해 표시되는 인 농도, 및 라인 78에 의해 표시되는 비소 농도를 도시한다. 오른쪽 Y-축은 Ge의 게르마늄 원자 비율을 보여주며, Ge의 원자 농도는 라인 76에 의해 표시된다.
본 개시 내용의 실시예는 일부 유리한 특징을 갖는다. 소스/드레인 영역에 매립형 스트레서를 형성함으로써, 소스/드레인의 도펀트 활성화가 개선된다. 또한, 소스/드레인 실리사이드 영역은 물결 모양(wavy)의 인터페이스를 통해 밑에 있는 에피택시 영역과 접촉하여, 평면형 접촉 인터페이스에 비해 접촉 면적이 증가하여 접촉 저항이 감소된다.
본 개시 내용의 일부 실시예에 따르면, 방법은 반도체 기판 내로 연장되는 격리 영역을 형성하는 단계; 상기 격리 영역의 상부 표면보다 높게 돌출되는 반도체 핀을 형성하는 단계; 상기 반도체 핀 상에 게이트 스택을 형성하는 단계; 상기 게이트 스택의 측벽에 게이트 스페이서를 형성하는 단계; 리세스를 형성하도록 상기 반도체 핀을 리세싱하는 단계; 상기 리세스 내에 제1 에피택시 반도체 층을 성장시키도록 제1 에피택시 프로세스를 수행하는 단계 - 상기 제1 에피택시 반도체 층은 제1 도펀트 농도를 가짐 -; 및 상기 리세스 내로 연장되는 매립형 스트레서(embedded stressor)를 성장시키도록 제2 에피택시 프로세스를 수행하는 단계 - 상기 매립형 스트레서는 상기 제1 도펀트 농도보다 높은 제2 도펀트 농도를 가짐 - 를 포함하며, 상기 매립형 스트레서는, 상기 반도체 핀의 상부 표면보다 높은 상부 부분 - 상기 상부 부분은 상기 게이트 스페이서의 제2 측벽과 접촉하는 제1 측벽을 가지며, 상기 측벽은 상기 반도체 핀의 상기 상부 표면과 동일 높이에 있는 하부 단부를 가짐 -; 및 상기 반도체 핀의 상기 상부 표면보다 낮은 하부 부분을 포함한다. 일 실시예에서, 방법은 상기 제1 에피택시 프로세스 이후에, 상기 제1 에피택시 반도체 층에 에칭 프로세스를 수행하는 단계를 더 포함한다. 일 실시예에서, 에칭 프로세스는 에칭 가스 및 실란을 포함하는 프로세스 가스를 사용하여 수행된다. 일 실시예에서, 상기 제1 에피택시 프로세스는 에칭 가스가 첨가된 상태에서 수행된다. 일 실시예에서, 상기 제2 에피택시 프로세스가 시작될 때, 제1 에피택시 반도체 층의 최상부 단부는 상기 반도체 핀의 상부 코너와 접촉하고 그리고 상기 상부 코너와 동일한 높이에 있으며, 상기 매립형 스트레서는 상기 제1 측벽을 형성하도록 상기 최상부 단부로부터 상향으로 성장하기 시작한다. 일 실시예에서, 매립형 스트레서는 V형 하부 표면 및 V형 상부 표면을 갖는다. 일 실시예에서, 상기 방법은 제2 에피택시 프로세스 이후에, 매립형 스트레서 위에 제2 에피택시 반도체 층을 성장시키도록 제3 에피택시 프로세스를 수행하는 단계; 및 상기 매립형 스트레서 위에 있고 이와 접촉하는 실리사이드 영역을 형성하는 단계를 더 포함한다. 일 실시예에서, 방법은 상기 제1 에피택시 프로세스 이전에, 상기 리세스 내에 제2 에피택시 반도체 층을 퇴적하도록 추가의 에피택시 프로세스를 수행하는 단계를 더 포함하고, 상기 제1 에피택시 반도체 층 및 상기 제2 에피택시 반도체 층 모두는 상기 반도체 핀의 상단부에 결합되는 최상부 단부를 가진다.
본 개시 내용의 일부 실시예에 따르면, 디바이스는, 반도체 기판; 상기 반도체 기판 내로 연장되는 격리 영역; 상기 격리 영역의 상부 표면보다 높게 돌출되는 반도체 핀; 상기 반도체 핀의 상부 표면 및 측벽 상의 게이트 스택; 및 상기 반도체 핀의 측부(side) 상의 소스/드레인 영역을 포함하며, 상기 소스/드레인 영역은, 제1 도펀트 농도를 갖는 제1 반도체 층; 및 상기 제1 반도체 층 위에 있고 이와 접촉하는 매립형 스트레서 - 상기 매립형 스트레서는 상기 제1 도펀트 농도보다 높은 제2 도펀트 농도를 가지며, 상기 매립형 스트레서는 상기 반도체 핀의 상기 상부 표면보다 높은 상위(upper) 부분과, 상기 반도체 핀의 상기 상부 표면보다 낮은 하위(lower) 부분을 가짐 - 를 포함한다. 일 실시예에서, 디바이스는, 상기 게이트 스택의 측벽 상의 게이트 스페이서를 더 포함하고, 상기 매립형 스트레서의 상위 부분은 수직 인터페이스를 형성하도록 상기 게이트 스페이서와 접촉하고, 상기 매립형 스트레서의 하부 표면은, 경사져 있고 상기 게이트 스페이서의 외부 표면의 하부가 상기 반도체 핀의 측벽의 상단부(top end)와 결합하는 지점(point)에 결합된다. 일 실시예에서, 상기 매립형 스트레서는 V형 하부 표면을 갖는다. 일 실시예에서, 디바이스는 상기 매립형 스트레서 위에 있으며 이와 접촉하는 소스/드레인 실리사이드 영역을 더 포함하고, 상기 소스/드레인 실리사이드 영역은 횡단면 뷰(view)에 있어서 V형을 갖는다. 일 실시예에서, 상기 매립형 스트레서는 인 실리콘을 포함하고, 상기 디바이스는 상기 매립형 스트레서 위의 캡핑 층을 더 포함하고, 상기 캡핑 층은 실리콘, 게르마늄, 및 인을 포함한다. 일 실시예에서, 디바이스는 상기 제1 반도체 층 아래의 제2 반도체 층을 더 포함하고, 상기 제2 반도체 층은 상기 제1 반도체 층보다 낮은 도펀트 농도를 갖는다. 일 실시예에서, 상기 제1 반도체 층은 제1 상단부를 갖는 제1 패싯(facet)을 가지며, 상기 제2 반도체 층은 제2 상단부를 갖는 제2 패싯을 가지며, 상기 제1 상단부는, 상기 제2 상단부와 결합하고 상기 반도체 핀의 상부 코너와 또한 결합한다. 일 실시예에서, 제1 패싯 중 하나 및 제2 패싯 중 하나는 소스/드레인 영역의 (111) 표면 평면 상에 있다. 일 실시예에서, 상기 매립형 스트레서는 V형 하부 표면을 포함하고, 상기 V형 하부 표면의 최상부 지점(topmost point)은 상기 반도체 핀의 상기 상부 표면과 동일한 높이에 있다.
본 개시 내용의 일부 실시예에 따르면, 디바이스는 반도체 핀; 상기 반도체 핀 상의 게이트 스택; 및 상기 반도체 핀의 측부 상의 소스/드레인 영역 - 상기 소스/드레인 영역은 매립형 스트레서를 포함함 - 을 포함하고, 상기 매립형 스트레서는, V형 하부 표면 - 상기 V형 하부 표면의 상단부는 상기 반도체 핀의 상부 표면과 동일한 높이에 있음 -; 및 V형 상부 표면 - 상기 V형 상부 표면의 제1 부분은 상기 반도체 핀의 상기 상부 표면보다 높고, 상기 V형 상부 표면의 제2 부분은 상기 반도체 핀의 상기 상부 표면보다 낮음 - 을 포함한다. 일 실시예에서, 상기 매립형 스트레서 아래에 있는 반도체 층을 더 포함하고, 상기 반도체 층은 상기 반도체 층의 (111) 표면 평면 상의 패싯을 포함한다. 일 실시예에서, 상기 (111) 표면 평면 상의 상기 패싯은 상기 반도체 핀의 상부 코너를 결합하도록 연장된다.
전술한 내용은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 여러 가지 실시형태의 피쳐를 개략적으로 나타낸다(outline). 기술 분야의 숙련된 자는, 그들이 동일한 목적을 실행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을 인식해야 한다.
<부 기>
1. 방법에 있어서,
반도체 기판 내로 연장되는 격리 영역을 형성하는 단계;
상기 격리 영역의 상부(top) 표면보다 높게 돌출되는 반도체 핀을 형성하는 단계;
상기 반도체 핀 상에 게이트 스택을 형성하는 단계;
상기 게이트 스택의 측벽에 게이트 스페이서를 형성하는 단계;
리세스를 형성하도록 상기 반도체 핀을 리세싱하는 단계;
상기 리세스 내에 제1 에피택시 반도체 층을 성장시키도록 제1 에피택시 프로세스를 수행하는 단계 - 상기 제1 에피택시 반도체 층은 제1 도펀트 농도를 가짐 -; 및
상기 리세스 내로 연장되는 매립형 스트레서(embedded stressor)를 성장시키도록 제2 에피택시 프로세스를 수행하는 단계 - 상기 매립형 스트레서는 상기 제1 도펀트 농도보다 높은 제2 도펀트 농도를 가짐 -
를 포함하고,
상기 매립형 스트레서는,
상기 반도체 핀의 상부 표면보다 높은 상부 부분 - 상기 상부 부분은 상기 게이트 스페이서의 제2 측벽과 접촉하는 제1 측벽을 가지며, 상기 측벽은 상기 반도체 핀의 상기 상부 표면과 동일한 높이에 있는 하부(bottom) 단부를 가짐 -; 및
상기 반도체 핀의 상기 상부 표면보다 낮은 하부 부분
을 포함하는 것인 방법.
2. 제1항에 있어서, 상기 제1 에피택시 프로세스 이후에, 상기 제1 에피택시 반도체 층에 에칭 프로세스를 수행하는 단계를 더 포함하는 방법.
3. 제2항에 있어서, 상기 에칭 프로세스는 에칭 가스 및 실란을 포함하는 프로세스 가스를 사용하여 수행되는 것인 방법.
4. 제3항에 있어서, 상기 제1 에피택시 프로세스는 에칭 가스가 첨가된 상태에서 수행되는 것인 방법.
5.제1항에 있어서, 상기 제2 에피택시 프로세스가 시작될 때, 제1 에피택시 반도체 층의 최상부 지점은 상기 반도체 핀의 상부 코너와 접촉하고 그리고 상기 상부 코너와 동일한 높이에 있으며, 상기 매립형 스트레서는 상기 제1 측벽을 형성하도록 최상부 단부로부터 상향으로 성장하기 시작하는 것인 방법.
6.제1항에 있어서, 상기 매립형 스트레서는 V형 하부 표면 및 V형 상부 표면을 가지는 것인 방법.
7.제1항에 있어서,
제2 에피택시 프로세스 이후에, 매립형 스트레서 위에 제2 에피택시 반도체 층을 성장시키도록 제3 에피택시 프로세스를 수행하는 단계; 및
상기 매립형 스트레서 위에 있고 이와 접촉하는 실리사이드 영역을 형성하는 단계를 더 포함하는 방법.
8.제1항에 있어서, 상기 제1 에피택시 프로세스 이전에, 상기 리세스 내에 제2 에피택시 반도체 층을 퇴적하도록 추가의 에피택시 프로세스를 수행하는 단계를 더 포함하고, 상기 제1 에피택시 반도체 층 및 상기 제2 에피택시 반도체 층 모두는 상기 반도체 핀의 상단부에 결합되는 최상부 단부를 가지는 것인 방법.
9. 디바이스로서,
반도체 기판;
상기 반도체 기판 내로 연장되는 격리 영역;
상기 격리 영역의 상부 표면보다 높게 돌출되는 반도체 핀;
상기 반도체 핀의 상부 표면 및 측벽 상의 게이트 스택; 및
상기 반도체 핀의 측부(side) 상의 소스/드레인 영역
을 포함하며,
상기 소스/드레인 영역은,
제1 도펀트 농도를 갖는 제1 반도체 층; 및
상기 제1 반도체 층 위에 있고 이와 접촉하는 매립형 스트레서 - 상기 매립형 스트레서는 상기 제1 도펀트 농도보다 높은 제2 도펀트 농도를 가지며, 상기 매립형 스트레서는 상기 반도체 핀의 상기 상부 표면보다 높은 상위(upper) 부분과, 상기 반도체 핀의 상기 상부 표면보다 낮은 하위(lower) 부분을 가짐 -
를 포함하는 것인 디바이스.
10. 제9항에 있어서, 상기 게이트 스택의 측벽 상의 게이트 스페이서를 더 포함하고, 상기 매립형 스트레서의 상위 부분은 수직 인터페이스(vertical interface)를 형성하도록 상기 게이트 스페이서와 접촉하고, 상기 매립형 스트레서의 하부 표면은, 경사져 있고 상기 게이트 스페이서의 외부 표면의 하부가 상기 반도체 핀의 측벽의 상단부(top end)와 결합하는 지점(point)에 결합되는 것인 디바이스.
11. 제9항에 있어서, 상기 매립형 스트레서는 V형 하부 표면을 갖는 것인 디바이스.
12. 제9항에 있어서, 상기 매립형 스트레서 위에 있으며 이와 접촉하는 소스/드레인 실리사이드 영역을 더 포함하고, 상기 소스/드레인 실리사이드 영역은 횡단면 뷰(view)에 있어서 V형을 갖는 것인 디바이스.
13. 제9항에 있어서, 상기 매립형 스트레서는 실리콘 인을 포함하고, 상기 디바이스는 상기 매립형 스트레서 위의 캡핑 층을 더 포함하고, 상기 캡핑 층은 실리콘, 게르마늄, 및 인을 포함하는 것인 디바이스.
14. 제9항에 있어서, 상기 제1 반도체 층 아래의 제2 반도체 층을 더 포함하고, 상기 제2 반도체 층은 상기 제1 반도체 층보다 낮은 도펀트 농도를 갖는 것인 디바이스.
15. 제14항에 있어서, 상기 제1 반도체 층은 제1 상단부를 갖는 제1 패싯(facet)을 가지며, 상기 제2 반도체 층은 제2 상단부를 갖는 제2 패싯을 가지며, 상기 제1 상단부는, 상기 제2 상단부와 결합하고 상기 반도체 핀의 상부 코너와 또한 결합하는 것인 디바이스.
16. 제15항에 있어서, 상기 제1 패싯 중 하나 및 상기 제2 패싯 중 하나는 소스/드레인 영역의 (111) 표면 평면 상에 있는 것인 디바이스.
17. 제9항에 있어서, 상기 매립형 스트레서는 V형 하부 표면을 포함하고, 상기 V형 하부 표면의 최상부 지점(topmost point)은 상기 반도체 핀의 상기 상부 표면과 동일한 높이에 있는 것인 디바이스.
18. 디바이스에 있어서,
반도체 핀;
상기 반도체 핀 상의 게이트 스택; 및
상기 반도체 핀의 측부 상의 소스/드레인 영역 - 상기 소스/드레인 영역은 매립형 스트레서를 포함함 -
을 포함하고,
상기 매립형 스트레서는,
V형 하부 표면 - 상기 V형 하부 표면의 상단부는 상기 반도체 핀의 상부 표면과 동일한 높이에 있음 -; 및
V형 상부 표면 - 상기 V형 상부 표면의 제1 부분은 상기 반도체 핀의 상기 상부 표면보다 높고, 상기 V형 상부 표면의 제2 부분은 상기 반도체 핀의 상기 상부 표면보다 낮음 -
을 포함하는 것인 디바이스.
19. 제18항에 있어서, 상기 매립형 스트레서 아래에 있는 반도체 층을 더 포함하고, 상기 반도체 층은 상기 반도체 층의 (111) 표면 평면 상의 패싯을 포함하는 것인 디바이스
20. 제18항에 있어서, 상기 (111) 표면 평면 상의 상기 패싯은 상기 반도체 핀의 상부 코너를 결합하도록 연장되는 것인 디바이스.

Claims (10)

  1. 방법에 있어서,
    반도체 기판 내로 연장되는 격리 영역을 형성하는 단계;
    상기 격리 영역의 상부(top) 표면보다 높게 돌출되는 반도체 핀을 형성하는 단계;
    상기 반도체 핀 상에 게이트 스택을 형성하는 단계;
    상기 게이트 스택의 측벽에 게이트 스페이서를 형성하는 단계;
    리세스를 형성하도록 상기 반도체 핀을 리세싱하는 단계;
    상기 리세스 내에 제1 에피택시 반도체 층을 성장시키도록 제1 에피택시 프로세스를 수행하는 단계 - 상기 제1 에피택시 반도체 층은 제1 도펀트 농도를 가짐 -; 및
    상기 리세스 내로 연장되는 매립형 스트레서(embedded stressor)를 성장시키도록 제2 에피택시 프로세스를 수행하는 단계 - 상기 매립형 스트레서는 상기 제1 도펀트 농도보다 높은 제2 도펀트 농도를 가짐 -
    를 포함하고,
    상기 매립형 스트레서는,
    상기 반도체 핀의 상부 표면보다 높은 상부 부분 - 상기 상부 부분은 상기 게이트 스페이서의 제2 측벽과 접촉하는 제1 측벽을 가지며, 상기 측벽은 상기 반도체 핀의 상기 상부 표면과 동일한 높이에 있는 하부(bottom) 단부를 가짐 -; 및
    상기 반도체 핀의 상기 상부 표면보다 낮은 하부 부분
    을 포함하는 것인 방법.
  2. 디바이스로서,
    반도체 기판;
    상기 반도체 기판 내로 연장되는 격리 영역;
    상기 격리 영역의 상부 표면보다 높게 돌출되는 반도체 핀;
    상기 반도체 핀의 상부 표면 및 측벽 상의 게이트 스택; 및
    상기 반도체 핀의 측부(side) 상의 소스/드레인 영역
    을 포함하며,
    상기 소스/드레인 영역은,
    제1 도펀트 농도를 갖는 제1 반도체 층; 및
    상기 제1 반도체 층 위에 있고 이와 접촉하는 매립형 스트레서 - 상기 매립형 스트레서는 상기 제1 도펀트 농도보다 높은 제2 도펀트 농도를 가지며, 상기 매립형 스트레서는 상기 반도체 핀의 상기 상부 표면보다 높은 상위(upper) 부분과, 상기 반도체 핀의 상기 상부 표면보다 낮은 하위(lower) 부분을 가짐 -
    를 포함하는 것인 디바이스.
  3. 제2항에 있어서, 상기 게이트 스택의 측벽 상의 게이트 스페이서를 더 포함하고, 상기 매립형 스트레서의 상위 부분은 수직 인터페이스(vertical interface)를 형성하도록 상기 게이트 스페이서와 접촉하고, 상기 매립형 스트레서의 하부 표면은, 경사져 있고 상기 게이트 스페이서의 외부 표면의 하부가 상기 반도체 핀의 측벽의 상단부(top end)와 결합하는 지점(point)에 결합되는 것인 디바이스.
  4. 제2항에 있어서, 상기 매립형 스트레서는 V형 하부 표면을 갖는 것인 디바이스.
  5. 제2항에 있어서, 상기 매립형 스트레서 위에 있으며 이와 접촉하는 소스/드레인 실리사이드 영역을 더 포함하고, 상기 소스/드레인 실리사이드 영역은 횡단면 뷰(view)에 있어서 V형을 갖는 것인 디바이스.
  6. 제2항에 있어서, 상기 매립형 스트레서는 실리콘 인을 포함하고, 상기 디바이스는 상기 매립형 스트레서 위의 캡핑 층을 더 포함하고, 상기 캡핑 층은 실리콘, 게르마늄, 및 인을 포함하는 것인 디바이스.
  7. 제2항에 있어서, 상기 제1 반도체 층 아래의 제2 반도체 층을 더 포함하고, 상기 제2 반도체 층은 상기 제1 반도체 층보다 낮은 도펀트 농도를 갖는 것인 디바이스.
  8. 제7항에 있어서, 상기 제1 반도체 층은 제1 상단부를 갖는 제1 패싯(facet)을 가지며, 상기 제2 반도체 층은 제2 상단부를 갖는 제2 패싯을 가지며, 상기 제1 상단부는, 상기 제2 상단부와 결합하고 상기 반도체 핀의 상부 코너와 또한 결합하는 것인 디바이스.
  9. 제2항에 있어서, 상기 매립형 스트레서는 V형 하부 표면을 포함하고, 상기 V형 하부 표면의 최상부 지점(topmost point)은 상기 반도체 핀의 상기 상부 표면과 동일한 높이에 있는 것인 디바이스.
  10. 디바이스에 있어서,
    반도체 핀;
    상기 반도체 핀 상의 게이트 스택; 및
    상기 반도체 핀의 측부 상의 소스/드레인 영역 - 상기 소스/드레인 영역은 매립형 스트레서를 포함함 -
    을 포함하고,
    상기 매립형 스트레서는,
    V형 하부 표면 - 상기 V형 하부 표면의 상단부는 상기 반도체 핀의 상부 표면과 동일한 높이에 있음 -; 및
    V형 상부 표면 - 상기 V형 상부 표면의 제1 부분은 상기 반도체 핀의 상기 상부 표면보다 높고, 상기 V형 상부 표면의 제2 부분은 상기 반도체 핀의 상기 상부 표면보다 낮음 -
    을 포함하는 것인 디바이스.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210265350A1 (en) * 2020-02-26 2021-08-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11742347B2 (en) * 2020-07-31 2023-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Fin end isolation structure for semiconductor devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130131755A (ko) * 2012-05-24 2013-12-04 삼성전자주식회사 메탈 실리사이드를 포함하는 반도체 장치 및 이의 제조 방법
KR20180069701A (ko) * 2016-12-15 2018-06-25 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 FinFET 구조체 및 이를 형성하는 방법
KR20200036733A (ko) * 2018-09-27 2020-04-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 그 형성 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2953567B2 (ja) * 1997-02-06 1999-09-27 日本電気株式会社 半導体装置の製造方法
US7736957B2 (en) * 2007-05-31 2010-06-15 Freescale Semiconductor, Inc. Method of making a semiconductor device with embedded stressor
US7989298B1 (en) * 2010-01-25 2011-08-02 International Business Machines Corporation Transistor having V-shaped embedded stressor
US8338259B2 (en) * 2010-03-30 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with a buried stressor
US8609499B2 (en) * 2012-01-09 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and the methods for forming the same
US9105654B2 (en) * 2012-03-21 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain profile for FinFET
US9105741B2 (en) * 2012-09-13 2015-08-11 International Business Machines Corporation Method of replacement source/drain for 3D CMOS transistors
US8853752B2 (en) * 2012-10-26 2014-10-07 Globalfoundries Inc. Performance enhancement in transistors by providing a graded embedded strain-inducing semiconductor region with adapted angles with respect to the substrate surface
US8940595B2 (en) * 2013-03-15 2015-01-27 International Business Machines Corporation Faceted intrinsic epitaxial buffer layer for reducing short channel effects while maximizing channel stress levels
US9299837B2 (en) * 2013-05-22 2016-03-29 Globalfoundries Inc. Integrated circuit having MOSFET with embedded stressor and method to fabricate same
KR102157839B1 (ko) * 2014-01-21 2020-09-18 삼성전자주식회사 핀-전계효과 트랜지스터의 소오스/드레인 영역들을 선택적으로 성장시키는 방법
US10084063B2 (en) * 2014-06-23 2018-09-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9893183B2 (en) * 2014-07-10 2018-02-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US9922975B2 (en) * 2015-10-05 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit having field-effect trasistors with dielectric fin sidewall structures and manufacturing method thereof
CN107275210B (zh) * 2016-04-06 2023-05-02 联华电子股份有限公司 半导体元件及其制作方法
US10304957B2 (en) * 2016-09-13 2019-05-28 Qualcomm Incorporated FinFET with reduced series total resistance
US11257928B2 (en) * 2018-11-27 2022-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method for epitaxial growth and device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130131755A (ko) * 2012-05-24 2013-12-04 삼성전자주식회사 메탈 실리사이드를 포함하는 반도체 장치 및 이의 제조 방법
KR20180069701A (ko) * 2016-12-15 2018-06-25 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 FinFET 구조체 및 이를 형성하는 방법
KR20200036733A (ko) * 2018-09-27 2020-04-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 그 형성 방법

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