CN112420838B - 具有内埋σ形结构的半导体元件及其制造方法 - Google Patents

具有内埋σ形结构的半导体元件及其制造方法 Download PDF

Info

Publication number
CN112420838B
CN112420838B CN202010580358.1A CN202010580358A CN112420838B CN 112420838 B CN112420838 B CN 112420838B CN 202010580358 A CN202010580358 A CN 202010580358A CN 112420838 B CN112420838 B CN 112420838B
Authority
CN
China
Prior art keywords
semiconductor
sigma
region
gate
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010580358.1A
Other languages
English (en)
Other versions
CN112420838A (zh
Inventor
黄登烟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of CN112420838A publication Critical patent/CN112420838A/zh
Application granted granted Critical
Publication of CN112420838B publication Critical patent/CN112420838B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本公开提供一种具有内埋Σ形结构的半导体元件及其制造方法。该半导体元件包括一半导体基板、一半导体鳍片、以及一经填充的沟槽。该半导体鳍片从该半导体基板向上延伸。该经填充的沟槽形成于该半导体鳍片中且包括一第一Σ部分、一第二Σ部分、以及一中间部分。该第一Σ部分由一半导体缓冲区域部分地填充，且该第一Σ部分的一未填充部分由生长在该半导体缓冲区域上的一经掺杂的半导体区域填充。该第二Σ部分由该半导体缓冲区域填充。该中间部分将该第一Σ部分连接至该第二Σ部分，且该中间部分由该半导体缓冲区域填充。

Description

具有内埋Σ形结构的半导体元件及其制造方法
技术领域
本公开主张2019/08/21申请的美国正式申请案第16/547,160号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
背景技术
在现代电子元件中，集成电路(integrated circuits；ICs)的应用范围不断扩大。特别地，对表现出高性能和低能耗的电子元件的移动性的需求增加，使发展方向往更加紧密的元件推进，所述元件具有尺寸范围缩小至低次微米(submicron)规模的部件。当前的半导体技术能够生产尺寸为10nm的结构。因为IC代表集成在半导体材料上的一组电子电路元件，所以可以将IC制造得比由独立电路组件构成的离散电路还要小。一般来说，现今的集成电路涉及形成于半导体基板上的数百万个单一电路元件。
为了增强通道应变(channel strain)，将“Σ形”结构内埋于鳍状场效晶体管(FinFET)的源极/漏极区域中已被证明是一种有效的方法。在一种已知的方法中，形成栅极结构于半导体鳍之上，并且将Σ形的源极/漏极结构内埋于栅极结构之间的Σ腔中。Σ形的源极/漏极结构允许源极/漏极结构紧邻晶体管通道区域放置，因此可以使晶体管通道区域内部的应力最大化。然而，对于FinFET来说，随后对这种Σ形源极/漏极结构进行的驱入(drive-in)退火会导致沿着鳍片高度方向的接面轮廓不均匀，造成每一个半导体鳍片中栅极长度不一致。因此，需要提供具有均匀的源极/漏极接面轮廓的内埋式源极/漏极结构和工艺。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应做为本公开的任一部分。
发明内容
本公开提供一种半导体元件。该半导体元件包括一半导体基板、一半导体鳍片、以及一经填充的沟槽。该半导体鳍片从该半导体基板向上延伸。该经填充的沟槽形成于该半导体鳍片中且包括一第一Σ部分、一第二Σ部分、以及一中间部分。该第一Σ部分由一半导体缓冲区域部分地填充，且该第一Σ部分的一未填充部分由生长在该半导体缓冲区域上的一经掺杂的半导体区域填充。该第二Σ部分由该半导体缓冲区域填充。该中间部分将该第一Σ部分连接至该第二Σ部分，且该中间部分由该半导体缓冲区域填充。
在一些实施例中，该半导体元件还包括一栅极结构，形成于该半导体鳍片之上，其中该栅极结构包括跨越(stradding)该半导体鳍片的一通道部分的一栅极堆叠和存在于该栅极堆叠的侧壁上的一栅极间隔物。
在一些实施例中，该第一Σ部分包括延伸于该栅极间隔物下方的一水平尖端区域，以及朝向该半导体基板延伸的一底部区域。
在一些实施例中，该半导体缓冲区域填充该第一Σ部分的该水平尖端区域和该底部区域。
在一些实施例中，该经填充的沟槽具有与该栅极间隔物的外侧壁垂直重合的侧壁。
在一些实施例中，该第二Σ部分的一深度大于该第一Σ部分的一深度。
本公开另提供一种半导体元件的制造方法。该制造方法包括提供一半导体基板；形成一沟槽于一半导体基板中，其中该沟槽包括一第一Σ部分、一第二Σ部分和连接该第一Σ部分和该第二Σ部分的一中间部分；外延生长一半导体缓冲区域于该沟槽中，其中该半导体缓冲区域填充该第二Σ部分、该中间部分和该第一Σ部分的一部分；以及外延生长一经掺杂的半导体区域于该半导体缓冲区域上，其中该经掺杂的半导体区域填充该第一Σ部分的一未填充部分。
在一些实施例中，该制造方法还包括形成一栅极结构于一半导体鳍片之上，该半导体鳍片从该半导体基板向上延伸，其中该栅极结构包括跨越该半导体鳍片的一通道部分的一栅极堆叠和存在于该栅极堆叠的侧壁上的一栅极间隔物；以及在该第一Σ部分中形成延伸于该栅极间隔物下方的一水平尖端区域和朝向该半导体基板延伸的一底部区域。
在一些实施例中，形成该沟槽还包括通过进行一非等向性蚀刻以移除位于该栅极结构的每一侧上的该半导体鳍片的一部分来形成一初始空腔，其中该初始空腔具有与该栅极间隔物的一外侧壁垂直重合的一侧壁；以及形成一氧化物环于该初始空腔的侧壁的一中间部分上。
在一些实施例中，形成该沟槽还包括进行一结晶非等向性蚀刻(crystallographic anisotropic etch)以在该氧化物环上方形成该第一Σ部分并在该氧化物环下方形成该第二Σ部分，其中该第一和第二Σ部分具有沿着(111)定向的刻面(faceted surfaces)。
在一些实施例中，形成该沟槽还包括从该初始空腔的该侧壁的该中间部分移除该氧化物环，使得该沟槽的该中间部分连接该第一Σ部分和该第二Σ部分。
在一些实施例中，该结晶非等向性蚀刻使用包括至少一氢氧化四甲铵(tetramethylammonium hydroxide；TMAH)、氢氧化铵、和氢氧化钾的蚀刻剂。
在一些实施例中，该蚀刻剂蚀刻(001)和(110)结晶平面的速度比蚀刻(111)结晶平面的速度快。
本公开另提供一种半导体元件的制造方法。该制造方法包括提供一半导体基板；通过进行一非等向性蚀刻以移除位于一栅极结构的每一侧上的一半导体鳍片的一部分来形成一初始空腔；形成一氧化物环于该初始空腔的侧壁的一中间部分上；进行一结晶非等向性蚀刻以在该氧化物环上形成一第一Σ部分并在该氧化物环下方形成一第二Σ部分；以及从该初始空腔的该侧壁的该中间部分移除该氧化物环，以得到包括一第一Σ部分、一第二Σ部分以及连接该第一Σ部分和该Σ第二部分的一中间部分的一沟槽。
在一些实施例中，该制造方法还包括：形成一栅极结构于一半导体鳍片之上，该半导体鳍片从该半导体基板向上延伸，其中该栅极结构包括跨越(straddling)该半导体鳍片的一通道部分的一栅极堆叠和存在于该栅极堆叠的侧壁上的一栅极间隔物；以及在该第一Σ部分中形成延伸于该栅极间隔物下方的一水平尖端区域和朝向该半导体基板延伸的一底部区域。
在一些实施例中，该初始空腔具有与该栅极间隔物的一外侧壁垂直重合的一侧壁。
在一些实施例中，该第一和第二Σ部分具有沿着(111)定向的刻面。
在一些实施例中，该制造方法还包括：外延生长一半导体缓冲区域于该沟槽中，其中该半导体缓冲区域填充该第二Σ部分、该中间部分和该第一Σ部分的一部分；以及外延生长一经掺杂的半导体区域于该半导体缓冲区域上，其中该经掺杂的半导体区域填充该第一Σ部分的一未填充部分。
在一些实施例中，该半导体缓冲区域填充该第一Σ部分的该水平尖端区域和该底部区域。
在一些实施例中，该第二Σ部分的一深度大于该第一Σ部分的一深度。
利用半导体元件的上述构造及其制备方法，增加了每一个源极/漏极腔的体积，并且可以在其中沉积更多的应力产生材料(stress-generating material)，从而在FinFET的通道区域上产生更多的应力。其结果，可以大大提升FinFET的操作速度。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得优选了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可做为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
本公开各方面可配合以下附图及详细说明阅读以便了解。要强调的是，依照工业上的标准惯例，各个部件(feature)并未按照比例绘制。事实上，为了清楚的讨论，可能任意的放大或缩小各个部件的尺寸。
图1根据本公开一实施例显示半导体元件的制造方法的流程图。
图2根据本公开一实施例显示半导体元件的制造方法的流程图。
图3A根据本公开一实施例显示一示例性半导体元件的剖面图，包括从一半导体基板向上延伸的一半导体鳍片以及形成于该半导体鳍片之上的一栅极结构，其中该剖面图是沿着平行于该半导体鳍片纵向的一方向截取的。
图3B是图3A的该示例性半导体元件的另一个剖面图，该剖面图是沿着垂直于该半导体鳍片纵向的一方向截取的。
图4是在图3A的该示例性半导体元件的栅极结构的相对侧上的该半导体鳍片中形成初始空腔之后的一剖面图。
图5是在图4的该示例性半导体元件的该初始空腔的侧壁上形成氧化物环之后的一剖面图。
图6是在图5的该示例性半导体元件的该初始空腔中形成第一和第二Σ部分之后的一剖面图。
图7是在图6的该示例性半导体元件的该初始空腔的该侧壁移除该氧化物环之后的一剖面图。
图8是在图7的该示例性半导体元件外延生长一半导体缓冲区域于每一个第一Σ部分的(111)刻面上之后的一剖面图。
图9是在图8的该示例性半导体元件在每一个半导体缓冲区域上形成一经掺杂的半导体区域之后的一剖面图。
附图标记说明：
3：半导体元件
30：材料界面
40：栅极结构
50：初始空腔
50'：沟槽
50”：经填充的沟槽
52：氧化物环
60：半导体缓冲区域
80：经掺杂的半导体区域
100：制造方法
200：制造方法
300：半导体元件
302：半导体基板
304：半导体鳍片
304'：通道区域
308：浅沟槽隔离
402：栅极盖
404：栅极电极
406：栅极介电质
408：栅极间隔物
502：第一Σ部分
502'：第一Σ部分
503：第一水平尖端区域
504：中间部分
504'：中间部分
505：第二水平顶端区域
506：第二Σ部分
506'：第二Σ部分
S102：步骤
S104：步骤
S106：步骤
S108：步骤
S202：步骤
S204：步骤
S206：步骤
S208：步骤
S210：步骤
具体实施方式
以下公开提供许多不同的实施例或是例子来实行本公开实施例的不同部件。以下描述具体的元件及其排列的例子以简化本公开实施例。当然这些仅是例子且不该以此限定本公开实施例的范围。例如，在描述中提及第一个部件形成于第二个部件“之上”或“上”时，其可能包括第一个部件与第二个部件直接接触的实施例，也可能包括两者之间有其他部件形成而没有直接接触的实施例。另外，本公开可能在不同实施例中重复参照符号及/或标记。这些重复为了简化与清晰的目的，并非用以定义所讨论的不同实施例及/或结构之间的关系。
此外，其中用到与空间相关的用词，例如：“在……下方”、“下方”、“较低的”、“上方”、“较高的”、及其类似的用词为了便于描述附图中所示的一个元件或部件与另一个元件或部件之间的关系。这些空间关系词是用以涵盖附图所描绘的方位的外的使用中或操作中的装置的不同方位。装置可能被转向不同方位(旋转90度或其他方位)，则其中使用的空间相关形容词也可相同地照着解释。
图1例示本公开一实施例的半导体元件的制造方法100的流程图。在一些实施例中，制造方法100包括许多步骤S102、S104、S106、和S108，以下的描述和说明不被视为对步骤顺序的限制。在步骤S102中，提供一半导体基板302，如图3A至图3B所示。在步骤S104中，形成一沟槽50'于该半导体基板302中，如图7所示。在一些实施例中，沟槽50'包括第一Σ部分502、第二Σ部分506和连接第一和第二Σ部分的中间部分504。在步骤S106中，外延生长一半导体缓冲区域60于该沟槽50'中。在一些实施例中，半导体缓冲区域60填充第二Σ部分506、中间部分504和第一Σ部分502的一部分，如图8所示。在步骤S108中，外延生长一经掺杂的半导体区域80于该半导体缓冲区域60上，如图9所示。在一些实施例中，该经掺杂的半导体区域80填充该第一Σ部分502的一未填充部分。
图2例示本公开一实施例的半导体元件的制造方法200的流程图。在一些实施例中，制造方法200包括许多步骤S202、S204、S206、S208、和S210，以下的描述和说明不被视为对步骤顺序的限制。在步骤S202中，提供一半导体基板302，如图3A至图3B所示。在步骤S204中，通过进行一非等向性蚀刻以移除位于栅极结构40每一侧上的半导体鳍片304的一部分来形成一初始空腔50，如图4所示。在步骤S206中，形成一氧化物环52于初始空腔50的侧壁的一中间部分上，如图5所示。在步骤S208中，进行一结晶非等向性蚀刻以在该氧化物环52上方形成该第一Σ部分502，并在氧化物环52下方形成第二Σ部分506，如图6所示。在步骤S210中，从该初始空腔50的侧壁的该中间部分移除该氧化物环52，以得到包括第一Σ部分502、第二Σ部分506和连接该第一Σ部分502和该第二Σ部分506的中间部分504的沟槽50'。
图3A例示本公开一实施例的示例性半导体元件3的剖面图，包括从一半导体基板向上延伸的一半导体鳍片以及形成于该半导体鳍片之上的一栅极结构。图3B是图3A的该示例性半导体元件的另一个剖面图，该剖面图是沿着垂直于该半导体鳍片纵向的一方向截取的。
参照图3A至图3B，半导体元件包括从半导体基板302向上延伸的半导体鳍片304和形成于半导体鳍片304之上的栅极结构40。虽然仅显示出单一个半导体鳍片304，但一些实施例可以包括形成于半导体基板302上方的多个半导体鳍片。
图3A至图3B所示的示例性半导体结构可以通过首先提供块状半导体基板(未显示)来形成。“块状半导体基板”是指完全由至少一种具有半导体特性的半导体材料构成的基板。在本公开中，块状半导体基板的至少一较高部分是由包括例如硅(Si)、锗(Ge)、硅锗(SiGe)合金、碳掺杂硅(Si：C)合金、第III-V族化合物半导体、或第II-VI族化合物半导体的半导体材料构成。在一实施例中，半导体基板完全由硅构成。
提供块状半导体基板的至少一种半导体材料可以是单晶、多晶、或非晶的。在一示例中，块状半导体基板的整体或至少一较高部分是由单晶半导体材料(例如，单晶硅)构成。在一些实施例中，半导体基板的厚度可在约30μm与约2mm之间，尽管也可采用较小或较大的厚度。
在提供块状半导体基板之后，将块状半导体基板图案化以提供半导体鳍片304。在本公开中，半导体鳍片304形成于块状半导体基板的较高部分中，而半导体基板302代表块状半导体基板剩余的较低部分。半导体鳍片304和半导体基板302之间可以存在或可以不存在材料界面30。半导体鳍片304可以具有圆形或矩形形状。在本公开一实施例中，半导体鳍片304的宽度在5nm至30nm之间，尽管也可采用较小或较大的宽度。半导体鳍片304的高度可以在30nm至200nm之间，尽管也可采用较小或较大的高度。如果形成多个鳍片，则每一个半导体鳍片304与其最近的相邻半导体鳍片304间隔开一距离。在一实施例中，相邻半导体鳍片304之间的距离可以在20nm与1000nm之间。半导体鳍片304彼此平行地定向。
可以通过图案化块状半导体基板的较高部分来形成半导体鳍片304。在本公开一实施例中，用于提供半导体鳍片304的图案化可以包括光刻和蚀刻。光刻包括形成光刻胶层(未显示)于半导体基板的顶部上。光刻胶层可以包括正型(positive-tone)光刻胶材料、负型(negative-tone)光刻胶材料、或混合型(hybrid-tone)光刻胶材料。可以通过像是旋涂的沉积工艺来形成光刻胶层。在形成光刻胶层之后，对光刻胶层进行图案化照射。接下来，利用传统的光刻胶显影剂对曝光的光刻胶层进行显影。如此，提供了图案化的光刻胶层于将被图案化的半导体基板顶部上。此后，利用至少一种图案转移蚀刻工艺来将由图案化光刻胶层所提供的图案转移到下层的半导体基板上。一般来说，至少一种图案转移蚀刻工艺是非等向性蚀刻。在一实施例中，可以使用干蚀刻，例如反应性离子蚀刻(reactive ionetch；RIE)。在另一实施例中，可以使用利用化学蚀刻剂的湿蚀刻。在又一实施例中，可以使用干蚀刻和湿蚀刻的组合。在所示的实施例中，蚀刻在块状半导体基板的一部分中停止。
在本公开另一实施例中，提供半导体鳍片304的图案化可以包括侧壁图案转移(sidewall image transfer；SIT)工艺。SIT工艺包括形成心轴材料层(未显示)于将被图案化的块状半导体基板的顶部上。心轴材料层可包括在随后进行的蚀刻工艺期间可以从结构上选择性地移除的任何材料(半导体、介电质、或导电材料)。在一实施例中，心轴材料层可以由非晶硅或多晶硅构成。在另一实施例中，心轴材料层可以由像是Al、W、或Cu的金属构成。可以通过例如化学气相沉积(chemical vapor deposition；CVD)或等离子体增强化学气相沉积(plasma-enhanced chemical vapor deposition；PECVD)来形成心轴材料层。在随后心轴材料层的沉积中，可以通过光刻和蚀刻来图案化心轴材料层，以在块状半导体基板的最上表面上形成多个心轴结构(也未显示)。
继续进行SIT工艺，在每一个心轴结构的每一个侧壁上形成间隔物。可以通过沉积间隔物材料接着蚀刻沉积之间隔物材料来形成间隔物。间隔物材料可以包括具有与心轴材料不同的蚀刻选择性的任何材料。可以用于沉积间隔物材料的沉积工艺的例子包括例如CVD、PECVD、或原子层沉积(atomic layer deposition；ALD)。用于提供间隔物的蚀刻的例子包括任何蚀刻工艺，例如RIE。
在形成间隔物之后，通过移除每一个心轴结构以继续进行SIT工艺。可以通过选择性移除心轴材料的蚀刻工艺来移除每一个心轴结构。在移除心轴结构之后，继续进行SIT工艺，将间隔物提供的图案转移到下层的半导体基板上。可以通过利用至少一种蚀刻工艺来实现图案转移。可以用来转移图案的蚀刻工艺的例子可以包括干蚀刻(即，RIE、等离子体蚀刻、离子束蚀刻、或激光剥蚀)及/或湿蚀刻。在一实施例中，用于转移图案的蚀刻工艺可包括一个或多个RIE步骤。完成图案转移后，以从结构中移除间隔物做为SIT工艺的结束。可以通过蚀刻或平坦化工艺来移除间隔物。
在形成半导体鳍片304之后，形成浅沟槽隔离(shallow trench isolation；STI)308以围绕半导体鳍片304的基部。STI 308可以包括介电氧化物，例如二氧化硅。可以通过使用像是CVD或PVD的传统沉积技术在半导体基板302和半导体鳍片304之上沉积介电材料来形成STI 308，并通过传统平坦化技术像是化学机械平坦化(chemical mechanicalplanarization；CMP)来平坦化所沉积的介电材料，然后将沉积的介电材料回蚀刻到所需的厚度。在一些实施例中，可以省略平坦化步骤。可以采用像是RIE的非等向性蚀刻来移除对半导体鳍片304的半导体材料具有选择性的STI 308的介电材料。
仍参照图3A至图3B，形成栅极结构40于半导体鳍片304之上。栅极结构40包括跨越半导体鳍片304的通道区域304'(即，主动鳍片区域)的栅极堆叠和存在于每一个栅极堆叠的侧壁上的栅极间隔物408。用词“跨越”是指栅极堆叠与半导体鳍片的顶表面和两个垂直侧壁直接接触。栅极堆叠从底部到顶部可以包括栅极介电质406、栅极电极404、和栅极盖402，并且可以通过本技术领域中任何已知的工艺(包括先栅极工艺和后栅极工艺)来形成栅极堆叠。
在先栅极工艺中，可以通过提供材料堆叠(未显示)并对材料堆叠进行光刻图案化来形成栅极堆叠(402、404、406)。该材料堆叠从顶部到底部包括栅极盖层、栅极电极层、和位于半导体鳍片304之上的栅极介电层、STI 308、和半导体基板302。
栅极介电层可以包括任何合适的绝缘材料，包括但不限于氧化物、氮化物、或氮氧化物。在一实施例中，栅极介电层可包括介电常数大于二氧化硅的介电常数的高介电常数(high-k)介电质。示例性的高介电常数介电质包括但不限于HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、SiON、SiNx、前述的硅酸盐、及前述的合金。x的每一个值独立地在0.5和3之间，并且y的每一个值独立地在0和2之间。在一些实施例中，可以形成包括不同的栅极介电材料(例如，二氧化硅)和高介电常数介电质的多层栅极介电结构。可以通过包括例如CVD、PECVD、PVD、或原子层沉积(ALD)的任何沉积技术来形成栅极介电层。可选地，可以通过像是氧化、氮化、或氧氮化的类的热生长工艺来形成栅极介电层，以将半导体鳍片304的表面部分转换为介电材料。所形成的栅极介电层的厚度可以在0.5nm至10nm之间，更典型的是在约0.5nm至约3nm之间。
栅极电极层可以包括任何导电材料，包括例如经掺杂的多晶硅、元素金属(像是W、Ti、Ta、Al、Ni、Ru、Pd、和Pt)、至少两种元素金属的合金、金属氮化物(像是WN和TiN)、金属硅化物(像是WSi、NiSi、和TiSi)、或前述的多层组合。可以利用包括例如CVD、PECVD、PVD、或ALD的沉积工艺来形成栅极电极层。在使用多晶硅或SiGe做为栅极电极材料的实施例中，可以使用原位沉积工艺，或者可选地可以使用沉积之后进行离子植入的方法。所形成的栅极电极层的厚度可以在50nm至200nm之间，尽管也可以采用较小或较大的厚度。
栅极盖层可以包括介电氧化物、介电氮化物、或介电氮氧化物。在本公开一实施例中，栅极盖层包括氮化硅。可以通过包括例如CVD、PECVD、PVD、或ALD的沉积工艺来形成栅极盖层。所形成的栅极盖层的厚度可以在25nm至100nm之间，尽管也可以采用较小或较大的厚度。
可以通过非等向性蚀刻来进行材料堆叠的光刻图案化，该非等向性蚀刻可以是干蚀刻(例如，RIE)或湿蚀刻。栅极介电层的每一个剩余部分构成栅极介电质406，栅极电极层的每一个剩余部分构成栅极电极404，并与门极盖层的每一个剩余部分构成栅极盖402。
在后栅极工艺中，栅极堆叠(402、404、406)可以包括牺牲栅极(未显示)，该牺牲栅极可以于稍后移除并且由像是先栅极工艺中上述的栅极介电质和栅极电极取代。在示例性实施例中，牺牲栅极可以由具有牺牲介电材料(例如，二氧化硅)的多晶硅形成，该多晶硅是使用本技术领域中现有的沉积技术(包括例如ALD、CVD、和PVD)形成。
每一个栅极间隔物408可以包括介电材料，例如：氧化物、氮化物、氧氮化物、或前述的任意组合。在一实施例中，每一个栅极间隔物408是由氮化硅所组成。可以通过首先在栅极堆叠(402、404、406)、半导体鳍片304、STI 308、和半导体基板302的暴露表面上提供共形的栅极间隔物材料层(未显示)，并接着蚀刻该栅极间隔物材料层以移除栅极间隔物材料层的水平部分来形成栅极间隔物408。可以通过包括例如CVD、PECVD、或ALD的沉积工艺来提供栅极间隔物材料层。可以通过干蚀刻工艺(例如，RIE)来进行栅极间隔物材料层的蚀刻。栅极间隔物材料层剩余的垂直部分构成栅极间隔物408。在栅极间隔物408的底部所测量到的每一个栅极间隔物408的宽度可以在5nm至100nm之间，尽管可以采用较小或较大的厚度。
图4显示在图3A的示例性半导体结构的栅极结构40的相对侧上的半导体鳍片304中形成初始空腔50之后的半导体结构。初始空腔50可以具有矩形形状，且具有实质上垂直的侧壁。初始空腔室50的侧壁与栅极间隔物408的外侧壁在垂直方向上重合(即，垂直对准)。可以通过进行非等向性蚀刻来形成初始空腔50，该非等向性蚀刻移除半导体鳍片304未被栅极结构40覆盖的部分。在一实施例中，可以进行使用例如氯的RIE工艺。在一些实施例中，初始空腔50的深度可以为约5nm至10nm，尽管可以采用较小或较大的深度。
图5显示通过进行一退火工艺在图4的示例性半导体结构的初始空腔50的侧壁的中间部分上形成氧化物环52之后的半导体结构。在含氧环境中进行退火工艺以选择性地氧化初始空腔50的侧壁的中间部分以形成氧化物环52。退火优选地在大约900℃至1150℃之间的温度进行，并且更优选地在约1050℃的温度进行。
图6显示通过进行一结晶非等向性蚀刻在图5的示例性半导体结构的初始空腔50中形成第一Σ部分502和第二Σ部分506之后的半导体结构。结晶非等向性蚀刻也称为Σ腔蚀刻。在一些实施例中，Σ腔蚀刻可包括使用例如氢氧化四甲铵(tetramethylammoniumhydroxide；TMAH)、氢氧化铵、及/或氢氧化钾做为蚀刻剂的湿蚀刻。蚀刻剂蚀刻(001)和(110)结晶平面的速度比蚀刻(111)结晶平面的速度快，从而形成第一Σ部分502，其刻面沿(111)平面定向(此后称为(111)刻面)。第一Σ部分502包含第一水平尖端区域503，该第一水平尖端区域503在横向方向上朝相邻的通道区域304'突出并且延伸于栅极间隔物408下方。第一水平尖端区域503包括两个刻面的交点。在一些实施例中，第二Σ部分506的深度大于第一Σ部分502的深度。第二Σ部分506也包含第二水平顶端区域505，该第二水平顶端区域505在横向方向上朝相邻的通道区域304'突出并且延伸于栅极间隔物408下方。在一些实施例中，第二水平尖端区域505比第一水平尖端区域503突出得更远。
图7显示从图6的示例性半导体结构的初始空腔50的侧壁的中间部分移除氧化物环52之后获得一沟槽50'的半导体结构。沟槽50'包括连接第一Σ部分502和第二Σ部分506的中间部分504。
图8显示在图7的示例性半导体元件外延生长一半导体缓冲区域60于第一Σ部分502的(111)刻面上之后的半导体结构。用词“外延生长及/或沉积”和“外延形成及/或生长”是指半导体材料在半导体材料的沉积表面上的生长，其中正在生长的半导体材料可以具有与沉积表面的半导体材料相同的结晶特性。在外延沉积工艺中，控制来源气体所提供的化学反应物并设定系统参数，以使沉积原子具有足够的能量到达半导体基板的沉积表面以在表面上移动，并将其定向为沉积表面的原子的晶体排列。因此，外延半导体材料与可形成于其上的沉积表面可以具有相同的结晶特性。例如，沉积在(111)晶体表面上的外延半导体材料可呈现(111)定向。在一些实施例中，外延生长及/或沉积工艺对于在半导体表面上的形成可以是选择性的，并且可以不在介电表面(像是二氧化硅或氮化硅表面)上沉积材料。
半导体缓冲区域60可以包括本质(intrinsic)(即，未经掺杂的)半导体材料，该本质半导体材料的晶格常数大于或小于提供半导体鳍片304的半导体材料的晶格常数，因此半导体缓冲区域60将应力引入至半导体鳍片304的通道区域304'。如果提供半导体缓冲区域60的半导体材料的晶格常数大于提供半导体鳍片304的半导体材料的晶格常数，则可施加拉伸应力(tensile stress)到通道区域304'。例如，在半导体鳍片304由硅构成的情况下，对于p-型FinFET来说，半导体缓冲区域60可以包括SiGe合金，该SiGe合金包含例如大约10-80原子％的锗以引起朝向通道区域304'的拉伸应力；对于n型FinFET来说，半导体缓冲区域60可以包括Si：C合金，该Si：C合金包含例如大约0.4-3.0原子％的碳以引起朝向通道区域304'的拉伸应力。
可以通过第一选择性外延生长工艺来形成半导体缓冲区域60。第一选择性外延生长工艺仅在半导体表面(即，(111)刻面)上沉积提供半导体缓冲区域60的半导体材料，而不在像是栅极盖402、栅极间隔物408、和STI 308的介电表面上沉积。在一实施例中，通过例如CVD、分子束外延(molecular beam epitaxy；MBE)、金属有机化学气相沉积(metal-organicchemical vapor deposition；MOCVD)、或其他合适的工艺来形成半导体缓冲区域60。
由于在(111)平面上的外延生长速率明显小于在(110)和(100)平面上的外延生长速率(其中(100)最快)，因此所沉积的半导体材料在第一水平尖端区域503、中间部分504和第二Σ部分506生长得比具有(111)刻面的侧壁区域快。可以进行选择性外延生长工艺，以使半导体缓冲区域60完全地填充第一水平尖端区域503和中间部分504和第二Σ部分506，并且第一Σ部分502剩余的未填充部分为具有实质上垂直的侧壁的盒形(box shape)。因为在中间部分504和第二Σ部分506处的生长最快，所以每一个半导体缓冲区域60的水平部分的厚度大于垂直部分的厚度。在该制造方法的这一点上，如图8所示，在形成半导体缓冲区域60之后，第一Σ部分502的一部分保持未填充。
图9显示在图8的示例性半导体结构的每一个半导体缓冲区域60上形成一经掺杂的半导体区域80以完全地填充第一Σ部分502剩余的未填充部分之后的半导体结构。其结果，获得经填充的沟槽50”，包括第一Σ部分502'、第二Σ部分506'、和中间部分504'。可以看出，第一Σ部分502'、第二Σ部分506'、和中间部分504'对应于被半导体缓冲区域60及/或经掺杂的半导体区域填充后的第一Σ部分502、第二Σ部分506、和中间部分504。每一个经掺杂的半导体区域80和其下方的半导体缓冲区域60构成一源极/漏极结构。经掺杂的半导体区域80可以包括半导体材料，该半导体材料与其下方的半导体缓冲区域60可以对半导体鳍片304的通道区域304'引起相同类型的应力。在一实施例中，经掺杂的半导体区域80可以包括与半导体缓冲区域60相同的半导体材料。经掺杂的半导体区域80也包括p-型或n-型掺杂剂。用词“P-型”是指将杂质添加到本质半导体，该本质半导体会产生价电子缺乏。P-型掺杂剂(即，杂质)的例子包括但不限于硼、铝、镓、和铟。“N-型”是指将贡献自由电子的杂质添加至本质半导体。N-型掺杂剂(即，杂质)的例子包括但不限于锑、砷、和磷。在一实施例中，对于p-型FinFET来说，经掺杂的半导体区域80可以由硼掺杂的SiGe构成，而对于n-型FinFET来说，经掺杂的半导体区域80可以由磷掺杂的Si：C构成。经掺杂的半导体区域80的掺杂剂浓度可以在1.0×1020原子/cm3和3.0×1021原子/cm3之间，尽管也可采用较小或较大的原子浓度。
可以通过第二选择性外延生长工艺来形成经掺杂的半导体区域80。第二选择性外延生长工艺通过原位掺杂来沉积经掺杂的半导体材料，并且在本文中被称为原位掺杂的选择性外延生长工艺。
在提供了经掺杂的半导体区域80之后，可以通过热退火来活化经掺杂的半导体区域80中的掺杂剂。可以通过快速热退火工艺、激光退火工艺、或炉退火工艺来进行热退火。在退火工艺期间，包含在经掺杂的半导体区域80内的掺杂剂扩散到半导体缓冲区域60和半导体鳍片304中，从而在经掺杂的半导体区域80和通道区域304'之间形成源极/漏极接面。在本公开中，由于经掺杂的半导体区域80具有实质上垂直的侧壁，因此在退火之后，在通道区域304'与经掺杂的半导体区域80之间沿着鳍片高度方向形成均匀的源极/漏极接面。因此可以解决现有技术中遇到的非期望栅极长度变化的问题。
利用半导体元件的上述构造及其制备方法，增加了每一个源极/漏极腔的体积，并且可以在其中沉积更多的应力产生材料，从而在FinFET的通道区域上产生更多的应力。其结果，可以大大提升FinFET的操作速度。
本公开提供一种半导体元件。该半导体元件包括一半导体基板、一半导体鳍片、以及一经填充的沟槽。该半导体鳍片从该半导体基板向上延伸。该经填充的沟槽形成于该半导体鳍片中且包括一第一Σ部分、一第二Σ部分、以及一中间部分。该第一Σ部分由一半导体缓冲区域部分地填充，且该第一Σ部分的一未填充部分由生长在该半导体缓冲区域上的一经掺杂的半导体区域填充。该第二Σ部分由该半导体缓冲区域填充。该中间部分将该第一Σ部分连接至该第二Σ部分，且该中间部分由该半导体缓冲区域填充。
本公开另提供一种半导体元件的制造方法。该制造方法包括提供一半导体基板；形成一沟槽于一半导体基板中，其中该沟槽包括一第一Σ部分、一第二Σ部分和连接该第一和第二Σ部分的一中间部分；外延生长一半导体缓冲区域于该沟槽中，其中该半导体缓冲区域填充该第二Σ部分、该中间部分和该第一Σ部分的一部分；以及外延生长一经掺杂的半导体区域于该半导体缓冲区域上，其中该经掺杂的半导体区域填充该第一Σ部分的一未填充部分。
本公开另提供一种半导体元件的制造方法。该制造方法包括提供一半导体基板；通过进行一非等向性蚀刻以移除位于一栅极结构的每一侧上的一半导体鳍片的一部分来形成一初始空腔；形成一氧化物环于该初始空腔的侧壁的一中间部分上；进行一结晶非等向性蚀刻以在该氧化物环上形成一第一Σ部分并在该氧化物环下方形成一第二Σ部分；以及从该初始空腔的该侧壁的该中间部分移除该氧化物环，以得到包括一第一Σ部分、一第二Σ部分以及连接该第一Σ部分和该Σ第二部分的一中间部分的一沟槽。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本公开案的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。

Claims (18)

1.一种半导体元件，包括：
一半导体基板；
一半导体鳍片，从该半导体基板向上延伸；以及
一经填充的沟槽，形成于该半导体鳍片中，其中该经填充的沟槽包括：
一第一Σ部分，由一半导体缓冲区域部分地填充，其中该第一Σ部分的一未填充部分由生长在该半导体缓冲区域上的一经掺杂的半导体区域填充；
一第二Σ部分，由该半导体缓冲区域填充；以及
一中间部分，将该第一Σ部分连接至该第二Σ部分，其中该中间部分由该半导体缓冲区域填充，其中所述中间部分包括设置在所述第一Σ部分的侧壁与所述第二Σ部分之间的垂直侧壁，所述垂直侧壁垂直地与所述经填充的沟槽的开口对齐。
2.如权利要求1所述的半导体元件，还包括一栅极结构，形成于该半导体鳍片之上，其中该栅极结构包括跨越该半导体鳍片的一通道部分的一栅极堆叠和存在于该栅极堆叠的侧壁上的一栅极间隔物。
3.如权利要求2所述的半导体元件，其中该第一Σ部分包括延伸于该栅极间隔物下方的一水平尖端区域，以及朝向该半导体基板延伸的一底部区域。
4.如权利要求3所述的半导体元件，其中该半导体缓冲区域填充该第一Σ部分的该水平尖端区域和该底部区域。
5.如权利要求2所述的半导体元件，其中该经填充的沟槽具有与该栅极间隔物的外侧壁垂直重合的侧壁。
6.如权利要求1所述的半导体元件，其中该第二Σ部分的一深度大于该第一Σ部分的一深度。
7.一种半导体元件的制备方法，包括：
提供一半导体基板；
形成一栅极结构于一半导体鳍片之上，该半导体鳍片从该半导体基板向上延伸，其中该栅极结构包括跨越该半导体鳍片的一通道部分的一栅极堆叠和存在于该栅极堆叠的侧壁上的一栅极间隔物；
形成一沟槽于一半导体基板中，其中该沟槽包括一第一Σ部分、一第二Σ部分和连接该第一和第二Σ部分的一中间部分；
在该第一Σ部分中形成延伸于该栅极间隔物下方的一水平尖端区域和朝向该半导体基板延伸的一底部区域；
外延生长一半导体缓冲区域于该沟槽中，其中该半导体缓冲区域填充该第二Σ部分、该中间部分和该第一Σ部分的一部分；以及
外延生长一经掺杂的半导体区域于该半导体缓冲区域上，其中该经掺杂的半导体区域填充该第一Σ部分的一未填充部分；
其中形成该沟槽还包括：
通过进行一非等向性蚀刻以移除位于该栅极结构的每一侧上的该半导体鳍片的一部分来形成一初始空腔，其中该初始空腔具有与该栅极间隔物的一外侧壁垂直重合的一侧壁；以及
形成一氧化物环于该初始空腔的侧壁的一中间部分上。
8.如权利要求7所述的半导体元件的制备方法，其中形成该沟槽还包括进行一结晶非等向性蚀刻以在该氧化物环上方形成该第一Σ部分并在该氧化物环下方形成该第二Σ部分，其中该第一Σ部分和该第二Σ部分具有沿着(111)定向的刻面。
9.如权利要求8所述的半导体元件的制备方法，其中形成该沟槽还包括从该初始空腔的该侧壁的该中间部分移除该氧化物环，使得该沟槽的该中间部分连接该第一Σ部分和该第二Σ部分。
10.如权利要求8所述的半导体元件的制备方法，其中该结晶非等向性蚀刻使用包括至少一氢氧化四甲铵、氢氧化铵、和氢氧化钾的蚀刻剂。
11.如权利要求10所述的半导体元件的制备方法，其中该蚀刻剂蚀刻(001)和(110)结晶平面的速度比蚀刻(111)结晶平面的速度快。
12.一种半导体元件的制备方法，包括：
提供一半导体基板；
通过进行一非等向性蚀刻以移除位于一栅极结构的每一侧上的一半导体鳍片的一部分来形成一初始空腔；
形成一氧化物环于该初始空腔的侧壁的一中间部分上；
进行一结晶非等向性蚀刻以在该氧化物环上形成一第一Σ部分并在该氧化物环下方形成一第二Σ部分；以及
从该初始空腔的该侧壁的该中间部分移除该氧化物环，以得到包括一第一Σ部分、一第二Σ部分和连接该第一Σ部分和该第二Σ部分的一中间部分的一沟槽。
13.如权利要求12所述的半导体元件的制备方法，还包括：
形成一栅极结构于一半导体鳍片之上，该半导体鳍片从该半导体基板向上延伸，其中该栅极结构包括跨越该半导体鳍片的一通道部分的一栅极堆叠和存在于该栅极堆叠的侧壁上的一栅极间隔物；以及
在该第一Σ部分中形成延伸于该栅极间隔物下方的一水平尖端区域和朝向该半导体基板延伸的一底部区域。
14.如权利要求13所述的半导体元件的制备方法，其中该初始空腔具有与该栅极间隔物的一外侧壁垂直重合的一侧壁。
15.如权利要求14所述的半导体元件的制备方法，其中该第一Σ部分和该第二Σ部分具有沿着(111)定向的刻面。
16.如权利要求13所述的半导体元件的制备方法，还包括：
外延生长一半导体缓冲区域于该沟槽中，其中该半导体缓冲区域填充该第二Σ部分、该中间部分和该第一Σ部分的一部分；以及
外延生长一经掺杂的半导体区域于该半导体缓冲区域上，其中该经掺杂的半导体区域填充该第一Σ部分的一未填充部分。
17.如权利要求16所述的半导体元件的制备方法，其中该半导体缓冲区域填充该第一Σ部分的该水平尖端区域和该底部区域。
18.如权利要求17所述的半导体元件的制备方法，其中该第二Σ部分的一深度大于该第一Σ部分的一深度。
CN202010580358.1A 2019-08-21 2020-06-23 具有内埋σ形结构的半导体元件及其制造方法 Active CN112420838B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/547,160 2019-08-21
US16/547,160 US11038060B2 (en) 2019-08-21 2019-08-21 Semiconductor device with embedded sigma-shaped structure and method for preparing the same

Publications (2)

Publication Number Publication Date
CN112420838A CN112420838A (zh) 2021-02-26
CN112420838B true CN112420838B (zh) 2024-03-29

Family

ID=74646049

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010580358.1A Active CN112420838B (zh) 2019-08-21 2020-06-23 具有内埋σ形结构的半导体元件及其制造方法

Country Status (3)

Country Link
US (2) US11038060B2 (zh)
CN (1) CN112420838B (zh)
TW (1) TWI722883B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11380794B2 (en) * 2020-05-08 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device having contact plugs with re-entrant profile
CN117973083B (zh) * 2024-03-27 2024-06-28 全芯智造技术有限公司 西格玛沟槽的仿真方法及装置、可读存储介质、终端

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104658912A (zh) * 2013-11-19 2015-05-27 国际商业机器公司 半导体结构及其形成方法
US10096713B1 (en) * 2017-06-12 2018-10-09 International Business Machines Corporation FinFET with sigma recessed source/drain and un-doped buffer layer epitaxy for uniform junction formation

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5449630A (en) * 1994-05-03 1995-09-12 United Microelectronics Corp. Method for fabricating a trench capacitor structure for dynamic random access memory integrated circuit
US8227311B2 (en) * 2010-10-07 2012-07-24 International Business Machines Corporation Method of forming enhanced capacitance trench capacitor
KR101986534B1 (ko) * 2012-06-04 2019-06-07 삼성전자주식회사 내장된 스트레인-유도 패턴을 갖는 반도체 소자 및 그 형성 방법
US9385215B2 (en) * 2013-03-15 2016-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. V-shaped SiGe recess volume trim for improved device performance and layout dependence
US9893183B2 (en) * 2014-07-10 2018-02-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
CN105762106B (zh) * 2014-12-18 2021-02-19 联华电子股份有限公司 半导体装置及其制作工艺
US9812570B2 (en) * 2015-06-30 2017-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10593659B2 (en) * 2017-03-30 2020-03-17 International Business Machines Corporation Deep high capacity capacitor for bulk substrates

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104658912A (zh) * 2013-11-19 2015-05-27 国际商业机器公司 半导体结构及其形成方法
US10096713B1 (en) * 2017-06-12 2018-10-09 International Business Machines Corporation FinFET with sigma recessed source/drain and un-doped buffer layer epitaxy for uniform junction formation

Also Published As

Publication number Publication date
US20210057566A1 (en) 2021-02-25
TWI722883B (zh) 2021-03-21
US11810977B2 (en) 2023-11-07
TW202109881A (zh) 2021-03-01
CN112420838A (zh) 2021-02-26
US20210249532A1 (en) 2021-08-12
US11038060B2 (en) 2021-06-15

Similar Documents

Publication Publication Date Title
US11038036B2 (en) Separate epitaxy layers for nanowire stack GAA device
US10559654B2 (en) Nanosheet isolation for bulk CMOS non-planar devices
US9991366B2 (en) Anchored stress-generating active semiconductor regions for semiconductor-on-insulator FinFET
US11854901B2 (en) Semiconductor method and device
US11398482B2 (en) Semiconductor device and method
US10014409B1 (en) Method and structure to provide integrated long channel vertical FinFET device
US10535773B2 (en) FinFET with sigma recessed source/drain and un-doped buffer layer epitaxy for uniform junction formation
US20230387246A1 (en) Methods of forming gate structures with uniform gate length
US10622379B2 (en) Structure and method to form defect free high-mobility semiconductor fins on insulator
CN112420838B (zh) 具有内埋σ形结构的半导体元件及其制造方法
US11081398B2 (en) Method and structure to provide integrated long channel vertical FinFet device
CN109473398B (zh) 半导体元件及其制造方法
US20230420506A1 (en) Semiconductor device and manufacturing method thereof
US20230307544A1 (en) Semiconductor device with embedded sigma-shaped structure
US20230395693A1 (en) Semiconductor device and manufacturing method thereof
US20230317791A1 (en) Semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant