KR102629827B1 - N-타입 finfet들 및 p-타입 finfet들을 위한 상이한 소스/드레인 프로파일들 - Google Patents

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Abstract

방법은, 제1 및 제2 반도체 핀을 에칭하여 제1 및 제2 리세스들을 형성하는 단계, 제1 및 제2 리세스들로부터의 제1 부분 및 제2 부분, 및 이들 사이에 있고 오목한 상단 표면을 갖는 제1 중간 부분을 포함하는 n-타입 소스/드레인 영역을 에피택셜 성장시키는 단계를 포함한다. n-타입 소스/드레인 영역 내로 연장되고, 제1 V자형 하단을 갖는 제1 콘택 개구가 형성된다. 방법은, 제3 및 제4 반도체 핀을 에칭하여 제3 및 제4 리세스들을 형성하는 단계, 및 제3 및 제4 리세스들로부터 성장된 제3 부분 및 제3 부분, 및 이들 사이에 있고 볼록한 상단 표면을 갖는 제2 중간 부분을 포함하는 p-타입 소스/드레인 영역을 형성하는 단계를 포함한다. 제2 콘택 개구가 형성되고, 제2 V자형 하단을 가지며, 제2 V자형 하단의 팁은 하방을 향한다.

Description

N-타입 FINFET들 및 P-타입 FINFET들을 위한 상이한 소스/드레인 프로파일들{DIFFERENT SOURCE/DRAIN PROFILES FOR N-TYPE FINFETS AND P-TYPE FINFETS}
우선권 주장 및 상호-참조
본 출원은 2020년 8월 13일자로 출원되고 발명의 명칭이 "디바이스를 위한 EPI 병합 및 상승 높이 프로파일들(EPI Merge and Raise height Profiles for Device)"인 미국 가출원 번호 제63/065,259호, 및 2020년 9월 16일자로 출원되고 발명의 명칭이 "에피택시 영역들을 위한 병합 및 상승 높이 프로파일들(Merge and Raised height Profiles for Epitaxy Regions)"인 출원 번호 제63/078,963호의 우선권을 주장하며, 이로써, 이 출원들은 참조에 의해 본원에 포함된다.
핀 전계-효과 트랜지스터들의 형성에서, 소스/드레인 영역들은 전형적으로, 반도체 핀들을 형성하고, 반도체 핀들을 리세싱(recess)하여 리세스들을 형성하고, 리세스들로부터 시작하여 에피택시 영역들을 성장시킴으로써 형성되었다. 이웃 반도체 핀들의 리세스들로부터 성장된 에피택시 영역들은 서로 병합될 수 있고, 결과적인 에피택시 영역들은 평탄한 상단 표면들을 가질 수 있다. 소스/드레인 콘택 플러그들이 소스/드레인 영역들에 전기적으로 연결되도록 형성된다.
본 개시내용의 양태들은 첨부 도면들과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 실척대로 도시된 것이 아님을 유의한다. 실제로, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1, 도 2, 도 3a, 도 3b, 도 3c, 도 4a, 도 4b, 도 4c, 도 5, 도 6, 도 7a, 도 7b, 도 8a, 도 8b, 도 9, 도 10, 도 11a, 도 11b, 및 도 11c는, 일부 실시예들에 따른, n-타입 핀 전계-효과 트랜지스터(FinFET) 및 p-타입 FinFET의 형성에서의 중간 스테이지들의 사시도들 및 단면도들을 예시한다.
도 12는 일부 실시예들에 따른, n-타입 FinFET 및 p-타입 FinFET을 형성하기 위한 프로세스 흐름을 예시한다.
다음의 개시내용은 본 발명의 상이한 특징들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 컴포넌트들 및 배열들의 특정 예들이 본 개시내용을 간략화하기 위해 아래에서 설명된다. 이들은, 당연히, 단지 예들일 뿐이고, 제한적인 것으로 의도되지 않는다. 예컨대, 다음의 설명에서의 제2 피처 위 또는 상으로의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하게 형성되는 실시예들을 포함할 수 있고, 그리고 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 제1 및 제2 피처들 사이에 부가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 부가하여, 본 개시내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순성 및 명확성의 목적을 위한 것이고, 그 자체로, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
추가로, "아래에 놓인", "아래", "하부", "위에 놓인", "상부" 등과 같은 공간적으로 상대적인 용어들은, 도면들에 예시되는 바와 같은, 하나의 엘리먼트 또는 피처와 다른 엘리먼트들(들) 또는 피처(들)의 관계를 설명하기 위한 설명의 편의를 위해 본원에서 사용될 수 있다. 공간적으로 상대적인 용어들은, 도면들에 도시된 배향 이외에, 사용 또는 동작 중인 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 달리(90도 회전되거나 또는 다른 배향들로) 배향될 수 있고, 본원에서 사용되는 공간적으로 상대적인 설명자들은 그에 따라 유사하게 해석될 수 있다.
n-타입 핀 전계-효과 트랜지스터(FinFET), p-타입 FinFET, 및 이를 형성하는 방법이 제공된다. 본 개시내용의 일부 실시예들에 따르면, n-타입 FinFET의 n-타입 소스/드레인 영역들은 물결-형상 상단 표면을 갖는 것으로 성막되는 한편, p-타입 FinFET의 p-타입 소스/드레인 영역들은 원뿔 형상으로 성막된다. 이는 n-타입 소스/드레인 영역들과 p-타입 소스/드레인 영역들 둘 모두에 대한 콘택 플러그들의 콘택 영역들이 감소되게 하면서 p-타입 FinFET들 내의 반도체 핀들의 핀 휨을 감소시킬 수 있다. n-타입 소스/드레인 영역들과 p-타입 소스/드레인 영역들 둘 모두 상에 형성된 실리사이드 영역들은 (V자형들을 갖는) 리세싱된 중간 부분들을 가질 수 있다. 본원에서 논의되는 실시예들은 본 개시내용의 청구물을 제조 또는 사용할 수 있게 하기 위해 예들을 제공하기 위한 것이고, 당업자는 상이한 실시예들의 고려되는 범위들 내에 유지되면서 이루어질 수 있는 수정들을 쉽게 이해하게될 것이다. 다양한 도면들 및 예시적인 실시예들 전체에 걸쳐, 유사한 엘리먼트들을 지정하기 위해 유사한 참조 번호들이 사용된다. 방법 실시예들이 특정 순서로 수행되는 것으로 논의될 수 있지만, 다른 방법 실시예들은 임의의 논리적 순서로 수행될 수 있다.
도 1, 도 2, 도 3a, 도 3b, 도 3c, 도 4a, 도 4b, 도 4c, 도 5, 도 6, 도 7a, 도 7b, 도 8a, 도 8b, 도 9, 도 10, 도 11a, 도 11b, 및 도 11c는, 본 개시내용의 일부 실시예들에 따른, n-타입 FinFET 및 p-타입 FinFET의 형성에서의 중간 스테이지들의 사시도들 및 단면도들을 예시한다. 대응하는 프로세스들이 또한, 도 12에 도시된 프로세스 흐름에서 개략적으로 반영된다.
도 1은 초기 구조의 사시도를 예시한다. 초기 구조는 기판(20)을 더 포함하는 웨이퍼(10)를 포함한다. 기판(20)은, 실리콘 기판, 실리콘 게르마늄 기판, 또는 다른 반도체 재료들로 형성된 기판일 수 있는 반도체 기판일 수 있다. 기판(20)의 상단 표면은 (100) 표면 평면을 가질 수 있다. 기판(20)은 p-타입 및 n-타입 불순물로 도핑될 수 있다. 섈로우 트렌치 격리(Shallow Trench Isolation, STI) 영역들과 같은 격리 영역들(22)이 기판(20)의 상단 표면으로부터 기판(20) 내로 연장되도록 형성될 수 있다. 이웃하는 STI 영역들(22) 사이의 기판(20)의 부분들은 반도체 스트립들(24)로 지칭된다. 일부 실시예들에 따르면, 반도체 스트립들(24)의 상단 표면들 및 STI 영역들(22)의 상단 표면들은 서로 실질적으로 동일한 높이일 수 있다.
STI 영역들(22)은 기판(20)의 표면 층의 열 산화를 통해 형성되는 열 산화물일 수 있는 라이너 산화물(미도시)을 포함할 수 있다. 라이너 산화물은 또한, 예컨대, 원자 층 증착(ALD), 고-밀도 플라즈마 화학 기상 증착(HDPCVD), 또는 화학 기상 증착(CVD)을 사용하여 형성되는 성막된 실리콘 산화물 층일 수 있다. STI 영역들(22)은 또한, 라이너 산화물 위의 유전체 재료를 포함할 수 있으며, 여기서, 유전체 재료는 유동성 화학 기상 증착(FCVD), 스핀-온 등을 사용하여 형성될 수 있다.
웨이퍼(100)는 n-타입 FinFET을 형성하기 위한 n-타입 디바이스 영역(100N), 및 p-타입 FinFET을 형성하기 위한 p-타입 디바이스 영역(100P)을 포함한다. n-타입 디바이스 영역(100N) 및 p-타입 디바이스 영역(100P) 내의 피처들을 서로 구별하기 위해, n-타입 디바이스 영역(100N)에 형성된 피처들은 문자 "N"이 후속되는 참조 번호로 지칭될 수 있고, p-타입 디바이스 영역(100P)에 형성된 피처들은 문자 "P"가 후속되는 참조 번호로 지칭될 수 있다. 예컨대, n-타입 디바이스 영역(100N) 내의 반도체 스트립들(24)은 24N으로 지칭될 수 있고, p-타입 디바이스 영역(100P) 내의 반도체 스트립들(24)은 24P로 지칭될 수 있다. 일부 실시예들에 따르면, 반도체 스트립들(24N)은 (게르마늄을 갖지 않는) 실리콘으로 형성되거나 또는 이를 포함하는 한편, 반도체 스트립들(24P)은 실리콘 게르마늄으로 대체된다. 대안적인 실시예들에 따르면, 반도체 스트립들(24N 및 24P) 둘 모두는 게르마늄을 갖지 않는 실리콘으로 형성되거나 또는 이를 포함한다.
도 2를 참조하면, 돌출 핀들(24N' 및 24P')을 형성하기 위해, 반도체 스트립들(24N 및 24P)의 상단 부분들이 STI 영역들(22)의 상단 표면들(22A)보다 더 높이 돌출되도록, STI 영역들(22)이 리세싱된다. 각각의 프로세스는 도 12에 도시된 프로세스 흐름에서 프로세스(202)로서 예시된다. STI 영역들(22) 내의 반도체 스트립들(24N 및 24P)의 부분들은 여전히 반도체 스트립들로 지칭된다. 에칭은 건식 에칭 프로세스를 사용하여 수행될 수 있으며, 여기서, 에칭 가스로서 HF와 NH3의 혼합물이 사용될 수 있다. 에칭은 또한, 에칭 가스들로서 NF3와 NH3의 혼합물을 사용하여 수행될 수 있다. 에칭 프로세스 동안, 플라즈마가 생성될 수 있다. 아르곤이 또한 포함될 수 있다. 본 개시내용의 대안적인 실시예들에 따르면, STI 영역(22)의 리세싱은 습식 에칭 프로세스를 사용하여 수행된다. 에칭 케미컬은, 예컨대, HF 용액을 포함할 수 있다.
일부 실시예들에 따르면, FinFET들을 형성하기 위한 핀들은 임의의 적합한 방법에 의해 형성/패터닝될 수 있다. 예컨대, 핀들은, 이중-패터닝 또는 다중-패터닝 프로세스들을 포함하는 하나 이상의 포토리소그래피 프로세스들을 사용하여 패터닝될 수 있다. 일반적으로, 이중-패터닝 또는 다중-패터닝 프로세스들은 포토리소그래피와 자기-정렬 프로세스들을 조합하여, 예컨대, 단일 직접 포토리소그래피 프로세스를 사용하여 다른 방식으로 획득 가능한 피치들보다 더 작은 피치들을 갖는 패턴들이 생성될 수 있게 한다. 예컨대, 일 실시예에서, 희생 층이 기판 위에 형성되고, 포토리소그래피 프로세스를 사용하여 패터닝된다. 자기-정렬 프로세스를 사용하여, 패터닝된 희생 층과 나란히 스페이서들이 형성된다. 이어서, 희생 층이 제거되고, 이어서, 남아 있는 스페이서들 또는 맨드릴(mandrel)들이 사용되어 핀들이 패터닝될 수 있다.
도 3a, 도 3b, 및 도 3c를 참조하면, 더미 게이트 스택들(30)이 돌출 핀들(24N' 및 24P')의 상단 표면들 및 측벽들 상에 형성된다. 각각의 프로세스는 도 12에 도시된 프로세스 흐름에서 프로세스(204)로서 예시된다. 일부 실시예들에 따르면, FinFET을 형성하기 위한 핀-그룹은 함께 밀접하게 그룹화된 복수의 핀을 포함할 수 있다. 예컨대, 도 3a에 도시된 예는 좌측의 2-핀-그룹 및 우측의 단일 핀(또는 다중-핀 핀-그룹)을 예시한다. 동일한 핀-그룹 내의 핀들은 이웃하는 핀-그룹들 사이의 그룹-간 간격들보다 더 작은 간격들(내측-그룹 간격으로 지칭됨)을 가질 수 있다.
도 3b에 도시된 단면도는 도 3a의 기준 단면 B-B로부터 획득되고, 도 3c에 도시된 단면도는 도 3a의 기준 단면 C-C로부터 획득된다. 더미 게이트 스택들(30)은 더미 게이트 유전체들(32)(도 3b), 및 더미 게이트 유전체들(32) 위의 더미 게이트 전극들(34)을 포함할 수 있다. 더미 게이트 전극들(34)은, 예컨대, 비정질 실리콘 또는 폴리실리콘을 사용하여 형성될 수 있으며, 다른 재료들이 또한 사용될 수 있다. 더미 게이트 스택들(30) 각각은 또한, 더미 게이트 전극(34) 위에 하나의(또는 복수의) 하드 마스크 층(36)을 포함할 수 있다. 하드 마스크 층들(36)은 실리콘 질화물, 실리콘 탄질화물 등으로 형성될 수 있다. 더미 게이트 스택들(30)은 또한, 돌출 핀들(24')의 길이 방향과 직각을 이루는 길이 방향들을 갖는다.
다음으로, 게이트 스페이서들(38)(도 3a 및 도 3b)이 더미 게이트 스택들(30)의 측벽들 상에 형성된다. 각각의 프로세스는 도 12에 도시된 프로세스 흐름에서 프로세스(206)로서 예시된다. 본 개시내용의 일부 실시예들에 따르면, 게이트 스페이서들(38)은 유전체 재료들, 이를테면, 실리콘 탄소-산질화물(silicon carbon-oxynitride, SiCN), 실리콘 질화물, 실리콘 산소-탄소-산질화물(silicon oxy-carbon-oxynitride, SiOCN) 등으로 형성되고, 단일-층 구조를 가질 수 있거나, 또는 복수의 유전체 층들을 포함하는 다중-층 구조를 가질 수 있다.
본 개시내용의 일부 실시예들에 따르면, 게이트 스페이서들(38)은 다중-층 게이트 스페이서들이다. 예컨대, 게이트 스페이서들(38) 각각은 SiN 층, 및 SiN 층 위의 SiOCN 층을 포함할 수 있다. 도 3a 및 도 3c는 또한, 돌출 핀들(24')의 측벽들 상에 형성된 핀 스페이서들(39)을 예시한다. 각각의 프로세스는 또한, 도 12에 도시된 프로세스 흐름에서 프로세스(206)로서 예시된다. 본 개시내용의 일부 실시예들에 따르면, 핀 스페이서들(39)은 게이트 스페이서들(38)을 형성하기 위한 동일한 프로세스들에 의해 형성된다. 예컨대, 게이트 스페이서들(38)을 형성하기 위한 프로세스에서, 게이트 스페이서들(38)을 형성하기 위해 성막된 블랭킷 유전체 층(들)은, 에칭될 때, 돌출 핀들(24'N 및 24P')의 측벽들 상에 남는 일부 부분들을 가질 수 있다. 일부 실시예들에 따르면, 핀 스페이서들(39)은 핀-그룹 내의 최외측 핀의 외측에 있는 핀 스페이서들(39A 및 39C)(도 3c)과 같은 외측 핀 스페이서들을 포함한다. 핀 스페이서들(39)은 핀 스페이서(39B)와 같은 내측 핀 스페이서들을 더 포함하며, 내측 핀 스페이서는 동일한 핀-그룹 내의 핀들(24'N 및 24P') 사이에 있다.
도 3b 및 후속 도 4b 및 도 11b에서, STI 영역들(22)(도 3a)의 상단 표면들(22A)의 레벨이 예시될 수 있고, 반도체 핀(24')은 상단 표면들(22A)보다 더 높다. STI 영역들(22)의 하단 표면들(22B)(도 3a)이 또한 단면도들에 예시된다. STI 영역들(22)은 22A와 22B 사이의 레벨에 위치되고, 도 3b, 도 4b, 및 도 11b에 도시되지 않는데, 이는 이들이 예시된 평면과 상이한 평면들에 있기 때문이다.
도 4a, 도 4b, 도 4c, 도 5, 도 6, 도 7a, 및 도 7b는 n-타입 디바이스 영역(100N) 내의 n-타입 소스/드레인 영역들(42N) 및 n-타입 디바이스 영역(100P) 내의 p-타입 소스/드레인 영역들(42P)을 형성하기 위한 프로세스들을 예시한다. n-타입 소스/드레인 영역들(42N)과 p-타입 소스/드레인 영역들(42P)의 용이한 비교를 위해, n-타입 소스/드레인 영역들(42N) 및 p-타입 소스/드레인 영역들(42P)에 층들 각각을 형성하기 위한 대응하는 프로세스들이 동일한 도면들에 예시된다. 그러나, 이는 n-타입 소스/드레인 영역들(42N) 및 p-타입 소스/드레인 영역들(42P) 내의 대응하는 층들이 공통 프로세스들에서 형성되는 것을 의미하지 않는다. 오히려, n-타입 소스/드레인 영역들(42N) 및 p-타입 소스/드레인 영역들(42P)은 별개의 프로세스들에서 형성된다. 일부 실시예들에 따르면, n-타입 소스/드레인 영역들(42N)이 먼저 형성된 후에, p-타입 소스/드레인 영역들(42P)이 형성되며, 이는 도 4a, 도 4b, 도 4c, 도 5, 도 6, 도 7a, 및 도 7b의 n-타입 디바이스 영역(100N)에 도시된 프로세스들이 먼저 수행된 후에, 도 4a, 도 4b, 도 4c, 도 5, 도 6, 도 7a, 및 도 7b의 p-타입 디바이스 영역(100P)에 도시된 프로세스들이 수행되는 것을 의미한다. 대안적인 실시예들에 따르면, p-타입 소스/드레인 영역들(42P)이 먼저 형성된 후에, n-타입 소스/드레인 영역(42N)이 형성된다.
도 4a, 도 4b, 및 도 4c를 참조하면, 더미 게이트 스택들 및 게이트 스페이서들(38)에 의해 덮이지 않은 돌출 핀들(24N' 및 24P')의 부분들을 리세싱하기 위해, 에칭 프로세스들(이하에서 소스/드레인 리세싱 프로세스로 지칭됨)이 수행된다. 따라서, 리세스들(40N 및 40P)이 형성된다. 각각의 프로세스들은 도 12에 도시된 프로세스 흐름에서 프로세스(208N 및 208P)로서 예시된다. 도 4b 및 도 4c는 도 4a에서 기준 단면들 B-B 및 C-C로부터 획득된 단면도들을 각각 예시한다. 도 4c의 파선들은 게이트 스페이서들(38) 및 게이트 스택들(30) 바로 아래에 놓인 돌출 핀들(24N' 및 24P')의 부분들을 예시하고, 예시된 평면에 이들이 없기 때문에 파선으로 도시된다. 또한, 파선들은 리세스들(40N 및 40P)을 예시한다. 리세싱은 이방성일 수 있고, 그에 따라, 더미 게이트 스택들(30) 및 게이트 스페이서들(38) 바로 아래에 놓인 핀들(24N' 및 24P')의 부분들이 보호되고 에칭되지 않는다. 리세스들(40N 및 40P)은 또한, 도 4a에 도시된 바와 같이, 더미 게이트 스택들(30)의 대향 측들에 위치된다. 동일한 도면들에 도시되어 있지만, 리세스들(40N)은, 도 12에 도시된 프로세스 흐름에 도시된 바와 같이, 리세스들(40P)의 형성과 별개의 프로세스에서 형성될 수 있다는 것이 이해된다.
본 개시내용의 일부 실시예들에 따르면, 리세싱 프로세스들은 건식 에칭 프로세스들을 통해 수행된다. 건식 에칭 프로세스들은 프로세스 가스들, 이를테면, C2F6, CF4, SO2, HBr와 Cl2와 O2의 혼합물, HBr과 Cl2와 O2와 CF2의 혼합물 등을 사용하여 수행될 수 있다. 에칭은 이방성일 수 있다. 본 개시내용의 일부 실시예들에 따르면, 도 4b에 도시된 바와 같이, 대응하는 리세스들(40N 및 40P)을 향하는 돌출 핀들(24N' 및 24P')의 측벽들은 실질적으로 수직이고, 대응하는 게이트 스페이서들(38)의 외측 측벽들과 실질적으로 동일한 평면에 있다. 리세스들(40N 및 40P)을 향하는 돌출 핀들(24N' 및 24P')의 측벽들은 (110) 표면 평면들 상에 있을 수 있다. 일부 실시예들에 따르면, 리세스들(40N 및 40P)의 하단들은 STI 영역들(22)의 상단 표면들(22A)보다 더 높다. 대안적인 실시예들에 따르면, 리세스들(40N 및 40P)의 하단들은 STI 영역들(22)의 상단 표면들(22A)과 동일한 높이일 수 있거나 또는 상단 표면들(22A)보다 더 낮을 수 있다.
일부 실시예들에 따르면, 돌출 핀들(24')의 에칭 동안, 핀 스페이서들(39)이 또한 에칭되어, 외측 스페이서(39A) 및 내측 스페이서(39B)의 높이들이 감소된다. 돌출 핀들(24N' 및 24P')은 핀 스페이서들(39)보다 더 많이 리세싱될 수 있다.
도 5, 도 6, 및 도 7a는 에피택시 영역(들)(42)에 (하위) 층들을 성막하기 위한 프로세스들을 예시한다. 다시, n-타입 FinFET 영역(100N) 및 p-타입 FinFET 영역(100P) 내의 층들은 동일한 도면들에 도시될 수 있지만 실제로는 별개의 프로세스들에서 형성된다. 예컨대, 도 12의 프로세스 흐름에 도시된 바와 같이, 층들(42NA 및 42PA)은 별개의 성막 프로세스들에 의해 형성되고, 층들(42NB 및 42PB)은 별개의 성막 프로세스들에 의해 형성되며, 층들(42NC 및 42PC)은 별개의 성막 프로세스들에 의해 형성된다.
도 5를 참조하면, 에피택시 층들(42NA)(에피택시 층들(L1)로 또한 지칭됨)이 에피택시 프로세스를 통해 n-타입 FinFET 영역(100N)에 성막된다. 각각의 프로세스는 도 12에 도시된 프로세스 흐름에서 프로세스(210N)으로 예시된다. 기준 단면 B-B에서의 에피택시 층(42NA)의 단면 형상은 도 11b에서 또한 발견될 수 있다. 일부 실시예들에 따르면, 성막은 비-등각 성막 프로세스를 통해 수행되고, 그에 따라, 제1 층(42NA)의 하단 부분은 측벽 부분들보다 더 두껍게 된다. 이는 반도체의 (100) 표면 상의 성장이 (110) 표면 상의 성장보다 더 빠르게 될 수 있게 함으로써 발생된다.
에피택시 층(42NA)의 성막은 감압 화학 기상 증착(RPCVD), 플라즈마 강화 화학 기상 증착(PECVD) 등을 사용하여 수행될 수 있다. 에피택시 층들(42NA, 42NB, 및 42NC)(도 11a 및 도 11b)의 논의에서, 인이 n-타입 도펀트들의 예로서 논의되지만, 다른 n-타입 도펀트, 이를테면, 비소, 안티몬 등, 또는 이들의 조합들이 사용될 수 있다. 또한, 에피택시 층들(42PA, 42PB, 및 42PC)(도 11a 및 도 11b)의 논의에서, 붕소가 p-타입 도펀트들의 예로서 논의되지만, 다른 p-타입 도펀트, 이를테면 인듐이 사용될 수 있다.
일부 실시예들에 따르면, 에피택시 층(42NA)은 SiP로 형성되거나 또는 이를 포함한다. 대안적인 실시예들에 따르면, 에피택시 층(42NA)은 SiAs로 형성되거나 또는 이를 포함한다. 추가의 대안적인 실시예들에 따르면, 에피택시 층(42NA)은 SiAs 층, 및 SiAs 층 위의 SiP 층으로 형성되거나 또는 이를 포함한다. 에피택시 층(42NA)을 성막하기 위한 프로세스 가스는, 에피택시 층(42NA)의 바람직한 조성에 따라, 실리콘-함유 가스, 이를테면, 실란, 디클로로실란(DCS) 등, 및 도펀트-함유 프로세스 가스, 이를테면, PH3, AsH3 등을 포함할 수 있다. 에피택시 층(42NA)은 약 1 x 1020/cm3 내지 약 8 x 1020/cm3의 범위의 제1 도핑 농도(이를테면, P 또는 As)를 가질 수 있다. 성막 프로세스에서, 유전체 상에는 성막하지 않으면서 반도체 상의 선택적인 성막을 달성하기 위해, HCl과 같은 에칭 가스가 프로세스 가스들 내에 부가된다. H2 및/또는 N2와 같은 캐리어 가스(들)는 또한, 예컨대, 약 50 sccm 내지 약 500 sccm의 범위의 유량으로 프로세스 가스에 포함될 수 있다.
도 5를 추가로 참조하면, 에피택시 층들(42PA)(이는 에피택시 층들(L1)로 또한 지칭됨)이 에피택시 프로세스를 통해 p-타입 FinFET 영역(100P)에 성막된다. 각각의 프로세스는 도 12에 도시된 프로세스 흐름에서 프로세스(210P)로 예시된다. 일부 실시예들에 따르면, 성막은 또한 비-등각 성막 프로세스를 통해 수행되고, 그에 따라, 제1 층(42PA)의 하단 부분은 측벽 부분들보다 더 두껍게 된다. 성막은 RPCVD, PECVD 등을 사용하여 수행될 수 있다. 일부 실시예들에 따르면, 에피택시 층(42PA)은 SiGeB로 형성되거나 또는 이를 포함한다. 에피택시 층(42PA)을 성막하기 위한 프로세스 가스는, 에피택시 층(42PA)의 바람직한 조성에 따라, 실리콘-함유 가스, 이를테면, 실란, 디실란(Si2H6), 디클로로실란(DCS) 등, 게르마늄-함유 가스, 이를테면, 게르만(GeH4), 디게르만(Ge2H6) 등, 및 도펀트-함유 프로세스 가스, 이를테면 B2H6를 포함할 수 있다. 에피택시 층(42PA)은 약 1 x 1020/cm3 내지 약 6 x 1020/cm3의 범위의 붕소 농도를 가질 수 있다. 게르마늄 원자 퍼센트는 약 15 퍼센트 내지 약 40 퍼센트의 범위일 수 있다.
일부 실시예들에 따르면, 도 5에 도시된 바와 같이, 에피택시 층들(42NA)의 상단 표면들은 핀 스페이서들(39)의 상단 단부들보다 더 낮다. 다른 한편으로, 에피택시 층들(42PA)은 에피택시 층들(42NA)보다 훨씬 더 크게 성장되고, 에피택시 층들(42PA)의 상단 표면들은 핀 스페이서들(39)의 상단 단부들보다 더 높다. 따라서, 에피택시 층들(42PA)은 패싯들을 형성하도록 측방향으로 확장된다. 일부 실시예들에 따르면, 도 5에 도시된 바와 같은 단면도에서, 에피택시 층들(42PA)의 부분의 높이(H2)는 돌출 핀들(24'P)의 높이(H1)의 50 퍼센트보다 더 높고 약 70 퍼센트보다 더 높을 수 있다.
다음으로, 도 6을 참조하면, 에피택시 층(42NB)(이는 에피택시 층(L2)으로 또한 지칭됨)이 성막된다. 각각의 프로세스는 도 12에 도시된 프로세스 흐름에서 프로세스(212N)으로 예시된다. 성막 프로세스는 RPCVD, PECVD 등을 사용하여 수행될 프로세스일 수 있다. 일부 실시예들에 따르면, 에피택시 층(42NB)은 실리콘 인을 포함하며, 인은 에피택시 영역들(42NA) 내의 제1 인 농도보다 더 높은 제2 인 농도를 갖는다. 예컨대, 일부 실시예들에 따르면, 에피택시 영역들(42NB) 내의 제2 인 농도는 약 8 x 1020/cm3 내지 약 5 x 1021/cm3의 범위일 수 있다. 에피택시 층(42NB)을 형성하기 위한 프로세스 가스는, 프로세스 가스들의 유량들이 에피택시 층(42NA)의 형성에서의 대응하는 프로세스 가스들의 유량들과 상이할 수 있다는 것을 제외하면, 에피택시 층(42NA)의 형성에서의 프로세스 가스와 유사할 수 있다.
도 6에 도시된 바와 같이, 에피택시 층(42NB)의 상단 단부들은 돌출 핀들(24N')의 상단 단부와 동일한 높이이다. 도 11b는 도 6의 기준 단면들 B-B의 단면도들을 예시하며, 이는 에피택시 층(24NB)의 대향 단부들이 돌출 핀들(24N')의 상단 표면들과 동일한 높이인 한편, 에피택시 층(42NB)의 상단 표면의 중간 부분이 돌출 핀들(24N')의 상단 표면들보다 더 낮을 수 있는 것을 도시한다. 에피택시 층(42NB)의 하단 단부(42NB-B)는 또한, 에피택시 층(42PB)의 하단 단부(42PB-B)보다 더 낮으며, 이는 또한 도 11b에 도시된다.
이웃하는 리세스들로부터 성장된 에피택시 층(42NB)이 병합되고, 공기 갭(44N)이 에피택시 층(42NB) 아래에 밀봉된다. 병합된 에피택시 층(42NB)의 상단 표면은 비-평면 프로파일(물결 형상을 갖는 것으로 또한 지칭됨)을 가질 수 있으며, 이웃하는 반도체 핀들(24N') 사이의 중간 부분은 이의 대향 측들의 부분들보다 더 낮다.
도 6을 추가로 참조하면, 에피택시 층(42PB)(이는 에피택시 층(L2)으로 또한 지칭됨)이 성막된다. 각각의 프로세스는 도 12에 도시된 프로세스 흐름에서 프로세스(212P)로 예시된다. 성막 프로세스는 RPCVD, PECVD 등을 사용하여 수행될 프로세스일 수 있다. 일부 실시예들에 따르면, 에피택시 층(42PB)은 SiGeB를 포함하며, 붕소는 에피택시 층(42PA) 내의 붕소 농도보다 더 높은 제2 붕소 농도를 갖는다. 예컨대, 일부 실시예들에 따르면, 에피택시 층(42PB) 내의 붕소 농도는 약 6 x 1020/cm3 내지 약 3 x 1021/cm3의 범위일 수 있다. 게다가, 에피택시 층(42PB) 내의 게르마늄 원자 퍼센트는 에피택시 층들(42PA) 내의 게르마늄 원자 퍼센트보다 더 높다. 예컨대, 일부 실시예에 따르면, 에피택시 층(42PB) 내의 게르마늄 원자 퍼센트는 약 40 퍼센트 내지 약 60 퍼센트의 범위일 수 있다. 에피택시 층(42PB)을 형성하기 위한 프로세스 가스는, 프로세스 가스들의 유량들이 에피택시 층(42PA)의 형성에서의 대응하는 프로세스 가스들의 유량들과 상이할 수 있다는 것을 제외하면, 에피택시 층(42PA)의 형성에서의 프로세스 가스와 유사할 수 있다.
에피택시 층(42PB)의 상단 단부는 돌출 핀들(24P')의 상단 단부와 동일한 높이이다. 도 11b는 도 6의 기준 단면들 B-B의 단면도들을 예시하며, 이는 에피택시 층(24PB)의 대향 단부들이 돌출 핀들(24P')의 상단 표면들과 동일한 높이인 한편, 에피택시 층(42PB)의 상단 표면의 중간 부분이 돌출 핀들(24N')의 상단 표면들보다 더 낮을 수 있는 것을 도시한다.
이웃하는 리세스들로부터 성장된 에피택시 층(42PB)이 병합되고, 공기 갭(44P)이 에피택시 층(42PB) 아래에 밀봉된다. 병합된 에피택시 층(42PB)의 상단 표면은 비-평면 프로파일(물결 형상을 갖는 것으로 또한 지칭됨)을 가질 수 있으며, 이웃하는 핀들(24P')(및 대응하는 리세스들(40P)) 사이의 중간 부분은 이의 대향 측들의 부분들보다 더 낮다. 대안적인 실시예들에 따르면, 병합된 에피택시 층(42PB)의 상단 표면은 평면 프로파일(비-물결 형상을 갖는 것으로 또한 지칭됨)을 가질 수 있고, 대응하는 평면 상단 표면은 파선(43)에 의해 표시된다.
도 7a는 에피택시 층(42NC)(이는 에피택시 층(L3) 또는 캡핑 층으로 또한 지칭됨)을 성막하기 위한 에피택시 프로세스를 예시한다. 각각의 프로세스는 도 12에 도시된 프로세스 흐름에서 프로세스(214N)으로 예시된다. 성막 프로세스는 RPCVD, PECVD 등을 사용하여 수행될 프로세스일 수 있다. 일부 실시예들에 따르면, 에피택시 층(42NC)은 실리콘 인을 포함한다. 부가하여, 게르마늄은, 예컨대, 약 1 퍼센트 내지 약 5 퍼센트의 범위의 게르마늄 원자 퍼센트로 혼입될 수 있다. 일부 실시예들에 따르면, 에피택시 영역들(42NC) 내의 인 농도는 약 1 x 1021/cm3 내지 약 3 x 1021/cm3의 범위일 수 있다. 에피택시 층(42NC)을 형성하기 위한 프로세스 가스는, 게르마늄-함유 가스, 이를테면, 게르만, 디게르만 등이 부가될 수 있다는 것을 제외하면, 에피택시 층(42NB)의 형성에서의 프로세스 가스와 유사할 수 있다. 설명 전체에 걸쳐, 에피택시 층들(42NA, 42NB, 및 42NC)은 일괄적으로 그리고 개별적으로 에피택시 층들 또는 에피택시 영역들(42N)로 지칭되며, 이는 이하에서 일괄적으로 소스/드레인 영역들(42N)로 지칭된다.
도 7a는 에피택시 층(42PC)(이는 에피택시 층(L3) 또는 캡핑 층으로 또한 지칭됨)을 성막하기 위한 에피택시 프로세스를 추가로 예시한다. 각각의 프로세스는 도 12에 도시된 프로세스 흐름에서 프로세스(214P)로 예시된다. 성막 프로세스는 RPCVD, PECVD 등을 사용하여 수행될 프로세스일 수 있다. 에피택시 층(42PC)의 상단 표면은 비-물결 형상을 가지며, 상단 표면의 중간 부분이 가장 높고, 상단 표면의 대향 부분들은 점점 더 낮아진다. 일부 실시예들에 따르면, 에피택시 층(42PC)은 SiGeB를 포함한다. 일부 실시예들에 따르면, 에피택시 영역들(42PC) 내의 붕소 농도는 약 8 x 1020/cm3 내지 약 1 x 1021/cm3의 범위일 수 있다. 게다가, 에피택시 층(42PC) 내의 게르마늄 원자 퍼센트는 에피택시 층들(42PB) 내의 게르마늄 원자 퍼센트보다 더 낮다. 예컨대, 일부 실시예에 따르면, 에피택시 층들(42PC) 내의 게르마늄 원자 퍼센트는 약 45 퍼센트 내지 약 55 퍼센트의 범위일 수 있다. 설명 전체에 걸쳐, 에피택시 층들(42PA, 42PB, 및 42PC)은 일괄적으로 그리고 개별적으로 에피택시 층들(영역들)(42P)로 지칭되며, 이는 이하에서 일괄적으로 소스/드레인 영역(42P)으로 지칭된다. 도 7b는 소스/드레인 영역들(42N 및 42P)의 사시도들을 예시한다.
도 7a에 도시된 바와 같이, 에피택시 층(42NC)의 상단 표면은 물결 형상을 유지하며, 에피택시 층(42NC)의 상단 표면의 중간 부분은 대향 부분들보다 더 낮다. 에피택시 층(42NC)의 상단 표면은 V자형 부분을 포함할 수 있다. 다른 한편으로, 에피택시 층(42PC)은 더 두껍게 성장되고, 에피택시 층(42PC)의 상단 표면은 비-물결 형상을 갖는다. 전반적으로, 소스/드레인 영역(42P)은 도 7a에 도시된 단면에서 원뿔-형상 단면을 갖는다. 물결 형상 상단 표면을 갖는 것으로 에피택시 층(42NC)을 형성하고, 비-물결 형상(예컨대, 원뿔 형상)을 갖는 것으로 에피택시 층(42PC)을 형성하는 것은 몇몇 유리한 특징들을 갖는다. 에피택시 층(42NC)의 물결 형상은 소스/드레인 콘택 플러그(도 11a의 66N)와 소스/드레인 영역(42) 사이의 콘택 영역을 증가시켜서 콘택 저항을 감소시킨다. 다른 한편으로, 소스/드레인 영역(42P)이 물결 형상을 갖는 것으로 형성되는 경우, 돌출 핀들(24P')의 심한 외측 휨이 있게 될 것이다. 실험 결과들은 소스/드레인 영역(42P)의 상승 높이(RH)를 증가시킴으로써(그리고 그에 따라 원뿔 형상을 발생시킴) 휨이 감소될 수 있다는 것을 밝혔다. 따라서, 소스/드레인 영역(42P)은 비-물결 형상으로 형성된다. 다른 한편으로, 핀 휨은 n-타입 FinFET의 경우 문제가 되지 않고, 그에 따라, 소스/드레인 영역(42N)은 물결 형상들을 갖는 것으로 형성될 수 있다.
일부 실시예들에 따르면, n-타입 소스/드레인 영역(42)의 경우, 물결 형상 높이(WH)는 일부 실시예에 따르면 약 3 nm 내지 약 15 nm의 범위일 수 있다. 병합 높이(MHN)는 약 7 nm 내지 약 20 nm의 범위일 수 있고, 돌출 핀들(24N')의 높이(H1)의 약 50 퍼센트보다 더 작을 수 있으며, 여기서, 높이(H1)는 약 40 nm 내지 약 100 nm의 범위일 수 있다. 비율 WH/(WH + MHN)은 약 0.1 내지 약 0.4의 범위일 수 있다. 돌출 핀들(24N')의 외측에서 외측 폭(WON)이 측정되는 에피택시 영역(42N)의 외측 폭(WON)은 내측 폭(WIN)의 절반보다 더 작으며, 내측 폭(WIN)은 돌출 핀들(24N') 사이의 에피택시 영역(42N)의 폭이다. 일부 실시예들에 따르면, 외측 폭(WON)은 약 5 nm 내지 약 15 nm의 범위이고, 절반 내측 폭(WIN/2)은 약 10 nm 내지 약 30 nm의 범위이다. 외측 폭(WON)이 내측 폭의 절반(WIN/2)보다 더 작게 하는 것은 물결 형상의 형성에 도움이 된다. (2개의 핀들에 기초한) 에피택시 영역(42N)의 총 폭(TWN)은 약 40 nm 내지 약 80 nm의 범위일 수 있다.
p-타입 소스/드레인 영역(42P)의 경우, 상승 높이(RH)(이는 소스/드레인 영역(42P)의 최상단 포인트와 돌출 핀들(24P')의 상단 표면 레벨 사이의 높이 차이임)는 특정 범위에 있도록 제어된다. 상승 높이(RH)가 너무 작을 때, 콘택 개구의 후속 형성(도 10)에서, 에피택시 층들(42PC 및 42PB) 둘 모두가 에칭-스루(etch-through)될 수 있고, 콘택 플러그가 에피택시 층(42PA) 상에 안착될 수 있고, 시리즈(series) 붕소 손실 문제를 야기할 수 있다. 상승 높이(RH)가 너무 클 때, 에피택시 층(42PC)이 에칭-스루되지 않을 수 있고, 콘택이 에피택시 층(42PB)보다 더 낮은 도펀트 농도를 갖는 에피택시 층(42PC) 상에 안착될 것이다. 또한, 콘택 영역이 오목하지 않을 것이고, 콘택 영역을 감소시키는 이점이 달성되지 않을 것이다. 일부 실시예들에 따르면, 상승 높이(RH)는 약 5 nm 내지 약 15 nm의 범위이다. 병합 높이(MHP)는 약 40 nm 내지 약 80 nm의 범위일 수 있고, 돌출 핀들(24P')의 높이(H1)의 약 50 퍼센트보다 더 클 수 있으며, 여기서, 높이(H1)는 약 40 nm 내지 약 100 nm의 범위일 수 있다. 비율 RH/MHP는 약 0.1 내지 약 0.4의 범위일 수 있다. 외측 폭(WOP)이 돌출 핀들(24P')의 외측에 있는 에피택시 영역(42P)의 외측 폭(WOP)은 WIP/2보다 더 크며, 여기서, 내측 폭(WIP)은 돌출 핀들(24P') 사이의 에피택시 영역(42P) 부분의 폭이다. 일부 실시예들에 따르면, 외측 폭(WOP)은 약 15 nm 내지 약 30 nm의 범위이고, 내측 폭(WI1)은 약 20 nm 내지 약 40 nm의 범위이다. 에피택시 영역(42P)의 총 폭(TWP)은 약 40 nm 내지 약 80 nm의 범위일 수 있다. 비율 MHN/MHP는 약 0.15 내지 약 0.6의 범위일 수 있다.
도 8a 및 도 8b를 참조하면, 콘택 에칭 스톱 층(CESL)(46) 및 층간 유전체(ILD)(48)가 에피택시 영역들(42P 및 42N) 위에 그리고 더미 게이트 스택들(30) 위에 형성된다(도 8b). 각각의 프로세스는 도 12에 도시된 프로세스 흐름에서 프로세스(216)로서 예시된다. 화학적 기계적 폴리시(Chemical Mechanical Polish, CMP) 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화가 더미 게이트 스택(30)(도 8b)이 노출될 때까지 CESL(46) 및 ILD(48)의 과도한 부분들을 제거하기 위해 수행된다.
도 9를 참조하면, 더미 게이트 스택들(30)은 대체 게이트 스택들(56)로 대체된다. 각각의 프로세스는 도 12에 도시된 프로세스 흐름에서 프로세스(218)로서 예시된다. 대체 게이트 스택들(56)은 게이트 유전체들(52)을 포함하며, 이는 돌출 핀들(24')의 측벽들 및 상단 표면들 상의 계면 층들, 및 계면 층들 상의 하이-k 유전체들을 더 포함한다. 대체 게이트 스택들(56)은 하이-k 유전체들(52) 위의 게이트 전극들(54)을 더 포함한다. 대체 게이트 스택들(56)의 형성 후에, 대체 게이트 스택들(56)은 게이트 스페이서들(38) 사이에 트렌치들을 형성하기 위해 리세싱된다. 하드 마스크들(58)을 형성하기 위해, 결과적인 트렌치들 내에 유전체 재료, 이를테면, 실리콘 질화물, 실리콘 산질화물 등이 충전된다.
다음으로, 도 10을 참조하면, ILD(48) 및 CESL(46)이 에칭되어 콘택 개구들(60N 및 60P)이 동시에 형성되고, 그에 따라, 에피택시 층들(42NB 및 42PB)이 각각 노출된다. 각각의 프로세스는 도 12에 도시된 프로세스 흐름에서 프로세스(220)로서 예시된다. 에피택시 층(42NC)이 에칭-스루되고, 에피택시 층(42NB)의 상단 표면이 노출된다. 에피택시 층(42NC)에 게르마늄을 부가하는 것은 에피택시 층(42NC)의 에칭 레이트가 에피택시 층(42NB)의 에칭 레이트보다 상당히 더 높게 되도록 하고, 그에 따라, 에칭 프로세스를 제어함으로써, 에피택시 층(42NB) 상에서 에칭이 실질적으로 중단될 수 있고, 에피택시 층(42NB)의 과-에칭이 작게 된다. 에피택시 층(42NB)의 노출된 상단 표면은 물결 형상이고, 중간 부분은 중간 부분의 대향 측들의 대향 부분들보다 더 낮게 되도록 리세싱되고, 그에 따라, 에피택시 층(42NB)의 노출된 상단 표면은 단면도에서 V자형을 갖게 된다.
p-타입 디바이스 영역(100P)에서 소스/드레인 영역(42)이 원뿔 형상이고, 에피택시 층(42PC)이 에피택시 층(42NC)보다 더 두껍지만, 에피택시 층(42PC)의 에칭 레이트는 에피택시 층(42NC)보다 더 높다(예컨대, 2배 더 높음). 이는 에피택시 층(42PC)의 더 두꺼운 두께를 보상하고, 그에 따라, 에피택시 층(42NC)이 에칭-스루될 때, 에피택시 층(42PC)이 또한 에칭-스루되고, 에피택시 층(42PB)의 노출된 상단 표면이 또한 오목한(물결) 형상을 갖게 된다.
다음으로, 도 11a 및 도 11b에 도시된 바와 같이, 소스/드레인 실리사이드 영역들(64N 및 64P)과 소스/드레인 콘택 플러그들(66N 및 66P)이 형성된다. 도 11b는 도 11a의 기준 단면 B-B의 단면도를 예시하고, 도 11a는 도 11b의 기준 단면 C-C의 단면도를 예시한다. 기준 단면들 B-B 및 C-C는 또한 도 4a에서와 동일하다. 본 개시내용의 일부 실시예들에 따르면, 소스/드레인 실리사이드 영역들(64N 및 64P)의 형성은, 금속 층, 이를테면, 티타늄 층, 코발트 층 등을 성막하고, 개구들(60N 및 60P)(도 10) 둘 모두 내로 연장시키고, 그 후, 금속 층의 하단 부분들이 에피택시 층들(42NB 및 42PB)과 반응하여 각각 실리사이드 영역들(64N 및 64P)을 형성하도록 어닐링 프로세스를 수행하는 것을 포함한다. 각각의 프로세스는 도 12에 도시된 프로세스 흐름에서 프로세스(222)로서 예시된다. 남아 있는 미-반응 금속 층은 제거될 수 있다. 이어서, 소스/드레인 콘택 플러그들(66N 및 66P)이 트렌치들(60N 및 60P)에 각각 형성되고, 각각의 소스/드레인 실리사이드 영역(64N 및 64P)에 각각 전기적으로 연결된다. 각각의 프로세스는 도 12에 도시된 프로세스 흐름에서 프로세스(224)로서 예시된다. 일부 실시예들에 따르면, 실리사이드 영역(64N) 내의 리세스의 깊이(DSN)(이는 또한, 에피택시 층(42NB)의 상단 표면의 오목한 리세스의 깊이임)는 실리사이드 영역(64N) 내의 리세스의 깊이인 깊이(DSP)보다 더 크다. 깊이(DSP)는 또한, 에피택시 층(42PB)의 상단 표면의 오목한 리세스의 깊이와 동일하다. 따라서, n-타입 FinFET(68N) 및 p-타입 FinFET(68P)이 형성된다. 대안적인 실시예들에 따르면, 도 6의 파선 상단 표면(43)에 의해 보이는 바와 같이, 깊이(DSP)는 0과 동일하며, 이는 리세스를 갖는 대신 실리사이드 영역(64N)이 평탄하다는 것을 의미한다.
본 개시내용의 실시예들은 몇몇 유리한 특징들을 갖는다. n-타입 소스/드레인 영역들을 물결 형상 상단 표면들을 갖는 것으로 형성함으로써, 소스/드레인 콘택 플러그와 소스/드레인 영역들의 저항인 콘택 저항이 감소되는데, 이는 물결 형상이 평면 형상들보다 콘택 영역을 증가시키기 때문이다. p-타입 소스/드레인 영역들을 원뿔-형상들을 갖는 것으로 형성함으로써, p-타입 FinFET 내의 핀 휨이 감소된다. 게다가, p-타입 소스/드레인 영역들에 대한 소스/드레인 콘택 플러그들의 콘택 저항은 증가되지 않는데(그리고 실제로는 또한 감소됨), 이는 콘택 영역들이 또한 물결 형상을 갖기 때문이다. 부가하여, 원뿔 형상으로 인해, p-타입 FinFET들의 소스/드레인 영역들은 스트레인 부스트(boost of strain) 그리고 그에 따른 전류 부스트(boost of current)를 갖는다.
본 개시내용의 일부 실시예들에 따르면, n-타입 FinFET을 형성하는 단계; 및 p-타입 FinFET을 형성하는 단계를 포함하며, n-타입 FinFET을 형성하는 단계는, 제1 반도체 핀 및 제2 반도체 핀 상에 제1 게이트 스택을 형성하는 단계; 제1 반도체 핀 및 제2 반도체 핀의 제1 부분들을 에칭하여 각각 제1 리세스 및 제2 리세스를 형성하는 단계; 및 n-타입 소스/드레인 영역을 형성하기 위해 제1 에피택시 프로세스들을 수행하는 단계 ― n-타입 소스/드레인 영역은 제1 리세스로부터 성장된 제1 부분 및 제2 리세스로부터 성장된 제2 부분, 및 제1 부분 및 제2 부분에 접합된 제1 중간 부분을 포함하고, 제1 중간 부분은 오목한 상단 표면을 가짐 ― 를 포함하고, p-타입 FinFET을 형성하는 단계는, 제3 반도체 핀 및 제4 반도체 핀 상에 제2 게이트 스택을 형성하는 단계; 제3 반도체 핀 및 제4 반도체 핀의 제2 부분들을 에칭하여 각각 제3 리세스 및 제4 리세스를 형성하는 단계; 및 p-타입 소스/드레인 영역을 형성하기 위해 제2 에피택시 프로세스들을 수행하는 단계 ― p-타입 소스/드레인 영역은 제3 리세스로부터 성장된 제3 부분 및 제4 리세스로부터 성장된 제4 부분, 및 제3 부분 및 제4 부분에 접합된 제2 중간 부분을 포함하고, 제2 중간 부분은 볼록한 상단 표면을 가짐 ― 를 포함한다. 실시예에서, 방법은, n-타입 소스/드레인 영역 상에 제1 소스/드레인 실리사이드 영역을 형성하는 단계; 및 p-타입 소스/드레인 영역 상에 제2 소스/드레인 실리사이드 영역을 형성하는 단계를 더 포함하며, 제1 소스/드레인 실리사이드 영역 및 제2 소스/드레인 실리사이드 영역은 각각 제1 하향 V자형 및 제2 하향 V자형을 갖는다. 실시예에서, 제1 하향 V자형은 제2 하향 V자형보다 더 높은 높이를 갖는다. 실시예에서, p-타입 소스/드레인 영역은 제1 층, 제1 층 위의 제2 층, 및 제2 층 위의 제3 층을 포함하고, 제1 층은 패싯들을 형성하도록 측방향으로 성장된다. 실시예에서, n-타입 소스/드레인 영역은 제4 층, 제4 층 위의 제5 층, 및 제5 층 위의 제6 층을 포함하고, 제1 리세스 및 제2 리세스로부터 성장된 제4 층의 부분들은 제1 리세스 및 제2 리세스에서 제한된다. 실시예에서, p-타입 소스/드레인 영역은 SiGeB를 포함하고, 제3 층은 제2 층보다 더 낮은 게르마늄 원자 퍼센트를 가지며, 방법은, 제2 층을 노출시키기 위해 제3 층을 에칭-스루하는 단계를 더 포함하고, 노출된 제2 에피택시 층은 부가적인 오목한 상단 표면을 갖는다. 실시예에서, p-타입 소스/드레인 영역은 제2 중간 부분의 상단부로서 p-타입 캡핑 층을 포함하고, p-타입 캡핑 층은 볼록한 상단 표면 및 오목한 하단 표면을 포함한다. 실시예에서, 제1 에피택시 프로세스들 및 제2 에피택시 프로세스들은 원격 플라즈마 화학 기상 증착을 사용하여 수행된다. 실시예에서, n-타입 소스/드레인 영역은, 제1 반도체 핀의 제1 외측 면 상의 제1 외측 부분; 및 제1 반도체 핀과 제2 반도체 핀 사이의 제1 내측 부분을 포함하며, 제1 외측 부분은 제1 내측 부분의 절반보다 좁다. 실시예에서, p-타입 소스/드레인 영역은, 제2 반도체 핀의 제2 외측 면 상의 제2 외측 부분; 및 제3 반도체 핀과 제4 반도체 핀 사이의 제2 내측 부분을 포함하며, 제2 외측 부분은 제2 내측 부분의 절반보다 더 넓다.
본 개시내용의 일부 실시예들에 따르면, 방법은, n-타입 FinFET을 형성하는 단계; 및 p-타입 FinFET을 형성하는 단계를 포함하며, n-타입 FinFET을 형성하는 단계는 n-타입 소스/드레인 영역을 형성하는 단계를 포함하고, n-타입 소스/드레인 영역을 형성하는 단계는, 제1 에피택시 층을 성막하는 단계 ― 제1 에피택시 층은 제1 반도체 핀 내의 제1 리세스에서 성장된 제1 부분, 제2 반도체 핀 내의 제2 리세스에서 성장된 제2 부분, 및 제2 부분에 제1 부분을 접합하는 제1 중간 부분을 포함함 ―; 및 제1 에피택시 층 위에 제1 캡핑 층을 성막하는 단계 ― 제1 캡핑 층은 제1 중간 부분 바로 위의 제2 중간 부분을 포함하고, 제2 중간 부분은 오목한 상단 표면을 가짐 ― 를 포함하고, p-타입 FinFET을 형성하는 단계는 p-타입 소스/드레인 영역을 형성하는 단계를 포함하고, p-타입 소스/드레인 영역을 형성하는 단계는, 제2 에피택시 층을 성막하는 단계 ― 제2 에피택시 층은 제3 반도체 핀 내의 제3 리세스에서 성장된 제3 부분, 제4 반도체 핀 내의 제4 리세스에서 성장된 제4 부분, 및 제4 부분에 제3 부분을 접합하는 제3 중간 부분을 포함함 ―; 및 제2 에피택시 층 위에 제2 캡핑 층을 성막하는 단계 ― 제2 캡핑 층은 제3 중간 부분 바로 위의 제4 중간 부분을 포함하고, 제4 중간 부분은 볼록한 상단 표면을 가짐 ― 를 포함한다. 실시예에서, 제1 캡핑 층 및 제1 에피택시 층은 실리콘 인을 포함하고, 제1 캡핑 층은 제1 에피택시 층보다 더 낮은 인 농도를 갖는다. 실시예에서, 제2 캡핑 층 및 제2 에피택시 층은 실리콘 게르마늄 붕소를 포함하고, 제2 캡핑 층은 제2 에피택시 층보다 더 낮은 게르마늄 원자 퍼센트를 갖는다. 실시예에서, 방법은, n-타입 소스/드레인 영역 및 p-타입 소스/드레인 영역 위에 콘택 에칭 스톱 층 및 층간 유전체를 성막하는 단계; 제1 콘택 개구를 형성하기 위해, 콘택 에칭 스톱 층, 층간 유전체, 및 제1 캡핑 층을 에칭하는 단계 ― 제1 에피택시 층의 제1 노출된 부분은 오목함 ―; 및 제2 콘택 개구를 형성하기 위해, 콘택 에칭 스톱 층, 층간 유전체, 및 제2 캡핑 층을 에칭하는 단계 ― 제2 에피택시 층의 제2 노출된 부분은 또한 오목함 ― 를 더 포함한다. 실시예에서, 방법은, 제1 에피택시 층을 성막하는 단계 전에, 제1 리세스 및 제2 리세스 내에 제3 에피택시 층을 성막하는 단계 ― 제3 에피택시 층은 제1 에피택시 층보다 더 낮은 인 농도를 가짐 ―; 및 제2 에피택시 층을 성막하는 단계 전에, 제3 리세스 및 제4 리세스 내에 제4 에피택시 층을 성막하는 단계 ― 제4 에피택시 층은 제2 에피택시 층보다 더 낮은 게르마늄 원자 퍼센트를 가짐 ― 를 더 포함한다. 실시예에서, 제1 캡핑 층을 성막하는 단계는 SiGeP를 성막하는 단계를 포함한다.
본 개시내용의 일부 실시예들에 따르면, 방법은, 제1 반도체 핀 및 제2 반도체 핀을 에칭하여 각각 제1 리세스 및 제2 리세스를 형성하는 단계; n-타입 소스/드레인 영역을 에피택셜 성장시키는 단계 ― n-타입 소스/드레인 영역은, 제1 리세스로부터 성장된 제1 부분, 제2 리세스로부터 성장된 제2 부분, 및 제1 부분과 제2 부분 사이의 제1 중간 부분 ― 제1 중간 부분은 오목한 상단 표면을 가짐 ― 을 포함함 ―; n-타입 소스/드레인 영역 내로 연장되는 제1 콘택 개구를 형성하는 단계 ― 제1 콘택 개구는 제1 V자형 하단을 포함함 ―; 제3 반도체 핀 및 제4 반도체 핀을 에칭하여 각각 제3 리세스 및 제4 리세스를 형성하는 단계; p-타입 소스/드레인 영역을 형성하는 단계 ― p-타입 소스/드레인 영역은, 제3 리세스로부터 성장된 제3 부분, 제4 리세스로부터 성장된 제4 부분, 및 제3 부분과 제4 부분 사이의 제2 중간 부분 ― 제2 중간 부분은 볼록한 상단 표면을 가짐 ― 을 포함함 ―; 및 p-타입 소스/드레인 영역 내로 연장되는 제2 콘택 개구를 형성하는 단계 ― 볼록한 상단 표면을 갖는 제2 중간 부분이 에칭되고, 제2 콘택 개구는 제2 V자형 하단을 포함하고, 제2 V자형 하단의 팁은 하방을 향함 ― 를 포함한다. 실시예에서, 에칭된 제2 중간 부분은 중간부를 갖고, 중간부는 중간부의 대향 측들에 있는 부분들보다 더 두껍다. 실시예에서, 제2 중간 부분은 제3 반도체 핀 및 제4 반도체 핀의 상단 표면들보다 더 높은 최고점을 갖는다. 실시예에서, 제1 V자형 하단은 제2 V자형 하단의 제2 높이보다 더 높은 제1 높이를 갖는다.
전술된 바는 당업자가 본 개시내용의 양태들을 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 악술한다. 당업자는, 본원에서 도입되는 실시예들의 동일한 이점들을 달성하고 그리고/또는 동일한 목적들을 수행하기 위한 다른 프로세스들 및 구조들을 설계 또는 수정하기 위한 기반으로서 당업자가 본 개시내용을 쉽게 사용할 수 있다는 것을 이해해야 한다. 당업자는 또한, 그러한 등가의 구성들이 본 개시내용의 사상 및 범위로부터 벗어나지 않고, 이들이 본 개시내용의 사상 및 범위로부터 벗어나지 않으면서 본원에 다양한 변화들, 치환들, 및 변경들을 할 수 있다는 것을 인식해야 한다.
실시예들
실시예 1. 방법에 있어서,
n-타입 핀-전계 효과 트랜지스터(FinFET)를 형성하는 단계; 및
p-타입 FinFET을 형성하는 단계
를 포함하며,
상기 n-타입 핀-전계 효과 트랜지스터(FinFET)를 형성하는 단계는:
제1 반도체 핀 및 제2 반도체 핀 상에 제1 게이트 스택을 형성하는 단계;
상기 제1 반도체 핀 및 상기 제2 반도체 핀의 제1 부분들을 에칭하여 각각 제1 리세스(recess) 및 제2 리세스를 형성하는 단계; 및
n-타입 소스/드레인 영역을 형성하기 위해 제1 에피택시 프로세스들을 수행하는 단계 ― 상기 n-타입 소스/드레인 영역은 상기 제1 리세스로부터 성장된 제1 부분 및 상기 제2 리세스로부터 성장된 제2 부분, 및 상기 제1 부분 및 상기 제2 부분에 접합된 제1 중간 부분을 포함하고, 상기 제1 중간 부분은 오목한 상단 표면을 가짐 ―
를 포함하고,
상기 p-타입 FinFET을 형성하는 단계는:
제3 반도체 핀 및 제4 반도체 핀 상에 제2 게이트 스택을 형성하는 단계;
상기 제3 반도체 핀 및 상기 제4 반도체 핀의 제2 부분들을 에칭하여 각각 제3 리세스 및 제4 리세스를 형성하는 단계; 및
p-타입 소스/드레인 영역을 형성하기 위해 제2 에피택시 프로세스들을 수행하는 단계 ― 상기 p-타입 소스/드레인 영역은 상기 제3 리세스로부터 성장된 제3 부분 및 상기 제4 리세스로부터 성장된 제4 부분, 및 상기 제3 부분 및 상기 제4 부분에 접합된 제2 중간 부분을 포함하고, 상기 제2 중간 부분은 볼록한 상단 표면을 가짐 ―
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
상기 n-타입 소스/드레인 영역 상에 제1 소스/드레인 실리사이드 영역을 형성하는 단계; 및
상기 p-타입 소스/드레인 영역 상에 제2 소스/드레인 실리사이드 영역을 형성하는 단계
를 더 포함하며,
상기 제1 소스/드레인 실리사이드 영역 및 상기 제2 소스/드레인 실리사이드 영역은 각각 제1 하향(downward-pointing) V자형 및 제2 하향 V자형을 갖는 것인, 방법.
실시예 3. 실시예 2에 있어서,
상기 제1 하향 V자형은 상기 제2 하향 V자형보다 더 높은 높이를 갖는 것인, 방법.
실시예 4. 실시예 1에 있어서,
상기 p-타입 소스/드레인 영역은 제1 층, 상기 제1 층 위의 제2 층, 및 상기 제2 층 위의 제3 층을 포함하고, 상기 제1 층은 패싯(facet)들을 형성하도록 측방향으로 성장되는 것인, 방법.
실시예 5. 실시예 4에 있어서,
상기 n-타입 소스/드레인 영역은 제4 층, 상기 제4 층 위의 제5 층, 및 상기 제5 층 위의 제6 층을 포함하고, 상기 제1 리세스 및 상기 제2 리세스로부터 성장된 상기 제4 층의 부분들은 상기 제1 리세스 및 상기 제2 리세스에서 제한되는 것인, 방법.
실시예 6. 실시예 4에 있어서,
상기 p-타입 소스/드레인 영역은 SiGeB를 포함하고, 상기 제3 층은 상기 제2 층보다 더 낮은 게르마늄 원자 퍼센트를 가지며,
상기 방법은, 상기 제2 층을 노출시키기 위해 상기 제3 층을 관통 에칭하는(etching-through) 단계를 더 포함하고,
노출된 제2 에피택시 층은 부가적인 오목한 상단 표면을 갖는 것인, 방법.
실시예 7. 실시예 1에 있어서,
상기 p-타입 소스/드레인 영역은 상기 제2 중간 부분의 상단부로서 p-타입 캡핑 층을 포함하고, 상기 p-타입 캡핑 층은 볼록한 상단 표면 및 오목한 하단 표면을 포함하는 것인, 방법.
실시예 8. 실시예 1에 있어서,
상기 제1 에피택시 프로세스들 및 상기 제2 에피택시 프로세스들은 원격 플라즈마 화학 기상 증착을 사용하여 수행되는 것인, 방법.
실시예 9. 실시예 1에 있어서,
상기 n-타입 소스/드레인 영역은:
상기 제1 반도체 핀의 제1 외측 면 상의 제1 외측 부분; 및
상기 제1 반도체 핀과 상기 제2 반도체 핀 사이의 제1 내측 부분
을 포함하며,
상기 제1 외측 부분은 상기 제1 내측 부분의 절반보다 좁은 것인, 방법.
실시예 10. 실시예 9에 있어서,
상기 p-타입 소스/드레인 영역은:
상기 제2 반도체 핀의 제2 외측 면 상의 제2 외측 부분; 및
상기 제3 반도체 핀과 상기 제4 반도체 핀 사이의 제2 내측 부분
을 포함하며,
상기 제2 외측 부분은 상기 제2 내측 부분의 절반보다 더 넓은 것인, 방법.
실시예 11. 방법에 있어서,
n-타입 핀-전계 효과 트랜지스터(FinFET)를 형성하는 단계 ― 상기 n-타입 핀-전계 효과 트랜지스터(FinFET)를 형성하는 단계는, n-타입 소스/드레인 영역을 형성하는 단계를 포함함 ― ; 및
p-타입 FinFET을 형성하는 단계 ― 상기 p-타입 FinFET을 형성하는 단계는, p-타입 소스/드레인 영역을 형성하는 단계를 포함함 ―
를 포함하며,
상기 n-타입 소스/드레인 영역을 형성하는 단계는:
제1 에피택시 층을 성막하는 단계 ― 상기 제1 에피택시 층은 제1 반도체 핀 내의 제1 리세스에서 성장된 제1 부분, 제2 반도체 핀 내의 제2 리세스에서 성장된 제2 부분, 및 상기 제2 부분에 상기 제1 부분을 접합하는 제1 중간 부분을 포함함 ― ; 및
상기 제1 에피택시 층 위에 제1 캡핑 층을 성막하는 단계 ― 상기 제1 캡핑 층은 상기 제1 중간 부분 바로 위의 제2 중간 부분을 포함하고, 상기 제2 중간 부분은 오목한 상단 표면을 가짐 ―
를 포함하고,
상기 p-타입 소스/드레인 영역을 형성하는 단계는:
제2 에피택시 층을 성막하는 단계 ― 상기 제2 에피택시 층은 제3 반도체 핀 내의 제3 리세스에서 성장된 제3 부분, 제4 반도체 핀 내의 제4 리세스에서 성장된 제4 부분, 및 상기 제4 부분에 상기 제3 부분을 접합하는 제3 중간 부분을 포함함 ― ; 및
상기 제2 에피택시 층 위에 제2 캡핑 층을 성막하는 단계 ― 상기 제2 캡핑 층은 상기 제3 중간 부분 바로 위의 제4 중간 부분을 포함하고, 상기 제4 중간 부분은 볼록한 상단 표면을 가짐 ―
를 포함하는, 방법.
실시예 12. 실시예 11에 있어서,
상기 제1 캡핑 층 및 상기 제1 에피택시 층은 실리콘 인을 포함하고, 상기 제1 캡핑 층은 상기 제1 에피택시 층보다 더 낮은 인 농도를 갖는 것인, 방법.
실시예 13. 실시예 11에 있어서,
상기 제2 캡핑 층 및 상기 제2 에피택시 층은 실리콘 게르마늄 붕소를 포함하고, 상기 제2 캡핑 층은 상기 제2 에피택시 층보다 더 낮은 게르마늄 원자 퍼센트를 갖는 것인, 방법.
실시예 14. 실시예 11에 있어서,
상기 n-타입 소스/드레인 영역 및 상기 p-타입 소스/드레인 영역 위에 콘택 에칭 스톱(contact etch stop) 층 및 층간 유전체를 성막하는 단계;
제1 콘택 개구를 형성하기 위해, 상기 콘택 에칭 스톱 층, 상기 층간 유전체, 및 상기 제1 캡핑 층을 에칭하는 단계 ― 상기 제1 에피택시 층의 제1 노출된 부분은 오목함 ― ; 및
제2 콘택 개구를 형성하기 위해, 상기 콘택 에칭 스톱 층, 상기 층간 유전체, 및 상기 제2 캡핑 층을 에칭하는 단계 ― 상기 제2 에피택시 층의 제2 노출된 부분은 또한 오목함 ―
를 더 포함하는, 방법.
실시예 15. 실시예 11에 있어서,
상기 제1 에피택시 층을 성막하는 단계 전에, 상기 제1 리세스 및 상기 제2 리세스 내에 제3 에피택시 층을 성막하는 단계 ― 상기 제3 에피택시 층은 상기 제1 에피택시 층보다 더 낮은 인 농도를 가짐 ― ; 및
상기 제2 에피택시 층을 성막하는 단계 전에, 상기 제3 리세스 및 상기 제4 리세스 내에 제4 에피택시 층을 성막하는 단계 ― 상기 제4 에피택시 층은 상기 제2 에피택시 층보다 더 낮은 게르마늄 원자 퍼센트를 가짐 ―
를 더 포함하는, 방법.
실시예 16. 실시예 11에 있어서,
상기 제1 캡핑 층을 성막하는 단계는 SiGeP를 성막하는 단계를 포함하는 것인, 방법.
실시예 17. 방법에 있어서,
제1 반도체 핀 및 제2 반도체 핀을 에칭하여 각각 제1 리세스 및 제2 리세스를 형성하는 단계;
n-타입 소스/드레인 영역을 에피택셜 성장시키는 단계 ― 상기 n-타입 소스/드레인 영역은:
상기 제1 리세스로부터 성장된 제1 부분;
상기 제2 리세스로부터 성장된 제2 부분; 및
상기 제1 부분과 상기 제2 부분 사이의 제1 중간 부분
을 포함하고, 상기 제1 중간 부분은 오목한 상단 표면을 가짐 ― ;
상기 n-타입 소스/드레인 영역 내로 연장되는 제1 콘택 개구를 형성하는 단계 ― 상기 제1 콘택 개구는 제1 V자형 하단((V-shaped bottom)을 포함함 ― ;
제3 반도체 핀 및 제4 반도체 핀을 에칭하여 각각 제3 리세스 및 제4 리세스를 형성하는 단계;
p-타입 소스/드레인 영역을 형성하는 단계 ― 상기 p-타입 소스/드레인 영역은:
상기 제3 리세스로부터 성장된 제3 부분;
상기 제4 리세스로부터 성장된 제4 부분; 및
상기 제3 부분과 상기 제4 부분 사이의 제2 중간 부분
을 포함하고, 상기 제2 중간 부분은 볼록한 상단 표면을 가짐 ― ; 및
상기 p-타입 소스/드레인 영역 내로 연장되는 제2 콘택 개구를 형성하는 단계 ― 상기 볼록한 상단 표면을 갖는 상기 제2 중간 부분이 에칭되고, 상기 제2 콘택 개구는 제2 V자형 하단을 포함하고, 상기 제2 V자형 하단의 팁은 하방을 향함 ―
를 포함하는, 방법.
실시예 18. 실시예 17에 있어서,
에칭된 제2 중간 부분은 중간부를 갖고, 상기 중간부는 상기 중간부의 대향 측들에 있는 부분들보다 더 두꺼운 것인, 방법.
실시예 19. 실시예 17에 있어서,
상기 제2 중간 부분은 상기 제3 반도체 핀 및 상기 제4 반도체 핀의 상단 표면들보다 더 높은 최고점을 갖는 것인, 방법.
실시예 20. 실시예 17에 있어서,
상기 제1 V자형 하단은 상기 제2 V자형 하단의 제2 높이보다 더 높은 제1 높이를 갖는 것인, 방법.

Claims (10)

  1. 방법에 있어서,
    n-타입 핀-전계 효과 트랜지스터(FinFET)를 형성하는 단계; 및
    p-타입 FinFET을 형성하는 단계
    를 포함하며,
    상기 n-타입 FinFET을 형성하는 단계는:
    제1 반도체 핀 및 제2 반도체 핀 상에 제1 게이트 스택을 형성하는 단계;
    상기 제1 반도체 핀 및 상기 제2 반도체 핀의 제1 부분들을 에칭하여 각각 제1 리세스(recess) 및 제2 리세스를 형성하는 단계; 및
    n-타입 소스/드레인 영역을 형성하기 위해 제1 에피택시 프로세스들을 수행하는 단계 - 상기 n-타입 소스/드레인 영역은 상기 제1 리세스로부터 성장된 제1 부분 및 상기 제2 리세스로부터 성장된 제2 부분, 및 상기 제1 부분 및 상기 제2 부분에 접합된 제1 중간 부분을 포함하고, 상기 제1 중간 부분은 비평탄 상단 표면을 가지고, 상기 제1 중간 부분의 비평탄 상단 표면은 오목함 -
    를 포함하고,
    상기 p-타입 FinFET을 형성하는 단계는:
    제3 반도체 핀 및 제4 반도체 핀 상에 제2 게이트 스택을 형성하는 단계;
    상기 제3 반도체 핀 및 상기 제4 반도체 핀의 제2 부분들을 에칭하여 각각 제3 리세스 및 제4 리세스를 형성하는 단계; 및
    p-타입 소스/드레인 영역을 형성하기 위해 제2 에피택시 프로세스들을 수행하는 단계 - 상기 p-타입 소스/드레인 영역은 상기 제3 리세스로부터 성장된 제3 부분 및 상기 제4 리세스로부터 성장된 제4 부분, 및 상기 제3 부분 및 상기 제4 부분에 접합된 제2 중간 부분을 포함하고, 상기 제2 중간 부분은 비평탄 상단 표면을 가지고, 상기 제2 중간 부분의 비평탄 상단 표면은 볼록함 -
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 n-타입 소스/드레인 영역 상에 제1 소스/드레인 실리사이드 영역을 형성하는 단계; 및
    상기 p-타입 소스/드레인 영역 상에 제2 소스/드레인 실리사이드 영역을 형성하는 단계
    를 더 포함하며,
    상기 제2 소스/드레인 실리사이드 영역을 형성하는 단계는 상기 볼록한 비평탄 상단 표면을 제거하는 단계를 포함하고, 상기 제1 소스/드레인 실리사이드 영역 및 상기 제2 소스/드레인 실리사이드 영역은 각각 제1 하향(downward-pointing) V자형 및 제2 하향 V자형을 갖는 것인, 방법.
  3. 제1항에 있어서,
    상기 p-타입 소스/드레인 영역은 제1 층, 상기 제1 층 위의 제2 층, 및 상기 제2 층 위의 제3 층을 포함하고, 상기 제1 층은 패싯(facet)들을 형성하도록 측방향으로 성장되는 것인, 방법.
  4. 제3항에 있어서,
    상기 n-타입 소스/드레인 영역은 제4 층, 상기 제4 층 위의 제5 층, 및 상기 제5 층 위의 제6 층을 포함하고, 상기 제1 리세스 및 상기 제2 리세스로부터 성장된 상기 제4 층의 부분들은 상기 제1 리세스 및 상기 제2 리세스에서 제한되는 것인, 방법.
  5. 제3항에 있어서,
    상기 p-타입 소스/드레인 영역은 SiGeB를 포함하고, 상기 제3 층은 상기 제2 층보다 더 낮은 게르마늄 원자 퍼센트를 가지며,
    상기 방법은, 상기 제2 층을 노출시키기 위해 상기 제3 층을 관통 에칭하는(etching-through) 단계를 더 포함하고,
    노출된 제2 에피택시 층은 부가적인 오목한 상단 표면을 갖는 것인, 방법.
  6. 제1항에 있어서,
    상기 p-타입 소스/드레인 영역은 상기 제2 중간 부분의 상단부로서 p-타입 캡핑 층을 포함하고, 상기 p-타입 캡핑 층은 볼록한 상단 표면 및 오목한 하단 표면을 포함하는 것인, 방법.
  7. 제1항에 있어서,
    상기 n-타입 소스/드레인 영역은:
    상기 제1 반도체 핀의 제1 외측 면 상의 제1 외측 부분; 및
    상기 제1 반도체 핀과 상기 제2 반도체 핀 사이의 제1 내측 부분
    을 포함하며,
    상기 제1 외측 부분은 상기 제1 내측 부분의 절반보다 좁은 것인, 방법.
  8. 제7항에 있어서,
    상기 p-타입 소스/드레인 영역은:
    상기 제2 반도체 핀의 제2 외측 면 상의 제2 외측 부분; 및
    상기 제3 반도체 핀과 상기 제4 반도체 핀 사이의 제2 내측 부분
    을 포함하며,
    상기 제2 외측 부분은 상기 제2 내측 부분의 절반보다 더 넓은 것인, 방법.
  9. 방법에 있어서,
    n-타입 핀-전계 효과 트랜지스터(FinFET)를 형성하는 단계 - 상기 n-타입 FinFET을 형성하는 단계는, n-타입 소스/드레인 영역을 형성하는 단계를 포함함 - ; 및
    p-타입 FinFET을 형성하는 단계 - 상기 p-타입 FinFET을 형성하는 단계는, p-타입 소스/드레인 영역을 형성하는 단계를 포함함 -
    를 포함하며,
    상기 n-타입 소스/드레인 영역을 형성하는 단계는:
    제1 에피택시 층을 성막하는 단계 - 상기 제1 에피택시 층은 제1 반도체 핀 내의 제1 리세스에서 성장된 제1 부분, 제2 반도체 핀 내의 제2 리세스에서 성장된 제2 부분, 및 상기 제2 부분에 상기 제1 부분을 접합하는 제1 중간 부분을 포함함 - ; 및
    상기 제1 에피택시 층 위에 제1 캡핑 층을 성막하는 단계 - 상기 제1 캡핑 층은 상기 제1 중간 부분 바로 위의 제2 중간 부분을 포함하고, 상기 제2 중간 부분은 비평탄 상단 표면을 가지고, 상기 제2 중간 부분의 비평탄 상단 표면은 오목함 -
    를 포함하고,
    상기 p-타입 소스/드레인 영역을 형성하는 단계는:
    제2 에피택시 층을 성막하는 단계 - 상기 제2 에피택시 층은 제3 반도체 핀 내의 제3 리세스에서 성장된 제3 부분, 제4 반도체 핀 내의 제4 리세스에서 성장된 제4 부분, 및 상기 제4 부분에 상기 제3 부분을 접합하는 제3 중간 부분을 포함함 - ; 및
    상기 제2 에피택시 층 위에 제2 캡핑 층을 성막하는 단계 - 상기 제2 캡핑 층은 상기 제3 중간 부분 바로 위의 제4 중간 부분을 포함하고, 상기 제4 중간 부분은 비평탄 상단 표면을 가지고, 상기 제4 중간 부분의 비평탄 상단 표면은 볼록함 -
    를 포함하는, 방법.
  10. 방법에 있어서,
    제1 반도체 핀 및 제2 반도체 핀을 에칭하여 각각 제1 리세스 및 제2 리세스를 형성하는 단계;
    n-타입 소스/드레인 영역을 에피택셜 성장시키는 단계 - 상기 n-타입 소스/드레인 영역은:
    상기 제1 리세스로부터 성장된 제1 부분;
    상기 제2 리세스로부터 성장된 제2 부분; 및
    상기 제1 부분과 상기 제2 부분 사이의 제1 중간 부분
    을 포함하고, 상기 제1 중간 부분은 비평탄 상단 표면을 가지고, 상기 제1 중간 부분의 비평탄 상단 표면은 오목함 - ;
    상기 n-타입 소스/드레인 영역 내로 연장되는 제1 콘택 개구를 형성하는 단계 - 상기 제1 콘택 개구는 제1 V자형 하단(V-shaped bottom)을 포함함 - ;
    제3 반도체 핀 및 제4 반도체 핀을 에칭하여 각각 제3 리세스 및 제4 리세스를 형성하는 단계;
    p-타입 소스/드레인 영역을 형성하는 단계 - 상기 p-타입 소스/드레인 영역은:
    상기 제3 리세스로부터 성장된 제3 부분;
    상기 제4 리세스로부터 성장된 제4 부분; 및
    상기 제3 부분과 상기 제4 부분 사이의 제2 중간 부분
    을 포함하고, 상기 제2 중간 부분은 비평탄 상단 표면을 가지고, 상기 제2 중간 부분의 비평탄 상단 표면은 볼록함 - ; 및
    상기 p-타입 소스/드레인 영역 내로 연장되는 제2 콘택 개구를 형성하는 단계 - 상기 볼록한 상단 표면을 갖는 상기 제2 중간 부분이 에칭되고, 상기 제2 콘택 개구는 제2 V자형 하단을 포함하고, 상기 제2 V자형 하단의 팁은 하방을 향함 -
    를 포함하는, 방법.
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