CN113745163A - 形成鳍式场效应晶体管的方法 - Google Patents

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Abstract

形成鳍式场效应晶体管的方法包括：蚀刻第一和第二半导体鳍以形成第一和第二凹进，外延生长n型源/漏极区，n型源/漏极区包括来自第一和第二凹进的第一部分和第二部分以及二者之间的拥有凹面顶面的第一中间部分。第一接触开口形成并延伸入n型源/漏极区，并带有一个V型底部。方法还包括：蚀刻第三和第四半导体鳍以形成第三和第四凹进，以及形成p型源/漏极区，p型源/漏极区包括来自第三和第四凹进的第三部分和第四部分以及二者之间的拥有凸面顶面的第二中间部分。第二接触开口形成并带有第二V型底部，第二V型底部的尖端指向下。

Description

形成鳍式场效应晶体管的方法
技术领域
本发明的实施例涉及形成鳍式场效应晶体管的方法。
背景技术
在鳍式场效应晶体管的形成中，源极/漏极区域典型的构造过程是通过形成半导体鳍，凹进半导体鳍以形成凹进，以及从凹进开始生长外延区域。
从邻近半导体鳍的凹进生长的外延区域可以相互融合，这样得到的外延区域可以拥有平坦的顶面。形成源极/漏极接触插件以电连接到源极/漏极区域。
发明内容
根据本发明实施例的一个方面，提供了一种形成鳍式场效应晶体管的方法，包括：形成n型鳍式场效应晶体管(FinFET)，包括：在第一半导体鳍和第二半导体鳍上形成第一栅极堆叠件；蚀刻第一半导体鳍和第二半导体鳍的第一部分以分别形成第一凹进和第二凹进；和进行第一外延工艺以形成n型源/漏极区，其中n型源/漏极区包含由第一凹进生长的第一部分和由第二凹进生长的第二部分以及连接到第一部分和第二部分的第一中间部分，其中第一中间部分具有凹面顶面；以及形成p型FinFET包括：在第三半导体鳍和第四半导体鳍上形成第二栅极堆叠件；蚀刻第三半导体鳍和第四半导体鳍的第二部分以分别形成第三凹进和第四凹进；和进行第二外延工艺以形成p型源/漏极区，其中源/漏极区包含由第三凹进生长的第三部分和由第四凹进生长的第四部分以及连接到第三部分和第四部分的第二中间部分，其中第二中间部分具有凸面顶面。
根据本发明实施例的另一个方面，提供了一种形成鳍式场效应晶体管的方法，包括：形成n型鳍式场效应晶体管(FinFET)，包括：形成n型源/漏极区，包括：沉积第一外延层，其中第一外延层包括在第一半导体鳍中的第一凹进中生长的第一部分、在第二半导体鳍中的第二凹进中生长的第二部分以及将第一部分连接到第二部分的第一中间部分；和在第一外延层上方沉积第一覆盖层，其中第一覆盖层包括直接位于第一中间部分上方的第二中间部分，并且第二中间部分具有凹面顶面；以及形成p型FinFET，包括形成p型源/漏极区，包括：沉积第二外延层，第二外延层包括在第三半导体鳍中的第三凹进中生长的第三部分、在第四半导体鳍中的第四凹进中生长的第四部分以及将第三部分连接到第四部分的第三中间部分；在第二外延层上方沉积第二覆盖层，其中第二覆盖层包括直接位于第三中间部分上方的第四中间部分，并且第四中间部分具有凸面顶面。
根据本发明实施例的又一个方面，提供了一种形成鳍式场效应晶体管的方法，包括：蚀刻第一半导体鳍和第二半导体鳍以分别形成第一凹进和第二凹进；外延生长n型源/漏极区，n型源/漏极区包括：由第一凹生长第一部分；由第二凹进生长的第二部分；以及和位于第一部分和第二部分之间的第一中间部分，其中第一中间部分具有凹面顶面；形成延伸进n型源/漏极区的第一接触开口，其中第一接触开口包括第一V形底；蚀刻第三半导体鳍和第四半导体鳍以分别形成第三凹进和第四凹进；形成p型源/漏极区，p型源/漏极区包括：由第三凹进生长的第三部分；由第四凹进生长的第四部分；和位于第三部分和第四部分之间的第二中间部分，其中第二中间部分具有凸面顶面；以及形成延伸进p型源/漏极区的第二接触开口，其中蚀刻具有凸面顶面的第二中间部分，第二接触开口包括第二V形底，第二V形底的尖端指向下。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1、图2、图3A、图3B、图3C、图4A、图4B、图4C、图5、图6、图7A、图7B、图8A、图8B、图9、图10、图11A、图11B和图11C描绘了在根据一些实施例形成n型FinFET和p型FinFET的中间阶段中的透视图和截面图。
图12示出了根据一些实施例用于n型FinFET和p型FinFET的工艺流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
提供了一种n型场效应晶体管(FinFET)、一种p型FinFET及其形成方法。根据本公开的一些实施例，n型FinFET的n型源/漏极区域沉积拥有波浪形顶面，同时p型FinFET的p型源/漏极区域沉积为拥有圆锥形。这可以减少p型FinFET中半导体鳍的弯鳍曲，同时，到n型源/漏极区域和p型源/漏极区域的接触插件的接触面积也能减少。在n型源/漏极区域和p型源/漏极区域上形成的硅化物区域可以拥有凹进的中间部分(具有V型形状)。这里所讨论的实施例将提供能够生产或使用本公开主题的实例，本领域的普通技术人员很容易理解涉及不同实施例范围内所进行的改进。贯穿各个视图和示例性实施例，类似的参考标号用于指定类似的元件。尽管可以将方法实施例讨论为按照特定顺序实施，可按照任何逻辑顺序实施其他方法实施例。
图1、图2、图3A、图3B、图3C、图4A、图4B、图4C、图5、图6、图7A、图7B、图8A、图8B、图9、图10、图11A、图11B和图11C描绘了在根据一些本公开实施例形成n型FinFET和p型FinFET的中间阶段中的透视图和截面图。相应的工艺在图12所示的工艺流程图中示出。
图1示出了初始结构的透视图。初始结构包括晶圆10，晶圆10进一步包括衬底20。衬底20可以是半导体衬底，半导体衬底可以为硅衬底、硅锗衬底或由其他半导体材料形成的衬底。衬底20的顶面可以有一个(100)表面平面。衬底20可以掺杂有p型杂质或n型杂质。诸如浅沟槽隔离(STI)的隔离区22可以形成为从衬底20的顶面延伸至衬底20内。位于相邻的STI区22之间的衬底20的部分称为半导体带24。根据一些实施例，半导体带24的顶面和STI区22的顶面可以基本上彼此齐平。
STI区22可以包括通过衬底20的表面层的热氧化形成的内衬氧化物(未显示)。内衬氧化物也可以是沉积的氧化硅层，例如，通过使用原子层沉积(ALD)，高密度等离子体化学气相淀积(HDPCVD)或化学气相沉积(FCVD)形成。STI区22也可在内衬氧化物上方包括电介质材料，其中电介质材料可以采用流体化学气相沉积(FCVD)、旋涂、或相类似的方法来形成。
晶圆100包括用于形成n型FinFET的n型器件区100N，以及用于形成p型FinFET的p型器件区100P以。为了相互区分n型器件区100N和p型器件区100P中的部件，可以用以字母“N”结尾的参考数字参考在n型器件区100N中形成的部件，并且用以字母“P”结尾的参考数字参考在p型器件区100P中形成的部件。例如，在n型器件区100N中的半导体带24可参考为24N，并且在p型器件区100P中的半导体带24可参考为24P。根据一些实施例，半导体带24N是由硅形成或包括硅(不含锗)，而半导体带24P以硅锗替代。根据可选实施例，半导体带24N和24P均由不含锗的硅形成或包括不含锗的硅。
参照图2，使STI区22凹进，从而使得半导体带24N和24P的顶部高于STI区22的顶面22A突出以形成突出鳍24N’和24P’。相应的工艺在图12所示的工艺流程中示为工艺202。在STI区22中的半导体带24N和24P部分仍指半导体带。可以使用干蚀刻工艺实施蚀刻，其中，氟化氢HF和氨气NH3的混合物用作蚀刻气体。蚀刻工艺也可以采用三氟化氮NF3和氨气NH3的混合物用作蚀刻气体。在蚀刻工艺期间，可以生成等离子体。也可以包括氩气。根据一些本公开的可选实施例，使用湿蚀刻工艺实施STI区22的凹进。例如，蚀刻化学物可以包括氟化氢HF溶液。
根据一些实施例，可以采用任何合适的方法形成/图案化用于FinFET的鳍。例如，可以采用一个或多个光刻工艺图案化鳍，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，可以允许创建的图案能够拥有比使用单个、直接光刻工艺所获得的更小的节距。例如，在一个实施例中，牺牲层形成在衬底上方，并使用光刻工艺被图案化。采用自对准工艺沿着图案化的牺牲层形成间隔件。然后去除牺牲层，保留下的间隔件或芯轴可以然后用于图案化鳍。
参照图3A、图3B和图3C，在突出鳍24N’和24P’的顶面和侧壁上形成伪栅极堆叠件30。在图12中所示的工艺流程中将相应的工艺示出为工艺204。根据一些实施例，用于形成FinFET的鳍组可以包括紧密聚集在一起的多个鳍。例如，在图3A显示的示例中示出2鳍组在左侧，单个鳍(或多鳍鳍组)在右侧。在相同鳍组内的鳍的间隔(称为组内间隔)比相邻的鳍组之间的组内间隔小。
图3B所示的截面图是参考图3A中B-B截面获得，并且图3C所示的截面图是参考图3A中C-C截面获得。伪栅极堆叠件30可以包括伪栅极电介质32(图3B)和位于伪栅极电介质32上方的伪栅电极34。例如，可以使用非晶硅或多晶硅形成伪栅电极34，也可以使用其他材料。每一个伪栅极堆叠件30也可以包括位于伪栅电极34上方的一个(或多个)硬掩模层36。硬掩模层36可以由氮化硅、碳氮化硅或类似物等形成。伪栅极堆叠件30还具有垂直于突出鳍24’的纵向方向的纵向方向。
接下来，在伪栅极堆叠件30的侧壁上形成栅极间隔件38(图3A和图3B)。在图12中所示的工艺流程中将相应的工艺示出为工艺206。根据本公开的一些实施例，栅极间隔件38由诸如碳氮化硅(SiCN)、氮化硅，氧碳氮化硅(SiOCN)或类似物的电介质材料形成，并且可以具有单层结构或包括多个电介质层的多层结构。
根据本公开的一些实施例，栅极间隔件38是多层栅极间隔件。例如，每一个栅极间隔件38可以包括氮化硅(SiN)层和位于氮化硅层上方的SiOCN层。图3A和图3C也显示了在突出鳍24’的侧壁上形成的鳍间隔件39。在图12中所示的工艺流程中也将相应的工艺示出为工艺206。根据本公开的一些实施例，形成鳍间隔件39的工艺与形成栅极间隔件38的工艺相同。例如，在形成栅极间隔件38的工艺中，沉积毯式电介质层以形成栅极间隔件38，进行蚀刻时，可以有一些部分残留于突出鳍24’N和24P’的侧壁上，从而形成鳍间隔件39。根据一些实施例，鳍间隔件39包括诸如鳍间隔件39A和39C(图3C)的外部鳍间隔件，他们位于鳍组中最外面鳍的外侧上。鳍间隔件39进一步包括诸如鳍间隔件39B的内部鳍间隔件，内部鳍间隔件位于同一鳍组中的鳍24N’和24P’之间。
在图3B和随后的图4B和图11B中，STI 22的顶面22A的平面(图3A)可以显示出来，且半导体鳍24’高于顶面22A。STI区22的底面22B(图3A)也可以在截面图中显示出来。STI区22位于22A和22B之间的水平处，并且在图3B、图4B和图11B中未显示，因为他们在与所示平面不同的平面中。
图4A、图4B、图4C、图5、图6、图7A和图7B显示了形成N型器件区100N中n型源/漏极区42N和p型器件区100P中p型源/漏极区42P的工艺。为了易于n型源/漏极区42N和p型源/漏极区42P的比较，形成n型源/漏极区42N和p型源/漏极区42P的各层相对应的工艺将在相同图中显示。但是，这并不意味着在n型源/漏极区42N和p型源/漏极区42P中的相对应的层是在共同的工艺中形成。而且，n型源/漏极区42N和p型源/漏极区42P是在独立的工艺流程中形成。根据一些实施例，n型源/漏极区42N首先形成，随后p型源/漏极区42P跟着形成。这就意味着，在图4A、图4B、图4C、图5、图6、图7A和图7B中的n型器件区100N中显示的工艺首先进行，随后进行图4A、图4B、图4C、图5、图6、图7A和图7B中的p型器件区100P中显示的工艺。根据可选实施例，p型源/漏极区42P首先形成，随后是n型源/漏极区42N的形成。
参考图4A、图4B和图4C，进行蚀刻工艺(下文中也称为源/漏极凹进工艺)，以凹进突出鳍24N’和24P’的未被伪栅极堆叠件30和栅极间隔件38覆盖的部分。如此形成凹进40N和40P。相应的工艺在图12中示出的工艺流程中显示为工艺208N和208P。图4B和图4C显示了分别通过参考图4A中的B-B和C-C的截面图所对应获得的截面图。图4C中的虚线显示了直接位于栅极间隔件38和栅极堆叠件30下方的部分突出鳍24N’和24P’，以虚线显示是因为他们不在所示的平面内。同样，虚线也显示了凹进40N和40P。凹进可以是各向异性的，并且因此直接位于伪栅极堆叠件30和栅极间隔件38下面的部分鳍24N’和24P’受到保护并且不被蚀刻。凹进40N和40P也位于伪栅极堆叠件30的相对侧上，如图4A。尽管在相同图中显示，凹进40N的形成与40P的形成可以是在相互独立的工艺中，如图12所示的工艺流程。
根据本公开的一些实施例，凹进工艺是通过干法蚀刻工艺进行的。干法蚀刻工艺可采用工艺气体进行，如C2F6、CF4、SO2；HBr、Cl2和O2的混合物；HBr、Cl2、O2和CF2的混合物；或类似物。蚀刻可以是各向异性的。根据本公开的一些实施例，如图4B所示，面对相对应的凹槽40N和40P的突出鳍24N’和24P’的侧壁基本上垂直，并且与相对应的栅极间隔件38外侧壁基本上齐平。面对凹进40N和40P的突出鳍24N’和24P’的侧壁可以在(110)表面平面上。根据一些实施例，凹进40N和40P的底部高于STI区22的顶面22A。根据可选实施例，凹槽进40N和40P的底部可以持平于或低于STI区22的顶面22A。
根据一些实施例，在突出鳍24’的蚀刻期间，鳍间隔件39也被蚀刻，以使得外部间隔件39A和内部间隔件39B的高度降低。突出鳍24N’和24P’可以比鳍间隔件39凹进更多。
图5、图6和图7A显示了在外延区42中沉积(子)层的工艺。再次，尽管在相同视图中显示，但在n型FinFET区100N和p型FinFET区100P中的层实际上是在独立的工艺中形成。例如，层42NA和42PA通过独立的沉积工艺形成；层42NB和42PB通过独立的沉积工艺形成；层42NC和42PC通过独立的沉积工艺形成；如图12中的工艺流程所示。
参考图5，外延层42NA(也可称为外延层L1)通过外延工艺沉积于n型FinFET区100N中。相应的工艺在图12所示的工艺流程中示为工艺210N。在参考截面B-B中外延层42NA的截面图形状在图11B中可见。根据一些实施例，沉积是通过非保型沉积工艺进行的，因此第一层42NA的底部部分比侧壁部分厚。这种情况发生是由于半导体的(100)表面上的增长比在(110)表面上快。
外延层42NA的沉积可以采用减压化学气相淀积(RPCVD)、等离子体增强化学气相沉积(PECVD)或类似方法进行。在外延层42NA、42NB和42NC时(图11A和图11B)的讨论中，磷作为n型掺杂剂的示例进行讨论，也可以使用其他n型掺杂剂，诸如砷、锑、或其他类似物及其组合。在外延层42PA、42PB和42PC(如图11A和图11B)的讨论中，硼作为p型掺杂剂的示例进行讨论，可以使用其他p型掺杂剂，诸如铟。
根据一些实施例，外延层42NA由磷化硅SiP形成或包括SiP。根据可选实施例，外延层42NA由砷化硅SiAs形成或包括SiAs。同样根据可选实施例，外延层42NA由砷化硅SiAs层和SiAs层上方的SiP层形成或包括SiAs层和SiAs层上方的SiP层。取决于外延层42NA的期望成份，用于沉积外延层42NA的工艺气体可包括含硅气体，诸如硅烷、二氯硅烷(DCS)或类似物。外延层42NA可以拥有范围在大约1x 1020/cm3和8x 1020/cm3之间的第一掺杂浓度(诸如磷或砷)。在沉积工艺中，将诸如氯化氢HCl的蚀刻气体加入到工艺气体中，达到选择性沉积于半导体上而非电介质之上。诸如氢气H2和/或N2氮气的载运气体也可包括在工艺气体中，例如具有范围在大约50sccm和500sccm之间的流速。
进一步参考图5，外延层42PA(也称作外延层L1)通过外延工艺沉积在p型FinFET区100P中。相应的工艺在图12所示的工艺流程中示为工艺210P。根据一些实施例，也通过非保型沉积工艺进行沉积，因此第一层42PA的底部部分比侧壁部分厚。沉积可以采用RPCVD、PECVD方法或类似方法进行。根据一些实施例，外延层42PA由硼化硅锗(SiGeB)构成或包括SiGeB。决于外延层42PA的期望成份，用于沉积外延层42PA的工艺气体可包括：含硅气体，诸如硅烷、乙硅烷(Si2H6)、二氯硅烷(DCS)或类似物；含锗气体，诸如锗烷(GeH4)、乙锗烷(Ge2H6)或类似物；以及含掺杂剂的工艺气体，诸如B2H6或类似物。外延层42PA可以拥有范围在大约1x 1020/cm3和6x 1020/cm3之间的硼浓度。锗原子百分比可以介于约15％和约40％之间的范围内。
根据一些实施例，如图5所示，外延层42NA的顶面要比鳍间隔件39的顶端低。另一方面，外延层42PA生长的比外延层42NA大，并且外延层42PA的顶面比鳍间隔件39的顶端高。相应地，外延层42PA向侧向扩展以形成小平面。根据一些实施例，如图5所示的截面图中，部分外延层42PA的高度H2比突出鳍24’P的高度H1超出50％，也可以超出大约70％。
接下来，参考图6，沉积外延层42NB(也被标记为外延层L2)。相应的工艺在图12所示的工艺流程中示为工艺212N。沉积可以采用RPCVD)、PECVD或类似方法进行。根据一些实施例，外延层42NB包含磷化硅，且磷的第二磷浓度比外延区42NA中的第一磷浓度高。根据一些实施例，例如，在外延区42NB中的第二磷浓度可以介于大约8x 1020/cm3和大约5x1021/cm3之间。形成外延层42NB的工艺气体可以与形成外延层42NA的工艺气体相似，除了工艺气体的流速可以与外延层42NA的形成中相应的工艺气体的流速不同。
如图6所示，外延层42NB的顶端与突出鳍24N’的持平。图11B显示图6中参考截面B-B的截面图，其显示外延层42NB的相对端与突出鳍24N’的顶面持平，而外延层42NB顶面的中间部分可低于突出鳍24N’的顶面。外延层42NB的底端42NB-B也低于外延层42PB的底端42PB-B，也如图11B所示。
从相邻的凹进生长的外延层42NB发生融合，伴有空气隙44N被密封于外延层42NB的下面。融合后的外延层42NB的顶面可拥有非平面轮廓(也称为拥有波浪形)，相邻半导体鳍24N’之间的中间部分低于其相对侧上的部分。
进一步参考图6，外延层42PB(也称为外延层L2)被沉积。相应的工艺在图12所示的工艺流程中示为工艺212P。沉积可以采用RPCVD)、PECVD)或类似方法进行。根据一些实施例，外延层42PB包含硼化硅锗，其中硼拥有的第二硼浓度高于外延层42PA中的硼浓度。根据一些实施例，例如，外延区42PB中的硼浓度可以介于大约6x 1020/cm3和大约3x 1021/cm3之间。此外，外延层42PB中的锗原子百分比高于外延层42PA中的锗原子百分比。根据一些实施例，例如，外延层42PB中的锗原子百分比在介于大约40％---60％之间的范围内。形成外延层42PB的工艺气体可以与形成外延层42PA的工艺气体相似，除了工艺气体的流速可以与外延层42NA的形成中相应的工艺气体的流速不同。
外延层42PB的顶端与突出鳍24P’的顶端持平。图11B显示图6中参考截面B-B的截面图，其显示外延层42PB的相对端与突出鳍24P’的顶面持平，而外延层42PB顶面的中间部分可低于突出鳍24N’的顶面。
从相邻的凹进生长的外延层42PB发生融合，伴有空气隙44N被密封于外延层42PB的下面。融合后的外延层42PB的顶面可拥有非平面轮廓(也称为拥有波浪形)，相邻半导体鳍24P’之间(以及对应的凹槽40P)的中间部分低于其相对侧上的部分。根据可选实施例，融合后的外延层42PB的顶面可拥有平面轮廓(也称为拥有非波浪形)，并且相对应的平面顶面用虚线43标出。
图7A显示沉积外延层42NC(也称为外延层L3或覆盖层)的外延工艺。相应的工艺在图12所示的工艺流程中示为工艺214N。沉积工艺可以采用RPCVD、PECVD或类似方法进行。根据一些实施例，外延层42NC包含磷化硅。此外，金属锗可以被加入，例如，锗原子百分比在大约1％到大约5％之间的范围内。根据一些实施例，外延区42NC中的磷浓度可以在大约1x1021/cm3和大约3x 1021/cm3之间的范围内。形成外延层42NC的工艺气体可以与形成外延层42NB的工艺气体相似，除了可以添加含锗气体，诸如锗烷、乙锗烷或类似物。在整个说明中，外延层42NA、42NB和42NC被共同地或单独地称为外延层或外延区42N，此后被共同地称为源/漏极区42N。
图7A进一步显示了沉积外延层42PC(也称为外延层L3或覆盖层)的外延工艺。相应的工艺在图12所示的工艺流程中示为工艺214P。沉积工艺可以采用RPCVD、PECVD或类似方法进行。外延层42PC的顶面具有非波浪形，顶面的中间部分最高，并且顶面的相对部分逐渐降低。根据一些实施例，外延层42PC包含硼化硅锗。根据一些实施例，外延区42PC中的硼浓度在大约8x 1020/cm3到大约1x 1021/cm3之间的范围内。此外，外延层42PC中的锗原子百分比低于外延层42PB中的锗原子百分比。根据一些实施例，例如，外延层42PC中的锗原子百分比在大约在45％到大约55％之间的范围内。在整个说明中，外延层42PA、42PB和42PC被共同地或单独地称为外延层或外延区42P，此后被共同称为源/漏极区42P。图7B显示了源/漏极区42N和42P的透视图。
如图7A所示，外延层42NC的顶面保持波浪形，外延层42NC的顶面的中间部分低于相对部分。外延层42NC的顶面可包括V形部分。另一方面，外延层42PC生长的更厚，外延层42PC的顶面拥有非波浪形。综上，源/漏极区42P在图7A所示的截面图中拥有锥形截面图。将外延层42NC形成为带有波浪形顶面的和并且外延层42PC为非波浪形(例如，圆锥形)具有一些有益的特性。外延层42NC的波浪形可增加源/漏极接触插件(图11A中的66N)与源/漏极区42之间的接触面积，从而减小了接触阻抗。另一方面，如果源/漏极区42P形成为具有波浪形，将会造成突出鳍24P’的严重向外弯曲。试验结果显示，通过增加源/漏极区42P的抬升高度RH(因此形成圆锥形)可减少弯曲。相应地，源/漏极区42P形成为非波浪形。另一方面，对n型FinFET鳍弯曲不是问题，所以源/漏极区42N可以形成为具有波浪形。
根据一些实施例，对于n型源/漏极区42，波形高度WH可以在大约3nm和大约15nm之间的范围内。融合高度MHN可以在大约7nm和大约20nm之间的范围内，并且可以小于突出鳍24N’的高度H1约50％，其中高度H1可以在大约40nm和大约100nm之间的范围内。比率WH/(WH+MHN)可在约0.1和0.4之间的范围中。外延区42N的外部宽度WON小于内部宽度WIN的一半，该外部宽度WON是在突出鳍24N’的外侧上测量的，内部宽度WIN是突出鳍24N’之间的外延区42N的宽度。根据一些实施例，外部宽度WON在大约5nm和15nm之间的范围内，内部宽度一半WIN/2在大约10nm和30nm之间的范围内。让外部宽度WON小于内部宽度一半则有助于波浪外形的形成。外延区42N的总宽度TWN(基于两个鳍)可以在大约40nm和大约80nm之间的范围内。
对于p型源/漏极区42P，抬升高度RH(其是源/漏极区42P的最高点与突出鳍24P’的顶面水平之间的高度差)会控制在一定范围。当抬升高度太小时，在接下来形成接触开口(图10)时，外延层42PC和42PB二者可能会蚀刻穿透，接触插件会落在外延层42PA上，可能造成系列的硼丢失问题。当抬升高度太大时，外延层42PC可能不会蚀刻穿透，接触件将落在外延层42PC上，外延层42PC的掺杂浓度会比外延层42PB低。同时，接触地区不会被凹化，减少接触面积的益处就不能达到。根据一些实施例，抬升高度RH在约5nm和约15nm的范围内。融合高度MHP可在大约40nm到大约80nm之间的范围内，并且可以超出突出鳍24P’的高度H1约50％，其中高度H1可以在大约40nm和100nm之间的范围内。比率RH/MHP可以在约0.1和约0.4之间的范围内。外延区42P的外部宽度WOP大于WIP/2，外部宽度WOP是在突出鳍24P’的外面侧上，其中内部宽度WIP是突出鳍24P’之间的部分外延区42P的宽度。根据一些实施例，外部宽度WOP在大约15nm和大约30nm之间的范围内，并且内部宽度WI1在大约20nm和40nm之间的范围内。外延区42P的总宽度TWP可以在约40nm和约80nm之间的范围内。比率MHN/MHP可以在约0.15和约0.6之间的范围内。
参考图8A和图8B，接触蚀刻停止层(CESL)46和层间电介质层(ILD)48形成在外延区42P和42N上方，并且在伪栅极堆叠件30上方(图8B)。在图12中所示的工艺流程中将相应的工艺示出为工艺216。进行诸如化学机械抛光(CMP)工艺或机械研磨工艺的平坦化，以去除CESL46和ILD48的多余部分，直到暴露伪栅极堆叠件30(图8B)。
参考图9，伪栅极堆积件30被替换栅极堆叠件56所替换。在图12中所示的工艺流程中将相应的工艺示出为工艺218。替换栅极堆叠件56包括栅极电介质52，栅极电介质52包括在突出鳍24’的顶面和侧壁上的界面层和在界面层上的高k电介质。替换栅极堆叠件56进一步包括高k电介质52上方的栅电极54。在替换栅极堆叠件56形成之后，替换栅极堆叠件56被凹进以形成在栅极间隔件38之间的沟槽。电介质材料，诸如氮化硅、氧氮化硅或类似物，被充填到形成的沟槽中以形成硬掩模58。
接下来，参考图10，ILD48和CESL46被蚀刻以同时形成接触开口60N和60P，使得外延层42NB和42PB分别被暴露。在图12中所示的工艺流程中将相应的工艺示出为工艺220。外延层42NC被蚀刻穿透，且外延层42NB的顶面被暴露。在外延层42NC中添加锗会导致外延层42NC的蚀刻速率显著高于外延层42NB的蚀刻速率，并且因此通过控制蚀刻工艺，蚀刻可以基本上停止在外延层42NB上，外延层42NB过蚀刻则很小。被暴露的外延层42NB的顶面呈波浪形，中间部分被凹进低于中间部分的相对侧上的相对部分，致使外延层42NB的暴露顶面在截面图中呈V型。
在p型器件区100P中，尽管源/漏极区42呈圆锥形，且外延层42PC比外延层42NC更厚，但是外延层42PC的蚀刻速率比外延层42NC高(例如，高两倍)。这对于外延层42PC较高的厚度进行了补偿，使得当外延层42NC被蚀刻穿透时，外延层42PC也同样被蚀刻穿透，外延层42PB的暴露顶面也就拥有凹进(波浪)形状。
接下来，如图11A和图11B所示，源/漏极硅化物区64N和64P，以及源/漏极接触插件66N和66P被形成。图11B显示了在图11A中参考截面B-B中的截面图；图11A显示了在图11B中参考截面C-C中的截面图。参考截面B-B和C-C与图4A中的相同。根据本公开的一些实施例，源/漏极硅化物区64N和64P的形成包括沉积延伸进入开口60N和60P中(图10)的金属层，诸如钛层、钴层或类似物，然后进行退火工艺，使得金属层的底部与外延层42NB和42PB反应，以分别形成硅化物区64N和64P。在图12中所示的工艺流程中将相应的工艺示出为工艺222。残留下的未反应的金属层可以被去除。
源/漏极接触插件66N和66P然后在沟槽60N和60P中分别形成，并分别电连接到各自的源/漏极硅化物区64N和64P。在图12中所示的工艺流程中将相应的工艺示出为工艺224。根据一些实施例，硅化物区64N中的凹进的深度DSN，也就是外延层42NB顶面的凹面凹进的深度，比深度DSP大，深度DSP是硅化物区64P中的凹进的深度。深度DSP也与外延层42PB顶面的凹面凹进的深度相等。N型FinFET 68N和p型FinFET 68P因此形成。根据可选实施例，如图6中虚线的顶面43所示，深度DSP等于0，这也就意味着硅化物区64P，不具有凹进，而是平坦的。
本公开的实施例具有一些有利特征。通过形成带有波浪形顶面的N型源/漏极区，接触电阻，即源/漏极接触插件与源/漏极区之间的电阻，由于波浪形比平坦形具有增加的接触面积而减小。通过将p型源/漏极区形成为带有圆锥形，p型FinFET的鳍的弯曲减小了。此外，源/漏极接触插件与p型源/漏极区之间的接触电阻不会增加(实际上也许降低)，也是由于接触区域具有波浪形。另外，利用圆锥形，p形FinFET的源/漏极区具有应变的提高以及因此电流的提高。
根据本发明的一些实施例，一个方法包括：形成一个n型FinFET，包括在第一半导体鳍和第二半导体鳍上形成第一栅极堆叠件；蚀刻第一半导体鳍和第二半导体鳍的第一部分以分别形成第一凹进和第二凹进；并且，进行第一外延工艺以形成n型源/漏极区，其中n型源/漏极区包含由第一凹进生长的第一部分和由第二凹进生长的第二部分以及连接到第一部分和第二部分的第一中间部分，其中第一中间部分具有凹面顶面。该方法还包含形成p型FinFET，包括在第三半导体鳍和第四半导体鳍上形成第二栅极堆叠件；蚀刻第三半导体鳍和第四半导体鳍的第二部分以分别形成第三凹进和第四凹进；并且，进行第二外延工艺以形成p型源/漏极区，其中源/漏极区包含由第三凹进生长的第三部分和由第四凹进生长的第四部分以及连接到第三部分和第四部分的第二中间部分，其中第二中间部分具有凸面顶面。在一个实施例中，这个方法进一步包括在n型源/漏极区上形成第一源/漏极硅化物区；在p型源/漏极区上形成第二源/漏极硅化物区；第一源/漏极硅化物区和第二源/漏极硅化物区分别具有第一指向下的V形和第二指向下的V形。在一个实施例中，第一指向下的V形比第二指向下的V形具有更大的高度。在一个实施例中，p型源/漏极区包括第一层、位于第一层上方的第二层和位于第二层上方的第三层，并且其中，第一层侧向延展以形成小平面。
在一个实施例中，n型源/漏极区包括第四层、位于第四层上方的第五层和位于第五层上方的第六层，其中，由第一凹进和第二凹进生长的第四层的部分被限制于第一凹进和第二凹进中。在一个实施例中，p型源/漏极区包含硼化硅锗，并且第三层比第二层具有更低的锗原子百分比，并且其中方法进一步包含蚀刻穿透第三层以暴露第二层，并且暴露的第二外延层具有额外的凹面顶面。在一个实施例中，p型源/漏极区包括p型覆盖层作为第二中间部分的顶部，并且其中p型覆盖层包括凸形面顶面和凹面底面。在一个实施例中，采用远场等离子体化学气相沉积进行第一外延工艺和第二外延工艺。在一个实施例中第一外部部分，位于第一半导体鳍的第一外侧上；第一内部部分，位于第一半导体鳍与第二半导体鳍之间，其中第一外部部分比第一内侧部部分的一半窄。在一个实施例中，p型源/漏极区包括第二外部部分，位于第二半导体鳍的第二外侧上；第二内部部分，位于第三半导体鳍与第四半导体鳍之间，第二外部部分比第二内部部分的一半宽。
根据本发明的一些实施例，一个方法包括：形成n型源/漏极区，包括：沉积第一外延层，其中第一外延层包括在第一半导体鳍中的第一凹进中生长的第一部分、在第二半导体鳍中的第二凹进中生长的第二部分以及将第一部分连接到第二部分的第一中间部分；在第一外延层上方沉积第一覆盖层，其中第一覆盖层包括直接位于第一中间部分上方的第二中间部分，并且第二中间部分具有凹面顶面；该方法还包含形成p型FinFET，包括形成p型源/漏极区，包括：沉积第二外延层，第二外延层包括在第三半导体鳍中的第三凹进中生长的第三部分、在第四半导体鳍中的第四凹进中生长的第四部分以及将第三部分连接到第四部分的第三中间部分，在第二外延层上方沉积第二覆盖层，其中第二覆盖层包括直接位于第三中间部分上方的第四中间部分，并且第四中间部分具有凸面顶面。在一个实施例中，第一覆盖层和第一外延层包含磷化硅，并且第一覆盖层的磷浓度低于第一外延层。在一个实施例中，第二覆盖层和第二外延层包含硼化硅锗，并且第二覆盖层的锗原子百分比低于第二外延层。在一个实施例中，该方法进一步包括在n型源/漏极区和p型源/漏极区上方沉积接触蚀刻停止层和层间电介质；蚀刻接触蚀刻停止层、层间电介质和第一覆盖层以形成第一接触开口，且第一外延层的第一暴露部分为凹面；蚀刻接触蚀刻停止层、层间电介质和第二覆盖层以形成第二接触开口，且第二外延层的第二暴露部分为凹形。在一个实施例中，该方法还包括：在沉积第一外延层之前，将第三外延层沉积入第一凹进和第二凹进，其中第三外延层比第一外延层有更低的磷浓度；在沉积第二外延层之前，将第四外延层沉积入第三凹进和第四凹进，其中第四外延层比第二外延层具有更低的锗原子百分比。在一个实施例中，沉积第一覆盖层包括沉积SiGeP。
在本发明的一些实施例中，一个方法包括：蚀刻第一半导体鳍和第二半导体鳍以分别形成第一凹进和第二凹进；外延生长n型源/漏极区，n型源/漏极区包括由第一凹生长第一部分；由第二凹进生长的第二部分；以及和位于第一部分和第二部分之间的第一中间部分，其中第一中间部分具有凹面顶面；形成延伸进n型源/漏极区的第一接触开口，其中第一接触开口包括第一V形底；蚀刻第三半导体鳍和第四半导体鳍以分别形成第三凹进和第四凹进；形成p型源/漏极区，p型源/漏极区包括:由第三凹进生长的第三部分；由第四凹进生长的第四部分；和位于第三部分和第四部分之间的第二中间部分，其中第二中间部分具有凸面顶面；以及形成延伸进p型源/漏极区的第二接触开口，其中蚀刻具有凸面顶面的第二中间部分，第二接触开口包括第二V形底，第二V形底的尖端指向下。
在一个实施例中，被蚀刻的第二中间部分具有中间部段，中间部段比在中间部段的相对侧上的部段厚。
在一个实施例中，第二中间部分的最高点高于第三半导体鳍和第四半导体鳍的顶面。在一个实施例中，第一V形底的第一高度大于第二V形底的第二高度。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种形成鳍式场效应晶体管的方法，包括：
形成n型鳍式场效应晶体管(FinFET)，包括：
在第一半导体鳍和第二半导体鳍上形成第一栅极堆叠件；
蚀刻所述第一半导体鳍和所述第二半导体鳍的第一部分以分别形成第一凹进和第二凹进；和
进行第一外延工艺以形成n型源/漏极区，其中所述n型源/漏极区包含由所述第一凹进生长的第一部分和由所述第二凹进生长的第二部分以及连接到所述第一部分和所述第二部分的第一中间部分，其中所述第一中间部分具有凹面顶面；以及
形成p型FinFET包括：
在第三半导体鳍和第四半导体鳍上形成第二栅极堆叠件；
蚀刻所述第三半导体鳍和所述第四半导体鳍的第二部分以分别形成第三凹进和第四凹进；和
进行第二外延工艺以形成p型源/漏极区，其中所述源/漏极区包含由所述第三凹进生长的第三部分和由所述第四凹进生长的第四部分以及连接到所述第三部分和所述第四部分的第二中间部分，其中所述第二中间部分具有凸面顶面。
2.根据权利要求1所述的方法，还包括：
在所述n型源/漏极区上形成第一源/漏极硅化物区；
在所述p型源/漏极区上形成第二源/漏极硅化物区；其中所述第一源/漏极硅化物区和所述第二源/漏极硅化物区分别具有第一指向下的V形和第二指向下的V形。
3.根据权利要求2所述的方法，其中，所述第一指向下的V形比所述第二指向下的V形具有更大的高度。
4.根据权利要求1中的方法，其中，所述p型源/漏极区包括第一层、位于所述第一层上方的第二层和位于所述第二层上方的第三层，并且其中，所述第一层侧向延展以形成小平面。
5.根据权利要求4中的方法，其中，所述n型源/漏极区包括第四层、位于所述第四层上方的第五层和位于所述第五层上方的第六层，其中，由所述第一凹进和所述第二凹进生长的所述第四层的部分被限制于所述第一凹进和所述第二凹进中。
6.根据权利要求4的方法，其中，所述p型源/漏极区包含硼化硅锗，并且所述第三层比所述第二层具有更低的锗原子百分比，并且其中所述方法进一步包含蚀刻穿透所述第三层以暴露所述第二层，并且暴露的所述第二外延层具有额外的凹面顶面。
7.根据权利要求1的方法，其中，所述p型源/漏极区包括p型覆盖层作为所述第二中间部分的顶部，并且其中所述p型覆盖层包括凸形面顶面和凹面底面。
8.根据权利要求1的方法，其中，采用远场等离子体化学气相沉积进行所述第一外延工艺和所述第二外延工艺。
9.一种形成鳍式场效应晶体管的方法，包括：
形成n型鳍式场效应晶体管(FinFET)，包括：
形成n型源/漏极区，包括：
沉积第一外延层，其中所述第一外延层包括在第一半导体鳍中的第一凹进中生长的第一部分、在第二半导体鳍中的第二凹进中生长的第二部分以及将所述第一部分连接到所述第二部分的第一中间部分；和
在所述第一外延层上方沉积第一覆盖层，其中所述第一覆盖层包括直接位于所述第一中间部分上方的第二中间部分，并且所述第二中间部分具有凹面顶面；以及
形成p型FinFET，包括
形成p型源/漏极区，包括：
沉积第二外延层，所述第二外延层包括在第三半导体鳍中的第三凹进中生长的第三部分、在第四半导体鳍中的第四凹进中生长的第四部分以及将所述第三部分连接到所述第四部分的第三中间部分；
在所述第二外延层上方沉积第二覆盖层，其中所述第二覆盖层包括直接位于所述第三中间部分上方的第四中间部分，并且所述第四中间部分具有凸面顶面。
10.一种形成鳍式场效应晶体管的方法，包括：
蚀刻第一半导体鳍和第二半导体鳍以分别形成第一凹进和第二凹进；
外延生长n型源/漏极区，所述n型源/漏极区包括：
由所述第一凹生长第一部分；
由所述第二凹进生长的第二部分；以及和
位于所述第一部分和所述第二部分之间的第一中间部分，其中所述第一中间部分具有凹面顶面；
形成延伸进所述n型源/漏极区的第一接触开口，其中所述第一接触开口包括第一V形底；
蚀刻第三半导体鳍和第四半导体鳍以分别形成第三凹进和第四凹进；
形成p型源/漏极区，所述p型源/漏极区包括：
由所述第三凹进生长的第三部分；
由所述第四凹进生长的第四部分；和
位于所述第三部分和所述第四部分之间的第二中间部分，其中所述第二中间部分具有凸面顶面；以及
形成延伸进所述p型源/漏极区的第二接触开口，其中蚀刻具有所述凸面顶面的所述第二中间部分，所述第二接触开口包括第二V形底，所述第二V形底的尖端指向下。
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