CN109585372B - 形成半导体器件的方法 - Google Patents

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Abstract

形成半导体器件的方法包括在多个条上沉积硅层。回蚀刻硅层以去除硅层的顶部，以及暴露多个条的一些部分。在回蚀刻之后，位于沟槽的底部处的硅层的一些底部保留。从硅层的剩余部分选择性生长锗层，并且在选择性生长锗层之后，多个条的暴露部分保持暴露。

Description

形成半导体器件的方法
技术领域
本发明的实施例涉及形成半导体器件的方法。
背景技术
集成电路(IC)材料和设计中的技术进步已经产生了多代IC，其中每一代都比前一代具有更小和更复杂的电路。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量)通常增加，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。
这种按比例缩小也已经增大了处理和制造IC的复杂度，并且为了实现这些进步，需要IC处理和制造中的类似的发展。例如，已经引入鳍式场效应晶体管(FinFET)以替代平面晶体管。已经开发了FinFET的结构和制造FinFET的方法。
发明内容
本发明的实施例提供了一种形成半导体器件的方法，包括：在多个条上沉积第一硅层，其中，在所述多个条之间存在沟槽；回蚀刻所述第一硅层以去除所述第一硅层的顶部，并且暴露所述多个条的一些部分，其中，在所述回蚀刻之后，位于所述沟槽的底部处的所述第一硅层的一些底部保留；以及选择性生长第一锗层，其中，所述第一锗层从所述第一硅层的剩余部分选择性生长，并且在选择性生长所述第一锗层之后，所述多个条的暴露部分保持暴露。
本发明的另一实施例提供了一种形成半导体器件的方法，包括：基于多个半导体鳍形成源极/漏极区，其中，所述多个半导体鳍位于多个伪栅极堆叠件之间；在所述源极/漏极区和所述多个伪栅极堆叠件上形成介电层；在所述介电层上沉积第一硅层；回蚀刻所述第一硅层，所述第一硅层的一些部分保留；在所述第一硅层的剩余部分上生长第一锗层；在所述第一锗层上生长第二硅层；在所述第二硅层上生长第二锗层；实施平坦化以平坦化所述第二锗层；用替换栅极替换所述多个伪栅极堆叠件；以及去除所述第一硅层、所述第一锗层、所述第二硅层和所述第二锗层。
本发明的又一实施例提供了一种形成半导体器件的方法，包括：形成包括多个第一条的第一条组和包括多个第二条的第二条组，其中，所述多个第一条之间具有第一沟槽，并且所述多个第二条之间具有第二沟槽，并且所述第一条组与所述第二条组相邻，所述第一条组和所述第二条组之间的间隔宽于所述第一沟槽之间的间隔和所述第二沟槽之间的间隔；在所述多个第一条和所述多个第二条上沉积第一硅层；回蚀刻所述第一硅层，所述第一硅层的部分保留在所述第一沟槽和所述第二沟槽的底部处；以及在所述第一硅层的剩余部分上选择性地生长第一锗层，其中，所述第一锗层完全填充所述第一沟槽和所述第二沟槽，并且所述第一条组和所述第二条组之间的所述间隔具有未由所述第一锗层填充的部分。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图20A和图20B是根据一些实施例的在鳍式场效应晶体管(FinFET)的形成中的中间阶段的立体图和截面图。
图21至图27示出了根据一些实施例的间隙填充工艺中的中间阶段的截面图。
图28示出了根据一些实施例的用于形成FinFET的工艺流程图。
图29示出了根据一些实施例的间隙填充工艺的工艺流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
根据各个示例性实施例提供了鳍式场效应晶体管(FinFET)及其形成方法。讨论了一些示例性间隙填充工艺。示出了形成FinFET的中间阶段。讨论了实施例的一些变化。贯穿各个视图和示例性实施例，相同的标号用于表示相同的元件。
图1至图20A和图20B示出了根据一些实施例的在FinFET的形成中的中间阶段的立体图和截面图。图1至图20A和图20B中示出的步骤也在如图28所示的工艺流程图400中示意性地示出。
图1示出了衬底20的立体图，衬底20可以是晶圆的部分。衬底20可以是半导体衬底，诸如硅衬底、硅碳衬底、绝缘体上硅衬底或由其他半导体材料形成的衬底。衬底20可以轻掺杂有p型或n型杂质。可以对衬底20的顶部实施防穿通(APT)注入(由箭头示出)以形成APT区21。在APT注入期间注入的掺杂剂的导电类型与将形成的相应的FinFET的源极/漏极区(未示出)的掺杂剂的导电类型相反。APT区21在产生的FinFET(将在随后的步骤中形成)的随后形成的源极/漏极区下方延伸，并且用于减小从源极/漏极区至衬底20的泄漏。根据一些示例性实施例，APT区21中的掺杂浓度可以在约1E18/cm3和约1E19/cm3之间的范围内。为了清楚，在随后的图中，可以不示出APT区21。
参照图2，通过外延在衬底20上生长外延半导体层22。贯穿说明书，外延半导体层22和衬底20的组合也可以称为半导体衬底。外延半导体层22可以包括硅锗(SiGe)、硅碳或硅(没有锗和碳)。当由SiGe形成时，外延半导体层22的锗百分比(原子百分比)可以在约25％和约35％之间的范围内，但是可以使用更高或更低的锗百分比。然而，应该理解，整个说明书中列举的值是实例，并且可以改变为不同的值。
在外延半导体层22上方形成衬垫氧化物24和硬掩模26。根据本发明的一些实施例，衬垫氧化物24由氧化硅形成，其可以通过氧化半导体层22的表面层来形成。硬掩模26可以由氮化硅、氮氧化硅、碳化硅、碳氮化硅等形成。
接下来，如图3所示，在蚀刻步骤中图案化硬掩模26、衬垫氧化物24、半导体层22和衬底20以形成沟槽28。因此，形成半导体条30。沟槽28延伸至半导体层22和衬底20，并且具有彼此平行的纵向方向。
接下来，如图4所示，在沟槽28(图3)中形成隔离区32(可选地称为浅沟槽隔离(STI)区)。相应的步骤示出为图28中示出的工艺流程中的步骤402。STI区32的形成可以包括例如使用可流动化学气相沉积(FCVD)用介电层填充沟槽28。然后实施诸如化学机械抛光(CMP)和机械抛光的平坦化以使介电材料的顶面与硬掩模26的顶面或隔离区32的顶面齐平。在CMP之后，去除硬掩模26和衬垫氧化物24(图3)。
接下来，参照图5，使STI区32凹进，使得产生的STI区32的顶面低于半导体条30的顶面。相应的步骤示出为图28中示出的工艺流程中的步骤404。贯穿说明书，半导体条30的上部(该上部高于STI区32的顶面)称为半导体鳍34。低于STI区32的顶面的半导体条30的下部仍然称为半导体条30。
图6示出了伪栅极电介质36的形成。根据一些实施例，伪栅极电介质36可以包括氧化硅(并且因此可以称为栅极氧化物)。伪栅极电介质36也可以由诸如氮化硅的其他介电材料形成。相应的步骤示出为图28中示出的工艺流程中的步骤406。可以通过沉积或氧化半导体鳍34的表面层来形成伪氧化物36。因此，伪氧化物36可以或可以不在STI区32的顶面上延伸。伪氧化物36也与输入输出(IO)FinFET的栅极电介质同时形成。
图7示出了根据一些实施例的伪栅电极层38的形成，伪栅电极层38由多晶硅或非晶硅形成。平坦化伪栅电极层38。相应的步骤示出为图28中示出的工艺流程中的步骤408。伪栅电极层38的示例性形成工艺在图21至图28中示出的工艺中详细地示出并且将在随后的段落中讨论。产生的伪栅电极层38没有缝隙和没有空隙并且没有弯曲。
也如图7所示，形成硬掩模40和硬掩模42。硬掩模40和硬掩模42可以由选自但不限于氧化硅、氮化硅、碳化硅、氮氧化硅、碳氧化硅、碳氮氧化硅等的材料形成。根据本发明的一些实施例，硬掩模40由氮化硅形成，并且硬掩模42由氧化硅形成。
再次参照图8，通过蚀刻图案化硬掩模40和硬掩模42。光刻胶(未示出)用于限定硬掩模40和42的图案。图案化的硬掩模40和42用于进一步图案化伪栅电极层38(图7)，图案化的硬掩模40和42用作蚀刻掩模。相应的步骤示出为图28中示出的工艺流程中的步骤410。使用各向异性蚀刻方法实施硬掩模40和42和伪栅电极层38的蚀刻。伪栅电极层38的剩余部分此后称为伪栅电极46。根据伪栅电极层38的材料选择蚀刻剂气体，并且当伪栅电极层38由多晶硅或非晶硅形成时，蚀刻剂气体可以包括氯气(Cl2)和氮气(N2)的混合物、氟(F2)和氮气(N2)的混合物、或者NH3和H2和氦气(He)的混合物。
在伪栅电极层38的图案化之后，在蚀刻步骤中去除未由伪栅电极46覆盖的伪氧化物36的暴露部分。在随后的讨论中，伪氧化物36、伪栅电极46和硬掩模40和42组合称为伪栅极堆叠件50。
图9A和图9B至图20A和图20B示出了根据本发明的一些实施例的在FinFET的剩余部分的形成中的中间阶段的截面图。在图9A和图9B至图20A和图20B中，附图标号包括字母“A”或字母“B”。字母“A”表示相应的图是从与包含图8中的线A-A的垂直面相同的垂直面获得的截面图。字母“B”表示相应的图是从与包含图8中的线B-B的垂直面相同的垂直面获得的。而且，具有字母“B”的附图标号的图中所示的器件区包括器件区200中的部分和器件区300中的部分。器件区200是n型FinFET区，并且器件区300是p型FinFET区。具有相同数字和不同字母的图表示它们是相同工艺步骤的不同视图。此外，具有字母“A”的附图标号的图中所示的栅极结构可以是p型FinFET或n型FinFET的实际栅极(或伪栅极)。
图9A示出了多个伪栅极堆叠件50，其是从图9A的顶部观察的条。如图8中示出的，伪栅极堆叠件50在半导体鳍34的侧壁和顶面上延伸。在如图8所示的步骤之后，形成第一栅极间隔件48。第一栅极间隔件48包括位于伪栅极堆叠件50的侧壁上的部分。虽然一些随后的图示出栅极间隔件48包括与伪栅极堆叠件50重叠的顶部，但是可以去除栅极间隔件48的顶部，在图10A、图11A和图12A中可以不存在栅极间隔件48的顶部。
图9B示出外延半导体区54A和54B分别形成在器件区200和300中。也形成源极/漏极区56A和56B。相应的步骤示出为图28中示出的工艺流程中的步骤412。如图9B所示，根据本发明的一些实施例，源极/漏极区56A和56B形成为覆层源极/漏极区，其中，在暴露的突出鳍34上外延生长外延半导体区54A和54B。外延区54A和54B表示用于形成不同类型的FinFET的外延区。取决于产生的FinFET是p型FinFET还是n型FinFET，可以随着外延的进行原位掺杂p型或n型杂质。例如，外延区54A可以包括硅磷(SiP)、硅碳磷(SiCP)等，并且相应的产生的FinFET是n型FinFET。外延区54B可以包括硅锗硼(SiGeB)、SiB等，并且产生的FinFET是p型FinFET。根据本发明的可选实施例，外延区54A和/或54B由III-V化合物半导体形成，诸如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、它们的组合或它们的多层。当外延区54A和54B有不同材料形成时，它们在不同的外延工艺中形成，并且相应的掩模(未示出)用于允许在外延区54A和54B的一个上发生外延，而不在另一个上发生外延。
根据可选实施例，不在突出鳍34上直接生长外延区，实施蚀刻步骤(此后称为源极/漏极凹进)以蚀刻未由伪栅极堆叠件50和栅极间隔件48覆盖的突出鳍34的部分，使得形成凹槽。然后从凹槽生长外延区54A和54B。
可以实施注入步骤以将诸如硼或磷的期望的p型或n型杂质注入到突出鳍34以及外延区54A和54B中。突出鳍34和相应的外延区54A和54B分别组合称为源极/漏极区56A和56B。根据本发明的可选实施例，当用p型或n型杂质原位掺杂外延区54A和54B时，跳过注入步骤。
图10A和图10B示出了介电层58的形成，介电层58形成为栅极间隔件48、栅极堆叠件50和源极/漏极区56A和56B上的共形层。相应的步骤示出为图28中示出的工艺流程中的步骤414。介电层58尅是氧化硅层、氮化硅层等，并且可以使用低压化学气相沉积(LPCVD)、原子层沉积(ALD)、化学气相沉积等形成。
参照图11A和图11B，沉积半导体层60。相应的步骤示出为图28中示出的工艺流程中的步骤416。根据本发明的一些实施例，半导体层60包括非晶半导体或多晶硅半导体，其可以包括硅、锗、硅锗等。形成工艺的细节在图21至图28中详细示出。半导体层60沉积至高于栅极堆叠件50和栅极间隔件48的顶面的层级。
图12A和图12B示出了用于平坦化半导体层60的顶面的平坦化步骤。相应的步骤示出为图28中示出的工艺流程中的步骤416。接下来，如图13A和图13B所示，实施进一步平坦化，直到去除硬掩模42(图12A)，并且平坦化停止在硬掩模40的顶面上。
接下来，如图14A和图14B所示，实施回蚀刻以降低半导体层60的顶面，并且因此在栅极堆叠件50之间形成凹槽62。相应的步骤示出为图28中示出的工艺流程中的步骤418。图15A和图15B示出的，然后用保护层64填充凹槽62。形成工艺包括首先用材料填充凹槽62，该材料可以是氧化物、碳氮化硅、碳氮氧化硅等。根据一些示例性实施例，形成工艺包括使用ALD沉积氧化硅层，以及然后使用CVD沉积另一氧化硅层。ALD氧化物层可以具有在约10nm和约30nm之间的范围内的厚度，并且CVD氧化物层可以具有在约50nm和约150nm之间的范围内的厚度。在沉积之后，实施诸如CMP或机械研磨的平坦化步骤以使产生的保护层64的顶面与伪栅电极46的顶面齐平，使得伪栅电极46暴露。
图16A和图16B示出替换栅极66和硬掩模68的形成。相应的步骤示出为图28中示出的工艺流程中的步骤420。为了形成替换栅极，首先蚀刻如图15A所示的伪栅电极46和伪栅极电介质36，在栅极间隔件48之间产生凹槽。然后在凹槽中形成替换栅极66。替换栅极66包括栅极电介质70和栅电极72。根据一些实施例，栅极电介质70的形成包括实施界面(介电)层，以及在界面层上形成高k介电层。界面层可以包括通过半导体鳍34的热氧化形成的氧化硅。可选地，通过在化学溶液中处理半导体鳍34的暴露表面，使得氧化半导体鳍34以形成化学氧化物(氧化硅)来形成界面层。然后在界面层上沉积高k电介质。根据一些实施例，高k电介质具有大于约7.0的k值，并且可以包括金属氧化物或Hf、Al、Zr、La等的硅酸盐。
替换栅电极72形成在替换栅极电介质70上方。替换栅电极72可以包括含金属材料，诸如TiN、TaN、TaC、Co、Ru、Al、Cu、W、它们的组合或它们的多层。在形成栅极电介质70和栅电极72之后，实施诸如CMP的平坦化以去除位于保护层64上方的栅极电介质和栅电极的过量部分。
也如图16A中示出的，形成硬掩模68。根据本发明的一些实施例，通过选择性介电沉积形成硬掩模68。例如，硬掩模68可以由氮化硅形成，其选择性地沉积在替换栅极66和栅极间隔件48上，而不沉积在保护层64(例如，可以由氧化硅形成)上。通过保护层64的材料和诸如48和66的其他材料之间的不同来实现选择性沉积。结果，硬掩模68与替换栅极66和可能的间隔件48自对准，并且不位于保护层64上。因此保护层64保持暴露。
然后蚀刻保护层64和下面的半导体层60，产生如图17A和图17B所示的凹槽74。根据本发明的一些实施例，去除半导体层60的所有部分，并且半导体层60在先前的工艺中用作牺牲层。相应的步骤示出为图28中示出的工艺流程中的步骤422。由于硅和/或锗对于栅极间隔件48和氧化物层58的材料具有高蚀刻选择性，使用诸如硅和/或锗的半导体材料来形成半导体层60是有利的。因此，在半导体层60的去除中，最小化栅极间隔件48和氧化物层58的损坏。作为比较，如果在图11A和图11B中使用实际的层间介电层(ILD)(诸如图20A和图20B中所示的ILD82)，由于ILD82和栅极间隔件48具有较小的蚀刻选择性，所以在先前的步骤中可能损坏栅极间隔件48。
然后蚀刻如图17A和图17B所示的氧化物层58，并且在图18A和图18B中分别示出了产生的结构。例如，可以使用NH3和NH3气体的混合物、HF和NH3气体的混合物、或HF的溶液实施蚀刻。
图19A示出了额外的栅极间隔件76和硅化物层78的形成。根据一些示例性实施例，例如，通过热氧化在源极/漏极区56A和56B的暴露表面上形成氧化物层(未示出)。然后通过选择性介电沉积形成额外的栅极间隔件76。由于选择性介电沉积产生在氧化物上禁止的栅极间隔件76(因此不在氧化物上生长)，所以不在源极/漏极区56A和56B上的氧化物层(未示出)上形成栅极间隔件76的介电材料。也可以在硬掩模上形成用于形成栅极间隔件76的相同的材料。
接下来，蚀刻源极/漏极区56A和56B上的氧化物层(未示出)。然后形成硅化物层78。根据本发明的一些实施例，金属层(未示出)沉积为毯状层，金属层可以是钛层、镍层、钴层等。接下来，实施退火(可以是快速热退火)以使金属层的底部与源极/漏极区56的表面部分反应以形成硅化物层78。然后可以去除金属层的未反应部分，产生图19A和图19B中示出的结构。在这些工艺步骤期间，如图19A所示，硬掩模68和栅极间隔件76可以变薄。
图20A和图20B示出了蚀刻停止层80和ILD82的形成。蚀刻停止层80可以由氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅等形成，并且可以使用诸如CVD、ALD等的沉积方法来形成。ILD82可以包括选自磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、氟掺杂的硅玻璃(FSG)、TEOS氧化物或PECVD氧化物(可以包括SiO2)。可以使用旋涂、FCVD等或使用诸如PECVD或低压化学气相沉积(LPCVD)形成ILD82。
可以蚀刻ILD82和蚀刻停止层80以形成接触开口。使用虚线84表示示例性接触开口的边界。例如，可以使用反应离子蚀刻(RIE)实施蚀刻。硅化物层78的一些部分暴露于接触开口。在随后的步骤中，在接触开口中形成源极/漏极接触插塞(未示出)。接触插塞的形成可以包括形成毯状阻挡层和毯状阻挡层上方的含金属材料，以及实施平坦化以去除毯状阻挡层和含金属材料的过量部分。阻挡层可以由诸如氮化钛或氮化钽的金属氮化物形成。含金属材料可以包括钨。
图21至图27示出了间隙填充工艺中的中间阶段的截面图，其中，根据一些实施例，在沟槽中填充半导体材料(诸如硅或硅锗)。相应的工艺示出为图29中的流程500。图21示出了突出高于基底结构120的顶面的条110。当从顶部观察时，条110是伸长的条，并且图21中示出的平面垂直于条110的纵长方向。根据一些实施例，介电层112形成在条110的侧壁和顶面上。介电层112可以形成为共形层，并且水平部分的厚度T1和垂直部分的厚度T2彼此接近，例如，它们之间的差小于厚度T1的约20％。介电层112可以或可以不包括位于基底结构120的顶部上的水平部分，并且因此使用虚线示出介电层112的这些部分以表明它们可能或可能不存在。沟槽114位于条110之间。根据本发明的一些实施例，沟槽114的高宽比(深度与宽度的比率)大于5，并且可以在约5和约18之间的范围内。
根据本发明的一些实施例，如图21至图27所示的间隙填充工艺用于形成如图7所示的伪栅电极层38。因此，图21至图27中示出的步骤对应于图28中的步骤408。图21中的条110对应于图7中的半导体鳍34。介电层112对应于图7中的伪栅极电介质36。基底结构120对应于图7中的STI区32、块状衬底20和半导体条30。如图27所示的产生的半导体材料122、124、126和128组合对应于图7中的伪栅电极层38。
根据本发明的可选实施例，如图21至图27所示的间隙填充工艺用于形成如图11A和图11B所示的半导体层60。因此，图21至图27中示出的工艺对应于图28中的步骤416。因此，图21中的条110对应于图11A中的栅极堆叠件50和栅极间隔件48。介电层112对应于图11A中的介电层58。基底结构120对应于如图11A所示的鳍34和衬底20。如图27所示的产生的半导体材料122、124、126和128组合对应于图11A和图11B中的半导体层60。
在相应的晶圆上存在图案密集区和图案稀疏区。例如，参照图21，多个第一条110彼此紧密布置以形成图案密集区116A，并且多个第二条110彼此紧密布置以形成图案密集区116C。图案密集区116A中的条110组合此后称为条组。图案密集区116C中的条110组合此后称为条组。图案稀疏区(诸如区域116B)位于图案密集区之间。图案稀疏区具有比图案密集区更低的密度(或条之间的更宽的间隔)。应该理解，虽然图21示出在图案稀疏区116B中不存在条110，但是在图案稀疏区中也可以存在一些条110(具有更宽的间隔)。
参照图22，在诸如层112或STI区32的暴露的介电材料上沉积(第一)硅晶种层122，层112或STI区32可以由氮化硅、氧化硅、它们的组合等形成。相应的步骤示出为图29中示出的工艺流程500中的步骤502。根据本发明的一些实施例，硅晶种层122是非晶硅层。根据可选实施例，硅晶种层122是多晶硅层，或者可以包括通过非晶硅彼此分隔开的一些晶粒。
可以使用LPCVD、ALD、CVD等的共形沉积方法沉积硅晶种层122。根据本发明的一些实施例，使用诸如SiH3-N((CH-CH3)2)2的含硅前体沉积硅晶种层。硅晶种层122可以没有或可以包括诸如锗的其他元素、n型杂质(诸如磷和砷)和p型杂质(诸如硼和铟)。根据一些实施例，在使用SiH3-N((CH-CH3)2)2形成硅晶种层122的底层之后，可以使用含硅和氢的前体(可以表示为SixH2x+2，x是等于或大于1的整数)在形成的薄底晶种层上生长更厚的硅晶种层122。例如，前体可以包括乙硅烷(Si2H6)、甲硅烷(SiH4)或乙硅烷和甲硅烷的混合物。使用乙硅烷生长硅层的温度可以在约350℃和约400℃之间的范围内。取决于温度、生长速率和其他工艺条件，硅晶种层122可以是非晶硅层或多晶硅层。硅晶种层122的厚度T3可以在约
Figure BDA0001549989770000111
和约
Figure BDA0001549989770000112
之间的范围内。硅晶种层122可以形成为共形层，并且水平部分和垂直部分的厚度T3彼此接近，例如，它们之间的差小于约20％。
(与锗相比)硅相对容易孵育在一些介电层上，诸如氮化物(例如，氮化硅)、氧化物(诸如氧化硅)、或其他介电材料(诸如氮氧化硅、碳氮化硅、碳氮氧化硅等)。例如，当生长温度为约300℃时，这些材料上的孵育时间(硅开始形成的时间)短于约50分钟。如果使用更高的温度，孵育时间可以更短。因此，在图21中示出的结构上相对容易形成共形硅层122。
然后对硅晶种层122实施回蚀刻，产生图23中示出的结构。相应的步骤示出为图29中示出的工艺流程500中的步骤504。根据本发明的一些实施例，通过干蚀刻实施回蚀刻，并且使用诸如氯气(Cl2)的蚀刻气体。根据其他实施例，可以使用HCl的其他蚀刻气体。根据本发明的一些实施例，回蚀刻是各向同性的(例如，在回蚀刻期间在蚀刻室中没有施加偏置功率)。也可以在不使用任何蚀刻掩模保护硅晶种层122的任何部分的情况下实施回蚀刻。
在回蚀刻中，图案稀疏区(诸如116B)中的硅晶种层122的部分比诸如116A和116C的图案密集区中的硅晶种层122的部分蚀刻得更多。此外，位于条110的顶部上的硅晶种层122的部分比沟槽114中的硅晶种层122的部分蚀刻得更快。结果，可以去除位于条110的顶部上和位于图案稀疏区116B中的硅晶种层122的部分，而位于沟槽114的底部处或位于形成在条110和基底结构120之间的拐角处的硅晶种层122的一些部分可以保留。因此，位于顶面上的介电层112(或STI区32)的部分以及条110的侧壁的顶部再次暴露。或者说，在图案密集区116A中的条组和图案密集区116C中的条组之间，介电材料(氮化硅、氧化硅或其他介电材料)可以再次露出。
图24示出根据本发明的一些实施例的(第一)锗层124的生长。相应的步骤示出为图29中示出的工艺流程500中的步骤506。根据本发明的一些实施例，前体包括含锗和氢前体(可以表示为GexH2x+2，x是等于或大于1的整数)。例如，前体可以包括乙锗烷(Ge2H6)、甲锗烷(GeH4)或乙锗烷和甲锗烷的混合物。锗层124中可以没有硅，或者可以包括少量的硅，例如，小于约10％、5％或1％的原子百分比。结果，锗层124可以包括硅锗。因此调整前体以形成期望的锗层124。
如图23所示的结构包括硅晶种层122的暴露表面以及诸如介电层112和/或STI区32等的其他材料的暴露表面。因此，在锗层124的形成中，调整工艺条件，使得锗层124从硅晶种层122生长，并且不从诸如介电层112和STI区32等的其他材料的暴露表面生长。根据本发明的一些实施例，利用硅上锗的孵育时间和其他材料(诸如氮化硅和氧化硅等)上锗的孵育时间之间的差别来实现选择性生长。例如，在300℃下的硅上锗的孵育时间短于约50分钟，而在300℃下的氮化硅上锗和氧化硅上锗的孵育时间长于约150分钟。因此，为了生长锗层124，相应的晶圆的温度可以低于约350℃，并且可以在约250℃和约350℃之间的范围内，使得在生长时间期间，锗基本不孵育在诸如层112和STI区32(如果暴露)的暴露表面上。另一方面，在生长时间期间，锗孵育在硅晶种层122上，并且然后在形成的锗层上开始生长。
如图24所示，锗层124以自下而上的方式从硅晶种层122生长，并且最终可以完全填充图案密集区116A和116C中的沟槽114(图23)。从相邻的沟槽114(参见图23)生长的锗层124的部分可以横向生长而彼此合并，或者可以彼此分隔开。另一方面，在图案稀疏区116B中，由于锗不在介电层112或STI区32的暴露表面上孵育，所以介电层112或STI区32可以保持暴露。此外，虽然锗层124在空间可行时横向生长，但是该生长不足以填充图案稀疏区116B。在形成锗层124之后，面向图案稀疏区116B的介电层112的侧壁部分也可以暴露。
如图23和图24所示并且在先前的段落中讨论的，如果不形成硅晶种层122，由于难以孵育锗，所以难以形成锗层124。图案化的硅层122的形成与从层112/32直接生长锗的困难组合实现了锗的自下而上生长，并且因此可以填充沟槽114而不生长缝隙或空隙。此外，自下而上生长显著地减小了由于条110的下部的支撑引起的条110的弯曲。这与使用传统间隙填充方法不同，在传统方法中，使用非自下而上(诸如共形)沉积方法，例如，由于侧壁沉积的膜在共形沉积期间合并而形成缝隙和空隙以及弯曲。
参照图25，第二硅晶种层126沉积为毯状层。相应的步骤示出为图29中示出的工艺流程500中的步骤508。硅晶种层126可以由与硅晶种层122类似的材料形成。例如，硅晶种层126可以是非晶硅层、多晶硅层，或者可以包括通过非晶硅彼此分隔开的一些晶粒。硅晶种层126可以没有锗。此外，硅晶种层126可以包括或可以没有n型和/或p型杂质。可选地，硅晶种层126可以包括少量的锗，并且锗原子百分比可以低于约10％，低于约5％或低于约1％。此外，用于形成硅晶种层126的工艺条件和前体可以选自用于形成硅晶种层122的候选工艺条件和前体。因此在此不重复细节。硅晶种层126沉积为位于锗层124以及诸如介电层112和STI区32的其他材料的暴露表面上的毯状层。
可以使用LPCVD、ALD、CVD等的共形沉积方法来沉积硅晶种层126。使用乙硅烷生长硅晶种层126的温度可以在约350℃和约400℃之间的范围内。硅晶种层126的厚度可以在约
Figure BDA0001549989770000141
和约
Figure BDA0001549989770000142
之间的范围内。
参照图26，在不对硅晶种层126实施回蚀刻的情况下，在硅晶种层126上进一步生长锗层128。相应的步骤示出为图29中示出的工艺流程500中的步骤510。当生长锗层128时，由于锗层128填充诸如区域116B的图案稀疏区中的沟槽，所以硅晶种层126可以保持为毯状层。因此，锗层128填充图案稀疏区。
接下来，如图27所示，实施诸如CMP或机械研磨的平坦化步骤以使锗层128、硅晶种层126和锗层124的顶面齐平。相应的步骤示出为图29中示出的工艺流程500中的步骤512。图21至图27中所示的工艺步骤可以用于形成伪栅电极层38(图7)和半导体层60(图11A/图11B)的一个或两个。例如，当形成图7中的伪栅电极层38时，硅晶种层122和126以及锗层124和128组合形成伪栅电极层38。当形成图11A/图11B中的半导体层60时，硅晶种层122和126以及锗层124和128组合形成半导体层60。平坦化可以停止在各个位置处，诸如在到达硅晶种层126之前或在暴露一些硅晶种层126之后(如图27所示)。当条110暴露(类似于图13A和图13B中示出的)时，也可以停止平坦化。在该实施例中，条110表示图13A和图13B中示出的部件36、46和40。应该认识到，图21至图27中的实施例可以用于除了图7和图11A/图11B中示出的实施例之外的锗的任何其他间隙填充。
本发明的实施例具有一些有利特征。当在不同材料上生长硅和锗时，通过利用硅的孵育时间和锗的孵育时间之间的不同，可以以自下而上的方式填充条之间的沟槽，而不会引起缝隙、空隙和弯曲。已经实施实施例以使用多种材料和多种工艺条件实施间隙填充，并且已经形成多个样本。实验结果表明，在所有样本中，根据本发明的实施例形成的样本中的条的弯曲最小。
根据本发明的一些实施例，方法包括在多个条上沉积第一硅层，其中，在多个条之间存在沟槽；回蚀刻第一硅层以去除第一硅层的顶部，以及暴露多个条的一些部分，其中，在回蚀刻之后，位于沟槽的底部处的第一硅层的底部保留；以及选择性生长第一锗层，其中，第一锗层从第一硅层的剩余部分选择性生长，并且在选择性生长第一锗层之后，多个条的暴露部分保持暴露。在实施例中，生长第一锗层，直到完全填充多个条的两个相邻条之间的一个沟槽。在实施例中，多个条包括多个伪栅极堆叠件，并且该方法还包括：在多个伪栅极堆叠件上形成介电层，第一硅层沉积在介电层上；以及去除第一硅层。在实施例中，该方法还包括去除多个伪栅极堆叠件以形成凹槽；以及在凹槽中形成替换栅极，在形成替换栅极之后去除第一硅层和第一锗层。在实施例中，该方法还包括去除介电层。在实施例中，多个条包括多个半导体鳍，并且该方法还包括在多个半导体鳍上形成伪栅极介电层，第一硅层沉积在伪栅极介电层上。在实施例中，该方法还包括图案化第一硅层、第一锗层和伪栅极介电层以形成伪栅极堆叠件。在实施例中，该方法还包括在第一锗层上沉积第二硅层，其中，第二硅层接触多个条的暴露部分；以及在第二硅层上沉积第二锗层。在实施例中，该方法还包括实施平坦化，其中，在平坦化中，平坦化第二锗层、第二硅层和第一锗层。
根据本发明的一些实施例，方法包括基于多个半导体鳍形成源极/漏极区，其中，多个半导体鳍位于多个伪栅极堆叠件之间；在源极/漏极区和多个伪栅极堆叠件上形成介电层；在介电层上沉积第一硅层；回蚀刻第一硅层，第一硅层的一些部分保留；在第一硅层的剩余部分上生长第一锗层；在第一锗层上生长第二硅层；在第二硅层上生长第二锗层；实施平坦化以平坦化第二锗层；用替换栅极替换多个伪栅极堆叠件；以及去除第一硅层、第一锗层、第二硅层和第二锗层。在实施例中，在平坦化中，也平坦化第二硅层和第一锗层。在实施例中，第一锗层从第一硅层的剩余部分选择性地生长，并且在生长第一锗层的开始时间和终止时间，介电层的一些部分暴露。在实施例中，第一硅层没有锗，并且第一锗层没有硅。在实施例中，生长第一锗层，直到完全填充多个伪栅极堆叠件的两个相邻的伪栅极堆叠件之间的沟槽。在实施例中，在约250℃和约350℃之间的温度下生长第一锗层。
根据本发明的一些实施例，一种方法包括：形成包括多个第一条的第一条组和包括多个第二条的第二条组，其中，多个第一条之间具有第一沟槽，并且多个第二条之间具有第二沟槽，并且第一条组与第二条组相邻，第一条组和第二条组之间的间隔宽于第一沟槽之间的间隔和第二沟槽之间的间隔；在多个第一条和多个第二条上沉积第一硅层；回蚀刻第一硅层，第一硅层的部分保留在第一沟槽和第二沟槽的底部处；以及在第一硅层的剩余部分上选择性地生长第一锗层，其中，第一锗层完全填充第一沟槽和第二沟槽，并且该间隔具有未由第一锗层填充的部分。在实施例中，该方法还包括在第一锗层上沉积第二硅层；以及在第二硅层上沉积第二锗层，其中，第二锗层完全填充间隔。在实施例中，该方法还包括实施平坦化以去除第二锗层的部分、第二硅层的部分和第一锗层的部分。在实施例中，该方法还包括去除第一锗层和第一硅层。在实施例中，在选择性生长第一锗层之后，间隔下面的介电层具有暴露于间隔的顶面。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成半导体器件的方法，包括：
在多个条上沉积第一硅层，其中，在所述多个条之间存在沟槽；
回蚀刻所述第一硅层以去除所述第一硅层的顶部，并且暴露所述多个条的一些部分，其中，在所述回蚀刻之后，位于所述沟槽的底部处的所述第一硅层的一些底部保留；
选择性生长第一锗层，其中，所述第一锗层从所述第一硅层的剩余部分选择性生长，并且在选择性生长所述第一锗层之后，所述多个条的暴露部分保持暴露；
在所述第一锗层上沉积第二硅层，其中，所述第二硅层接触所述多个条的暴露部分；以及
在所述第二硅层上沉积第二锗层。
2.根据权利要求1所述的方法，其中，生长所述第一锗层，直到完全填充所述多个条的两个相邻条之间的一个沟槽。
3.根据权利要求1所述的方法，其中，所述多个条包括多个伪栅极堆叠件，并且所述方法还包括：
在所述多个伪栅极堆叠件上形成介电层，所述第一硅层沉积在所述介电层上；以及
去除所述第一硅层。
4.根据权利要求3所述的方法，还包括：
去除所述多个伪栅极堆叠件以形成凹槽；以及
在所述凹槽中形成替换栅极，在形成所述替换栅极之后去除所述第一硅层和所述第一锗层。
5.根据权利要求3所述的方法，还包括去除所述介电层。
6.根据权利要求1所述的方法，其中，所述多个条包括多个半导体鳍，并且所述方法还包括在所述多个半导体鳍上形成伪栅极介电层，所述第一硅层沉积在所述伪栅极介电层上。
7.根据权利要求6所述的方法，还包括图案化所述第一硅层、所述第一锗层、所述第二硅层、所述第二锗层和所述伪栅极介电层以形成伪栅极堆叠件。
8.根据权利要求1所述的方法，其中，在250℃和350℃之间的温度下生长所述第一锗层。
9.根据权利要求1所述的方法，还包括实施平坦化，其中，在所述平坦化中，平坦化所述第二锗层、所述第二硅层和所述第一锗层。
10.一种形成半导体器件的方法，包括：
基于多个半导体鳍形成源极/漏极区，其中，所述多个半导体鳍位于多个伪栅极堆叠件之间；
在所述源极/漏极区和所述多个伪栅极堆叠件上形成介电层；
在所述介电层上沉积第一硅层；
回蚀刻所述第一硅层，所述第一硅层的一些部分保留；
在所述第一硅层的剩余部分上生长第一锗层；
在所述第一锗层上生长第二硅层；
在所述第二硅层上生长第二锗层；
实施平坦化以平坦化所述第二锗层；
用替换栅极替换所述多个伪栅极堆叠件；以及
去除所述第一硅层、所述第一锗层、所述第二硅层和所述第二锗层。
11.根据权利要求10所述的方法，其中，在所述平坦化中，也平坦化所述第二硅层和所述第一锗层。
12.根据权利要求10所述的方法，其中，所述第一锗层从所述第一硅层的剩余部分选择性地生长，并且在生长所述第一锗层的开始时间和终止时间，所述介电层的一些部分暴露。
13.根据权利要求10所述的方法，其中，所述第一硅层没有锗，并且所述第一锗层没有硅。
14.根据权利要求10所述的方法，其中，生长所述第一锗层，直到完全填充所述多个伪栅极堆叠件的两个相邻的伪栅极堆叠件之间的沟槽。
15.根据权利要求10所述的方法，其中，在250℃和350℃之间的温度下生长所述第一锗层。
16.一种形成半导体器件的方法，包括：
形成包括多个第一条的第一条组和包括多个第二条的第二条组，其中，所述多个第一条之间具有第一沟槽，并且所述多个第二条之间具有第二沟槽，并且所述第一条组与所述第二条组相邻，所述第一条组和所述第二条组之间的间隔宽于所述第一沟槽之间的间隔和所述第二沟槽之间的间隔；
在所述多个第一条和所述多个第二条上沉积第一硅层；
回蚀刻所述第一硅层，所述第一硅层的部分保留在所述第一沟槽和所述第二沟槽的底部处；以及
在所述第一硅层的剩余部分上选择性地生长第一锗层，其中，所述第一锗层完全填充所述第一沟槽和所述第二沟槽，并且所述第一条组和所述第二条组之间的所述间隔具有未由所述第一锗层填充的部分。
17.根据权利要求16所述的方法，还包括：
在所述第一锗层上沉积第二硅层；以及
在所述第二硅层上沉积第二锗层，其中，所述第二锗层完全填充所述第一条组和所述第二条组之间的所述间隔。
18.根据权利要求17所述的方法，还包括实施平坦化以去除所述第二锗层的部分、所述第二硅层的部分和所述第一锗层的部分。
19.根据权利要求16所述的方法，还包括去除所述第一锗层和所述第一硅层。
20.根据权利要求16所述的方法，其中，在选择性生长所述第一锗层之后，位于所述第一条组和所述第二条组之间的所述间隔下面的介电层具有暴露于所述第一条组和所述第二条组之间的所述间隔的顶面。
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