KR102097630B1 - 선택적 상향식 성장을 통한 게르마늄의 갭-충전 - Google Patents

선택적 상향식 성장을 통한 게르마늄의 갭-충전 Download PDF

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Abstract

방법은 복수의 스트립 상에 실리콘 층을 퇴적하는 단계를 포함한다. 실리콘 층은 에치 백되어 실리콘 층의 상단 부분을 제거하고 복수의 스트립의 일부 부분을 노출시킨다. 에치 백 후에 복수의 스트립 사이의 트렌치의 하단에서 실리콘 층의 일부 하단 부분은 남는다. 게르마늄 층은 실리콘 층의 남아있는 부분으로부터 선택적으로 성장되고, 게르마늄 층이 선택적으로 성장된 후에 복수의 스트립의 노출된 부분은 노출된 상태로 남는다.

Description

선택적 상향식 성장을 통한 게르마늄의 갭-충전{GAP-FILLING GERMANIUM THROUGH SELECTIVE BOTTOM-UP GROWTH}
우선권 주장 및 상호 참조
본 출원은 이하의 임시 출원된 미국 특허 출원: 2017년 9월 29일자로 출원된 발명의 명칭 "Gap-Filling Germanium Through Selective Bottom-up Growth"의 미국 출원 번호 제62/565,595호에 우선권을 주장하며, 상기 출원은 그 전문이 본원에 참고로 통합된다.
집적 회로(Integrated Circuit, IC) 재료 및 설계에서의 기술 진보는 각 세대가 이전 세대보다 더 작고 더 복잡한 회로를 갖는 IC 세대를 생산하였다. IC의 진화 과정에서, 일반적으로 기능 밀도(예를 들어, 칩 면적 당 상호접속된 디바이스의 수)는 증가는 반면 기하학적 크기는 감소되었다. 이러한 스케일링 다운 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다.
이러한 스케일링 다운은 또한 IC를 처리하고 제조하는데 있어서 복잡성을 증가시켜왔고, 이러한 진보들을 실현하기 위해서는, IC 처리 및 제조에 있어서 마찬가지의 개발이 필요로 되었다. 예를 들어, 평면 트랜지스터를 대체하기 위해 핀 전계-효과 트랜지스터(Fin Field-Effect Transistor, FinFET)가 도입되었다. FinFET의 구조 및 FinFET 제조 방법이 개발되고 있다.
본 발명개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1 내지 도 20a 및 도 20b는 일부 실시예에 따른 핀 전계-효과 트랜지스터(FinFET)의 형성에서 중간 단계의 사시도 및 단면도이다.
도 21 내지 도 27은 일부 실시예에 따른 갭-충전 공정에서 중간 단계의 단면도를 예시한다.
도 28은 일부 실시예에 따라 FinFET을 형성하기 위한 공정 흐름을 예시한다.
도 29는 일부 실시예에 따른 갭-충전 공정의 공정 흐름을 예시한다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에 예시된 바와 같은 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해서 "아래 놓인", "밑", "하부", "위에 놓인", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적인 용어는 도면에 예시된 배향에 더하여 이용 또는 동작에서의 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 이와 다르게 배향될 수 있고(90° 회전되거나 또는 다른 배향에 있음), 여기서 이용되는 공간 상대적 기술어들은 그에 따라 해석될 수 있다.
핀 전계-효과 트랜지스터(Fin Field-Effect Transistor, FinFET) 및 이를 형성하는 방법이 다양한 예시적인 실시예에 따라 제공된다. 일부 예시적인 갭-충전(gap-filling) 공정이 논의된다. FinFET를 형성하는 중간 단계가 예시된다. 일부 실시예의 일부 변형이 논의된다. 다양한 도면 및 예시적인 실시예들 전체에 걸쳐, 동일한 참조 번호는 동일한 요소를 지정하는데 사용된다.
도 1 내지 도 20a 및 도 20b는 일부 실시예에 따른 FinFET의 형성에서 중간 단계의 사시도 및 단면도를 예시한다. 도 1 내지 도 20a 및 도 20b에 도시된 단계들은 또한 도 28에 도시된 바와 같은 공정 흐름(400)에서 개략적으로 설명된다.
도 1 은 웨이퍼의 일부일 수 있는 기판(20)의 사시도를 예시한다. 기판(20)은 실리콘 기판, 실리콘 탄소 기판, 실리콘 온 인슐레이터 기판 또는 다른 반도체 재료로 형성된 기판과 같은 반도체 기판일 수 있다. 기판(20)은 p형 또는 n형 불순물로 저농도로 도핑될 수 있다. 안티-펀치-스루(Anti-Punch-Through, APT) 영역(21)을 형성하기 위해 기판(20)의 상단 부분에 APT 주입(화살표로 도시됨)이 수행될 수 있다. APT 주입 동안 주입된 도펀트의 도전형은 형성될 각각의 FinFET의 소스/드레인 영역(도시되지 않음)의 도전형과 반대이다. APT 층(21)은 후속하는 단계에서 형성될 결과적인 FinFET에서 후속하여 형성된 소스/드레인 영역 아래로 연장되고, 소스/드레인 영역으로부터 기판(20)으로의 누설을 감소시키기 위해 사용된다. 일부 예시적인 실시예에 따르면, APT 층(21)의 도핑 농도는 약 1E18 /cm3 내지 약 1E19 /cm3 범위 내에 있을 수 있다. 명료함을 위해, 후속 도면에서, APT 영역(21)은 도시되지 않을 수 있다.
도 2를 참조하면, 에피택시 반도체 층(22)은 에피택시를 통해 기판(20) 상에 성장된다. 설명 전반에 걸쳐, 에피택시 반도체 층(22)과 기판(20)의 조합은 또한 반도체 기판으로서 지칭된다. 에피택시 반도체 층(22)은 실리콘 게르마늄(SiGe), 실리콘 탄소 또는 실리콘(게르마늄 및 탄소를 포함하지 않음)을 포함할 수 있다. SiGe로 형성될 때, 에피택시 반도체 층(22)의 게르마늄 비율(원자%)는 약 25 % 내지 약 35 % 범위 내일 수 있지만, 더 높거나 더 낮은 게르마늄 비율이 사용될 수 있다. 그러나, 설명 전체에 걸쳐 열거된 값들은 예이고, 다른 값으로 변경될 수 있음이 인지된다.
패드 산화물(24) 및 하드 마스크(26)는 에피택시 반도체 층(22) 위에 형성된다. 본 발명개시의 일부 실시예에 따르면, 패드 산화물(24)은 반도체 층(22)의 표면 층을 산화시킴으로써 형성될 수 있는 실리콘 산화물로 형성된다. 하드 마스크(26)는 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물 등으로 형성될 수 있다.
다음으로, 도 3에 도시된 바와 같이, 하드 마스크(26), 패드 산화물(24), 반도체 층(22) 및 기판(20)이 에칭 단계에서 패터닝되어 트렌치(28)를 형성한다. 따라서, 반도체 스트립(30)이 형성된다. 트렌치(28)는 반도체 층(22) 및 기판(20)으로 연장되고, 서로 평행한 길이 방향을 갖는다.
다음으로, 도 4에 도시된 바와 같이, 대안적으로 쉘로우 트렌치 격리(Shallow Trench Isolation, STI) 영역으로 지칭되는, 격리 영역(32)이 트렌치(28)(도 3) 내에 형성된다. 각각의 단계는 도 28에 도시된 공정 흐름에서 단계(402)로서 예시된다. STI 영역(32)의 형성은, 예를 들어, 유동성 화학적 기상 증착(Flowable Chemical Vapor Deposition, FCVD)을 사용하여 유전체 층(들)으로 트렌치(28)를 충전하는 단계를 포함할 수 있다. 그 후, 화학 기계적 연마(Chemical Mechanical Polish, CMP) 및 기계적 연마와 같은 평탄화가 수행되어 하드 마스크(26)의 상단 표면 또는 격리 영역(32)의 상단 표면과 유전체 재료의 상단 표면을 같은 레벨로 맞춘다. CMP 후에, 하드 마스크(26) 및 패드 산화물(24)(도 3)이 제거된다.
다음으로, 도 5를 참조하면, 결과의 STI 영역(32)의 상단 표면이 반도체 스트립(30)의 상단 표면보다 낮도록, STI 영역(32)이 리세스된다. 각각의 단계는 도 28에 도시된 공정 흐름에서 단계(404)로서 예시된다. 설명 전반에 걸쳐, 반도체 스트립(30)의 상부 부분 - 그 상부 부분은 STI 영역(32)의 상단 표면보다 높음 - 은 반도체 핀(34)으로서 지칭된다. STI 영역(32)의 상단 표면보다 더 낮은 반도체 스트립(30)의 하부 부분은 반도체 스트립(30)으로서 지칭되도록 남는다.
도 6은 더미 게이트 유전체(36)의 형성을 예시한다. 더미 게이트 유전체(36)는 일부 실시예에 따라 실리콘 산화물을 포함할 수 있다(따라서, 게이트 산화물로 지칭될 수 있다). 더미 게이트 유전체(36)는 또한 실리콘 질화물과 같은 다른 유전체 물질로 형성될 수 있다. 각각의 단계는 도 28에 도시된 공정 흐름에서 단계(406)로서 예시된다. 더미 산화물(36)은 반도체 핀(34)의 표면 층을 퇴적 또는 산화시킴으로써 형성될 수 있다. 따라서, 더미 산화물(36)은 STI 영역(32)의 상단 표면 상에 연장되거나 연장되지 않을 수 있다. 더미 산화물(36)은 또한 입력-출력(IO) FinFET의 게이트 유전체로서 동시에 형성된다.
도 7은 일부 실시예에 따라 폴리실리콘 또는 비정질 실리콘으로 형성된 더미 게이트 전극 층(38)의 형성을 예시한다. 더미 게이트 전극 층(38)은 평탄화된다. 각각의 단계는 도 28에 도시된 공정 흐름에서 단계(408)로서 예시된다. 더미 게이트 전극 층(38)의 예시적인 형성 공정은도 21 내지 도 28에 도시된 공정에 상세히 예시되어 있으며, 이후의 단락에서 논의될 것이다. 결과의 더미 게이트 전극 층(38)은 시임이 없고(seam-free) 보이드가 없고(void-free) 굴곡이 없다(bending-free).
도 7에 도시된 바와 같이, 하드 마스크(40) 및 하드 마스크(42)가 형성된다. 하드 마스크(40) 및 하드 마스크(42)는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 산-탄-질화물(oxy-carbo-nitride) 등으로부터 선택되는 재료로 형성될 수 있고, 이에 한정되지는 않는다. 본 발명개시의 일부 실시예에 따르면, 하드 마스크(40)는 실리콘 질화물로 형성되고, 하드 마스크(42)는 실리콘 산화물로 형성된다.
도 8을 다시 참조하면, 하드 마스크(40) 및 하드 마스크(42)는 에칭을 통해 패터닝된다. 하드 마스크(40 및 42)의 패턴을 정의하기 위해 포토 레지스트(도시되지 않음)가 사용된다. 패터닝된 하드 마스크(40 및 42)를 에칭 마스크로서 사용하여, 패터닝된 하드 마스크(40, 42)가 더미 게이트 전극 층(38)(도 7)을 추가로 패터닝하도록 사용된다. 각각의 단계는 도 28에 도시된 공정 흐름에서 단계(410)로서 예시된다. 하드 마스크(40 및 42) 및 더미 게이트 전극 층(38)의 에칭은 이방성 에칭 방법을 사용하여 수행된다. 더미 게이트 전극 층(38)의 남아있는 부분은 이후 더미 게이트 전극(46)으로서 지칭된다. 에천트 가스는 더미 게이트 전극 층(38)의 재료에 따라 선택되고, 더미 게이트 전극 층(38)이 폴리 실리콘 또는 비정질 실리콘으로 형성되는 경우, 염소(Cl2)와 질소(N2)의 혼합물, 불소(F2)와 질소(N2)의 혼합물, 또는 NF3와 H2와 헬륨(He)의 혼합물을 포함할 수 있다.
더미 게이트 전극 층(38)의 패터닝 후에, 더미 게이트 전극(46)에 의해 덮이지 않은 더미 산화물(36)의 노출된 부분은 에칭 단계에서 제거된다. 다음의 논의에서, 더미 산화물(36), 더미 게이트 전극(46) 및 하드 마스크(40 및 42)의 조합은 더미 게이트 스택(50)으로서 지칭된다.
도 9a 및 도 9b 내지 도 20a 및 도 20b는 본 발명개시의 일부 실시예에 따른 FinFET의 남아있는 부분의 형성에서 중간 단계의 단면도를 예시한다. 도 9a 및 도 9b 내지 도 20a 및 도 20b에서, 도면 번호는 문자 "A" 또는 문자 "B"를 포함한다. 문자 "A"는 각각의 도면이 도 8에서의 라인 A-A를 포함하는 수직면과 동일한 수직면으로부터 얻어진 단면도이다는 것을 나타낸다. 문자 "B"는 각각의 도면이 도 8에서의 라인 B-B를 포함하는 수직 평면과 동일한 수직 평면으로부터 얻어진다는 것을 나타낸다. 또한, 문자 "B"를 갖는 도면 번호의 도면에 예시된 디바이스 영역은 디바이스 영역(200) 내의 부분과 디바이스 영역(300) 내의 부분을 포함한다. 디바이스 영역(200)은 n형 FinFET 영역이고, 디바이스 영역(300)은 p형 FinFET 영역이다. 동일한 숫자와 상이한 문자를 갖는 도면은 동일한 공정 단계의 상이한 도면임을 나타낸다. 또한, 문자 "A"를 갖는 도면 번호의 도면에 도시된 게이트 구조체는 p형 FinFET 또는 n형 FinFET의 실제 게이트(또는 더미 게이트)일 수 있다.
도 9a는 도 9a의 상면에서 볼 때 스트립(strip)인 복수의 더미 게이트 스택(50)을 예시한다. 더미 게이트 스택(50)은 도 8에 도시된 바와 같이 반도체 핀(34)의 측벽 및 상단 표면 상에 연장된다. 도 8에 도시된 단계 후에, 제 1 게이트 스페이서(48)가 형성된다. 제 1 게이트 스페이서(48)는 더미 게이트 스택(50)의 측벽 상의 부분을 포함된다. 후속하는 일부 도면은 게이트 스페이서(48)가 더미 게이트 스택(50)과 겹치는 상단 부분을 포함하는 것으로 도시하지만, 게이트 스페이서(48)의 상단 부분은 제거될 수 있고, 도 10a, 도 11a 및 도 12a에서 존재하지 않을 수도 있다.
도 9b는 각각 디바이스 영역(200 및 300) 내의 에피택시 반도체 영역(54A 및 54B)의 형성을 예시한다. 소스/드레인 영역(56A 및 56B)이 또한 형성된다. 각각의 단계는 도 28에 도시된 공정 흐름에서 단계(412)로서 예시된다. 본 발명개시의 일부 실시예에 따르면, 도 9b에 도시된 바와 같이, 에피택시 반도체 영역(54A 및 54B)이 노출된 돌출 핀(34) 상에 에피택셜하게 성장되는, 클래딩(cladding) 소스/드레인 영역으로서 소스/드레인 영역(56A 및 56B)이 형성된다. 에피택시 영역(54A 및 54B)은 다른 유형의 FinFET을 형성하기 위한 에피택시 영역을 나타낸다. 결과의 FinFET이 p형 FinFET인지 또는 n형 FinFET인지의 여부에 따라, p형 또는 n형 불순물이 에피택시 진행과 함께 인-시튜(in-situ) 도핑될 수 있다. 예를 들어, 에피택시 영역(54A)은 실리콘 인(SiP), 실리콘 탄소 인(SiCP) 등을 포함할 수 있고, 각각의 결과의 FinFET은 n형 FinFET이다. 에피택시 영역(54B)은 실리콘 게르마늄 붕소(SiGeB), SiB 등을 포함할 수 있고, 결과의 FinFET은 p형 FinFET이다. 본 발명개시의 대안의 실시예에 따르면, 에피택시 영역(54A 및/또는 54B)은 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP과 같은 III-V 화합물 반도체, 이들의 조합, 또는 이들의 다중 층으로 형성될 수 있다. 에피택시 영역(54A 및 54B)이 상이한 재료로 형성되면, 이들은 상이한 에피택시 공정에서 형성되고, 대응하는 마스크(도시되지 않음)는 에피택시가 에피택시 영역(54A 및 54B) 중 하나에서 발생하지만 다른 하나에서는 발생하지 않게 하도록 사용된다.
대안의 실시예에 따르면, 돌출 핀(34) 상에 에피택시 영역을 직접 성장시키는 대신에, 더미 게이트 스택(50) 및 게이트 스페이서(48)에 의해 덮이지 않은 돌출 핀(34)의 부분을 에칭하기 위해 에칭 단계(이하, 소스/드레인 리세스로서 지칭됨)가 수행되어 리세스가 형성되게 한다. 그 후, 에피택시 영역(54A 및 54B)이 리세스로부터 성장된다.
돌출 핀(34) 및 에피택시 영역(54A 및 54B)으로 붕소 또는 인과 같은 바람직한 p형 또는 n형 불순물을 주입하기 위해 주입 단계(들)가 수행될 수 있다. 돌출 핀(34) 및 대응하는 에피택시 영역(54A 및 54B)의 조합은 각각 소스/드레인 영역(56A 및 56B)으로서 지칭된다. 본 발명개시의 대안의 실시예에 따르면, 에피택시 영역(54A 및 54B)이 p형 또는 n형 불순물로 인-시튜 도핑될 때 주입 단계는 생략된다.
도 10a 및 도 10b는 게이트 스페이서(48), 게이트 스택(50), 및 소스/드레인 영역(56A 및 56B) 상에 컨포멀(conformal) 층으로서 형성되는 유전체 층(58)의 형성을 예시한다. 각각의 단계는 도 28에 도시된 공정 흐름에서 단계(414)로서 예시된다. 유전체 층(58)은 실리콘 산화물 층, 실리콘 질화물 층 등일 수 있으며, 저압 화학적 기상 증착(Low-Pressure Chemical Vapor Deposition, LPCVD), 원자 층 증착(Atomic Layer Deposition, ALD), 화학적 기상 증착(Chemical Vapor Deposition, CVD) 등을 사용하여 형성될 수 있다.
도 11a 및 도 11b를 참조하면, 반도체 층(60)이 퇴적된다. 각각의 단계는 도 28에 도시된 공정 흐름에서 단계(416)로서 예시된다. 본 발명개시의 일부 실시예에 따르면, 반도체 층(60)은 실리콘, 게르마늄, 실리콘 게르마늄 등을 포함할 수 있는 비정질 반도체 또는 폴리 반도체를 포함한다. 형성 공정의 세부 사항은 도 21 내지 도 28에 상세히 도시된다. 반도체 층(60)은 게이트 스택(50) 및 게이트 스페이서(48)의 상단 표면보다 높은 레벨로 퇴적된다.
도 12a 및 12b는 반도체 층(60)의 상단 표면을 평탄화하기 위한 평탄화 단계를 예시한다. 각각의 단계는 또한 도 28에 도시된 공정 흐름에서 단계(416)로서 예시된다. 다음에, 도 13a 및 도 13b에 도시된 바와 같이, 하드 마스크(42)(도 12a)가 제거될 때까지 추가의 평탄화가 수행되고, 평탄화는 하드 마스크(40)의 상단 표면에서 정지한다.
다음으로, 도 14a 및 도 14b에 도시된 바와 같이, 에치 백(etch-back)이 반도체 층(60)의 상단 표면을 낮추기 위해 수행되고, 그에 따라 리세스(62)가 게이트 스택(50) 사이에 형성된다. 각각의 단계는 도 28에 도시된 공정 흐름에서 단계(418)로서 예시된다. 그 다음, 리세스(62)는 도 15a 및 도 15b에 도시된 보호 층(64)으로 충전된다. 형성 공정은 산화물, 실리콘 탄질화물, 실리콘 산-탄-질화물(oxy-carbo-nitride) 등일 수 있는 재료로 먼저 리세스(62)를 충전하는 단계를 포함한다. 일부 예시적인 실시예에 따르면, 형성 공정은 ALD를 사용하여 실리콘 산화물 층을 퇴적하는 단계, 그 후 CVD를 사용하여 또다른 실리콘 산화물 층을 퇴적하는 단계를 포함한다. ALD 산화물 층은 약 10 nm 내지 약 30 nm 범위 내의 두께를 가질 수 있고, CVD 산화물 층은 약 50 nm 내지 약 150 nm 사이의 두께를 가질 수 있다. 퇴적 후에, CMP 또는 기계 연마와 같은 평탄화 단계가 수행되어, 결과의 보호 층(64)의 상단 표면을 더미 게이트 전극(46)의 상단 표면과 같은 레벨로 하여 더미 게이트 전극(46)이 노출되게 한다.
도 16a 및 도 16b는 대체 게이트(66) 및 하드 마스크(68)의 형성을 예시한다. 각각의 단계는 도 28에 도시된 공정 흐름에서 단계(420)로서 예시된다. 대체 게이트를 형성하기 위해, 도 15a에 도시된 바와 같이 더미 게이트 전극(46) 및 더미 게이트 유전체(36)가 먼저 에칭되어, 그 결과 게이트 스페이서(48) 사이에 리세스가 생성된다. 그 후, 리세스 내에 대체 게이트(66)가 형성된다. 대체 게이트(66)는 게이트 유전체(70) 및 게이트 전극(72)을 포함한다. 일부 실시예에 따르면, 게이트 유전체(70)의 형성은 계면(유전체) 층을 수행하는 단계, 및 그 후 계면 층 상에 고-k 유전체 층을 형성하는 단계를 포함한다. 계면 층은 반도체 핀(34)의 열 산화에 의해 형성된 실리콘 산화물을 포함할 수 있다. 대안적으로, 반도체 핀(34)의 노출된 표면을 화학 용액에서 처리하여 반도체 핀(34)이 산화되어 화학적 산화물(실리콘 산화물)을 형성함으로써 계면 층이 형성된다. 이어서, 고-k 유전체가 계면 층 상에 퇴적된다. 일부 실시예에 따라, 고-k 유전체는 약 7.0 보다 큰 k 값을 가지며, Hf, Al, Zr, La 등의 금속 산화물 또는 실리케이트를 포함할 수 있다.
대체 게이트 유전체(70) 위에 대체 게이트 전극(72)이 형성된다. 대체 게이트 전극(72)은 TiN, TaN, TaC, Co, Ru, Al, Cu, W, 이들의 조합 또는 이들의 다중 층과 같은 금속 함유 재료를 포함할 수 있다. 게이트 유전체(70) 및 게이트 전극(72)의 형성 후에, CMP와 같은 평탄화가 수행되어 보호 층(64) 위의 게이트 유전체 및 게이트 전극의 과잉 부분을 제거한다.
도 16a에 도시된 바와 같이, 하드 마스크(68)가 형성된다. 본 발명개시의 일부 실시예에 따르면, 하드 마스크(68)는 선택적 유전체 퇴적을 통해 형성된다. 예를 들어, 하드 마스크(68)는 실리콘 질화물로 형성될 수 있고, 이는 선택적으로 대체 게이트(66) 및 게이트 스페이서(48) 상에 퇴적되고, 예를 들어 실리콘 산화물로 형성될 수 있는, 보호 층(64) 상에는 퇴적되지 않는다. 선택적 퇴적은 보호 층(64)의 재료와 48 및 66과 같은 다른 재료들 사이의 차이를 통해 달성된다. 그 결과, 하드 마스크(68)는 대체 게이트(66)에, 그리고 아마도 스페이서(48)에 자기-정렬되고(self-aligned), 보호 층(64)에는 자기-정렬되지 않는다. 따라서, 보호 층(64)은 노출된 상태로 남는다.
이어서, 보호 층(64) 및 아래놓인 반도체 층(60)이 에칭되고, 그 결과 도 17a 및 도 17b에 도시된 바와 같이, 리세스(74)를 생성한다. 본 발명개시의 일부 실시예에 따르면, 반도체 층(60)의 모든 부분이 제거되고, 반도체 층(60)은 이전 공정에서 희생 층으로서 사용된다. 각각의 단계는 도 28에 도시된 공정 흐름에서 단계(422)로서 예시된다. 실리콘 및/또는 게르마늄은 게이트 스페이서(48) 및 산화물 층(58)의 재료에 비해 높은 에칭 선택도를 갖기 때문에 보호 층(60)을 형성하기 위해 실리콘 및/또는 게르마늄과 같은 반도체 재료를 사용하는 것이 유리하다. 따라서, 반도체 층(60)의 제거에서, 게이트 스페이서(48) 및 산화물 층(58)에 대한 손상은 최소화된다. 비교로서, 실제 층간 유전체 층[도 20a 및 도 20b에 도시된 바와 같은 ILD(82)]이 도 11a 및 도 11b에 사용되었다면, ILD(82) 및 게이트 스페이서(48)가 더 낮은 에칭 선택도를 갖기 때문에 게이트 스페이서(48)는 이전 단계에서 손상될 수 있다.
이어서, 도 17a 및 도 17b에 도시된 바와 같은 산화물 층(58)이 에칭되고, 결과의 구조체가 각각 도 18a 및 도 18b에 도시된다. 에칭은, 예를 들면 NF3　및 NH3 가스의 혼합, HF 및 NH3 가스의 혼합, 또는 HF 용액을 사용하여 수행될 수 있다.
도 19a는 추가 게이트 스페이서(76) 및 실리사이드 층(78)의 형성을 예시한다. 일부 예시적인 실시예에 따르면, 예를 들어, 열 산화를 통해 소스/드레인 영역(56A 및 56B)의 노출된 표면 상에 산화물 층(도시되지 않음)이 형성된다. 이어서, 추가 게이트 스페이서(76)가 선택적 유전체 퇴적을 통해 형성된다. 선택적 유전체 퇴적은 결과적으로 산화물 상에 게이트 스페이서(76)를 금지시키므로(그리고, 성장하지 않을 것이므로), 게이트 스페이서(76)의 유전체 재료는 소스/드레인 영역(56A 및 56B) 상의 산화물 층(도시되지 않음) 상에 형성되지 않는다. 게이트 스페이서(76)를 형성하기 위한 동일한 재료가 또한 하드 마스크 상에 형성될 수 있다.
다음으로, 소스/드레인 영역(56A 및 56B)상의 산화물 층(도시되지 않음)이 에칭된다. 이어서, 실리사이드 층(78)이 형성된다. 본 발명개시의 일부 실시예에 따라, 티타늄 층, 니켈 층, 코발트 층 등일 수 있는 금속층(도시되지 않음)이 블랭킷 층으로서 퇴적된다. 다음으로, 실리사이드 층(78)을 형성하도록 소스/드레인 영역(56)의 표면 부분과 금속 층의 바닥 부분을 반응시키기 위해 어닐링(급속 열 어닐링일 수 있음)이 수행된다. 이어서, 금속 층의 미반응 부분이 제거되어, 도 19a 및 도 19b에 도시된 구조체를 초래할 수 있다. 이들 공정 단계 동안, 하드 마스크(68) 및 게이트 스페이서(76)는 도 19a에 예시된 바와 같이 더 얇아질 수 있다.
도 20a 및 도 20b는 에칭 정지 층(80) 및 ILD(82)의 형성을 예시한다. 에칭 정지 층(80)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 실리콘 탄질화물 등으로 이루어질 수 있고, CVD, ALD 등과 같은 퇴적 방법을 사용하여 형성될 수 있다. ILD(82)는 PSG(Phospho-Silicate Glass), GSG(Boro-Silicate Glass), BPSG(Boron-doped Phospho-Silicate Glass), FSG(Fluorine-doped Silicon Glass), TEOS 산화물 또는 PECVD 산화물(SiO2를 포함할 수 있음)로부터 선택된 재료를 포함할 수 있다. ILD(82)는 스핀-온 코팅(spin-on coating), FCVD 등을 사용하여 형성되거나 PECVD 또는 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition, LPCVD)과 같은 퇴적 방법을 사용하여 형성될 수 있다.
ILD(82) 및 에칭 정지 층(80)이 에칭되어 콘택 개구부를 형성할 수 있다. 예시적인 콘택 개구부의 경계는 파선(84)을 사용하여 나타내어진다. 에칭은 예를 들어, 반응성 이온 에칭(Reactive Ion Etch, RIE)을 사용하여 수행될 수 있다. 실리사이드 층(78)의 일부 부분은 콘택 개구부에 노출된다. 후속 단계에서, 소스/드레인 콘택 플러그(도시되지 않음)가 콘택 개구부 내에 형성된다. 콘택 플러그의 형성은 블랭킷 배리어 층, 및 블랭킷 배리어 층 위의 금속 함유 재료를 형성하는 단계 및 평탄화를 수행하여 블랭킷 배리어 층 및 금속 함유 재료의 과잉 부분을 제거하는 단계를 포함할 수 있다. 배리어 층은 티타늄 질화물 또는 탄탈륨 질화물과 같은 금속 질화물로 형성될 수 있다. 금속 함유 재료는 텅스텐을 포함할 수 있다.
도 21 내지 도 27은 일부 실시예에 따라 반도체 재료(예를 들어, 실리콘 또는 실리콘 게르마늄)가 트렌치로 충전되는 갭-충전 공정의 중간 단계의 단면도를 예시한다. 각각의 공정 흐름은 도 29의 흐름(500)으로 도시된다. 도 21은 베이스 구조체(120)의 상단 표면보다 더 돌출된 스트립(110)을 예시한다. 스트립(110)은, 상면에서 볼 때, 길다란 스트립이며, 도 21에 예시된 평면은 스트립(110)의 길이 방향에 직교한다. 유전체 층(112)은 일부 실시예에 따라 스트립(110)의 측벽 및 상단 표면 상에 형성된다. 유전체 층(112)은 컨포멀 층으로서 형성될 수 있고, 수평 부분의 두께(T1)와 수직 부분의 두께(T2)는, 예를 들어 두께(T1)의 약 20 %보다 작은 차이로, 서로 근접하다. 유전체 층(112)은 베이스 구조체(120)의 상단에 수평 부를 포함하거나 포함하지 않을 수도 있고, 따라서 유전체 층(112)의 이들 부분은 이들이 존재하거나 존재하지 않을 수도 있음을 나타내기 위해 파선을 이용하여 예시된다. 트렌치(114)는 스트립(110) 사이에 있다. 본 발명개시의 일부 실시예에 따르면, 트렌치(114)의 종횡비(깊이 대 폭의 비)는 5보다 크며, 약 5 내지 약 18 사이의 범위 내일 수 있다.
본 발명개시의 일부 실시예에 따라, 도 21 내지 도 27에 도시된 갭-충전 공정은 도 7에 도시된 바와 같이 더미 게이트 전극 층(38)을 형성하는데 사용된다. 따라서, 도 21 내지 도 27에 도시된 단계들은 도 28의 단계(408)에 대응한다. 도 21의 스트립(110)은 도 7의 반도체 핀(34)에 대응한다. 유전체 층(112)은 도 7의 더미 게이트 유전체(36)에 대응한다. 베이스 구조(120)는 도 7의 STI 영역(32), 벌크 기판(20) 및 반도체 스트립(30)에 대응한다. 도 27에 도시된 바와 같은 결과의 반도체 재료들(122, 124, 126 및 128)의 조합은 도 7의 더미 게이트 전극 층(38)에 대응한다.
본 발명개시의 대안의 실시예에 따라, 도 21 내지 도 27에 도시된 갭-충전 공정은 도 11a 및 도 11b에 도시된 반도체 층(60)을 형성하는데 사용된다. 따라서,도 21 내지 도 27에 도시된 공정은 도 28의 단계(416)에 대응한다. 따라서, 도 21의 스트립(110)은 도 11a의 게이트 스택(50) 및 게이트 스페이서(48)에 대응한다. 유전체 층(112)은 도 11a의 유전체 층(58)에 대응한다. 베이스 구조체(120)는 도 11a에 도시된 바와 같이 핀(34) 및 기판(20)에 대응한다. 도 27에 도시된 결과의 반도체 재료들(122, 124, 126 및 128)의 조합은 도 11a 및 도 11b의 반도체 층(60)에 대응한다.
각각의 웨이퍼 상에 패턴-밀집(pattern-dense) 영역 및 패턴-희박(pattern-sparse) 영역이 있다. 예를 들어, 도 21을 참조하면, 제 1 복수의 스트립(110)은 패턴-밀집 영역(116A)을 형성하도록 서로 근접하게 위치되고, 제 2 복수 스트립(110)은 패턴-밀집 영역(116C)을 형성하도록 서로 근접하게 위치된다. 패턴-밀집 영역(116A) 내의 스트립(110)의 조합은 이후 스트립-그룹으로 지칭된다. 패턴-밀집 영역(116C) 내의 스트립(110)의 조합은 이후 스트립-그룹으로 지칭된다. 패턴-밀집 영역들 사이에는 패턴-희박 영역[예를 들어, 영역(116B)]이 있다. 패턴-희박 영역은 패턴-밀집 영역보다 낮은 밀도(또는 스트립 사이의 더 넓은 공간)의 스트립(110)을 가진다. 도 21은 패턴-희박 영역(116B)에 스트립(110)이 없음을 예시하고, 또한 패턴-희박 영역에서 (더 넓은 공간을 가지고) 일부 스트립(110)이 또한 존재할 수 있다는 것이 인지된다.
도 22를 참조하면, (제 1) 실리콘 시드 층(122)이 층(112) 또는 STI 영역(32)과 같은 노출된 유전체 재료 상에 퇴적되고, 이는 실리콘 질화물, 실리콘 산화물, 이들의 조합 등으로 형성될 수 있다. 각각의 단계는 도 29에 도시된 바와 같이 공정 흐름(500)에서 단계(502)로서 예시된다. 본 발명개시의 일부 실시예에 따르면, 실리콘 시드 층(122)은 비정질 실리콘 층이다. 대안의 실시예에 따르면, 실리콘 시드 층(122)은 폴리실리콘 층이거나, 비정질 실리콘에 의해 서로 분리된 어떤 그레인(grain)을 포함할 수 있다.
실리콘 시드 층(122)은 LPCVD, ALD, CVD 등일 수 있는 컨포멀 퇴적 방법을 사용하여 퇴적될 수 있다. 본 발명개시의 일부 실시예에 따라, 실리콘 시드 층은 SiH3-N((CH-CH3)2)2와 같은 실리콘 함유 전구체를 사용하여 퇴적된다. 실리콘 시드 층(122)은 게르마늄, n형 불순물(예를 들어, 인 및 비소) 및 p형 불순물(예를 들어, 붕소 및 인듐)과 같은 다른 원소를 포함하지 않거나 포함할 수 있다. 일부 실시예에 따라, SiH3-N((CH-CH3)2)2를 사용하여 실리콘 시드 층(122)의 하단 층을 형성한 후에, SixH2x +2(x는 1과 같거나 더 큰 정수)로 표현될 수 있는 실리콘 및 할로켄 함유 전구체를 사용하여 형성된 얇은 하단 시드 층 상에 실리콘 시드 층(122)이 두껍게 성장될 수 있다. 예를 들어, 전구체는 디실란(Si2H6), 모노실란(SiH4), 또는 디실란과 모노실란의 혼합물을 포함할 수 있다. 디실란을 사용하여 실리콘 층을 성장 시키기 위한 온도는 약 350 ℃ 내지 약 400 ℃ 범위 내일 수 있다. 온도, 성장 속도 및 다른 공정 조건에 따라, 실리콘 시드 층(122)은 비정질 실리콘 층 또는 폴리실리콘 층일 수 있다. 실리콘 시드 층(122)의 두께(T3)는 약 20 Å 내지 약 200 Å 범위 내일 수 있다. 실리콘 시드 층(122)은 컨포멀 층으로 형성될 수 있고, 수평 부분 및 수직 부분의 두께(T3)는 예를 들어 약 20 %보다 작은 차이로 서로 근접하다.
질화물(예를 들어, 실리콘 질화물), 산화물(예를 들어, 실리콘 산화물과 같은), 또는 실리콘 산질화물, 실리콘 탄질화물, 실리콘 산-탄-질화물과 같은 다른 유전체 재료와 같은 일부 유전체 층 상에 실리콘이 인큐베이트(incubate)되는 것은 상대적으로(게르마늄과 비교하여) 쉽다. 예를 들어, 성장 온도가 약 300 ℃일 때, 이들 재료에 대한 인큐베이션 시간(실리콘이 형성되기 시작하는 시간)은 약 50분보다 짧다. 더 높은 온도가 사용되면 인큐베이션 시간이 단축될 수 있다. 따라서, 도 21에 도시된 구조체 상에 컨포멀 실리콘 층(122)을 형성하는 것이 비교적 쉽다.
그 후, 에치 백이 실리콘 시드 층(122) 상에 수행되어, 도 23에 도시된 구조체를 초래한다. 각각의 단계는 도 29에 도시된 바와 같이 공정 흐름(500)에서 단계(504)로서 예시된다. 본 발명개시의 일부 실시예에 따르면, 에치 백은 건식 에칭을통해 수행되고, 염소(CL2)와 같은 에칭 가스가 사용된다. 다른 실시예에 따르면, HCl과 같은 다른 에칭 가스가 사용될 수 있다. 본 발명개시의 일부 실시예에 따르면, 에치 백은 등방성(예를 들어, 에치 백 동안 에칭 챔버에서 바이어스 전력을 인가하지 않음)이다. 에치 백은 또한 실리콘 시드 층(122)의 임의의 부분을 보호하기 위해 어떤 에칭 마스크도 사용하지 않고 수행될 수 있다.
에치 백에서, 패턴-희박 영역(예를 들어, 116B) 내의 실리콘 시드 층(122)의 부분은 116A 및 116C와 같은 패턴-밀집 영역 내의 실리콘 시드 층(122)의 부분보다 더 많이 에칭된다. 또한, 스트립(110) 상단의 실리콘 시드 층(122)의 부분은 트렌치(114) 내의 실리콘 시드 층(122)의 부분보다 빠르게 에칭된다. 결과적으로, 스트립(110)의 상단과 패턴-희박 영역(116B) 내의 실리콘 시드 층(122)의 부분은 제거될 수 있는 반면, 트렌치(114)의 하단에서, 또는 스트립(110)과 베이스 구조체(120) 사이에 형성된 코너부에서 실리콘 시드 층(122)의 일부 부분은 남을 수 있다. 따라서, 스트립(110)의 측벽의 상단 표면 및 상단 부분 상의 유전체 층(112)[또는 STI 영역(32)]의 부분이 다시 노출된다. 대안적으로 언급하면, 패턴-밀집 영역(116A) 내의 스트립 그룹과 패턴-밀집 영역(116C) 내의 스트립 그룹 사이에서, 유전체 재료(실리콘 질화물, 실리콘 산화물 또는 다른 유전체 재료)가 다시 드러날 수 있다.
도 24는 본 발명개시의 일부 실시예에 따른 (제 1) 게르마늄 층(들)(124)의 성장을 예시한다. 각각의 단계는 도 29에 도시된 바와 같이 공정 흐름(500)에서 단계(506)로서 예시된다. 본 발명개시의 일부 실시예에 따라, 전구체는 GGexH2x + 2(x는 1과 동등하거나 더 큰 정수)로 표현될 수 있는 게르마늄 및 수소 함유 전구체를 포함한다. 예를 들어, 전구체는 디게르만(Ge2H6), 모노게르만(GeH4), 또는 디게르만과 모노게르만의 혼합물을 포함할 수 있다. 게르마늄 층(124)은 실리콘을 포함하지 않을 수 있거나, 또는 예를 들어 약 10 원자%, 5 원자% 또는 1 원자% 미만의 소량의 실리콘을 포함할 수 있다. 그 결과, 게르마늄 층(124)은 실리콘 게르마늄을 포함할 수 있다. 따라서, 전구체는 바람직한 게르마늄 층(124)을 형성하도록 조정된다.
도 23에 도시된 구조체는 실리콘 시드 층(122)의 노출된 표면, 및 유전체 층(112) 및/또는 STI 영역(32) 등과 같은 다른 재료의 노출된 표면을 포함한다. 따라서, 게르마늄 층(124)의 형성에서, 게르마늄 층(124)이 실리콘 시드 층(122)으로부터 성장하고 유전체 층(112) 및 STI 영역(32)과 같은 다른 재료의 노출된 표면으로부터 성장하지 않도록 공정 조건이 조정된다. 본 발명개시의 일부 실시예에 따르면, 선택적 성장은 실리콘 상의 게르마늄의 인큐베이션 시간과 실리콘 질화물 및 실리콘 산화물 등과 같은 다른 재료 상의 게르마늄의 인큐베이션 시간 사이의 차이를 이용하여 달성된다. 예를 들어, 300 ℃에서 실리콘 상의 게르마늄의 인큐베이션 시간은 약 50 분보다 짧지만, 300 ℃에서 실리콘 질화물 및 실리콘 산화물 상의 게르마늄의 인큐베이션 시간은 약 150 분보다 길다. 따라서, 성장하는 게르마늄 층(124)의 경우, 각각의 웨이퍼의 온도는 약 350 ℃보다 낮을 수 있고, 성장 시간 동안 게르마늄이 층(112) 및 STI 영역(32)(노출된 경우)과 같은 유전체 층의 노출된 표면 상에 실질적으로 인큐베이트되지 않도록, 약 250 ℃ 내지 약 350 ℃ 사이의 범위 내일 수 있다. 반면에, 성장 시간 동안, 게르마늄은 실리콘 시드 층(122) 상에 인큐베이트된 후, 형성된 게르마늄 층 상에 성장을 시작한다.
도 24에 도시된 바와 같이, 게르마늄 층(124)은 실리콘 시드 층(122)으로부터 상향식(bottom-up) 스타일로 성장하고, 결국 패턴-밀집 영역(116A 및 116C) 내의 트렌치(114)(도 23)를 완전히 충전할 수 있다. 이웃하는 트렌치(114)(도 23 참조)로부터 성장된 게르마늄 층(124)의 부분은 서로 병합하도록 측면 방향으로 성장할 수 있거나, 또는 서로 분리될 수 있다. 한편, 패턴-희박 영역(116B)에서, 게르마늄은 유전체 층(112) 또는 STI 영역(32)의 노출된 표면 상에 인큐베이트되지 않기 때문에, 유전체 층(112) 또는 STI 영역(32)은 노출된 상태로 남을 수 있다. 또한, 게르마늄 층(124)은 공간이 이용가능할 때 측면 방향으로 성장하지만, 성장은 패턴-희박 영역(116B)을 충전하기에 적당하지 않다. 패턴-희박 영역(116B)에 면하는 유전체 층(112)의 측벽 부분은 또한 게르마늄 층(124)의 형성 후에 노출될 수 있다.
도 23 및 도 24에 도시되고 상기 문단에서 논의된 바와 같이, 실리콘 시드 층(122)이 형성되지 않으면, 게르마늄의 인큐베이션의 어려움 때문에 게르마늄 층(124)을 형성하는 것이 어렵다. 층(112/32)으로부터 직접 게르마늄을 성장시키는 어려움과 조합된 패턴화된 실리콘 층(122)의 형성은 게르마늄의 상향식 성장을 달성하고, 따라서 트렌치(114)는 시임 및 보이드를 발생시키지 않고 충전될 수 있다. 또한, 상향식 성장은 스트립(110)의 하부 부분의 지지로 인해 스트립(110)의 굴곡을 상당히 감소시킨다. 이는 컨포멀 퇴적 동안 병합된 측벽 퇴적 막으로 인해 형성된 예를 들어 시임 및 보이드 및 굴곡을 비-상향식(예를 들어 컨포멀) 퇴적 방법이 사용되는 종래의 갭-충전 방법을 사용하는 것과는 상이하다.
도 25를 참조하면, 제 2 실리콘 시드 층(126)이 블랭킷 층으로서 퇴적된다. 각각의 단계는 도 29에 도시된 바와 같이 공정 흐름(500)에서 단계(508)로서 예시된다. 실리콘 시드 층(126)은 실리콘 시드 층(122)과 유사한 재료로 형성될 수 있다. 예를 들어, 실리콘 시드 층(126)은 비정질 실리콘 층, 폴리실리콘 층일 수 있거나, 비정질 실리콘에 의해 서로 분리된 일부 그레인을 포함할 수 있다. 실리콘 시드 층(126)은 게르마늄을 함유하지 않을 수 있다. 또한, 실리콘 시드 층(126)은 n형 및/또는 p형 불순물을 포함할 수 있거나 포함하지 않을 수 있다. 대안적으로, 실리콘 시드 층(126)은 소량의 게르마늄을 포함할 수 있고, 게르마늄 원자%는 약 10 원자%보다 낮거나, 약 5 원자%보다 낮거나, 또는 약 1 원자%보다 낮을 수 있다. 또한, 실리콘 시드 층(126)을 형성하기 위한 공정 조건 및 전구체는 실리콘 시드 층(122)을 형성하기 위한 후보 공정 조건 및 전구체로부터 선택될 수 있다. 따라서, 상세한 설명은 여기서 반복하지 않는다. 실리콘 층(126)은 게르마늄 층(124)과 유전체 층(112) 및 STI 영역(32)과 같은 다른 재료의 노출된 표면 모두 상에 블랭킷 층으로서 퇴적된다.
실리콘 시드 층(126)은 LPCVD, ALD, CVD 등일 수 있는 컨포멀 퇴적 방법을 사용하여 퇴적될 수 있다. 디실란을 사용하여 실리콘 층(126)을 성장시키기 위한 온도는 약 350 ℃ 내지 약 400 ℃ 사이의 범위 내일 수 있다. 실리콘 시드 층(126)의 두께는 약 10 Å 내지 약 200 Å 사이의 범위 내일 수 있다.
도 26을 참조하면, 실리콘 시드 층(126)에 에치 백을 수행하지 않고, 실리콘 시드 층(126) 상에 게르마늄 층(128)이 더 성장된다. 각각의 단계는 도 29에 도시된 바와 같이 공정 흐름(500)에서 단계(510)로서 예시된다. 게르마늄 층(128)은 영역(116B)과 같은 패턴-희박 영역 내의 트렌치를 충전하기 위한 것이므로 실리콘 시드 층(126)은 게르마늄 층(128)이 성장될 때 블랭킷 층으로 남아 있을 수 있다. 따라서, 게르마늄 층(128)은 패턴-희박 영역을 충전한다.
다음으로, 도 27에 도시된 바와 같이, CMP 또는 기계 연마와 같은 평탄화 단계가 수행되어 게르마늄 층(128), 실리콘 시드 층(126) 및 게르마늄 층(124)의 상단 표면을 같은 레벨로 만든다. 각각의 단계는 도 29에 도시된 바와 같이 공정 흐름(500)에서 단계(512)로서 예시된다. 도 21 내지 도 27에 도시된 바와 같은 공정 단계는 더미 게이트 전극 층(38)(도 7) 및 반도체 층(60)(도 11a/11b) 중 하나 또는 둘 모두를 형성하는데 사용될 수 있다. 예를 들어, 도 7의 더미 게이트 전극 층(38)이 형성될 때, 실리콘 층(122 및 126)과 게르마늄 층(124 및 128)의 조합은 더미 게이트 전극 층(38)을 형성한다. 도 11a/도 11b의 반도체 층(60)이 형성될 때, 실리콘 층(122 및 126) 및 게르마늄 층(124 및 128)의 조합은 반도체 층(60)을 형성한다. 평탄화는 다양한 위치에서, 예를 들어 실리콘 층(126)에 도달하기 전에 또는 일부 실리콘 층(126)이 노출된 후에(도 27에 도시된 바와 같이) 정지될 수 있다. 평탄화는 또한 스트립(110)이 노출될 때 정지될 수 있다(도 13a 및 도 13b에 도시된 것과 유사함). 어떤 실시예에 있어서는, 스트립(110)은 도 13a 및 도 13b에 예시된 바와 같은 피처(36, 46 및 40)를 나타낸다. 도 21 및 도 27의 실시예는 도 7 및 도 11a/도 11b에 예시된 실시예 이외의 게르마늄의 다른 갭 충전에 사용될 수 있음이 인지될 것이다.
본 발명개시의 실시예는 몇몇 유리한 특징을 가진다. 실리콘 및 게르마늄이 다른 재료 상에 성장될 때 실리콘의 인큐베이션 시간과 게르마늄의 인큐베이션 시간 사이의 차이를 이용함으로써, 스트립 사이의 트렌치는 보이드, 시임 및 굴곡을 발생시키지 않고 상향식 스타일로 충전될 수 있다. 복수의 재료 및 복수의 공정 조건을 사용하여 갭 충전을 수행하기 위해 실험이 수행되었고, 복수의 샘플이 형성되었다. 실험 결과는 본 발명개시의 실시예에 따라 형성된 샘플에서 스트립의 굴곡이 모든 샘플 중에서 가장 작다는 것이 나타났다.
본 발명개시의 일부 실시예에 따라, 방법은 복수의 스트립 상에 제 1 실리콘 층을 퇴적하는 단계 - 복수의 스트립 사이에 트렌치가 있음 - ; 제 1 실리콘 층을 에치 백(etch back)하여 제 1 실리콘 층의 상단 부분을 제거하고 복수의 스트립의 일부 부분을 노출시키는 단계 - 에칭 백 후에 트렌치의 하단에서 제 1 실리콘 층의 하단 부분이 남음 - ; 및 제 1 게르마늄 층을 선택적으로 성장시키는 단계 - 제 1 게르마늄 층은 제 1 실리콘 층의 남아있는 부분으로부터 선택적으로 성장되고, 제 1 게르마늄 층이 선택적으로 성장한 후에 복수의 스트립의 노출된 부분들은 노출된 상태로 남음 - 를 포함한다. 일 실시예에 있어서, 제 1 게르마늄 층은 복수의 스트립 중 이웃하는 2개의 스트립 사이의 트렌치 중 하나가 완전히 충전될 때까지 성장된다. 일 실시예에 있어서, 복수의 스트립은 복수의 더미 게이트 스택을 포함하고, 상기 방법은, 복수의 더미 게이트 스택 상에 유전체 층을 형성하는 단계 - 유전체 층 상에 제 1 실리콘 층이 퇴적되어 있음 - ; 및 제 1 실리콘 층을 제거하는 단계를 더 포함한다. 일 실시예에 있어서, 상기 방법은 복수의 더미 게이트 스택들을 제거하여 리세스를 형성하는 단계; 및 리세스 내에 대체 게이트를 형성하는 단계 - 대체 게이트가 형성된 후에 제 1 실리콘 층 및 제 1 게르마늄 층은 제거됨 - 를 더 포함한다. 일 실시예에 있어서, 상기 방법은 유전체 층을 제거하는 단계를 더 포함한다. 일 실시예에 있어서, 복수의 스트립은 복수의 반도체 핀을 포함하고, 복수의 반도체 핀 상에 더미 게이트 유전체 층을 형성하는 단계 - 더미 게이트 유전체 층 상에 제 1 실리콘 층이 퇴적되어 있음 - 를 더 포함한다. 일 실시예에 있어서, 상기 방법은 제 1 실리콘 층, 제 1 게르마늄 층 및 더미 게이트 유전체 층을 패터닝하여 더미 게이트 스택을 형성하는 단계를 더 포함한다. 일 실시예에 있어서, 상기 방법은 제 1 게르마늄 층 상에 제 2 실리콘 층을 퇴적하는 단계 - 제 2 실리콘 층은 복수의 스트립의 노출된 부분과 접촉함 - ; 및 제 2 실리콘 층 상에 제 2 게르마늄 층을 퇴적하는 단계를 더 포함한다. 일 실시예에 있어서, 상기 방법은 평탄화를 수행하는 단계를 더 포함하며, 평탄화에서, 제 2 게르마늄 층, 제 2 실리콘 층 및 제 1 게르마늄 층이 평탄화된다.
본 발명개시의 일부 실시예에 따라, 방법은 복수의 반도체 핀에 기초하여 소스/드레인 영역을 형성하는 단계 - 복수의 반도체 핀은 복수의 더미 게이트 스택 사이에 있음 - ; 소스/드레인 영역 및 복수의 더미 게이트 스택 상에 유전체 층을 형성하는 단계; 유전체 층 상에 제 1 실리콘 층을 퇴적하는 단계; 제 1 실리콘 층을 에칭 백하는 단계 - 제 1 실리콘 층의 일부 부분은 남음 - ; 제 1 실리콘 층의 남아있는 부분 상에 제 1 게르마늄 층을 성장시키는 단계; 제 1 게르마늄 층 상에 제 2 실리콘 층을 성장시키는 단계; 제 2 실리콘 층 상에 제 2 게르마늄 층을 퇴적하는 단계; 제 2 게르마늄 층을 평탄화하기 위해 평탄화를 수행하는 단계; 복수의 더미 게이트 스택들을 대체 게이트들로 대체하는 단계; 및 제 1 실리콘 층, 제 1 게르마늄 층, 제 2 실리콘 층 및 제 2 게르마늄 층을 제거하는 단계를 포함한다. 일 실시예에 있어서, 평탄화에서, 제 2 실리콘 층 및 제 1 게르마늄 층이 또한 평탄화된다. 일 실시예에 있어서, 제 1 게르마늄 층은 제 1 실리콘 층의 남아있는 부분으로부터 선택적으로 성장되고, 제 1 게르마늄 층이 성장될 때의 시작 시간과 종료 시간 모두에서 유전체 층의 일부 부분이 노출된다. 일 실시예에 있어서, 제 1 실리콘 층은 게르마늄을 포함하지 않고, 제 1 게르마늄 층은 실리콘을 포함하지 않는다. 일 실시예에 있어서, 제 1 게르마늄 층은 복수의 더미 게이트 스택 중 이웃하는 2개의 더미 게이트 사이의 트렌치가 완전히 충전될 때까지 성장된다. 일 실시예에 있어서, 제 1 게르마늄 층은 약 250 ℃ 내지 약 350 ℃ 사이의 온도에서 성장된다.
본 발명개시의 일부 실시예에 따르면, 방법은 제 1 복수의 스트립을 포함하는 제 1 스트립 그룹 및 제 2 복수의 스트립을 포함하는 제 2 스트립 그룹을 형성하는 단계 - 제 1 스트립은 그들 사이에 제 1 트렌치를 가지며, 제 2 복수의 스트립은 그들 사이에 제 2 트렌치를 가지며, 제 1 스트립 그룹은, 제 1 스트립 그룹과 제 2 스트립 그룹 사이에 제 2 트렌치 사이의 공간 및 제 1 트렌치 사이의 공간보다 넓은 공간을 가지면서 제 2 스트립 그룹과 이웃하고 있음 - ; 제 1 복수의 스트립 및 제 2 복수의 스트립 상에 제 1 실리콘 층을 퇴적하는 단계; 제 1 실리콘 층을 에치 백하는 단계 - 제 1 트렌치 및 제 2 트렌치의 하단에서 제 1 실리콘 층의 부분이 남음 - ; 및 제 1 실리콘 층의 남아있는 부분 상에 제 1 게르마늄 층을 선택적으로 성장시키는 단계 - 제 1 게르마늄 층은 제 1 트렌치 및 제 2 트렌치를 완전히 충전하고, 상기 공간은 제 1 게르마늄 층에 의해 충전되지 않은 부분을 갖음 - 를 포함한다. 일 실시예에 있어서, 상기 방법은 제 1 게르마늄 층 상에 제 2 실리콘 층을 퇴적하는 단계; 및 제 2 실리콘 층 상에 제 2 게르마늄 층을 퇴적하는 단계 - 제 2 게르마늄 층은 상기 공간을 완전히 충전함 - 를 더 포함한다. 일 실시예에 있어서, 상기 방법은 제 2 게르마늄 층의 부분, 제 2 실리콘 층의 부분 및 제 1 게르마늄 층의 부분을 제거하기 위해 평탄화를 수행하는 단계를 더 포함한다. 일 실시예에 있어서, 상기 방법은 제 1 게르마늄 층 및 제 1 실리콘 층을 제거하는 단계를 더 포함한다. 일 실시예에 있어서, 제 1 게르마늄 층을 선택적으로 성장시키는 단계 후에, 상기 공간 아래에 놓는 유전체 층은 상기 공간에 노출된 상단 표면을 갖는다.
상기는 본 발명개시의 양상들을 본 발명분야의 당업자가 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점를 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
실시예 1. 방법에 있어서,
복수의 스트립 상에 제 1 실리콘 층을 퇴적하는 단계 - 상기 복수의 스트립 사이에 트렌치가 있음 - ;
상기 제 1 실리콘 층을 에치 백(etch back)하여 상기 제 1 실리콘 층의 상단(top) 부분을 제거하고 상기 복수의 스트립의 일부 부분을 노출시키는 단계 - 상기 에칭 백 후에 트렌치의 하단(bottom)에서 상기 제 1 실리콘 층의 일부 하단 부분이 남음 - ; 및
제 1 게르마늄 층을 선택적으로 성장시키는 단계 - 상기 제 1 게르마늄 층은 상기 제 1 실리콘 층의 남아있는 부분으로부터 선택적으로 성장되고, 상기 제 1 게르마늄 층이 선택적으로 성장된 후에 상기 복수의 스트립의 노출된 부분은 노출된 상태로 남음 -
를 포함하는 방법.
실시예 2. 실시예 1에 있어서,
상기 제 1 게르마늄 층은 상기 복수의 스트립 중 이웃하는 2개의 스트립 사이의 트렌치 중 하나가 완전히 충전될 때까지 성장되는 것인 방법.
실시예 3. 실시예 1에 있어서,
상기 복수의 스트립은 복수의 더미 게이트 스택을 포함하고, 상기 방법은,
상기 복수의 더미 게이트 스택 상에 유전체 층을 형성하는 단계 - 상기 유전체 층 상에 상기 제 1 실리콘 층이 퇴적되어 있음 - ; 및
상기 제 1 실리콘 층을 제거하는 단계
를 더 포함하는 방법.
실시예 4. 실시예 3에 있어서,
상기 복수의 더미 게이트 스택을 제거하여 리세스를 형성하는 단계; 및
상기 리세스 내에 대체 게이트를 형성하는 단계 - 상기 대체 게이트가 형성된 후에 상기 제 1 실리콘 층 및 상기 제 1 게르마늄 층은 제거됨 -
를 더 포함하는 방법.
실시예 5. 실시예 3에 있어서,
상기 유전체 층을 제거하는 단계
를 더 포함하는 방법.
실시예 6. 실시예 1에 있어서,
상기 복수의 스트립은 복수의 반도체 핀을 포함하고, 상기 방법은,
상기 복수의 반도체 핀 상에 더미 게이트 유전체 층을 형성하는 단계 - 상기 더미 게이트 유전체 층 상에 상기 제 1 실리콘 층이 퇴적되어 있음 -
를 더 포함하는 방법.
실시예 7. 실시예 6에 있어서,
상기 제 1 실리콘 층, 상기 제 1 게르마늄 층, 및 상기 더미 게이트 유전체 층을 패터닝하여 더미 게이트 스택을 형성하는 단계
를 더 포함하는 방법.
실시예 8. 실시예 1에 있어서,
상기 제 1 게르마늄 층 상에 제 2 실리콘 층을 퇴적하는 단계 - 상기 제 2 실리콘 층은 상기 복수의 스트립의 노출된 부분과 접촉함 - ; 및
상기 제 2 실리콘 층 상에 제 2 게르마늄 층을 퇴적하는 단계
를 더 포함하는 방법.
실시예 9. 실시예 8에 있어서,
평탄화를 수행하는 단계 - 상기 평탄화에서, 상기 제 2 게르마늄 층, 상기 제 2 실리콘 층, 및 상기 제 1 게르마늄 층이 평탄화됨 -
를 더 포함하는 방법.
실시예 10. 방법에 있어서,
복수의 반도체 핀에 기초하여 소스/드레인 영역을 형성하는 단계 - 상기 복수의 반도체 핀은 복수의 더미 게이트 스택 사이에 있음 - ;
상기 소스/드레인 영역 및 상기 복수의 더미 게이트 스택 상에 유전체 층을 형성하는 단계;
상기 유전체 층 상에 제 1 실리콘 층을 퇴적하는 단계;
상기 제 1 실리콘 층을 에칭 백(etch back)하는 단계 - 상기 제 1 실리콘 층의 일부 부분은 남음 - ;
상기 제 1 실리콘 층의 남아있는 부분 상에 제 1 게르마늄 층을 성장시키는 단계;
상기 제 1 게르마늄 층 상에 제 2 실리콘 층을 성장시키는 단계;
상기 제 2 실리콘 층 상에 제 2 게르마늄 층을 퇴적하는 단계;
상기 제 2 게르마늄 층을 평탄화하기 위해 평탄화를 수행하는 단계;
상기 복수의 더미 게이트 스택을 대체 게이트로 대체하는 단계; 및
상기 제 1 실리콘 층, 상기 제 1 게르마늄 층, 상기 제 2 실리콘 층, 및 상기 제 2 게르마늄 층을 제거하는 단계
를 포함하는 방법.
실시예 11. 실시예 10에 있어서,
상기 평탄화에서, 상기 제 2 실리콘 층과 상기 제 1 게르마늄 층이 또한 평탄화되는 것인 방법.
실시예 12. 실시예 10에 있어서,
상기 제 1 게르마늄 층은 상기 제 1 실리콘 층의 남아있는 부분으로부터 선택적으로 성장되고, 상기 제 1 게르마늄 층이 성장될 때의 시작 시간과 종료 시간 모두에서 상기 유전체 층의 일부 부분이 노출되는 것인 방법.
실시예 13. 실시예 10에 있어서,
상기 제 1 실리콘 층은 게르마늄을 포함하지 않고, 상기 제 1 게르마늄 층은 실리콘을 포함하지 않는 것인 방법.
실시예 14. 실시예 10에 있어서,
상기 제 1 게르마늄 층은 상기 복수의 더미 게이트 스택 중 이웃하는 2개의 더미 게이트 스택 사이의 트렌치가 완전히 충전될 때까지 성장되는 것인 방법.
실시예 15. 실시예 10에 있어서,
상기 제 1 게르마늄 층은 약 250 ℃ 내지 약 350 ℃ 사이의 온도에서 성장되는 것인 방법.
실시예 16. 방법에 있어서,
제 1 복수의 스트립을 포함하는 제 1 스트립 그룹 및 제 2 복수의 스트립을 포함하는 제 2 스트립 그룹을 형성하는 단계 - 상기 제 1 복수의 스트립은 그들 사이에 제 1 트렌치를 가지며, 상기 제 2 복수의 스트립은 그들 사이에 제 2 트렌치를 가지며, 상기 제 1 스트립 그룹은, 상기 제 1 스트립 그룹과 상기 제 2 스트립 그룹 사이에 상기 제 1 트렌치 사이의 공간 및 상기 제 2 트렌치 사이의 공간보다 넓은 공간을 가지면서 제 2 스트립 그룹과 이웃하고 있음 - ;
상기 제 1 복수의 스트립 및 상기 제 2 복수의 스트립 상에 제 1 실리콘 층을 퇴적하는 단계;
상기 제 1 실리콘 층을 에치 백(etch back)하는 단계 - 상기 제 1 트렌치 및 상기 제 2 트렌치의 하단에서 상기 제 1 실리콘 층의 부분이 남음 - ; 및
상기 제 1 실리콘 층의 남아있는 부분 상에 제 1 게르마늄 층을 선택적으로 성장시키는 단계 - 상기 제 1 게르마늄 층은 상기 제 1 트렌치 및 상기 제 2 트렌치를 완전히 충전하고, 상기 공간은 상기 제 1 게르마늄 층에 의해 충전되지 않은 부분을 가짐 -
를 포함하는 방법.
실시예 17. 실시예 16에 있어서,
상기 제 1 게르마늄 층 상에 제 2 실리콘 층을 퇴적하는 단계; 및
상기 제 2 실리콘 층 상에 제 2 게르마늄 층을 퇴적하는 단계 - 상기 제 2 게르마늄 층은 상기 공간을 완전히 충전함 -
를 더 포함하는 방법.
실시예 18. 실시예 17에 있어서,
상기 제 2 게르마늄 층의 부분, 상기 제 2 실리콘 층의 부분 및 상기 제 1 게르마늄 층의 부분을 제거하기 위해 평탄화를 수행하는 단계
를 더 포함하는 방법.
실시예 19. 실시예 16에 있어서,
상기 제 1 게르마늄 층 및 상기 제 1 실리콘 층을 제거하는 단계
를 더 포함하는 방법.
실시예 20. 실시예 16에 있어서,
상기 제 1 게르마늄 층을 선택적으로 성장시키는 단계 후에, 상기 공간 아래에 놓인 유전체 층은 상기 공간에 노출된 상단 표면을 갖는 것인 방법.

Claims (10)

  1. 방법에 있어서,
    복수의 스트립 상에 유전체 층을 형성하는 단계 - 상기 복수의 스트립 사이에 트렌치가 있음 - ;
    상기 유전체 층 상에 제 1 실리콘 층을 퇴적하는 단계 - 상기 제 1 실리콘 층은 상기 트렌치 내로 연장함 - ;
    상기 제 1 실리콘 층을 에치 백(etch back)하여 상기 제 1 실리콘 층의 상단(top) 부분을 제거하고 상기 유전체 층의 일부 부분을 노출시키는 단계 - 상기 에치 백 후에 트렌치의 하단(bottom)에서 상기 제 1 실리콘 층의 일부 하단 부분이 남음 - ; 및
    제 1 게르마늄 층을 선택적으로 성장시키는 단계 - 상기 제 1 게르마늄 층은 상기 제 1 실리콘 층의 남아있는 부분으로부터 선택적으로 성장되고, 상기 제 1 게르마늄 층이 선택적으로 성장된 후에 상기 유전체 층의 노출된 부분은 노출된 상태로 남음 -
    를 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 제 1 게르마늄 층은 상기 복수의 스트립 중 이웃하는 2개의 스트립 사이의 트렌치 중 하나가 완전히 충전될 때까지 성장되는 것인 방법.
  3. 제 1 항에 있어서,
    상기 복수의 스트립은 복수의 더미 게이트 스택을 포함하고,
    상기 방법은, 상기 제 1 실리콘 층을 제거하는 단계를 더 포함하는 방법.
  4. 제 3 항에 있어서,
    상기 복수의 더미 게이트 스택을 제거하여 리세스를 형성하는 단계; 및
    상기 리세스 내에 대체 게이트를 형성하는 단계 - 상기 대체 게이트가 형성된 후에 상기 제 1 실리콘 층 및 상기 제 1 게르마늄 층은 제거됨 -
    를 더 포함하는 방법.
  5. 제 1 항에 있어서,
    상기 복수의 스트립은 복수의 반도체 핀을 포함하는 것인, 방법.
  6. 제 5 항에 있어서,
    상기 제 1 실리콘 층, 상기 제 1 게르마늄 층, 및 상기 유전체 층을 패터닝하여 더미 게이트 스택을 형성하는 단계
    를 더 포함하는 방법.
  7. 제 1 항에 있어서,
    상기 제 1 게르마늄 층 상에 제 2 실리콘 층을 퇴적하는 단계 - 상기 제 2 실리콘 층은 상기 복수의 스트립의 노출된 부분과 접촉함 - ; 및
    상기 제 2 실리콘 층 상에 제 2 게르마늄 층을 퇴적하는 단계
    를 더 포함하는 방법.
  8. 방법에 있어서,
    복수의 반도체 핀에 기초하여 소스/드레인 영역을 형성하는 단계 - 상기 복수의 반도체 핀은 복수의 더미 게이트 스택 사이에 있음 - ;
    상기 소스/드레인 영역 및 상기 복수의 더미 게이트 스택 상에 유전체 층을 형성하는 단계;
    상기 유전체 층 상에 제 1 실리콘 층을 퇴적하는 단계;
    상기 제 1 실리콘 층을 에치 백(etch back)하는 단계 - 상기 제 1 실리콘 층의 일부 부분은 남음 - ;
    상기 제 1 실리콘 층의 남아있는 부분 상에 제 1 게르마늄 층을 성장시키는 단계;
    상기 제 1 게르마늄 층 상에 제 2 실리콘 층을 성장시키는 단계;
    상기 제 2 실리콘 층 상에 제 2 게르마늄 층을 퇴적하는 단계;
    상기 제 2 게르마늄 층을 평탄화하기 위해 평탄화를 수행하는 단계;
    상기 복수의 더미 게이트 스택을 대체 게이트로 대체하는 단계; 및
    상기 제 1 실리콘 층, 상기 제 1 게르마늄 층, 상기 제 2 실리콘 층, 및 상기 제 2 게르마늄 층을 제거하는 단계
    를 포함하는 방법.
  9. 제 8 항에 있어서,
    상기 제 1 게르마늄 층은 상기 제 1 실리콘 층의 남아있는 부분으로부터 선택적으로 성장되고, 상기 제 1 게르마늄 층이 성장될 때의 시작 시간과 종료 시간 모두에서 상기 유전체 층의 일부 부분이 노출되는 것인 방법.
  10. 방법에 있어서,
    제 1 복수의 스트립을 포함하는 제 1 스트립 그룹 및 제 2 복수의 스트립을 포함하는 제 2 스트립 그룹을 형성하는 단계 - 상기 제 1 복수의 스트립은 그들 사이에 제 1 트렌치를 가지며, 상기 제 2 복수의 스트립은 그들 사이에 제 2 트렌치를 가지며, 상기 제 1 스트립 그룹은, 상기 제 1 스트립 그룹과 상기 제 2 스트립 그룹 사이에 상기 제 1 트렌치 사이의 공간들 및 상기 제 2 트렌치 사이의 공간들보다 넓은 공간을 가지면서 상기 제 2 스트립 그룹과 이웃하고 있음 - ;
    상기 제 1 복수의 스트립 및 상기 제 2 복수의 스트립 상에 유전체 층을 형성하는 단계;
    상기 유전체 층 상에 제 1 실리콘 층을 퇴적하는 단계 - 상기 제 1 실리콘 층은 상기 제 1 트렌치 및 상기 제 2 트렌치 내로 연장함 - ;
    상기 제 1 실리콘 층을 에치 백(etch back)하는 단계 - 상기 제 1 트렌치 및 상기 제 2 트렌치의 하단에서 상기 제 1 실리콘 층의 부분이 남음 - ; 및
    상기 제 1 실리콘 층의 남아있는 부분 상에 제 1 게르마늄 층을 선택적으로 성장시키는 단계 - 상기 제 1 게르마늄 층은 상기 제 1 트렌치 및 상기 제 2 트렌치를 완전히 충전하고, 상기 공간은 상기 제 1 게르마늄 층에 의해 충전되지 않은 부분을 가짐 -
    를 포함하는 방법.
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