KR102531609B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 장치의 제조 방법은 기판 상에 층간 절연 구조체를 형성하는 것, 상기 층간 절연 구조체를 관통하여 상기 기판을 노출시키는 콘택홀을 형성하는 것, 상기 기판의 상부면을 덮는 제 1 부분 및 상기 콘택홀의 측벽들을 덮는 제 2 부분들을 포함하는 비정질 실리콘막을 형성하는 것, 상기 비정질 실리콘막에 수소 원자들을 공급하여, 상기 비정질 실리콘막의 실리콘 원자들 사이의 결합력을 약화시키는 것 및 상기 기판을 씨드로 사용하여, 상기 제 1 부분을 결정화시키는 것을 포함할 수 있다.

Description

반도체 장치의 제조 방법{Method of fabricating semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 더욱 상세하게는 신뢰성이 보다 개선된 반도체 장치의 제조 방법을 제공하는데 있다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업이 중요한 요소로 각광 받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 개선된 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 장치의 제조 방법은 기판 상에 층간 절연 구조체를 형성하는 것, 상기 층간 절연 구조체를 관통하여 상기 기판을 노출시키는 콘택홀을 형성하는 것, 상기 기판의 상부면을 덮는 제 1 부분 및 상기 콘택홀의 측벽들을 덮는 제 2 부분들을 포함하는 비정질 실리콘막을 형성하는 것, 상기 비정질 실리콘막에 수소 원자들을 공급하는 것 및 상기 기판을 씨드로 사용하여, 상기 제 1 부분을 결정화하는 것을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치의 제조 방법은 기판 상에 층간 절연 구조체를 형성하는 것, 상기 층간 절연 구조체를 관통하여 상기 기판을 노출시키는 콘택홀을 형성하는 것, 상기 기판의 상부면 및 상기 콘택홀의 측벽들을 덮는 비정질 실리콘막을 형성하는 것, 상기 비정질 실리콘막에 열처리 공정을 수행하는 것,상기 기판을 씨드로 사용하여, 상기 기판의 상기 상부면을 덮는 상기 비정질 실리콘막의 일부분을 결정화하고, 결정화된 상기 일부분을 성장시켜 상기 콘택홀의 하부를 채우는 하부 콘택 플러그를 형성하는 것 및 상기 하부 콘택 플러그 상에 상기 콘택홀의 상부를 채우는 상부 콘택 플러그를 형성하는 것을 포함하되, 상기 하부 콘택 플러그의 평균 그레인 크기는 상기 상부 콘택 플러그의 평균 그레인 크기보다 클 수 있다.
본 발명의 실시예에 따르면, 비정질 실리콘막의 실리콘들 사이의 결합력을 약화시킨 후, 낮은 온도로 기판에 인접하는 비정질 실리콘막의 일부분을 결정화시키고, 결정화된 일부분을 성장시켜 콘택홀의 하부를 채우는 하부 콘택 플러그를 형성할 수 있다. 하부 콘택 플러그 내에 보이드가 형성되지 않아, 하부 콘택 플러그와 기판 사이에 콘택 불량이 발생되는 것을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 나타낸 평면도이다.
도 2a는 본 발명의 실시예에 따른 반도체 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선 방향들로 자른 단면도들이다.
도 2b는 도 2a의 A 부분을 확대한 도면이다.
도 3a 내지 도 20a는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 나타낸 평면도들이다.
도 3b 내지 도 20b는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 나타낸 것으로, 도 3a 내지 도 20a의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선의 방향들으로 자른 단면도들이다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 나타낸 평면도이다. 도 2a는 본 발명의 실시예에 따른 반도체 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선 방향들로 자른 단면도들이다. 도 2b는 도 2a의 A 부분을 확대한 도면이다.
도 1 및 도 2a를 참조하면, 기판(100) 내에 소자 분리막(111)이 배치될 수 있다. 기판(100)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택셜 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택셜 박막의 기판일 수 있다.
소자 분리막(111)은 기판(100)에 트렌치(트렌치)를 형성하고, 트렌치 내에 절연물질을 채워 형성될 수 있다. 예를 들어, 소자 분리막(111)은 실리콘 산화막을 포함할 수 있다. 소자 분리막(111)은 기판(100)의 활성 영역들(AR)을 정의할 수 있다. 활성 영역들(AR)은 제 3 방향(Z)으로 길쭉한 바(bar) 형태를 가질 수 있다. 활성 영역들(AR)은 제 3 방향(Z)으로 서로 평행할 수 있다.
기판(100)의 활성 영역들(AR) 내에 소오스/드레인 영역들(50)이 배치될 수 있다. 소오스/드레인 영역들(50)은 기판(100)과 다른 도전형(예를 들어, N형)을 가질 수 있다.
활성 영역들(AR)을 가로지르는 워드 라인들(WL)이 배치될 수 있다. 하나의 활성 영역(AR)에 두 개의 워드 라인들(WL)이 배치될 수 있다. 워드 라인들(WL)은 제 3 방향(Z)에 교차하는 제 1 방향(X)으로 연장될 수 있다. 워드 라인들(WL)은 기판(100) 내에 매립될 수 있다. 일 예로, 워드 라인들(WL)의 상부면들은 기판(100)의 상부면 보다 낮은 레벨에 위치할 수 있다. 워드 라인들(WL)은 도전물질을 포함할 수 있다. 예를 들어, 워드 라인들(WL)은 폴리 실리콘, 도핑된 폴리 실리콘, 금속 물질 또는 금속 실리사이드 물질을 포함할 수 있다.
워드 라인들(WL)의 측벽들과 기판(100) 사이 및 워드 라인들(WL)의 하부면들과 기판(100) 사이에 게이트 절연막들(151)이 배치될 수 있다. 게이트 절연막들(151)은 예를 들어, 실리콘 산화막 또는 열 산화막을 포함할 수 있다. 워드 라인들(WL) 및 게이트 절연막들(151) 상에 캐핑 패턴들(191)이 배치될 수 있다. 캐핑 패턴들(191)의 상부면들은 기판(100)의 상부면과 동일한 레벨에 위치할 수 있다. 캐핑 패턴들(191)은 절연물질(예를 들어, 실리콘 산화막)을 포함할 수 있다.
기판(100)의 상부면 상에 버퍼막(70)이 배치될 수 있다. 버퍼막(70)은 하나 이상의 절연막들을 포함할 수 있다. 예를 들어, 버퍼막(70)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 이들 중 둘 이상을 포함할 수 있다.
하나의 활성 영역(AR)을 가로지르는 두 개의 워드 라인들(WL) 사이에 위치하는 활성 영역들(AR) 각각의 상에 노드 콘택(215)이 배치될 수 있다. 일 예로, 노드 콘택(215)은 활성 영역(AR)의 중심부에 배치될 수 있다. 노드 콘택(215)은 버퍼막(70)을 관통하며, 활성 영역(AR)의 상부 내에 매립될 수 있다. 노드 콘택(215)은 활성 영역(AR)의 중심부에 제공된 소오스/드레인 영역(50)과 전기적으로 연결될 수 있다. 노드 콘택(215)의 하부면은 워드 라인들(WL)의 상부면들 보다 높은 레벨에 위치할 수 있다. 노드 콘택(215)의 상부면은 버퍼막(70)의 상부면과 동일한 레벨에 위치할 수 있다. 노드 콘택(215)은 예를 들어, 금속 실리사이드막, 폴리 실리사이드막, 금속 질화막, 금속막 중 적어도 하나를 포함할 수 있다.
활성 영역들(AR)을 가로지르는 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 제 1 방향(X) 및 제 3 방향(Z)에 교차하는 제 2 방향(Y)으로 연장될 수 있다. 하나의 비트 라인(BL)은 제 2 방향(Y)으로 배열된 복수 개의 노드 콘택들(215) 상을 지날 수 있다. 하나의 비트 라인(BL)은 제 2 방향(Y)으로 배열된 복수 개의 노드 콘택들(215)과 전기적으로 연결될 수 있다.
비트 라인들(BL) 각각은 노드 콘택들(215) 상에 차례로 적층된 제 1 전극패턴(231a) 및 제 2 전극패턴(233a)을 포함할 수 있다. 제 1 전극패턴(231a)은 예를 들어, 폴리 실리콘 또는 도핑된 폴리 실리콘을 포함할 수 있다. 제 2 전극패턴(233a)은 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 니켈(Ni) 및 코발트(Co) 중 어느 하나를 포함할 수 있다. 비트 라인들(BL) 상에 절연 패턴들(240)이 배치될 수 있다. 절연 패턴들(240)은 비트 라인들(BL)을 따라 제 2 방향(Y)으로 연장될 수 있다. 절연 패턴들(240)은 절연 물질(예를 들어, 실리콘 산화막)을 포함할 수 있다.
비트 라인들(BL)의 측벽들 상에 스페이서들(250)이 배치될 수 있다. 스페이서들(250)은 절연 패턴들(240)의 측벽들 및 노드 콘택들(215)의 측벽들 상으로 연장될 수 있다. 스페이서들(250)은 절연물질을 포함할 수 있다. 예를 들어, 스페이서들(250)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 두 개 이상의 막들을 포함할 수 있다.
활성 영역들(AR)의 단부들 상에 스토리지 노드들(BC)이 배치될 수 있다. 스토리지 노드들(BC) 각각은 활성 영역들(AR) 각각의 단부 상에 적층된 하부 콘택 플러그(290) 및 상부 콘택 플러그(296)를 포함할 수 있다. 하부 콘택 플러그(290)는 비트 라인들(BL) 사이에 배치된 공간의 하부 내에 배치될 수 있고, 상부 콘택 플러그(296)는 비트 라인들(BL) 사이에 배치된 공간의 상부 내에 배치될 수 있다. 하부 콘택 플러그(290)는 활성 영역(AR)의 각 단부들과 접촉할 수 있다. 하부 콘택 플러그(290) 및 상부 콘택 플러그(296)은 다결정 실리콘을 포함할 수 있다. 하부 및 상부 콘택 플러그들(290, 296) 내에 불순물이 도핑될 수 있다. 예를 들어, 불순물은 인(Phosphorus) 또는 붕소(Boron)를 포함할 수 있다.
도 2b에 도시된 것과 같이, 하부 콘택 플러그(290)는 결정립계들(grain boundaries)을 포함할 수 있다. 하부 콘택 플러그(290)에 포함된 결정립계들은 기판(100)에 인접하는 하부 콘택 플러그(290)의 하부보다 상부 콘택 플러그(296)에 인접하는 하부 콘택 플러그(290)의 상부에 더 많이 분포될 수 있다. 일 예로, 하부 콘택 플러그(290)의 하부에는 결정립계들이 존재하지 않을 수 있고, 하부 콘택 플러그(290)의 상부에는 결정립계들이 존재할 수 있다. 하부 콘택 플러그(290)의 상부에는 결정립계들이 서로 연결되어 형성된 하나 또는 둘 이상의 그레인들(grains)이 존재할 수 있다. 하부 콘택 플러그(290)의 상면은 볼록한 곡면일 수 있다.
상부 콘택 플러그(296)는 결정립계들(grain boundaries)을 포함할 수 있다. 상부 콘택 플러그(296)의 결정립계들의 비율은 하부 콘택 플러그(290)의 결정립계들의 비율보다 많을 수 있다. 상부 콘택 플러그(296)에는 그레인들(grains)이 존재할 수 있다. 일 예로, 하부 콘택 플러그(290)의 평균 그레인 크기는 상부 콘택 플러그(296)의 평균 그레인 크기보다 클 수 있다. 상부 콘택 플러그(296)의 상부면을 평평할 수 있다.
다시 도 1 및 도 2a를 참조하면, 스토리지 노드들(BC) 상에 랜딩 패드들(300a)이 배치될 수 있다. 랜딩 패드들(300a) 각각은 스토리지 노드들(BC) 각각 상에 및 인접하는 절연 패턴들(240) 중 어느 하나 상에 배치될 수 있다. 랜딩 패드들(300a)은 금속 물질(예를 들어, 텅스텐)을 포함할 수 있다. 랜딩 패드들(300a)과 스토리지 노드들(BC) 사이에 베리어 패턴들(298a)이 배치될 수 있다. 베리어 패턴들(298a) 각각은 인접하는 스페이서(250)의 일부분들과 각 랜딩 패드들(300a) 사이 및 인접하는 절연 패턴들(240) 중 어느 하나와 랜딩 패드(300a) 사이로 연장될 수 있다. 베리어 패턴들(298a)은 예를 들어, TiN, Ti/TiN, TiSiN, TaN 또는 WN을 포함할 수 있다.
제 2 방향(Y)으로 인접하는 스토리지 노드들(BC) 사이에 분리 패턴들(271)이 배치될 수 있다. 도면에 도시되지 않았지만, 분리 패턴들(271)의 상부면들은 절연 패턴들(240)의 상부면들과 동일한 레벨에 위치할 수 있다. 분리 패턴들(271)은 예를 들어, SiBCN막, SiCN막, SiOCN막, 및 SiN막 중 적어도 어느 하나를 포함할 수 있다.
랜딩 패드들(300a) 사이의 공간 내에 갭필 패턴들(310)이 배치될 수 있다. 갭필 패턴들(310)의 상부면들은 분리 패턴들(271)의 상부면들과 공면을 가질 수 있다. 갭필 패턴들(310)은 절연 물질(예를 들어, 실리콘 산화막)을 포함할 수 있다.
랜딩 패드들(300a) 상에 정보저장 요소들이 배치될 수 있다. 정보저장 요소들은 예를 들어 캐패시터일 수 있다. 캐패시터는 하부전극(BE), 유전막(미도시) 및 상부전극(미도시)을 포함할 수 있다. 일 예로, 하부 전극들(BE)은 제 2 방향(Y)으로 지그재그 형태로 배열될 수 있다.
도 3a 내지 도 20a는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 나타낸 평면도들이다. 도 3b 내지 도 20b는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 나타낸 것으로, 도 3a 내지 도 20a의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선의 방향들으로 자른 단면도들이다.
도 3a 및 도 3b를 참조하면, 기판(100) 내에 소자 분리막(111)을 형성할 수 있다. 소자 분리막(111)은 기판(100)에 트렌치들(미도시)을 형성하고, 트렌치들 내에 절연물질을 채워 형성될 수 있다. 기판(100)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택셜 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택셜 박막의 기판일 수 있다. 소자 분리막(111)은 예를 들어 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
소자 분리막(111)에 의해 기판(100)의 활성 영역들(AR)을 정의할 수 있다. 활성 영역들(AR)은 제 3 방향(Z)으로 길쭉한 바(bar) 형태를 가지며, 서로가 평행할 수 있다.
도 4a 및 도 4b를 참조하면, 활성 영역들(AR) 각각 내에 소오스/드레인 영역(50)이 형성될 수 있다. 소오스/드레인 영역(50)은 기판(100) 상에 이온 주입 마스크(미도시)를 형성하고, 이온주입 마스크에 노출된 기판(100) 내에 이온 주입 공정을 진행하여 형성될 수 있다. 다른 예로, 이온 주입 공정은 이온 주입 마스크 없이 수행될 수 있다.
기판(100) 내에 트렌치들(131)이 형성될 수 있다. 예를 들어, 두 개의 트렌치들(131)이 하나의 활성 영역(AR)을 제 3 방향(Z)에 교차하는 제 1 방향(X)으로 가로지르며 형성될 수 있다. 트렌치들(131) 각각의 표면을 컨포말하게 덮는 게이트 절연막(151)이 형성될 수 있다. 게이트 절연막(151)은 절연물질로 이루어져 있으며, 예를 들어, 실리콘 산화막 또는 열 산화막일 수 있다. 게이트 절연막(151) 상에 워드 라인(WL)이 형성될 수 있다. 워드 라인(WL)은 트렌치들(131)을 채우는 금속막(미도시)을 형성하고, 트렌치들(131)의 하부에 금속막의 일부가 남도록 금속막에 식각 공정을 수행하여 형성될 수 있다. 금속막을 식각할 때, 게이트 절연막(151)의 일부분이 같이 식각될 수 있다. 워드 라인(WL)은 도전물질로 이루어져 있으며, 예를 들어, 폴리 실리콘 또는 도핑된 폴리 실리콘, 금속 물질, 또는 금속 실리사이드 물질을 포함할 수 있다.
워드 라인(WL)이 형성된 트렌치(131) 내에 캐핑 패턴(191)이 형성될 수 있다. 캐핑 패턴(191)은 워드 라인(WL) 상에 형성되며, 트렌치(131)를 완전히 채울 수 있다. 캐핑 패턴(191)은 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
도 5a 및 도 5b를 참조하면, 기판(100) 상에 버퍼막(70)이 형성될 수 있다. 버퍼막(70)은 하나 이상의 절연막들을 포함할 수 있다. 버퍼막(70)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 이들 중 둘 이상을 포함하는 복수 개의 절연막들일 수 있다. 도면에 도시하지 않았지만, 버퍼막(70) 상에 오프닝들(미도시)을 갖는 마스크 패턴(미도시)이 형성될 수 있다.
마스크 패턴 의해 노출된 버퍼막(70) 및 기판(100)을 패터닝하기 위한 식각 공정이 수행될 수 있다. 식각 공정으로 버퍼막(70)의 일부분 및 기판(100)의 상부 일부분이 식각되어, 활성 영역(AR) 내에 제 1 콘택홀(CH1)이 형성될 수 있다. 평면적 관점에서, 제 1 콘택홀(CH1)은 두 개의 워드 라인들(WL) 사이에 배치된 활성 영역(AR)의 중심부에 형성될 수 있다. 제 1 콘택홀(CH1)에 의해 소오스/드레인 영역(50)이 노출될 수 있다.
도 6a 및 도 6b를 참조하면, 제 1 콘택홀(CH1) 내에 노드 콘택(215)이 형성될 수 있다. 노드 콘택(215)은 버퍼막(70) 상에 제 1 콘택홀(CH1)을 채우는 도전막(미도시)을 형성하고, 버퍼막(70)의 상부면이 노출될 때까지 도전막에 평탄화 공정(예를 들어, CMP 또는 etch back)을 진행하여 형성될 수 있다. 노드 콘택(215)은 예를 들어, 금속 실리사이드막, 폴리실리사이드막, 금속 질화막, 금속막을 포함하는 그룹에서 선택되는 적어도 하나의 막을 포함할 수 있다.
도 7a 및 도 7b를 참조하면, 버퍼막(70) 상에 전극막(230)이 형성될 수 있다. 전극막(230)은 버퍼막(70) 상에 차례로 적층된 제 1 전극막(231) 및 제 2 전극막(233)을 포함할 수 있다. 제 1 전극막(231)은 예를 들어, 폴리 실리콘 또는 도핑된 폴리 실리콘을 포함할 수 있다. 제 2 전극막(233)은 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 니켈(Ni), 또는 코발트(Co)를 포함할 수 있다. 도면에 도시하지 않았지만, 제 1 전극막(231) 및 제 2 전극막(233) 사이에 확산 방지막(미도시)이 개재될 수 있다. 확산 방지막은 확산 베리어 메탈(diffusion barrier metal)로서, 예를 들어 TiN, Ti/TiN, TiSiN, TaN 또는 WN을 포함할 수 있다.
전극막(230) 상에 절연 패턴들(240)이 형성될 수 있다. 예를 들어, 절연 패턴(240)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
도 8a 및 도 8b를 참조하면, 절연 패턴들(240)을 식각 마스크로 사용하여, 절연 패턴들(240)에 노출된 전극막(230)을 패터닝하여 비트 라인들(BL)이 형성될 수 있다. 비트 라인들(BL) 각각은 제 1 방향(X) 및 제 3 방향(Z)에 교차하는 제 2 방향(Y)으로 배열된 복수 개의 노드 콘택들(215) 상을 지나며, 활성 영역들(AR)을 제 2 방향(Y)으로 가로지를 수 있다. 비트 라인(BL)은 노드 콘택들(215) 상에, 제 2 전극막(233) 및 제 1 전극막(231)이 차례로 식각되어 형성된 제 1 전극패턴(231a) 및 제 2 전극패턴(233a)을 포함할 수 있다.
비트 라인들(BL)을 형성한 후에, 비트 라인들(BL)에 의해 노출된 노드 콘택들(215)의 일부분들을 식각하여, 노드 콘택들(215)의 폭이 감소될 수 있다. 이에 따라, 노드 콘택들(215) 각각이 제 1 콘택홀(CH1)의 측벽과 이격될 수 있다.
도 9a 및 도 9b를 참조하면, 노드 콘택들(215)의 측벽들, 비트 라인들(BL)의 측벽들 및 절연 패턴들(240)의 측벽들을 덮는 스페이서들(250)이 형성될 수 있다. 스페이서들(250)은 버퍼막(70)의 상부면, 노드 콘택들(215)의 측벽들, 비트 라인들(BL)의 측벽들, 절연 패턴들(240)의 측벽들 및 절연 패턴들(240)의 상부면들을 컨포말하게 덮는 절연막(미도시)을 형성하고, 절연 패턴들(240)의 상부면들 및 버퍼막(70)의 상부면들이 노출되도록 절연막에 에치 백(etch-back) 공정을 수행하여 형성될 수 있다. 예를 들어, 스페이서들(250)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 두 개 이상의 막들을 포함할 수 있다.
도 10a 및 도 10b를 참조하면, 버퍼막(70) 상에 층간 절연막(260)이 형성될 수 있다. 층간 절연막(260)은 비트 라인들(BL) 사이의 공간을 채울 수 있다. 층간 절연막(260)은 비트 라인들(BL) 사이의 공간을 채우고, 절연 패턴들(240)의 상부면들을 덮는 절연막을 형성하고, 절연 패턴들(240)의 상부면들이 노출되도록 절연막에 평탄화 공정을 수행하여 형성될 수 있다.
워드 라인(WL)과 수직적으로 중첩하는 층간 절연막(260)의 일부분들을 식각하여, 오프닝들(O)을 형성할 수 있다. 그리고, 오프닝들(O) 내에 절연물질을 채워, 분리 패턴들(271)을 형성할 수 있다. 분리 패턴들(271)은 층간 절연막(260)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 분리 패턴들(271)은 SiBCN막, SiCN막, SiOCN막 및 SiN막 중 적어도 하나를 포함할 수 있다.
도 11a 및 도 11b를 참조하면, 층간 절연막(260) 및 버퍼막(70)을 식각하여, 제 2 콘택홀들(CH2)을 형성할 수 있다. 제 2 콘택홀들(CH2) 각각은 제 2 방향(Y)으로 인접하는 분리 패턴들(271) 사이에 형성될 수 있다. 제 2 콘택홀(CH2)은 활성 영역들(AR)의 각 단부들 상에 형성될 수 있다. 식각 공정에 의해, 스페이서들(250)이 노출될 수 있다. 버퍼막(70)이 과식각되어, 기판(100)의 상부면이 리세스될 수 있다.
제 2 콘택홀들(CH2)을 형성한 후에, 제 2 콘택홀들(CH2)에 의해 노출된 기판(100)의 표면에 클리닝 공정(cleaning process) 및 표면처리공정(treatment process)을 차례로 수행할 수 있다. 클리닝 공정은 기판(100)의 표면 상에 형성된 실리콘 산화막을 제거하는 공정일 수 있고, 표면처리공정은 클리닝 공정으로 인해, 손상된 기판(100)의 표면을 회복시켜주는 공정일 수 있다. 일 예로, 클리닝 공정은 NH3 가스를 사용할 수 있고, 표면처리공정은 Cl2 가스를 사용할 수 있다.
도 12a 및 도 12b를 참조하면, 스페이서들(250)의 측벽들, 절연 패턴들(240)의 상부면들 및 제 2 콘택홀들(CH2)에 노출된 기판(100)의 상부면을 컨포말하게 덮는 비정질 실리콘막(270)이 형성될 수 있다. 비정질 실리콘막(270)은 기판(100)의 상부면을 덮는 제 1 부분(P1) 및 스페이서들(250)의 측벽들, 소자 분리막(111)의 일부분 및 버퍼막(70)의 일부분을 덮는 제 2 부분들(P2)을 포함할 수 있다.
도 13a 및 도 13b를 참조하면, 비정질 실리콘막(270)에 제 1 열처리 공정을 수행하여, 비정질 실리콘막(270)의 실리콘 원자들 사이의 결합력을 약화시킬 수 있다. 제 1 열처리 공정은 수소 가스를 공급하여, 수소(H2) 분위기에서 수행될 수 있다. 제 1 열처리 공정 동안에, 수소 원자들은 비정질 실리콘막(270)의 표면으로부터 내부로 확산되어, 비정질 실리콘막(270)에 존재하는 실리콘 원자들의 댕글링 본드와 결합할 수 있다. 이에 따라, 비정질 실리콘막(270) 내에 실리콘 원자들이 수소 원자와 결합된 활성화 영역들(CS)을 형성할 수 있다. 활성화 영역들(CS)은 실리콘 원자들 사이의 결합력이 약화된 영역 및/또는 실리콘 원자들 사이의 결합이 끊겨, 실리콘 원자들이 독립적으로 분리된 영역에 해당될 수 있다. 활성화 영역들(CS)은 비정질 실리콘막(270) 내에 불균일하게 형성될 수 있다.
도 14a 및 도 14b를 참조하면, 기판(100)을 씨드로 사용하여, 제 1 부분(P1)을 결정화시키고, 결정화된 제 1 부분(P1)을 성장시켜 제 2 콘택홀들(CH2)의 하부를 채우는 하부 콘택 플러그들(290)을 형성할 수 있다. 제 1 부분(P1)을 결정화시키고, 결정화된 제 1 부분(P1)을 성장시키기 위해, 약 500°C 내지 약 1000°C 온도로 비정질 실리콘막(270)에 제 2 열처리 공정을 수행할 수 있다.
제 1 부분(P1)을 결정화시키는 것은 기판(100)의 결정 격자에 따라 제 1 부분(P1)의 실리콘 원자들을 재배열시키는 것을 포함할 수 있다. 구체적으로, 기판(100)과 가깝게 배치된 제 1 부분(P1)의 하부에 포함된 실리콘 원자들은 기판(100)의 결정 격자의 영향을 강하게 받아 기판(100)의 결정 격자와 동일하게 재배열될 수 있다. 이에 따라, 제 1 부분(P1)의 하부는 기판(100)과 동일한 결정 구조(예를 들어, 단결정)으로 결정화될 수 있다. 활성화 영역들(CS)의 실리콘 원자들은 기판(100)의 결정 격자와 동일하게 재배열된 실리콘 원자들의 영향을 받아 재배열될 수 있다. 활성화 영역들(CS)의 실리콘 원자들의 결합력은 약화된 상태이기 때문에, 낮은 열처리 온도에서 쉽게 재배열될 수 있다. 즉, 활성화 영역들(CS)의 실리콘 원자들은 낮은 구동력(driving force)으로 쉽게 재배열될 수 있다. 기판(100)과 상대적으로 거리가 먼 제 1 부분(P1)의 상부에는 그레인(grain)을 정의하는 결정립계들(grain boundary)이 형성될 수 있다.
결정화된 복수 개의 제 1 부분들(P1)이 기판(100)의 상부면에 대해 수직 방향으로 성장하여 하부 콘택 플러그들(290)을 형성할 수 있다. 각 제 1 부분들(P1)을 성장시키기 위해 필요한 실리콘 원자들은 제 2 부분(P2)에 포함된 실리콘 원자들이 제 1 부분(P1)으로 이동하여 제공될 수 있다. 예를 들어, 제 1 부분(P1)으로 이동하는 실리콘 원자들은 제 2 부분(P2)에 형성된 활성화 영역들(CS)로부터 공급될 수 있다. 일 예로, 하부 콘택 플러그(290)는 실리콘 소스 가스를 사용하지 않는 소스-프리(source-free) 에피택시얼 공정으로 형성될 수 있다.
제 1 부분(P1)은 제 1 부분(P1)으로 이동한 실리콘 원자들이 결정화된 제 1 부분(P1)의 상부의 결정 격자를 따라 배열 및 퇴적되면서 성장될 수 있다. 도 2b에 도시된 것과 같이, 하부 콘택 플러그(290)의 하부는 하부 콘택 플러그(290)의 상부에 비해 결정립계(grain boundary)의 비율이 적을 수 있다. 일 예로, 하부 콘택 플러그(290)의 하부는 결정립계(grain boundary)가 존재하지 않을 수 있다. 상부 콘택 플러그(290)의 상부는 적어도 하나 이상의 결정립계들이 존재할 수 있다. 하부 콘택 플러그들(290)은 볼록한 상면들을 가질 수 있다. 제 2 부분(P2)에 포함된 실리콘 원자들이 제 1 부분(P1)으로 이동하여 제 2 부분(P2)에 포함된 실리콘 원자들의 양이 감소되어, 제 2 부분(P2)의 하부의 두께가 얇아질 수 있다. 이에 따라, 하부 콘택 플러그들(290)은 제 2 부분(P2)으로부터 분리될 수 있다.
폭이 작은 제 2 콘택홀들(CH2) 내에 증착 공정을 통해 제 2 콘택홀들(CH2)의 하부를 채우는 하부 콘택 플러그들을 형성할 경우, 하부 콘택 플러그들 내에 실질적으로 보이드가 형성될 수 있다. 보이드는 하부 콘택 플러그들과 기판 사이에 콘택 불량을 야기시킬 수 있다.
본 발명의 실시예에 따르면, 비정질 실리콘막(270)의 실리콘들 사이의 결합력을 약화시킨 후 낮은 온도로 비정질 실리콘막(270)의 제 1 부분(P1)을 결정화시키고, 결정화된 제 1 부분(P1)을 성장시켜 제 2 콘택홀들(CH2)의 하부를 채우는 하부 콘택 플러그들(290)을 형성할 수 있다. 따라서, 보이드 없이 하부 콘택 플러그들(290)을 형성하여 하부 콘택 플러그들(290)과 기판(100) 사이에 콘택 불량이 발생되는 것을 방지할 수 있다.
도 15a 및 도 15b를 참조하면, 식각 공정을 수행하여, 스페이서들(250)의 측벽들 및 절연 패턴들(240)의 상부면들 상에 남아있는 제 2 부분들(P2)을 제거할 수 있다. 제 2 부분들(P2)은 건식 식각 공정으로 제거될 수 있다. 식각 공정에서 사용되는 식각 레서피는 하부 콘택 플러그들(290) 보다 제 2 부분들(P2)을 빨리 식각시킬 수 있다. 즉, 동일한 레서피에 대해서, 비정질 실리콘막은 다결정 실리콘막보다 식각율이 커, 제 2 부분들(P2)을 선택적으로 제거할 수 있다. 제 2 부분들(P2)이 제거됨으로써, 스페이서들(250) 측벽들 및 절연 패턴들(240)의 상부면들이 노출될 수 있다.
도 16a 및 도 16b를 참조하면, 하부 콘택 플러그들(290)에 불순물을 도핑할 수 있다. 하부 콘택 플러그들(290)에 불순물을 도핑하는 것은 하부 콘택 플러그들(290)의 표면들에 불순물을 주입하고, 불순물들을 하부 콘택 플러그들(290) 내에서 활성화시키는 것을 포함할 수 있다. 도핑 공정은 예를 들어, PH3, BF3, 또는 B2H6 가스를 사용할 수 있다.
도 17a 및 도 17b를 참조하면, 하부 콘택 플러그들(290) 상에 콘택막(294)이 형성될 수 있다. 콘택막(294)은 제 2 콘택홀들(CH2)을 채우고, 절연 패턴들(240)의 상부면들을 덮을 수 있다. 콘택막(294)은 증착공정(CVD, PVD 또는 ALD)을 사용하여 형성될 수 있다. 콘택막(294)을 증착하면서 인시츄(in-situ) 공정으로 콘택막(294) 내에 불순물을 도핑할 수 있다. 콘택막(294)은 불순물(예를 들어, 붕소 또는 인)을 포함하는 다결정 실리콘막을 포함할 수 있다. 일 예로, 콘택막(294)에 도핑된 불순물 농도는 하부 콘택 플러그들(290)에 도핑된 불순물 농도보다 낮을 수 있다.
도 18a 및 도 18b를 참조하면, 콘택막(294)에 식각 공정을 수행하여 하부 콘택 플러그들(290) 상에 상부 콘택 플러그들(296)을 형성할 수 있다. 상부 콘택 플러그들(296)은 콘택막(294)에 식각 공정(예를 들어, 에치백 공정(etch-back process))을 수행하여, 제 2 콘택홀들(CH2)의 상부 일부분을 채우도록 형성될 수 있다. 스페이서들(250)의 상부 일부분들은 상부 콘택 플러그들(296)에 의해 노출될 수 있다. 상부 콘택 플러그들(296)은 다결정 실리콘을 포함할 수 있다. 일 예로, 도 2b에 도시된 것과 같이, 상부 콘택 플러그들(296)의 평균 그레인 크기(grain size)는 하부 콘택 플러그들(290)의 평균 그레인 크기보다 작을 수 있다.
도 19a 및 도 19b를 참조하면, 상부 콘택 플러그들(296) 상에 베리어막(298)이 형성될 수 있다. 베리어막(298)은 상부 콘택 플러그들(296)의 상부면들, 스페이서들(250)의 상부 일부분들 및 절연 패턴들(240)의 상부면들을 컨포말하개 덮을 수 있다. 베리어막(298)은 예를 들어, TiN, TaN 또는 WN과 같은 금속 질화막을 포함할 수 있다. 베리어막(298) 상에 금속막(300)이 형성될 수 있다. 금속막(300)은 베리어막(298)으로 둘러싸인 제 2 콘택홀들(CH2)의 상부를 채우고, 베리어막(298)을 덮을 수 있다. 금속막(300)은 예를 들어, 텅스텐(W)을 포함할 수 있다.
도 20a 및 도 20b를 참조하면, 금속막(300) 및 베리어막(298)을 패터닝하여 랜딩 패드들(300a) 및 베리어 패턴들(298a)을 형성할 수 있다. 랜딩 패드들(300a) 및 베리어 패턴들(298a)은 금속막(300) 상에 마스크 패턴을 형성하고, 마스크 패턴을 식각 마스크로 사용하여 금속막(300) 및 베리어막(298)을 패터닝하여 형성될 수 있다. 패터닝 공정은 건식 식각 공정이 수행될 수 있다. 랜딩 패드들(300a) 및 베리어 패턴들(298a)은 활성 영역들(AR)의 단부들 각각 상에 형성될 수 있다.
다시 도 1 및 도 2a를 참조하면, 랜딩 패드들(300a) 사이의 공간들을 채우는 갭필 패턴들(310)을 형성할 수 있다. 갭필 패턴들(310)은 복수 개의 랜딩 패드들(300a)을 덮고, 공간들을 채우는 절연막(미도시)을 형성하고, 평탄화 공정을 수행하여, 공간 내에 절연막의 일부를 남겨 형성될 수 있다. 갭필 패턴들(310)의 상부면들은 랜딩 패드들(300a)의 상부면들과 동일한 레벨에 위치할 수 있다. 랜딩 패드들(300a) 상에 정보 저장 요소들을 형성할 수 있다. 정보 저장 요소들은 예를 들어, 캐패시터일 수 있다. 정보 저장 요소들을 형성하는 것은 랜딩 패드들(300a) 상에 하부 전극들(BE), 유전막(미도시) 및 상부 전극(미도시)을 형성하는 것을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 층간 절연 구조체를 형성하는 것;
    상기 층간 절연 구조체를 관통하여 상기 기판을 노출시키는 콘택홀을 형성하는 것;
    상기 기판의 상부면을 덮는 제 1 부분 및 상기 콘택홀의 측벽들을 덮는 제 2 부분들을 포함하는 비정질 실리콘막을 형성하는 것;
    상기 비정질 실리콘막에 수소 원자들을 공급하는 것;
    상기 기판을 씨드로 사용하여, 상기 제 1 부분을 결정화하는 것; 및
    결정화된 상기 제 1 부분을 성장시켜, 상기 콘택홀의 하부를 채우는 하부 콘택 플러그를 형성하는 것을 포함하고,
    상기 하부 콘택 플러그는 볼록한 상면을 갖는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 수소 원자들을 공급하는 것은 H2 분위기에서 상기 비정질 실리콘막에 열처리 공정을 수행하여, 상기 수소 원자들이 상기 비정질 실리콘막의 실리콘 원자들과 결합하는 것을 포함하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 층간 절연 구조체를 형성하는 것은:
    상기 기판 상에 라인 패턴들을 형성하는 것; 및
    상기 라인 패턴들 사이에 층간 절연막을 형성하는 것을 포함하고,
    상기 콘택홀을 형성하는 것은 상기 층간 절연막을 패터닝하는 것을 포함하는 반도체 장치의 제조 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 하부 콘택 플러그를 형성하는 것은 상기 제 2 부분에 포함된 실리콘 원자들이 실리콘 소스로 사용되는 것을 포함하는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 하부 콘택 플러그를 형성한 후에, 상기 제 2 부분들을 제거하는 것을 더 포함하는 반도체 장치의 제조 방법.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 하부 콘택 플러그 상에 상기 콘택홀의 상부를 채우는 상부 콘택 플러그를 형성하는 것을 더 포함하되,
    상기 상부 콘택 플러그는 다결정 실리콘을 포함하되,
    상기 하부 콘택 플러그의 평균 그레인 크기는 상기 상부 콘택 플러그의 평균 그레인 크기보다 큰 반도체 장치의 제조 방법.
  9. 제 1 항에 있어서,
    상기 하부 콘택 플러그 상에 상기 콘택홀의 상부를 채우는 상부 콘택 플러그를 형성하는 것을 더 포함하되,
    상기 하부 콘택 플러그 및 상기 상부 콘택 플러그는 결정립계들(grain boundaries)을 포함하고,
    상기 하부 콘택 플러그에 포함된 결정립계들의 비율은 상기 상부 콘택 플러그에 포함된 결정립계들의 비율보다 작은 반도체 장치의 제조 방법.
  10. 기판 상에 층간 절연 구조체를 형성하는 것;
    상기 층간 절연 구조체를 관통하여 상기 기판을 노출시키는 콘택홀을 형성하는 것;
    상기 기판의 상부면 및 상기 콘택홀의 측벽들을 덮는 비정질 실리콘막을 형성하는 것;
    상기 비정질 실리콘막에 열처리 공정을 수행하는 것;
    상기 기판을 씨드로 사용하여, 상기 기판의 상기 상부면을 덮는 상기 비정질 실리콘막의 일부분을 결정화하고, 결정화된 상기 일부분을 성장시켜 상기 콘택홀의 하부를 채우는 하부 콘택 플러그를 형성하는 것; 및
    상기 하부 콘택 플러그 상에 상기 콘택홀의 상부를 채우는 상부 콘택 플러그를 형성하는 것을 포함하되,
    상기 하부 콘택 플러그의 평균 그레인 크기는 상기 상부 콘택 플러그의 평균 그레인 크기보다 큰 반도체 장치의 제조 방법.
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