KR100843941B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 층간절연막의 손실없이 저장전극 콘택의 크기를 증가시키기 위해, 랜딩플러그가 구비된 반도체 기판 상부에 제 1 층간절연막을 형성하는 단계와, 제 1 층간절연막 상부에 비트라인을 형성하고, 비트라인 사이를 매립하는 제 2 층간절연막을 형성하는 단계와, 제 2 및 제 1 층간절연막을 선택적으로 식각하여 랜딩플러그를 노출시키는 저장전극 콘택홀을 형성하는 단계와, 선택적 에피택셜 성장 방법으로 저장전극 콘택홀 하부에 1차 저장전극 콘택플러그를 형성하는 단계와, 1차 저장전극 콘택플러그가 형성된 반도체 기판에 대한 세정 공정을 수행하는 단계와, 저장전극 콘택홀에 도전막을 매립하여 2차 저장전극 콘택플러그를 형성하는 단계를 포함하여, 세정액에 의한 층간절연막의 손실없이 저장전극 콘택의 크기를 증가시킬 수 있어 콘택저항을 감소시킬 수 있는 기술이다.
선택적 에피택셜 성장 방법, 저장전극 콘택

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 제조방법을 도시한 도면.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 저장전극 콘택 형성방법에 관한 기술이다.
반도체 소자가 고집적화되면서 콘택의 크기가 점점 감소되어 콘택저항이 증가하고 있다. 이를 개선하기 위해, 저장전극 콘택홀 형성시 후세정(Post cleaning) 공정으로 습식식각(wet etch) 공정을 수행하여 콘택의 크기를 증가시키고 있다.
그러나, T60 이하의 소자에서는 이러한 방법으로 콘택의 크기를 증가시키는데에 한계에 도달하고 있다.
따라서, 콘택의 크기를 더 증가시키기 위해 식각 타겟을 높여 습식식각 공정을 수행하면 습식액에 의해 비트라인 하부의 층간절연막이 손실되는 현상이 발생한다.
또한, 저장전극 콘택홀에 도전막을 매립하기 이전에 진행하는 전세정(Pre cleaning) 공정에서 상기 층간절연막이 추가로 손실되면서 결국 저장전극 콘택과 비트라인 간에 브릿지(Bridge)가 발생하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 세정공정시 층간절연막의 손실없이 저장전극 콘택의 크기를 증가시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은,
랜딩플러그가 구비된 반도체 기판 상부에 제 1 층간절연막을 형성하는 단계와,
상기 제 1 층간절연막 상부에 비트라인을 형성하고, 상기 비트라인 사이를 매립하는 제 2 층간절연막을 형성하는 단계와,
상기 제 2 및 제 1 층간절연막을 선택적으로 식각하여 상기 랜딩플러그를 노출시키는 저장전극 콘택홀을 형성하는 단계와,
선택적 에피택셜 성장 방법으로 상기 저장전극 콘택홀 하부에 1차 저장전극 콘택플러그를 형성하는 단계와,
상기 1차 저장전극 콘택플러그가 형성된 상기 반도체 기판에 대한 세정 공정을 수행하는 단계와,
상기 저장전극 콘택홀에 도전막을 매립하여 2차 저장전극 콘택플러그를 형성하는 단계
를 포함하는 것을 특징으로 한다.
그리고, 본 발명에 따른 반도체 소자의 제조방법에 있어서,
상기 비트라인을 형성하는 단계 이후에 상기 비트라인 측벽에 비트라인 스페이서를 형성하는 단계를 더 포함하는 것과,
상기 비트라인 스페이서는 50~150Å의 두께로 형성하는 것과,
상기 제 2 층간절연막은 SOD(Spin On Dielectric)막을 4000~10000Å의 두께로 형성하는 것과,
상기 제 2 및 제 1 층간절연막 식각공정은 1000~2000W의 파워, 15~50mT의 압력 하에서 C4F8, C5F8, C4F6, CH2F2, Ar, O2, Co 및 N2의 혼합 가스 분위기에서 수행하는 것과,
상기 제 2 및 제 1 층간절연막의 식각타겟은 1000~2000Å인 것과,
상기 1차 저장전극 콘택플러그는 상기 제 1 층간절연막의 두께보다 두껍게 형성하는 것과,
상기 1차 저장전극 콘택플러그를 형성하는 단계 이후에 습식세정 공정을 수행하는 단계를 더 포함하는 것과,
상기 저장전극 콘택 스페이서를 형성하는 단계는
전체 표면 상부에 LP(Low Pressure) 질화막을 형성하는 단계와,
상기 LP 질화막에 대한 식각 및 세정공정을 수행하는 단계를 포함하는 것과,
상기 LP 질화막은 100~300Å의 두께로 형성하는 것과,
상기 LP 질화막 식각공정은 300~1000W의 파워, 10~30mT의 압력 하에서 CF4, CHF3, O2 및 Ar의 혼합 가스 분위기에서 수행하는 것과,
상기 도전막은 폴리실리콘을 1500~3000Å의 두께로 형성하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 제조방법을 도시한 도면으로서, (a)는 단면도이며, (b)는 측면도이다.
도 1a를 참조하면, 소정의 하부구조물이 구비된 반도체 기판(10) 상부에 제 1 층간절연막(12)을 형성한다.
그 다음, 상기 제 1 층간절연막(12) 상부에 제 1 감광막(미도시)을 형성하고, 랜딩플러그 콘택 마스크(미도시)로 상기 제 1 감광막을 노광 및 현상하여 제 1 감광막 패턴을 형성한다.
그 다음, 상기 제 1 감광막 패턴을 마스크로 상기 제 1 층간절연막(12)을 식각하여 랜딩플러그 콘택홀(미도시)을 형성한다.
그 다음, 상기 제 1 감광막 패턴을 제거한 후, 상기 랜딩플러그 콘택홀에 도전막을 매립하여 랜딩플러그(14)를 완성한다.
그 다음, 상기 랜딩플러그(14)를 포함한 상기 반도체 기판(10) 전면에 제 2 층간절연막(16)을 형성한다.
그 다음, 상기 제 2 층간절연막(16) 상부에 비트라인 텅스텐층(미도시), 비트라인 하드마스크층(미도시), 제 1 하드마스크층(미도시), 제 1 반사방지막(미도시) 및 제 2 감광막(미도시)을 형성한다.
이때, 상기 비트라인 텅스텐층은 300~1000Å의 두께로 형성하고, 상기 비트 라인 하드마스크층은 질화막을 1000~2500Å의 두께로 형성하고, 상기 제 1 하드마스크층은 비정질 탄소(armophous-Carbon)층을 1000~2000Å의 두께로 형성하며, 상기 제 1 반사방지막은 실리콘 산화질화(SiON)막을 300~1000Å의 두께로 형성하는 것이 바람직하다.
그 다음, 비트라인을 정의하는 마스크로 상기 제 2 감광막을 노광 및 현상하여 제 2 감광막 패턴(미도시)을 형성한다.
그 다음, 상기 제 2 감광막 패턴을 식각 마스크로 상기 반사방지막, 상기 제 1 하드마스크층, 상기 비트라인 하드마스크층 및 상기 비트라인 텅스텐층을 식각하여 제 1 반사방지막 패턴(미도시), 제 1 하드마스크층 패턴(미도시), 비트라인 하드마스크층 패턴(18b) 및 비트라인 텅스텐층 패턴(18a)을 형성한다.
이때, 상기 비트라인 하드마스크층 식각공정은 300~1000W의 파워, 20~70mT의 압력 하에서 CF4, CHF3, O2 및 Ar의 혼합 가스 분위기에서 수행하는 것이 바람직하다.
그 다음, 상기 제 2 감광막 패턴, 상기 제 1 반사방지막 패턴 및 상기 제 1 하드마스크층 패턴을 제거하여 상기 비트라인 텅스텐층 패턴(18a)과 상기 비트라인 하드마스크층 패턴(18b)의 적층구조인 비트라인(18)을 형성한다.
여기서, 도면에는 도시되지 않았으나, 상기 비트라인(18)에 베리어층을 형성하는 경우에는 Ti/TiN층을 100~1000Å의 두께로 형성하는 것이 바람직하다.
그 다음, 전체 표면 상부에 질화막(미도시)을 형성하고, 식각 및 세정을 포함하는 스페이서 공정을 진행하여 비트라인(18) 측벽에 비트라인 스페이서(20)를 형성한다.
이때, 상기 비트라인 스페이서(20)는 50~150Å의 두께로 형성하는 것이 바람직하다.
그 다음, 전체 표면 상부에 제 3 층간절연막(22)을 형성한다.
이때, 상기 제 3 층간절연막(22)은 SOD(Spin On Dielectric)막을 4000~10000Å의 두께로 형성하는 것이 바람직하다.
그 다음, 상기 비트라인 하드마스크층 패턴(18b)이 노출될 때까지 평탄화 공정을 수행하여 상기 제 3 층간절연막(22)을 평탄화시킨다.
그 다음, 상기 평탄화된 제 3 층간절연막(22) 상부에 제 2 하드마스크층(미도시), 제 2 반사방지막(미도시) 및 제 3 감광막(미도시)을 순차적으로 형성한다.
이때, 상기 제 2 하드마스크층은 비정질 탄소(armophous-Carbon)층으로 형성하는 것이 바람직하다.
그 다음, 홀 타입의 저장전극 콘택홀을 정의하는 저장전극 콘택 마스크(미도시)로 상기 제 3 감광막을 노광 및 현상하여 제 3 감광막 패턴(24)을 형성한다.
도 1b를 참조하면, 상기 제 3 감광막 패턴(24)을 마스크로 상기 제 2 하드마스크층, 상기 제 2 반사방지막, 상기 제 3 층간절연막(22) 및 상기 제 2 층간절연막(16)을 식각하여 상기 랜딩플러그(14)를 노출시키는 저장전극 콘택홀(26)을 형성한다.
이때, 상기 제 3 층간절연막(22) 및 상기 제 2 층간절연막(16) 식각공정은 1000~2000W의 파워, 15~50mT의 압력 하에서 C4F8, C5F8, C4F6, CH2F2, Ar, O2, Co 및 N2의 혼합 가스 분위기에서 수행하는 것이 바람직하다.
그리고, 상기 제 3 층간절연막(22) 및 상기 제 2 층간절연막(16)의 식각 타겟은 1000~2000Å인 것이 바람직하다.
그 다음, 상기 제 3 감광막 패턴(24)에 대한 제거 및 세정 공정을 진행한다.
이때, 상기 제 2 반사방지막 및 상기 제 2 하드마스크층도 함께 제거된다.
그 다음, 선택적 에피택셜 성장(SEG; Selective Epitaxial Growth) 방법으로 상기 저장전극 콘택홀(26) 하부에 1차 저장전극 콘택플러그(28)를 형성한다.
이때, 상기 1차 저장전극 콘택플러그(28)는 2차 저장전극 콘택플러그 형성 전에 진행하는 후속 습식세정 공정시 상기 제 2 층간절연막(16)의 손실을 방지하기 위한 베리어막의 역할을 수행한다.
이를 위해, 상기 1차 저장전극 콘택플러그(28)는 상기 제 2 층간절연막(16)의 두께보다 두꺼운 두께로 형성하는 것이 바람직하다.
그 다음, 상기 결과물에 대한 습식세정 공정을 실시하여 식각시 발생한 잔유물 제거 및 상기 저장전극 콘택홀(26)의 크기를 증가시킨다.
이때, 상기 1차 저장전극 콘택플러그(28)에 의해 세정액이 상기 제 2 층간절연막(16)에 침투하지 못해 상기 제 2 층간절연막(16) 손실을 방지할 수 있다.
도 1c를 참조하면, 전체표면 상부에 LP(Low Pressure) 질화막(미도시)을 형성한다.
이때, 상기 LP(Low Pressure) 질화막은 100~300Å의 두께로 형성하는 것이 바람직하다.
그 다음, 상기 LP 질화막에 대한 식각 및 세정공정을 포함하는 스페이서 공정을 진행하여 상기 저장전극 콘택홀(26) 측벽에 저장전극 콘택 스페이서(30)를 형성한다.
이때, 상기 LP 질화막에 대한 식각공정은 300~1000W의 파워, 10~30mT의 압력 하에서 CF4, CHF3, O2 및 Ar의 혼합 가스 분위기에서 수행하는 것이 바람직하다.
그 다음, 상기 저장전극 콘택홀(26)에 도전막을 매립하여 2차 저장전극 콘택플러그(32)를 형성함으로써 저장전극 콘택플러그(34)를 완성한다.
이때, 상기 도전막은 폴리실리콘을 1500~3000Å의 두께로 형성하는 것이 바람직하다.
그 다음, 평탄화 공정을 수행하여 상기 도전막 상부를 평탄화시킴과 동시에 이웃하는 저장전극 콘택플러그(34)와 분리시킨다.
상술한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법은 저장전극 콘택홀 하부에 1차 저장전극 콘택플러그를 형성한 후, 세정공정을 진행함으로써 세정액에 의한 층간절연막의 손실없이 저장전극 콘택의 크기를 증가시켜 콘택저항을 감소시킬 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 소자의 제조방법은 저장전극 콘택홀 하부에 1차로 저장전극 콘택플러그를 형성한 후, 세정공정을 진행함으로써 세정액에 의한 층간절연막의 손실없이 저장전극 콘택의 크기를 증가시킬 수 있어 콘택저항을 감소시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (12)

  1. 랜딩플러그가 구비된 반도체 기판 상부에 제 1 층간절연막을 형성하는 단계;
    상기 제 1 층간절연막 상부에 비트라인을 형성하고, 상기 비트라인 사이를 매립하는 제 2 층간절연막을 형성하는 단계;
    상기 제 2 및 제 1 층간절연막을 선택적으로 식각하여 상기 랜딩플러그를 노출시키는 저장전극 콘택홀을 형성하는 단계;
    선택적 에피택셜 성장 방법으로 상기 저장전극 콘택홀 하부에 1차 저장전극 콘택플러그를 형성하는 단계;
    상기 1차 저장전극 콘택플러그가 형성된 상기 반도체 기판에 대한 세정 공정을 수행하는 단계; 및
    상기 저장전극 콘택홀에 도전막을 매립하여 2차 저장전극 콘택플러그를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 비트라인을 형성하는 단계 이후에 상기 비트라인 측벽에 비트라인 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 비트라인 스페이서는 50~150Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 제 2 층간절연막은 SOD(Spin On Dielectric)막을 4000~10000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 제 2 및 제 1 층간절연막 식각공정은 1000~2000W의 파워, 15~50mT의 압력 하에서 C4F8, C5F8, C4F6, CH2F2, Ar, O2, Co 및 N2의 혼합 가스 분위기에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서, 상기 제 2 및 제 1 층간절연막의 식각타겟은 1000~2000Å인 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서, 상기 1차 저장전극 콘택플러그는 상기 제 1 층간절연막의 두께보다 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 삭제
  9. 제 1 항에 있어서, 상기 저장전극 콘택 스페이서를 형성하는 단계는
    전체 표면 상부에 LP(Low Pressure) 질화막을 형성하는 단계; 및
    상기 LP 질화막에 대한 식각 및 세정공정을 수행하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서, 상기 LP 질화막은 100~300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 9 항에 있어서, 상기 LP 질화막 식각공정은 300~1000W의 파워, 10~30mT의 압력 하에서 CF4, CHF3, O2 및 Ar의 혼합 가스 분위기에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 1 항에 있어서, 상기 도전막은 폴리실리콘을 1500~3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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