KR100265561B1 - 반도체 소자의 콘택 플러그 형성방법 - Google Patents

반도체 소자의 콘택 플러그 형성방법 Download PDF

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Abstract

본 발명은 제조비용을 증가시키는 것 없이, 폴리실리콘막 플러그 상부의 키홀을 효과적으로 방지하여 콘택저항을 감소시킬 있을 뿐만 아니라 배선 불량을 방지할 수 있는 반도체 소자의 콘택 플러그 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 콘택 플러그는 상부에 그의 일부를 노출시키는 콘택홀을 구비한 층간절연막이 형성된 반도체 기판을 제공한 다음, 콘택홀에 매립되도록 층간절연막 상에 폴리실리콘막을 형성하고, 폴리실리콘막을 층간절연막이 노출되도록 전면식각함으로써 형성한다. 여기서, 전면식각은 폴리실리콘막과 층간절연막의 식각선택비를 역으로 변경하여 순차적으로 식각하는 등방성 플라즈마 부분식각으로 진행한다. 바람직하게, 층간절연막은 산화막이고, 등방성 플라즈마 부분식각은 압력과 개스의 비율을 조절하여 식각선택비를 조절한다. 또한, 등방성 플라즈마 부분식각은 폴리실리콘막 : 산화막의 식각선택비를 10 : 1 내지 15 : 1로 하여 폴리실리콘막의 일부를 제거하는 제 1 식각 단계와, 폴리실리콘막 : 산화막의 식각선택비를 0.6 : 1 내지 1 : 1로 하여 제 1 식각 후 나머지의 폴리실리콘막을 제거함과 더불어 산화막 표면의 일부를 제거하는 제 2 식각 단계와, 폴리실리콘막 : 산화막의 식각선택비를 1 : 5 내지 1 : 10으로 하여 제 2 산화막의 표면을 일부 제거하는 제 3 식각단계로 진행한다.

Description

반도체 소자의 콘택 플러그 형성방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 폴리실리콘막을 이용한 반도체 소자의 콘택 플러그 형성방법에 관한 것이다.
일반적으로, 디램(DRAM; Dynamic Random Access Memory)에서 비트라인의 형성시 콘택에서의 전기적 특성을 향상시키기 위하여 폴리실리콘막의 콘택플러그를 형성한다.
도 1은 폴리실리콘막을 이용한 반도체 소자의 콘택 플러그 형성방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상부에 제 1 및 제 2 도전막 패턴(11a, 11b)을 형성하고, 제 1 및 제 2 도전막 패턴(11a, 11b)의 상부에 이후 콘택홀 형성시 오정렬을 방지하기 위하여 절연막(12)을 형성하고, 그들의 양 측벽에 절연막 스페이서(13)를 형성한다. 그런 다음, 콘택홀 형성시 자기정렬(self-alignment)를 위하여 질화막(14)을 형성하고, 질화막(14) 상에 층간절연막(15)을 형성한다. 그 후, 제 1 및 제 2 도전막 패턴(11a, 11b) 사이의 질화막(14)이 노출될 때까지 층간절연막(15)을 식각하고 노출된 질화막(14)을 제거하여 콘택홀(16)을 형성한다. 콘택홀(16)에 매립되도록 층간절연막(15) 상에 폴리실리콘막(17)을 형성한다. 그런 다음, 폴리실리콘막(17)을 전면 건식식각하여, 도 1b에 도시된 바와 같이, 콘택홀(16)에 매립된 폴리실리콘막 플러그(17a)를 형성한다. 이때, 건식식각은 반응성 이온 식각(Reactive Ion Etching; 이하, RIE)으로 진행한다.
그러나, RIE를 이용한 폴리실리콘막(17)의 전면 식각 후, 도 1b에 도시된 바와 같이, 폴리실리콘막 플러그(17a)의 중앙 상부에 키홀(Key Hole; H)이 발생된다. 즉, 도 3a는 RIE의 진행 후 폴리실리콘막 플러그(17a) 단면사진을 나타낸 도면으로서, RIE의 진행시 콘택홀(16)과 폴리실리콘막(17)의 경계면에서 식각 각도가 더욱 커져서, 콘택홀 주변에서 식각 속도가 증가되기 때문에, 도 3a에 도시된 바와 같이, 키홀(H)이 발생된다. 이에 따라, 후속 공정시 키홀(H)에 산화막이 잔류하게 되어, 폴리실리콘막 플러그(17a) 상에 상부 배선이 형성되면, 배선의 콘택저항이 증가될 뿐만 아니라 배선의 불량이 야기된다. 이러한 문제를 해결하기 위하여, RIE를 Cl2가스보다 등방성 특성이 강한 SF6개스를 사용하여 진행함으로써 키홀을 완화시켰지만, SF6개스의 큰 원자 크기로 인하여, 도 3b에 도시된 바와 같이, 폴리실리콘막 플러그의 표면이 거칠어지는 또 다른 문제가 발생한다. 또한, 키홀을 방지하기 위하여 폴리실리콘막(17a)을 두껍게 형성한 후, 화학기계연마(Chemical Mechanical Polishing; CMP)를 적용하면 상기와 같은 키홀을 방지할 수 있지만, 제조비용이 높다는 단점이 있다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 제조비용을 증가시키는 것 없이, 폴리실리콘막 플러그 상부의 키홀을 효과적으로 방지하여 콘택저항을 감소시킬 수 있을 뿐만 아니라 배선 불량을 방지할 수 있는 반도체 소자의 콘택 플러그 형성방법을 제공함에 그 목적이 있다.
도 1a 및 도 1b는 폴리실리콘막을 이용한 종래의 반도체 소자의 콘택 플러그 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 콘택 플러그 형성방법을 설명하기 위한 단면도.
도 3a 및 도 3b는 종래의 폴리실리콘막 플러그의 단면사진을 나타낸 도면.
도 4a 및 도 4b는 본 발명의 실시예에 의해 형성된 폴리실리콘막 플러그의 단면사진을 나타낸 도면.
〔도면의 주요 부분에 대한 부호의 설명〕
20 : 반도체 기판 21a, 21b : 도전막 패턴
22 : 절연막 23 : 절연막 스페이서
24 : 질화막 25, 25a, 25b : 산화막
26 : 콘택홀 27, 27a, 27b : 폴리실리콘막
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 콘택 플러그는 상부에 그의 일부를 노출시키는 콘택홀을 구비한 층간절연막이 형성된 반도체 기판을 제공한 다음, 콘택홀에 매립되도록 층간절연막 상에 폴리실리콘막을 형성하고, 폴리실리콘막을 층간절연막이 노출되도록 전면식각함으로써 형성한다. 여기서, 전면식각은 폴리실리콘막과 층간절연막의 식각선택비를 역으로 변경하여 순차적으로 식각하는 등방성 플라즈마 부분식각으로 진행한다.
본 실시예에서, 층간절연막은 산화막이고, 등방성 플라즈마 부분식각은 압력과 개스의 비율을 조절하여 식각선택비를 조절한다. 또한, 등방성 플라즈마 부분식각은 폴리실리콘막 : 산화막의 식각선택비를 10 : 1 내지 15 : 1로 하여 폴리실리콘막의 일부를 제거하는 제 1 식각 단계와, 폴리실리콘막 : 산화막의 식각선택비를 0.6 : 1 내지 1 : 1로 하여 제 1 식각 후 나머지의 폴리실리콘막을 제거함과 더불어 산화막 표면의 일부를 제거하는 제 2 식각 단계와, 폴리실리콘막 : 산화막의 식각선택비를 1 : 5 내지 1 : 10으로 하여 제 2 산화막의 표면을 일부 제거하는 제 3 식각단계로 진행한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 콘택 플러그 형성방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 반도체 기판(20) 상부에 제 1 및 제 2 도전막 패턴(21a, 21b)을 형성하고, 제 1 및 제 2 도전막 패턴(21a, 21b)의 상부에 이후 콘택홀 형성시 오정렬을 방지하기 위하여 절연막(22)을 형성하고, 그들의 양 측벽에 절연막 스페이서(23)를 형성한다. 그런 다음, 콘택홀 형성시 자기정렬(self-alignment)을 위하여 질화막(24)을 형성하고, 질화막(24) 상에 층간절연막으로서 산화막(25)을 형성한다. 그 후, 제 1 및 제 2 도전막 패턴(11a, 11b) 사이의 질화막(24)이 노출될 때까지 산화막(25)을 식각하고 노출된 산화막(24)을 제거하여 콘택홀(26)을 형성한다. 콘택홀(26)에 매립되도록 산화막(25) 상에 폴리실리콘막(27)을 형성한다.
도 2b를 참조하면, 폴리실리콘막(27)을 등방성 플라즈마 부분식각(Isotorpic Plasma Partial Etching) 방식으로 전면식각한다. 여기서, 등방성 플라즈마 부분식각방식은 식각선택비를 역으로 변경하여 순차적으로 식각하는 건식식각방식으로서, 식각선택비는 압력과 개스의 비율을 조절하여 변경하고, 키홀의 정도는 플라즈마 타임으로 조절한다. 본 실시예에서는 상기한 등방성 플라즈마 부분식각을 3단계로 나누어서 순차적으로 진행한다. 먼저, 폴리실리콘막(27) : 산화막(25)의 식각선택비를 10 : 1 내지 15 : 1 로 하여, 도 2b에 도시된 바와 같이, 폴리실리콘막(27)을 총 두께의 4/5만큼 부분적으로 제 1 식각한다. 이때, 제 1 식각은 다운 스트림(down stream) 방식의 등방성 건식식각으로 0.2 내지 0.8 Torr 의 압력에서 진행하고, 식각개스로는 45 내지 450 SCCM의 CF4와 O2개스를 사용한다. 또한, 제 1 식각에서는 콘택홀(26)과 폴리실리콘막(27)의 경계면에서 식각 속도가 더욱더 빨라져서, 이후 진행되는 제 2 식각보다 식각속도가 약 6배 정도 빠르기 때문에, 처리량(throughput)이 향상되는 효과가 있다. 또한, 폴리실리콘막(27)의 일부만을 식각하기 때문에, 키홀이 발생되지 않는다.
그런 다음, 폴리실리콘막(27a) : 산화막(25)의 식각선택비를 0.6 : 1 내지 1 : 1로 하여 제 2 식각을 진행하여, 도 2c에 도시된 바와 같이, 나머지의 폴리실리콘막(27a)을 제거함과 더불어, 산화막(25)의 표면을 일부 제거하여 키홀발생을 억제한다. 이때, 제 2 식각은 제 1 식각과 동일챔버에서 인시튜(in-situ) 등방성 건식식각으로 진행하고, 압력 및 이용개스는 제 1 식각과 마찬가지로 0. 2 내지 0.8Torr에서, CF4와 O2개스를 이용하되, 개스의 양을 45 내지 450SCCM의 범위에서 조절한다. 그리고 나서, 폴리실리콘막(27b) : 산화막(25a)의 식각선택비를 1 : 5 내지 1 : 10으로 하여 제 3 식각을 진행하여, 도 2d에 도시된 바와 같이, 제 2 산화막(25a)의 표면을 일부 식각함과 더불어, 상부에 키홀이 발생되지 않은 폴리실리콘막(27b)의 플러그를 형성한다. 이때, 제 3 식각은 플라즈마 형 플라즈마(plasma type plasma)를 이용하여 진행하고, 식각 개스로는 CF4와 CHF3개스를 이용한다. 또한, 플라즈마 시간을 조절하여 키홀 정도를 조절하는 것이 가능하다. 즉, 도 4a 및 도 4b는 제 1 내지 제 3 식각의 진행 후, 폴리실리콘막(27b) 플러그의 단면사진을 나타낸 도면으로서, 도 4a 및 도 4B에 도시된 바와 같이, 키홀이 발생되지 않는다.
상기한 본 발명에 의하면, 폴리실리콘막과 산화막의 식각 선택비를 역으로 변경하면서 식각을 진행함으로써, 폴리실리콘막 상부의 키홀 발생을 효과적으로 방지할 수 있다. 이에 따라, 폴리실리콘막 플러그와 상부 배선의 콘택시 콘택저항이 감소될 뿐만 아니라, 배선 불량이 방지된다. 또한, 키홀을 방지하기 위하여 폴리실리콘막의 두께를 증가시킬 필요가 없으므로, 제조비용이 절감된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (12)

  1. 상부에 그의 일부를 노출시키는 콘택홀을 구비한 층간절연막이 형성된 반도체 기판을 제공하는 단계;
    상기 콘택홀에 매립되도록 상기 층간절연막 상에 폴리실리콘막을 형성하는 단계; 및,
    상기 폴리실리콘막을 상기 층간절연막이 노출되도록 전면식각하여 폴리실리콘막 플러그를 형성하는 단계를 포함하고, 상기 전면식각은 상기 폴리실리콘막과 상기 층간절연막의 식각선택비를 역으로 변경하여 순차적으로 식각하는 등방성 플라즈마 부분식각으로 진행하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
  2. 제 1 항에 있어서, 상기 층간절연막은 산화막인 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
  3. 제 2 항에 있어서, 상기 등방성 플라즈마 부분식각은 압력과 개스의 비율을 조절하여 식각선택비를 조절하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
  4. 제 3 항에 있어서, 상기 등방성 플라즈마 부분식각은 3단계의 식각으로 진행하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
  5. 제 4 항에 있어서, 상기 등방성 플라즈마 부분식각은 상기 폴리실리콘막 : 산화막의 식각선택비를 10 : 1 내지 15 : 1로 하여 상기 폴리실리콘막의 일부를 제거하는 제 1 식각 단계;
    상기 폴리실리콘막 : 산화막의 식각선택비를 0.6 : 1 내지 1 : 1로 하여 상기 제 1 식각 후 나머지의 폴리실리콘막을 제거함과 더불어 상기 산화막 표면의 일부를 제거하는 제 2 식각 단계; 및,
    상기 폴리실리콘막 : 산화막의 식각선택비를 1 : 5 내지 1 : 10 으로 하여 상기 제 2 산화막의 표면을 일부 제거하는 제 3 식각단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
  6. 제 5 항에 있어서, 상기 제 1 식각 단계에서, 상기 폴리실리콘막은 총 두께의 4/5만큼 식각하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
  7. 제 5 항에 있어서, 상기 제 1 및 제 2 식각 단계는 0.2 내지 0.8 Torr 의 압력에서 진행하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  8. 제 5 항 또는 제 7 항에 있어서, 상기 제 1 및 제 2 식각단계는 식각개스로45 내지 450SCCM의 CF4와 O2개스를 사용하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
  9. 제 5 항에 있어서, 상기 제 1 식각단계는 다운 스트림방식의 등방성 건식식각으로 진행하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
  10. 제 5 항에 있어서, 상기 제 2 식각단계는 인시튜(in-situ) 등방성 건식식각으로 진행하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법,
  11. 제 5 항에 있어서, 상기 제 3 식각단계는 플라즈마 형 플라즈마를 이용하여 진행하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.
  12. 제 5 항에 있어서, 상기 제 3 식각단계는 식각 개스로서 CF4와 CHF3개스를 이용하여 진행하는 것을 특징을 하는 반도체 소자의 콘택 플러그 형성방법.
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KR100950470B1 (ko) 2007-06-22 2010-03-31 주식회사 하이닉스반도체 반도체 메모리소자의 스토리지전극 형성방법

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