KR100526880B1 - 반도체 메모리에서의 스토리지 노드 콘택 형성방법과 그에따른 구조 - Google Patents
반도체 메모리에서의 스토리지 노드 콘택 형성방법과 그에따른 구조 Download PDFInfo
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Abstract
본 발명은 반도체 메모리 소자에서의 스토리지 노드 콘택 형성방법 및 그에 따른 구조에 관한 것으로, 본 발명에 따른 스토리지 노드 콘택 형성방법은, 비트라인이 형성되고, 스토리지 노드 콘택 패드를 적어도 하나 이상 포함하는 반도체 기판을 준비하는 단계와; 상기 반도체 기판에 층간절연막을 형성하고 상기 층간절연막 상부에 상기 비트라인과 수직방향으로 라인타입의 마스크 패턴을 형성하는 단계와; 상기 마스크 패턴을 이용하여, 상기 층간절연막의 일부를 등방성으로 선택 식각함에 의해, 개구부를 형성하는 단계와; 상기 마스크 패턴의 측벽 및 상기 개구부 내에 스페이서를 형성한 후, 상기 스페이서 및 상기 마스크 패턴을 이용하여 개구부 하부 일부를 식각함에 의하여, 스토리지 노드 콘택홀을 형성하는 단계와; 상기 스토리지 노드 콘택홀에 도전물질을 채워 T자 형상의 스토리지 노드 콘택을 형성하는 단계를 구비한다. 본 발명에 따르면, 종래 기술에 비해서 공정 스텝 수를 줄일 수 있고, 스토리지 노드의 임계 치수를 크게 할 수 있어 리닝 현상을 방지 할 수 있다. 또한 공정안정화를 도모하여 반도체 메모리의 제조비용을 감소시킬 수 있다.
Description
본 발명은 반도체 메모리 셀의 제조에 관한 것으로, 더욱 구체적으로는 디램(DRAM : Dynamic Random Access Memory)등과 같은 반도체 메모리에서의 스토리지 노드를 전기적으로 연결하는 스토리지 노드 콘택 형성방법 및 그에 따른 구조에 관한 것이다.
일반적으로, 디램의 메모리 셀은 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터로 구성되어 있다. 그러한 커패시터는 반도체 기판에서 형성되는 위치에 따라 적층형과 트렌치형으로 대별된다.
반도체 유우저들의 다양한 요구에 부응하여, 적층형 커패시터를 채용하는 반도체 메모리를 제조하는 반도체 메이커는 제한된 면적 내에서 보다 높은 커패시턴스를 가지는 커패시터를 제조하기 위해 온갖 연구를 꾸준히 하고 있는 실정이다. 왜냐하면, 메모리 셀의 고집적화로 인하여 보다 타이트해진 임계치수(CD:Critical Dimension)는 커패시턴스를 낮게 하고 있지만, 리프레쉬 동작주기를 규정값 범위 이내로 보장하기 위해서는 커패시턴스는 제한된 면적 내에서 보다 높을 것이 요구되기 때문이다.
최근에 반도체 메모리의 집적도가 더욱 증가함에 따라, 하부전극인 노드인 스토리지 노드와 상부전극인 플레이트 노드로 통상 이루어지는 커패시터의 패턴 사이즈는 수십 마이크론미터 이하로 점점 작아지고 있다. 이에 따라 상기 스토리지 노드의 바닥 임계치수가 너무 작아 제조공정에서 본래의 패턴을 유지하지 못하고 스토리지 노드가 쓰러지게 되는 이른 바, 리닝(leaning)현상이 흔히 일어난다.
그러한 리닝 현상을 해결하기 위해 스트레이트(straight) 구조로 형성된 하부구조 상에서, 스트레이트 타입의 스토리지 노드를 형성하여 상기 스토리지 노드의 바닥 임계치수를 늘리거나 스토리지 노드의 높이를 낮추는 방법이 본 분야에서 널리 알려져 왔다. 그러나 전자의 스트레이트 타입의 방법은 디자인 룰(design rule)이 일단 정해지면 바닥 임계치수를 늘리기가 그다지 쉽지 않다는 단점이 있고, 후자의 방법은 원하는 커패시턴스를 얻기가 매우 어려운 단점이 있는 것으로 알려져 있다.
최근에는 상기 전자의 방법을 개량하여, 제한된 면적 내에서 바닥 임계치수를 보다 크게 하여 리닝현상의 발생을 줄이는 진보된 방법이 본 분야에서 알려졌다. 그러한 개량 방법은 스토리지 노드를 형성함에 있어, 활성(active)영역, 게이트, 비트라인 콘택, 스토리지 노드 콘택(storage node contact 또는 buried contact) 및 비트라인 패턴들을 기존의 스트레이트 구조에 비해 약간 비스듬하게 대각선 방향으로 형성하고, 그 위에 스퀘어(square) 타입의 스토리지 노드를 형성하는 것이다. 상기한 개량방법은 스토리지 노드의 바닥 임계치수를 기존의 스트레이트 타입의 스토리지 노드에 비해 상당히 늘리는 것으로서, 본 분야에서는 다이아고날(Diagonal) 구조로 알려져 있다. 그러나, 상기 다이아고날 구조는 스토리지 노드의 임계치수를 늘려 안정성을 확보할 수 있다는 장점이 있으나, 스토리지 노드와 연결되는 스토리지 노드 콘택 형성 과정이 매우 복잡하다는 문제를 갖는다.
상기 다이아고날 구조에서의 중간 제조공정들의 복잡성 문제를 해소하기 위해, 최근에는 스트레이트 구조와 다이아고날 구조의 장점을 취하여 스퀘어 타입 스토리지 노드의 형성방법이 또한 개시되었다. 그러한 방법에서는 액티브영역, 게이트, 비트 라인, 및 스토리지 노드 콘택 등의 구조가 기존의 스트레이트 구조로 형성된다. 그리고 나서, 상부 전체에 버퍼막(buffer layer)을 형성한 후, 버퍼막에 패드 콘택을 형성함에 의해 스퀘어 타입의 스토리지 노드와 스트레이트 구조로 형성된 스토리지 노드 콘택이 서로 연결된다. 상기 스퀘어 타입의 스토리지 노드의 제조에 의하면, 상기 스퀘어 타입 스토리지 노드의 바닥 임계치수(CD)가 전술한 스트레이트 구조에 의해 형성된 스트레이트 타입의 스토리지 노드의 경우보다 약 2 배정도 크게 향상되는 것으로 알려져 있다.
이하에서는 상기한 종래 기술에 의한 스퀘어 타입의 스토리지 노드를 전기적으로 연결하기 위한 콘택 제조 방법이, 후술되는 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 도 1 내지 도 6을 참조로 설명될 것이다.
도 1은 종래 기술의 예에 따라 반도체 메모리에서의 스퀘어 타입 커패시터의 스토리지 노드 및 상기 스토리지 노드가 연결된 콘택들의 배치관계를 보인 평면도이고, 도 2 내지 도 6은 도 1에 따른 스토리지 노드를 연결하기 위한 콘택의 제조를 순서대로 보인 공정단면도들이다.
먼저, 도 1을 참조하면, 도면을 기준으로 수직방향으로는 복수의 억세스 트랜지스터의 게이트가 되는 워드라인 스택들(8)이 6개 보여지고, 수평방향으로는 억세스 트랜지스터들의 드레인과 연결되는 4개의 비트라인 스택들(20)이 보여진다. 스퀘어 타입의 커패시터의 스토리지 노드(32)는 상기 비트라인 스택들(20) 및 상기 워드라인 스택들(8)에 대하여 대각선 방향을 이루면서 각기 장방형 구조를 형성한다. 여기서, 상기 스토리지 노드 콘택(22) 및 스토리지 노드 콘택 패드(12)는 중첩되어 나타나 있으며 중복되어 헤칭된 부분으로서 표시되고 있다. 상기 스토리지 노드 콘택(22), 스토리지 노드 콘택 패드(12) 및 그 하부의 구조는 전술한 바와 같이 스트레이트 구조로 형성됨을 알 수 있다. 또한, 버퍼막을 통하여 형성된 패드 콘택(26)은 스토리지 노드 콘택(22)이 형성된 부분과 일부 겹치면서 직사각형 모양으로 형성되어 있음을 알 수 있다. 한편, 미설명된 부호(15)는 비트라인과 드레인을 연결하기 위한 비트라인 콘택을 가리키고, 미설명된 부호(14)는 비트라인 콘택 패드를 가리킨다. 상기한 바와 같은 도 1에서의 평면배치가 3차원으로 이해되도록 하기 위해 도 1의 절단선 A-A' 및 B-B'를 따라 취한 도면들이 도 2 내지 도 6으로써 나타나 있다.
도 2 내지 도 6의 좌측에는 각기 도 1의 A-A'방향, 즉 억세스 트랜지스터의 게이트와 연결되는 워드라인(Word Line)방향을 따라 취한 단면도가 공정단계별로 각기 나타나 있고, 도 2 내지 도 6의 우측에는 각기 도 1의 B-B'방향, 즉 상기 억세스 트랜지스터의 드레인과 연결되는 비트라인(Bit Line)방향을 따라 취한 단면도가 공정 단계별로 나타나 있다.
도 2에 도시된 바와 같이, COB(Capacitor Over Bitline)구조의 디램(DRAM)에서 스토리지 노드 콘택을 형성하기 이전의 공정수행 결과에 의한 구조가 보여진다. 여기서, 반도체 기판(2)의 소정영역에 소자분리막(4)을 형성하여 복수개의 활성영역들이 한정된다. 상기 활성영역들 상에 게이트 산화막(8a)이 형성된다. 상기 게이트 산화막(8a)이 형성된 결과물상에 상기 활성영역들을 가로지르는 복수개의 평행한 워드라인 스택(8)이 형성된다. 상기 워드라인 스택(8)은 차례로 적층된 워드라인(8b) 및 캡핑막(8c)을 포함한다. 상기 워드라인 스택(8) 및 상기 소자분리막(4)을 이온주입 마스크로 사용하여 상기 활성영역들에 불순물 이온을 주입하여 불순물 영역들(6s,6d)이 형성되도록 한다. 여기서 상기 각 활성영역들을 가로지르는 한 쌍의 워드라인 스택(8)사이의 활성된 불순물 영역들(6d)은 디램 셀 트랜지스터의 공통드레인 영역에 해당한다. 또한, 상기 공통드레인 영역(6d)의 양옆에 형성된 불순물 영역(6s)은 디램 셀 트랜지스터의 소오스 영역에 해당한다. 상기 게이트 산화막(8a) 및 워드라인 스택들(8)의 측벽에 워드라인 스페이서(8d)가 형성된다. 상기 워드라인 스페이서(8d)를 갖는 반도체 기판 전면에 제1절연막(10)이 형성된다. 상기 제1절연막(10)의 일부를 식각하여 상기 공통 드레인 영역(6d)을 연결하는 비트라인 콘택 패드(14) 및 상기 소오스 영역(6s)을 연결하는 스토리지 노드 콘택 패드(12)가 형성되도록 한다. 상기 비트라인 콘택 패드(14) 및 스토리지 노드 콘택 패드(12)를 포함하는 반도체 기판 전면에 제2절연막(16)이 형성된다. 상기 제2절연막(16)을 패터닝하여 비트라인 콘택(도 1의 15)이 형성된다. 상기 비트라인 콘택(도 1의 15)과 연결되고, 측벽에 스페이서(20d)를 가지는 복수개의 비트라인 스택(20)이 형성된다. 상기 비트라인 스택(20)은 상기 워드라인 스택(8)을 가로지르며 형성된다. 상기 비트라인 스택(20)은 차례로 적층된 비트라인(20b) 및 비트라인 캡핑막(20c)을 포함하여 이루어진다. 상기 각 비트라인(20b)은 상기 비트라인 콘택(도 1의15)를 통하여 비트라인 콘택 패드(14)와 전기적으로 접속된다. 상기 비트라인(20b) 및 캡핑막(20c)의 측벽에 비트라인 스페이서(20d)를 형성한다. 상기 비트라인 스택(20) 및 상기 비트라인 스페이서(20d)를 포함하는 반도체 기판(2) 전면에 제3절연막(18)을 비트라인 캡핑막(20c) 상부의 높이와 같도록 형성한다.
도 3에 도시된 바와 같이, 상기 제3절연막(18) 및 제2절연막(16)을 연속적으로 패터닝하여 상기 스토리지 노드 콘택 패드(12)와 연결되도록 통상의 방법으로 스토리지 노드 콘택(22)을 형성한다. 도 3에서 보는 바와 같이, 활성영역(6s,6d), 비트라인 콘택 패드(14), 스토리지 노드 콘택 패드(12), 비트라인 스택(20), 워드라인 스택(8) 및 스토리지 노드 콘택(22) 등의 하부구조가 스트레이트 구조로 형성됨을 알 수 있다.
도 4에 도시된 바와 같이, 상기 스토리지 노드 콘택(22)이 형성된 반도체 기판(2)에 버퍼막(24)이 형성된다. 버퍼막(24)은 PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)를 재질로 하는 막질로 형성된다.
도 5에 도시된 바와 같이, 상기 버퍼막(24)이 형성된 반도체 기판(2)에 스퀘어 타입의 스토리지 노드와 스토리지 노드 콘택(22)을 연결하기 위한 패드 콘택(26)이 형성된다. 상기 패드 콘택(26)은 버퍼막(24) 상에 사진 및 식각 공정을 수행하는 것에 의해 개구가 형성되고, 상기 개구에 도전물질을 증착하여 평탄화를 수행함에 의해 형성된다.
도 6에 도시된 바와 같이, 패드 콘택(26)이 형성된 반도체 기판(2)에 식각정지막(28) 및 주형산화막(30)이 순차적으로 형성되고, 상기 주형산화막(30)위에 식각 마스크 패턴이 형성된다. 그리고 식각 공정에 의해 스토리지 노드와 연결하기 위한 패드 콘택(26) 상부의 일부를 노출시키는 개구부가 형성되고, 상기 개구부를 포함하는 반도체 기판 전면에 CVD(Chemical Vapor Deposition)공정을 실시하여 폴리 실리콘으로 이루어진 도전막이 형성된다. 그리고 평탄화 등의 공정을 통하여 주형산화막 상부에 잔류된 도전막을 제거하여 스퀘어 타입의 스토리지 노드(32)가 형성된다. 상기 스퀘어 타입의 스토리지 노드(32a 내지 32e)은 도 1에서 보여지는 스퀘어 타입의 스토리지 노드의 단면을 나타낸 것이다.
상술한 바와 같이 종래 기술에서는, 스트레이트 구조의 하부구조를 갖는 반도체 기판에서 스퀘어 타입의 스토리지 노드가 형성되도록 하기 위해, 스토리지 노드 콘택이 형성된 후에 버퍼막을 이용한 콘택이 형성됨을 알 수 있다. 따라서, 스토리지 노드 콘택 패드와 상부에 연결되는 스토리지 노드 사이에 스토리지 노드 콘택과 버퍼막을 이용한 콘택, 즉 두가지의 콘택이 형성되므로, 상기 버퍼막에 스퀘어 타입의 스토리지 노드와 스트레이트 구조의 스토리지 노드 콘택을 연결하기 위한 패드 콘택을 형성하는 과정이 추가적으로 필요하게 되는 문제점이 있다.
또한, 콘택의 형성공정에서 정밀한(Critical)한 사진공정과 식각공정이 수반되어야 하므로 공정마아진이 타이트하고, 전체적인 제조공정이 비교적 복잡하고 까다롭다는 단점이 있다.
따라서, 본 발명의 목적은 공정 스텝 수를 줄일 수 있는 반도체 메모리에서의 스토리지 노드 콘택 형성방법 및 그에 따른 구조를 제공함에 있다.
본 발명의 다른 목적은 스토리지 노드의 형성공정에서 스토리지 노드의 쓰러짐을 방지할 수 있는 반도체 메모리에서의 스토리지 노드 콘택 형성방법 및 그에 따른 구조를 제공함에 있다.
본 발명의 또 다른 목적은 스토리지 노드의 제조시 공정 안정화를 도모하여 반도체 메모리의 제조비용을 감소시킬 수 있는 스퀘어 타입 스토리지 노드를 형성하기 위한 스토리지 노드 콘택 형성방법을 제공함에 있다.
본 발명의 또 다른 목적도 스토리지 노드의 접촉 면적을 늘릴 수 있는 스토리지 노드 콘택의 구조를 제공함에 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 일 양상(aspect)에 따라, 스토리지 노드 콘택 형성방법은: 비트라인 캡핑막 및 비트라인이 형성되고, 절연막을 통하여 메모리 셀 트랜지스터의 활성영역과 접촉되는 스토리지 노드 콘택 패드를 적어도 하나 이상 포함하는 반도체 기판을 준비하는 단계와; 상기 반도체 기판에 상기 비트라인 캡핑막의 상부와 높이와 같고 상부가 평탄한 층간절연막을 형성하고 상기 캡핑막 및 층간절연막 상부에 상기 비트라인과 수직방향으로 라인타입의 마스크 패턴을 형성하는 단계와; 상기 마스크 패턴을 이용하여, 상기 스토리지 노드 콘택 패드와 중첩되는 상기 층간절연막의 일부를 등방성으로 선택 식각함에 의해, 메모리 셀 트랜지스터의 게이트 방향으로 일정부분 확장되도록 개구부를 형성하는 단계와; 상기 마스크 패턴의 측벽 및 상기 개구부 내에 상기 스토리지 노드 콘택 패드와 중첩되는 부분을 제외하고 스페이서를 형성한 후, 상기 스페이서 및 상기 마스크 패턴을 이용하여 상기 스페이서가 형성되지 않은 개구부 하부 일부를 식각함에 의하여, 상기 개구부 상부에서 스토리지 노드 콘택 패드의 상부까지 연결되는 스토리지 노드 콘택홀을 형성하는 단계와; 상기 스토리지 노드 콘택 패드와 후공정에서 형성될 스토리지 노드가 서로 전기적으로 연결되도록 하기 위해, 상기 스토리지 노드 콘택홀에 도전물질을 채워, 상기 스토리지 노드 콘택 패드의 상부에 접촉되는 하부영역과 상기 메모리 셀 트랜지스터의 게이트 길이방향으로 확장되어 상기 하부영역의 사이즈보다 더 큰 사이즈로 이루어진 상부영역을 갖는 T 자(character)형상의 스토리지 노드 콘택을 형성하는 단계를 구비하여 이루어진다.
상기 스토리지 노드 콘택을 형성하기 위한 단계를 진행하기 전에 비트라인 스페이서를 형성하는 과정이 추가 될 수 있으며, 또한 상기 층간절연막의 일부를 등방성으로 식각하기 전에, 상기 마스크 패턴을 이용하여 상기 스토리지 노드 콘택과 중첩되는 층간절연막의 일부를 소정 깊이까지 이방성 식각하는 단계가 더 포함될 수 있다.
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본 발명의 또 다른 양상에 따라, 상기 스토리지 노드 콘택의 구조는, 절연막을 통하여 메모리 셀 트랜지스터의 활성영역과 접촉되는 콘택 패드를 적어도 하나 이상 포함하는 반도체 기판에, 데이터 저장용 커패시터를 구성하는 스토리지 노드의 하부와 접촉하고 상기 콘택 패드의 상부와 접촉하여 형성되어, 상기 스토리지 노드와 콘택 패드를 전기적으로 연결하는 스토리지 노드 콘택의 구조에 있어서, 상기 콘택 패드의 상부에 접촉되며 일정한 두께를 가지는 도전성 하부영역과, 상기 메모리 셀 트랜지스터의 게이트 길이방향으로 확장되어 상기 하부영역의 사이즈보다 더 큰 사이즈로 이루어지며, 상기 스토리지 노드의 하부에서 콘택 패드의 상부까지의 콘택 형성거리에서 상기 하부 영역의 두께를 뺀 두께를 갖는 도전성 상부영역을 가짐에 의해 전체적으로 T 자 형상으로 이루어짐을 특징으로 하는 스토리지 노드 콘택의 구조를 갖는다.
상기한 방법적, 구조적 구성들에 따라 형성된 스토리지 노드 콘택은, 스퀘어 타입의 스토리지 노드와 반도체 기판에 형성된 활성영역간을 연결하는 콘택으로 기능할 수 있다.
상기한 방법적 구조적 구성들에 따라, 버퍼막을 통해 패드 콘택을 형성하였던 종래의 공정이 제거되고, 공정마아진이 비교적 양호하며, 전체적인 제조공정이 단축된다.
이하에서는 상기한 스토리지 노드 콘택 형성방법 및 그에 따른 구조가, 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 도 7 내지 도 16를 참조로 설명될 것이다. 여기서 소개되는 실시예는 본 발명의 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상이 충분히 전달 될 수 있도록 하기 위하여 제공되는 것이다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 위하여 실제 두께보다 확장적으로 나타나 있다.
도 7은 본 발명의 예에 따라 스퀘어 타입의 스토리지 노드를 포함하여 스토리지 노드 콘택의 배치를 보인 확대 평면도이고, 도 9는 라인타입의 마스크 패턴의 형성을 보인 확대된 배치 평면도이다. 또한 도 8 및 도 10 내지 도 16은 본 발명의 실시예에 따른 스토리지 노드 콘택의 제조를 순서대로 보인 공정단면도들이다.
먼저, 도 7에 도시된 바와 같이, 도면을 기준으로 수직방향으로는 복수의 억세스 트랜지스터의 게이트가 되는 워드라인 스택들(108)이 형성된 것이 보여지고, 수평방향으로는 억세스 트랜지스터들의 드레인과 연결되는 4개의 비트라인 스택들(120)이 형성된 것이 보여진다. 스퀘어 타입의 커패시터의 스토리지 노드(132)은 상기 비트라인 스택(120) 및 상기 워드라인 스택(108)에 대하여 대각선 방향을 이루면서 각기 장방형 구조가 된다. 여기서, 상기 스토리지 노드 콘택(122)은 상기 스토리지 노드 콘택(112)와 일부분이 중첩되면서 게이트 길이 방향으로 확장되어 길게 형성되어 있음을 알 수 있다. 또한, 상기 스퀘어 타입의 스토리지 노드(132)의 하부가 상기 스토리지 노드 콘택(122)의 상부 일부에 접촉되어 형성되어 있음을 알 수 있다. 상기 워드라인 스택(108), 비트라인 스택(120), 스토리지 노드 콘택 패드(112) 등의 하부구조는 전술한 바와 같이 스트레이트 구조로 형성되었음을 알 수 있다. 한편, 미설명된 부호(115)는 비트라인과 비트라인 콘택 패드를 연결하기 위한 비트라인 콘택을 가리키고, 미설명된 부호(114)는 비트라인 콘택 패드를 가리킨다.
상기한 바와 같은 도 7에서의 평면배치가 3차원으로 이해되도록 하기 위해 도 7의 절단선 C-C' 및 D-D'를 따라 취한 도면들이 도 8 및 도 10 내지 도 16으로써 나타나 있다.
도 8 및 도 10 내지 도 16 좌측에는 각기 도 7의 C-C'방향, 즉 억세스 트랜지스터의 게이트와 연결되는 워드라인(Word Line)방향을 따라 취한 단면도가 공정단계별로 각기 나타나 있고, 도 8 및 도 10 내지 도 16 우측에는 각기 도 7의 D-D'방향, 즉 상기 억세스 트랜지스터의 드레인과 연결되는 비트라인(Bit Line)방향을 따라 취한 단면도가 공정 단계별로 나타나 있다.
도 8에 도시된 바와 같이, COB(Capacitor Over Bitline)구조의 디램(DRAM)에서 스퀘어 타입의 스토리지 노드 콘택을 형성하기 이전의 공정결과에 의한 구조가 보여진다. 여기서, 반도체 기판(102)의 소정영역에 소자분리막(104)을 형성하여 복수개의 활성영역들을 한정한다. 상기 활성영역들 상에 게이트 산화막(108a)이 형성된다. 상기 게이트 산화막(108a)이 형성된 결과물상에 도전막(108b) 및 워드라인 캡핑막(108c)이 차례로 형성된다. 상기 도전막(108b)은 폴리 실리콘막 또는 금속 폴리 사이드 막으로 형성된다. 또한, 상기 워드라인 캡핑막(108c)은 실리콘 질화막으로 형성하는 것이 바람직하다. 상기 워드라인 캡핑막(108c) 및 도전막(108b)을 연속적으로 패터닝하여 상기 활성영역들을 가로지르는 복수개의 평행한 워드라인 스택(108)이 형성된다. 상기 워드라인 스택(108)은 차례로 적층된 워드라인(108b) 및 캡핑막(108c)을 포함한다. 상기 워드라인 스택들(108) 및 상기 소자분리막(104)을 이온주입 마스크로 사용하여 상기 활성영역들에 불순물 이온을 주입하여 불순물 영역들(106s,106d)이 형성된다. 여기서 상기 각 활성영역들을 가로지르는 한 쌍의 워드라인 스택들(108)사이의 활성된 불순물 영역들(106d)은 디램 셀 트랜지스터의 공통드레인 영역에 해당한다. 또한 ,상기 공통드레인 영역(106d)의 양옆에 형성된 불순물 영역(106s)은 디램 셀 트랜지스터의 소오스 영역에 해당한다. 상기 게이트 산화막(108a) 및 워드라인 스택들(108)의 측벽에 통상의 방법에 의하여 워드라인 스페이서(108d)가 형성된다. 상기 워드라인 스페이서(108d)는 상기 워드라인 캡핑막(108c)과 동일한 물질막으로 형성하는 것이 바람직하다. 상기 워드라인 스페이서(108d)를 갖는 반도체 기판(102) 전면에 제1절연막(110)이 형성된다. 상기 제1절연막(110)의 일부를 식각하여 상기 공통드레인 영역(106d)과 연결하는 비트라인 패드(114)와 상기 소오스 영역(106s)을 연결하는 스토리지 노드 콘택 패드(112)가 형성된다. 상기 비트라인 패드(114) 및 스토리지 노드 콘택 패드(112)를 포함하는 반도체 기판 전면에 제2절연막(116)이 형성된다. 상기 제2절연막(116)을 패터닝하여 비트라인 콘택(도 7의 115)이 형성된다. 상기 비트라인 콘택(도 7의 115)과 연결되는 복수개의 비트라인 스택들(120)이 형성된다. 상기 비트라인 스택들(120)은 상기 워드라인 스택들(108)을 가로지르며 형성된다. 상기 비트라인 스택(120)은 차례로 적층된 비트라인(120b) 및 비트라인 캡핑막(102c)을 포함하여 이루어진다. 상기 비트라인(102b)은 텅스텐막 또는 텅스텐 폴리사이드막과 같은 도전막으로 형성하고, 상기 비트라인 캡핑막(120c)은 실리콘 질화막으로 형성하는 것이 바람직하다. 상기 각 비트라인(120b)은 상기 비트라인 콘택(도 7의 115)를 통하여 비트라인 패드(114)와 전기적으로 접속된다. 여기서 상기 비트라인 스택(120)의 측벽에 비트라인 스페이서(120d)를 형성하는 단계를 추가하여, 비트라인 스페이서(120d)를 형성한 후 후술하는 다음 단계의 공정을 진행할 수 있다. 상기 비트라인 스페이서(120d)는 상기 비트라인 캡핑막(120c)과 동일한 재질로 형성되는 것이 바람직하다.
도 8에 도시된 바와 같이, 상기 비트라인 스택(120)이 형성된 반도체 기판(102)에, 층간절연막(118)이 상기 비트라인 캡핑막(120c)상부의 높이와 같고 상부가 평탄하게 형성된다.
상기 층간절연막(118)은 상기 반도체 기판(102)에 절연물질을 증착한 후 평탄화하는 과정을 통하여 형성될 수 있으며, 비트라인 캡핑막(120c)에 비해 높은 식각 선택비를 갖는 재질로 형성되는 것이 바람직하다. 또한, 층간절연막(118)은 실리콘 산화막으로 형성된다. 상기 층간절연막은 단일막 또는 다층막으로 형성되어 질 수 있다.
도 9에서는 도시된 바와 같이, 층간절연막(118)이 형성된 반도체 기판(102)에 라인 타입의 마스크 패턴(123)이 형성된다.
상기 라인 타입의 마스크 패턴(123)은 비트라인 스택들(120)의 수직방향으로 형성되며, 스토리지 노드 콘택들(122)이 형성될 부위가 비트라인 스택들(120)의 수직방향으로 인접하여 연결되는 부분을 제외하고 형성된다. 따라서 상기 마스크 패턴(120)은 도 10에 나타난 바와 같이 워드라인 방향의 단면도에는 나타나지 않고, 비트라인 방향의 단면도에만 나타나도록 형성된다.
마스크 패턴(123)은 폴리 실리콘, 실리콘 질화막 및 포토레지스트용 물질 등에서 어느 하나를 선택하여 형성되는 것이 바람직하며, 또한 층간절연막(118)의 막질에 비해 식각 선택비가 낮은 물질이면 어느 물질이라도 형성이 가능하다. 또한, 상기 마스크 패턴(123)은 100Å 내지 5000Å의 두께로 형성된다.
도 10에 도시된 바와 같이, 마스크 패턴(123)을 이용하여 층간절연막(118)을 등방성 식각함에 의하여 개구부(122c)가 형성된다.
우측의 비트라인 방향의 단면도에서는 마스크 패턴(123)이 나타나 있고, 좌측의 워드라인 방향의 단면도에서는 마스크 패턴(123)이 나타나 있지 않다. 그러나 비트라인 캡핑막(120c)은 층간절연막(118)에 비해서 식각 선택비가 낮으므로 상기 마스크 패턴(123)이 없더라도 층간절연막(118)만을 선택 식각함에 의하여 개구부(122c)가 형성된다.
상기 개구부(122c)는 게이트의 길이 방향으로 확장되어 형성되며, 습식 식각, 건식 식각 및 플라즈마를 이용한 식각방법 중 어느 하나의 방법에 의하여 수행됨으로써 형성된다.
상기 개구부(122c)는 먼저 상기 마스크패턴(123)을 이용하여 층간절연막(118)을 100Å 내지 8000Å의 범위로 이방성 식각한 후, 상기 식각부위를 10Å 내지 1000Å의 범위에서 등방성 식각함에 의하여 형성될 수도 있다.
도 11에 도시된 바와 같이, 상기 마스크 패턴(123) 및 상기 개구부(122c)가 형성된 반도체 기판(102)전면에 스페이서용 물질막(121a)이 형성된다.
상기 스페이서용 물질막(121a)은 층간절연막(118)의 막질에 비해 낮은 식각 선택비를 갖는 물질로 형성된다. 따라서, 상기 스페이서용 물질막(121a)은 실리콘 질화막, 실리콘 산화 질화막 및 폴리 실리콘 중에서 어느 하나의 물질을 선택하여형성되는 것이 바람직하다. 상기 스페이서용 물질막(121a)의 두께는 10Å 내지 800Å의 범위로 형성됨이 바람직하다.
도 12에 도시된 바와 같이, 스페이서(121)는 상기 마스크 패턴(123)의 측벽 형성되고, 또한 상기 개구부(122c)의 내부 중에서 스토리지 노드 콘택 패드(112)와 중첩되는 부분을 제외하고 형성된다.
상기 스페이서(121)는, 상기 개구부(122c) 및 마스크 패턴(123)이 형성된 반도체 기판(102) 전면에 스페이서용 물질막(121a)을 형성하고, 마스크 패턴(123)을 이용하여 상기 개구부(122c)의 하부에 위치하는 스토리지 콘택 패드(112)와 중첩되는 부위의 스페이서용 물질막(121a)만을 제거하는 이방성 식각을 수행하여 형성되어진다. 상기 스페이서(121) 형성과정에서 비트라인 스페이서(120d)도 같이 형성되는 효과가 있다. 도 12의 좌측에서의 스페이서(121)는 비트라인 스페이서(120d)로서 나타나고 있다.
도 13에 도시된 바와 같이, 상기 개구부(122c) 상부에서 스토리지 노드 콘택 패드(112)까지 연결되는 T 자 형상의 스토리지 노드 콘택홀(122d)이 형성된다.
스토리지 콘택홀(122d)은 마스크 패턴(123)과 스페이서(121,120d)를 마스크로 이용하여, 상기 개구부 하부 일부의 스페이서(121,120d)가 형성되지 아니한 부위를 이방성 식각하여 스토리지 노드 콘택 패드(112)를 노출시킴에 의해 형성된다.
도 14에 도시된 바와 같이, 상기 스토리지 노드 콘택홀(122d)이 형성된 반도체 기판(102) 전면에 스토리지 노드 콘택(122)용 도전물질막(122a)이 형성된다.
상기 도전물질막(122a)은 폴리 실리콘 재질로 형성되는 것이 바람직하나, 기타 다른 도전성 재질로 형성될 수 있다.
도 15에 도시된 바와 같이, 도전물질막(122a)이 형성된 반도체 기판(102)에 평탄화 공정을 수행한 후에 스토리지 노드 콘택(122)이 형성된다. 상기 스토리지 노드 콘택(122)은 스토리지 노드 콘택 패드(112)의 상부와 접촉되어 형성되며, 상부영역이 셀 트랜지스터의 게이트 길이 방향으로 확장되어 하부영역의 사이즈 보다 더 큰 구조로 형성된다.
상기 비트라인 캡핑막(120c)을 평탄화 저지막으로 하여 평탄화 공정을 수행함에 의해서, 스토리지 노드 콘택(122)이 형성되고 상기 마스크 패턴(123)도 제거된다. 상기 평탄화 공정은 CMP(Chemical and Mechanical Polishing)공정이 주로 사용된다.
이상의 공정에 의해서 스퀘어 타입의 스토리지 노드를 전기적으로 연결하기 위한 T 자 형태를 갖는 스토리지 노드 콘택(122)이 형성된다.
도 16에 도시된 바와 같이, 상기 스토리지 노드 콘택(122)이 형성된 반도체 기판(102) 위에, 버퍼막(124), 식각정지막(128) 및 주형산화막(130)을 통하여 형성된 스퀘어타입의 스토리지 노드(132)의 하부와, 상기 스토리지 노드 콘택(122)의 상부 일부가 접촉되도록 스토리지 노드가 형성된다.
여기서의 버퍼막(124)은 종래 기술에서의 용도와는 달리, 버퍼막(124)의 하부에 형성된 비트라인 스택(120)이나 스토리지 노드 콘택(122) 등의 구조가 주형산화막(130)의 일부를 식각하는 공정 및 식각정지막(128)의 일부를 제거하는 공정에서 영향받는 것을 최소화하기 위해 사용된다. 따라서 버퍼막(124)은 형성될 수도 있고 형성되지 않을 수도 있다.
상기 스퀘어 타입의 스토리지 노드(132)는, 상기 스토리지 노드 콘택(122)이 형성된 반도체 기판(102)에 식각정지막(128) 및 주형산화막(130)을 순차적으로 형성하고, 상기 스토리지 노드 콘택(122)의 상부 일부와 중첩되도록, 상기 주형산화막(130)의 일부를 상기 식각정지막(128)이 노출될 때까지 식각한 후, 상기 노출된 식각정지막(128)을 제거하여 상기 스토리지 노드 콘택(122)의 일부를 노출시켜 스토리지 노드(132)가 형성 될 부분을 형성하는 단계와 상기 스토리지 노드(132)가 형성될 부분에 도전막을 충진하고 평탄화 하는 과정을 거쳐 형성된다. 상기 스퀘어 타입의 스토리지 노드(132a 내지 132e)는 도 7에서 보여지는 스퀘어 타입의 스토리지 노드의 단면을 나타낸 것이다.
상기 스토리지 노드 콘택은 디램(DRAM)셀 용 반도체 메모리 소자에서 스토리지 노드 형성에 널리 응용될 수 있다. 또한 상기 스토리지 노드 콘택과 연결되는 스퀘어 타입 스토리지 노드는 입체적 스택(Stack)구조에 의한 박스(Box)형, 실린더(Cylinder)형 및 반구(HSG)형으로 형성될 수 있으며, 그 외 여러 가지 형태로 응용될 수 있다.
상술한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다. 예컨대, 사안에 따라 스토리지 노드 콘택 형성과정에서, 스토리지 노드 콘택 패드의 형상, 스토리지 노드 형상 또는 막질의 구성이 변경되거나, 제조 공정이 가감될 수 있음은 본 발명의 기술분야에서 통상의 지식을 가진 자에게 있어 명백하다.
본 발명에 따르면 스퀘어 타입의 스토리지 노드를 연결하기 위한 스토리지 노드 콘택을 형성함에 있어, 종래 기술에 의한 콘택 형성방법 및 그에 따른 구조와 달리 다음과 같은 효과를 갖는다.
첫째, 종래기술에 의하면, 스트레이트 구조로 형성된 스토리지 노드 콘택을 형성한 후에 스토리지 노드 콘택의 상부에 버퍼막을 사용하여, 스퀘어 타입의 스토리지 노드를 연결하기 위한 콘택을 형성하는 공정이 필요하게 된다. 따라서 정밀한 사진공정과 식각공정이 필요하다. 그러나 본 발명에 따르면, 게이트 길이 방향으로 확장된 T 자 형상의 스토리지 노드 콘택을 형성하여 직접 스토리지 노드와 연결함에 의해, 버퍼막을 사용하여 패드 콘택을 형성하는 공정이 불필요하게 된다. 따라서 종래 기술에 의한 버퍼막을 사용한 콘택 형성시 필수적이었던 정밀한 사진공정과 식각공정이 필요 없어진다. 또한, 마스크 패턴이 스토리지 노드 콘택 형성을 위한 평탄화 공정에서 제거됨으로 마스크 패턴 제거 공정이 생략된다. 이에 따라 본 발명에서는 종래 기술에 비해서 공정 스텝 수가 줄어든다.
둘째, 본 발명에 의한 스토리지 노드 콘택 상부 일부에 스퀘어 타입의 스토리지 노드의 하부면이 접촉되어 형성됨으로써 스토리지 노드의 바닥 임계치수가 늘어나게 되므로, 리닝 현상이 발생될 가능성이 최소화 또는 감소된다.
셋째, 스토리지 노드의 하부가, T 자 형상으로 형성된 스토리지 노드 콘택의 상부 일부에 충분한 접촉 마아진을 가지고 형성되므로, 공정안정화가 도모되어 반도체 메모리의 제조비용이 감소될 뿐 아니라, 전기적으로 연결되는 접촉면적이 증가된다.
도 1은 종래 기술에 따라 형성된 스토리지 노드 및 상기 스토리지 노드가 연결된 콘택의 배치관계를 보인 평면도
도 2 내지 도 5는 종래 기술에 따라 스토리지 노드를 연결하기 위한 콘택의 제조를 순서대로 보인 공정단면도들
도 6은 도 2 내지 도 5에 의해서 형성된 콘택에 접촉하여 형성된 스퀘어 타입의 스토리지 노드를 보여주는 단면도
도 7은 본 발명의 실시예에 따라 형성된 스토리지 노드 및 상기 스토리지 노드 콘택의 배치관계를 보인 평면도
도 9를 제외하고서 도 8 내지 도 15는 본 발명의 실시예에 따라 스토리지 노드 콘택의 제조를 순서대로 보인 공정단면도들
도 9는 본 발명의 실시예에 따라 스토리지 노드 콘택을 형성하기 위한 라인타입의 마스크 패턴을 형성한 후의 배치 평면도
도 16은 도 15의 스토리지 노드 콘택에 접촉하여 형성된 스퀘어 타입의 스토리지 노드를 보여주는 단면도
*도면의 주요 부분에 대한 부호의 설명*
102 : 반도체 기판 112: 스토리지 노드 콘택 패드
108: 워드라인 스택들 114: 비트라인 콘택
118: 층간절연막 120: 비트라인 스택들
121: 스페이서 122: 스토리지 노드 콘택
132,132a ~ 132e: 스토리지 노드
Claims (27)
- 비트라인 캡핑막 및 비트라인이 형성되고, 절연막을 통하여 메모리 셀 트랜지스터의 활성영역과 접촉되는 스토리지 노드 콘택 패드를 적어도 하나 이상 포함하는 반도체 기판을 준비하는 단계와;상기 반도체 기판에 상기 비트라인 캡핑막의 상부와 높이와 같고 상부가 평탄한 층간절연막을 형성하고 상기 캡핑막 및 층간절연막 상부에 상기 비트라인과 수직방향으로 라인타입의 마스크 패턴을 형성하는 단계와;상기 마스크 패턴을 이용하여, 상기 스토리지 노드 콘택 패드와 중첩되는 상기 층간절연막의 일부를 등방성으로 선택 식각함에 의해, 메모리 셀 트랜지스터의 게이트 방향으로 일정부분 확장되도록 개구부를 형성하는 단계와;상기 마스크 패턴의 측벽 및 상기 개구부 내에 상기 스토리지 노드 콘택 패드와 중첩되는 부분을 제외하고 스페이서를 형성한 후, 상기 스페이서 및 상기 마스크 패턴을 이용하여 상기 스페이서가 형성되지 않은 개구부 하부 일부를 식각함에 의하여, 상기 개구부 상부에서 스토리지 노드 콘택 패드의 상부까지 연결되는 스토리지 노드 콘택홀을 형성하는 단계와;상기 스토리지 노드 콘택 패드와 후공정에서 형성될 스토리지 노드가 서로 전기적으로 연결되도록 하기 위해, 상기 스토리지 노드 콘택홀에 도전물질을 채워, 상기 스토리지 노드 콘택 패드의 상부에 접촉되는 하부영역과 상기 메모리 셀 트랜지스터의 게이트 길이방향으로 확장되어 상기 하부영역의 사이즈보다 더 큰 사이즈로 이루어진 상부영역을 갖는 T자 형상의 스토리지 노드 콘택을 형성하는 단계를 구비함을 특징으로 하는 스토리지 노드 콘택 형성방법.
- (삭제)
- (삭제)
- 제1항에 있어서,상기 T 자 형상의 스토리지 노드 콘택의 상부 일부는, 스퀘어 타입의 스토리지 노드의 하부와 전기적으로 접촉됨을 특징으로 하는 스토리지 노드 콘택 형성방법.
- 제1항에 있어서,상기 층간절연막을 형성하기 전에 비트라인 스택의 측벽에 비트라인 스페이서를 형성하는 단계를 더 포함함을 특징으로 하는 스토리지 노드 콘택 형성방법.
- 제5항에 있어서,상기 비트라인 스페이서는 상기 캡핑막과 동일한 재질로 형성됨을 특징으로 하는 스토리지 노드 콘택 형성방법.
- 제1항 또는 제6항에 있어서,상기 라인 타입의 마스크 패턴은, 상기 스토리지 노드 콘택 패드와 중첩되는 부위들이 워드라인 방향으로 서로 연결되는 부위를 제외하고 형성됨을 특징으로 하는 스토리지 노드 콘택 형성방법.
- 제7항에 있어서,상기 층간절연막은 단일막 또는 다층막으로 이루어짐을 특징으로 하는 스토리지 노드 콘택 형성방법.
- 제8항에 있어서,상기 층간절연막은 상기 마스크패턴 및 상기 캡핑막에 비해 높은 식각 선택비를 가지는 막질임을 특징으로 하는 스토리지 노드 콘택 형성방법.
- 제9항에 있어서,상기 층간절연막은 실리콘 산화막의 재질임을 특징으로 하는 스토리지 노드 콘택 형성방법.
- 제10항에 있어서,상기 마스크패턴은 폴리 실리콘 또는 실리콘 질화막의 재질임을 특징으로 하는 스토리지 노드 콘택 형성방법.
- 제11항에 있어서,상기 마스크패턴의 두께는 100Å 내지 5000Å임을 특징으로 하는 스토리지 노드 콘택 형성방법.
- 제12항에 있어서,상기 층간절연막의 일부를 등방성으로 식각하기 전에, 상기 마스크 패턴을 이용하여 상기 스토리지 노드 콘택과 중첩되는 층간절연막의 일부를 소정 깊이까지 이방성 식각하는 단계를 더 포함함을 특징으로 하는 스토리지 노드 콘택 형성방법.
- 제13항에 있어서,상기 층간절연막의 이방성 식각 범위는 100Å 내지 8000Å 임을 특징으로 하는 스토리지 노드 콘택 형성방법.
- 제14항에 있어서,상기 층간절연막의 등방성 식각 범위는 10Å 내지 1000Å임을 특징으로 하는 스토리지 노드 콘택 형성방법.
- 제12항에 있어서,상기 등방성 식각은 습식 식각, 건식 식각 및 플라즈마를 이용한 식각 중에서 어느 하나의 방법에 의해 수행됨을 특징으로 하는 스토리지 노드 콘택 형성방법.
- 제16항에 있어서,상기 스페이서는, 상기 개구부 형성 직후에 상기 개구부 및 마스트 패턴을 포함하는 반도체 기판 전면에 스페이서용 물질막을 형성한 후, 상기 마스크패턴을마스크로 하여 스페이서용 물질막을 이방성 식각하는 단계를 더 포함하여 형성됨을 특징으로 하는 스토리지 노드 콘택 형성방법.
- 제17항에 있어서,상기 스페이서용 물질막은 상기 층간 절연막에 비해 낮은 식각 선택비를 가지는 막질임을 특징으로 하는 스토리지 노드 콘택 형성방법.
- 제18항에 있어서,상기 스페이서는 실리콘 질화막, 실리콘 산화 질화막 및 폴리 실리콘 중 어느 하나의 재질을 선택하여 형성됨을 특징으로 하는 스토리지 노드 콘택 형성방법.
- 제19항에 있어서,상기 스페이서의 두께는 10Å 내지 800Å의 범위를 가짐을 특징으로 하는 스토리지 노드 콘택 형성방법.
- 제20항에 있어서,상기 스토리지 노드 콘택을 형성하기 위한 도전물질은 폴리 실리콘 재질임을 특징으로 하는 스토리지 노드 콘택 형성방법.
- 제21항에 있어서,상기 스토리지 노드 콘택은 상기 스토리지 노드 콘택홀을 메우도록 반도체 기판 전면에 도전물질막을 형성하고 상기 비트라인 캡핑막을 노출시키도록 평탄화 공정을 수행하여 스토리지 노드 콘택을 형성하는 단계를 포함하여 형성됨을 특징으로 하는 스토리지 노드 콘택 형성방법.
- 제22항에 있어서,상기 스토리지 노드 콘택 형성을 위한 평탄화 공정은 화학 기계적 연마(CMP)방법에 의해 수행됨을 특징으로 하는 스토리지 노드 콘택 형성방법.
- 제22항에 있어서,상기 스토리지 노드 콘택 형성을 위한 평탄화 공정 수행시, 상기 마스크 패턴도 동시에 제거됨을 특징으로 하는 스토리지 노드 콘택 형성방법.
- 절연막을 통하여 메모리 셀 트랜지스터의 활성영역과 접촉되는 스토리지 노드 콘택 패드를 적어도 하나 이상 포함하는 반도체 기판에, 데이터 저장용 커패시터를 구성하는 스토리지 노드의 하부와 접촉하고 상기 콘택 패드의 상부와 접촉하여 형성되어, 상기 스토리지 노드와 콘택 패드를 전기적으로 연결시키는 스토리지 노드 콘택의 구조에 있어서:상기 콘택 패드의 상부에 접촉되며 일정한 두께를 가지는 도전성 하부영역과;상기 메모리 셀 트랜지스터의 게이트 길이방향으로 확장되어 상기 하부영역의 사이즈보다 더 큰 사이즈로 이루어지며, 상기 스토리지 노드의 하부에서 콘택 패드의 상부까지의 콘택 형성거리에서 상기 하부 영역의 두께를 뺀 두께를 갖는 도전성 상부영역을 가짐에 의해 전체적으로 T 자 형상으로 이루어짐을 특징으로 하는 스토리지 노드 콘택의 구조.
- 제25항에 있어서,상기 콘택 패드를 가지는 반도체 기판은 스트레이트 구조로 형성된 반도체 기판인 것을 특징으로 하는 스토리지 노드 콘택의 구조.
- 제25항에 있어서,상기 스토리지 노드는 스퀘어 타입의 스토리지 노드임을 특징으로 하는 스토리지 노드 콘택의 구조.
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