KR0168340B1 - 반도체 장치의 커패시터 제조방법 - Google Patents
반도체 장치의 커패시터 제조방법 Download PDFInfo
- Publication number
- KR0168340B1 KR0168340B1 KR1019950054701A KR19950054701A KR0168340B1 KR 0168340 B1 KR0168340 B1 KR 0168340B1 KR 1019950054701 A KR1019950054701 A KR 1019950054701A KR 19950054701 A KR19950054701 A KR 19950054701A KR 0168340 B1 KR0168340 B1 KR 0168340B1
- Authority
- KR
- South Korea
- Prior art keywords
- interlayer insulating
- forming
- insulating layer
- pattern
- lower electrode
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
자기정렬(self-alinged)된 커패시터를 제조하는 방법이 개시되었다.
본 발명은 다마신 공정에 의하여 도전막 패드와 비트라인을 형성하고 상기 비트라인 및 도전막 패드를 식각 마스크로하여 층간 절연막을 형성한다. 이어서, 상기 층간 절연막 상에 분리용 절연막을 형성하고 이어서 패터닝함으로써 드레인 영역을 노출시키는 콘택홀을 형성한다. 이어서 도전막을 증착하고 CMP 공정을 고쳐 자기정렬된 박스형 하부전극을 형성한다. 본 발명에 의하면, 상기 금속 플러그 또는 비트라인과 상기 박스형 하부전극과의 단락을 유발하지 않고 매우 가까운 간격을 유지할 수 있다. 따라서 종래기술에 의한 얼라인먼트 마진 문제를 해결할 수 있다. 또한 셀 어레이 영역과 주변회로 영역과의 단차 증가에 의한 패턴불량 및 단차 도포성 문제가 발생하는 것을 방지할 수 있다.
Description
제1도 내지 제16도는 본 발명에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 도면들이다.
본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로, 특히 자기정렬된 하부전극(self aligned storage electrode)을 가지는 커패시터 제조방법에 관한 것이다.
메모리 셀의 면적 감소에 따른 셀 커패시턴스 감소는 DRAM(dynamic random access memory)의 집적도 증가에 심각한 장애 요인이 된다.
이러한 셀 커패시턴스의 감소는 메모리 셀의 독출 능력을 저하시키고 소프트 에러율을 증가시킬 뿐만 아니라 저전압에서의 소자동작을 어렵게 만든다. 따라서 반도체 메모리 장치의 고집적화를 위해서는 상기 셀 커패시턴스의 감소는 반드시 해결되어야 하는 문제이다.
최근에는 3차원적 구조의 하부전극을 가지는 커패시터를 제안하여 셀 커패시턴스의 증가를 도모하고 있다.
그러나 3차원적 구조의 하부전극을 적용하더라도 메모리 셀의 면적 감소에 따라 비트라인과 하부전극 사이의 간격이 줄어드는 것은 필연적이다. 따라서 비트라인과 하부전극 사이의 간격에 대한 얼라인먼트(alignment) 마진이 매우 작아 작은 오차에서도 하부전극과 비트라인이 단락되기 쉽다.
또한 커패시터의 면적을 증가시키기 위하여 하부전극의 높이를 증가시킬 경우에 셀 어레이의 영역과 주변회로 영역과의 단차가 증가하게 되어 후속공정 시 패턴불량 및 단차 도포성(step coverage)을 나쁘게 하는 문제점을 야기시킨다.
따라서 본 발명의 목적은 비트라인과 하부전극의 거리를 최소화할 수 있고 셀 어레이의 영역과 주변회로 영역과의 단차를 감소시켜 평탄화를 용이하게 할 수 있는 자기정렬된 하부전극(self aligned storage electrode)을 가지는 커패시터 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명은, 2개의 게이트 전극에 의해 양쪽 가장자리와 가운데 부분에 드레인 영역과 소오스 영역이 각각 형성된 복수의 활성 영역 및 비활성 영역이 한정된 반도체기판 상에 상기 소오스 영역 및 상기 소오스 영역의 -Y 방향에 위치한 비활성 영역 상의 일부에 도전막 패드를 형성하는 단계; 상기 도전막 패드가 형성된 기판 전면에 층간 절연막을 형성하는 단계; 상기 각각의 활성 영역 사이에 X 방향으로 배치되는 트렌치 및 상기 도전막 패드를 노출시키면서 상기 활성 영역의 -Y 방향에 첫 번째 배치되는 트렌치를 포함하고 -Y 방향에 두 번째 배치되는 트렌치와는 제1 간격을 유지하고 +Y 방향에 첫 번째 배치되는 트렌치와는 제2 간격을 유지하는 콘택홀을 갖는 층간 절연막 패턴을 형성하는 단계; 상기 층간 절연막 패턴이 형성된 결과물 전면에 제1 도전막을 증착한 후 CMP 공정에 의하여 상기 층간 절연막 패턴을 노출시킴으로써 상기 콘택홀을 채우는 금속 플러그 및 상기 트렌치를 채우는 비트라인을 형성하는 단계; 상기 금속 플러그 및 비트라인을 식각 마스크로 하여 상기 도전막 패드가 노출되지 않도록 상기 층간 절연막 패턴을 이방성 식각함으로써 1차 변형된 층간 절연막 패턴을 형성하는 단계; 상기 제1 및 제2 간격 중에서 더 큰 간격의 1/2 이상이 되는 두께를 갖도록 상기 1차 변형된 층간 절연막 패턴이 형성된 기판 전면에 분리용 절연막을 형성하는 단계; 상기 분리용 절연막 및 1차 변형된 층간 절연막 패턴을 패터닝하여 상기 드레인 영역을 노출시키는 콘택홀을 가지는 분리용 절연막 패턴 및 2차 변형된 층간 절연막 패턴을 형성하는 단계; 및 상기 분리용 절연막 패턴 및 2차 변형된 층간 절연막 패턴이 형성된 기판 전면에 제2 도전막을 형성한 후 상기 분리용 절연막 패턴이 노출되도록 CMP 공정을 진행하여 박스(box)형 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 커패시터 제조방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명하고자 한다.
제1도 내지 제16도는 본 발명에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 도면들이다.
제1도 내지 제3도는 다마신(Damascene) 공정에 의하여 비트라인(50)과 금속 플러그(60)를 동시에 형성하는 단계를 설명하기 위한 도면들이다.
제1도는 활성 영역(23), 게이트 전극(40), 비트라인(50) 및 금속 플러그(60)를 형성하는 단계를 설명하기 위한 평면도이다. 먼저 트렌치형 소자분리 방법에 의하여 비활성 영역(10)과 복수의 활성 영역(23)을 한정한다. 여기서 각각의 활성 영역(23)은 X 축으로 긴 모양을 하고 있다. 이어서 Y 축으로 배치되어 상기 활성 영역(23)과 수직으로 교차하고 상기 각각의 활성 영역(23)을 세 개의 영역으로 분할하도록 배치된 게이트 전극(40)을 형성한다. 다음에 상기 분할된 활성 영역(23)에 불순물을 주입함으로써 상기 활성 영역(23)의 가운데 부분에 소오스 영역(20), 양 쪽 가장자리 부분에 드레인 영역(30)을 형성한다.
계속해서 상기 소오스 영역(30)과 상기 소오스 영역(30)의 -Y 방향에 인접한 비활성 영역(10)의 일부에 배치되도록 상기 게이트 전극(40) 사이에 Y 축으로 도전막 패드(제2도 및 제3도에 도시됨)를 형성한다. 여기서 상기 각각의 도전막 패드 사이에는 두 개의 게이트 전극이 Y 축 방향으로 배치된다. 이어서 다마신 공정을 거쳐 비트라인(50)과 금속 플러그(60)를 동시에 형성한다.
좀 더 구체적으로 설명하면, 상기 각각의 활성 영역 사이에 X 방향으로 배치되는 트렌치 및 상기 도전막 패드를 노출시키면서 상기 활성 영역의 -Y 방향에 첫 번째 배치되는 트렌치를 포함하고 -Y 방향에 두 번째 배치되는 트렌치와는 제1 간격(K)을 유지하고 +Y 방향에 첫 번째 배치되는 트렌치와는 제2 간격(R)을 유지하는 콘택홀을 갖는 층간 절연막 패턴(제2도 및 제3도에 도시됨)을 형성한다. 여기서 상기 트렌치는 상기 게이트 전극(40)을 노출시켜서는 안된다.
다음에 상기 층간 절연막 패턴이 형성된 기판 전면에 제1 도전막, 예컨대 텅스텐(W)을 증착한 후 상기 층간 절연막 패턴이 노출되도록 CMP(chemical mechanical polishing) 공정을 진행하여 상기 콘택홀을 채우는 금속 플러그(60) 및 상기 트렌치를 채우는 비트라인(50)을 형성한다. 여기서 상기 도전막이 상기 콘택홀을 치밀하게 채우고 미스얼라인(misalign) 없이 상기 콘택홀을 통해 상기 소오스 영역(20)과 직접 접속될 수 있는 경우라면 상기 도전막 패드를 형성하는 단계는 생략할 수 있다.
제2도 및 제3도는 각각 제1도의 A-A' 선 및 B-B' 선에 따른 단면도를 나타낸다.
여기서 제1도와 동일한 참조번호로 도시한 부분은 동일 부분을 나타낸다.
제1도에서 설명한 바와 같이, 참조번호 10a는 트렌치 소자분리 영역, 35는 소오스 영역(30)과 상기 소오스 영역(30)의 한 쪽에 인접한 트렌치 소자분리 영역의 일부 상에 배치되도록 상기 게이트 전극(제1도의 40) 사이에 형성된 도전막 패드, 예컨대 다결정 실리콘 패드, 45는 상기 도전막 패드를 노출시키는 콘택홀 및 활성 영역(23) 사이에 트렌치를 갖는 층간 절연막 패턴, 예컨대 BPSG(Borophosphosilicate)막 패턴을 각각 나타낸다.
이하에서 설명되는 단면도로서 제4도, 제6도, 제8도, 제10도, 제12 및 제14도는 제2도가 변화하는 과정을 나타내고, 제5도, 제7도, 제9도, 제11도, 제13도 및 제15도는 제3도가 변화하는 과정을 나타낸다.
제4도 및 제5도는 1차 변형된 층간 절연막 패턴(45a)을 형성하는 단계를 설명하기 위한 단면도들이다. 구체적으로 상기 금속 플러그(60) 및 비트라인(50)을 식각 마스크로 하여 상기 도전막 패드(35)가 노출되지 않도록, 예컨대 상기 층간 절연막(45)이 상기 도전막 패드(35) 표면에서 1000Å 정도의 남아있도록 상기 층간 절연막(45)을 이방성 식각함으로써 1차 변형된 층간 절연막 패턴(45a)을 형성한다. 이 과정에서 상기 제1 간격(K) 및 제2 간격(제1도의 참조부호 R) 내에 있는 층간 절연막 패턴(45)도 당연히 식각된다.
제6도 및 제7도는 분리용 절연막(70)을 형성하는 단계를 설명하기 위한 단면도로서, 상기 1차 변형된 층간 절연막 패턴(45a)이 형성된 기판 전면에 분리용 절연막(70), 예컨대 고온산화막을 형성한다. 여기서 상기 분리용 절연막의 두께는 상기 제1 간격(K) 및 제2 간격(R) 중에서 더 큰쪽의 간격의 1/2 이상이어야 한다. 왜냐하면 상기 제1 간격(K) 및 제2 간격(제1도의 참조부호 R) 내에서 식각된 상기 층간절연막(45) 부분을 상기 분리용 절연막(70)으로 완전히 채우기 위해서이다. 즉, 상기 제1 간격(K) 및 제2 간격(R)이 완전히 채워지지 않으면 차후 형성될 하부전극이 바로 인접한 하부전극과 단락될 수 있기 때문이다.
제8도 및 제9도는 분리용 절연막 패턴(70a), 2차 변형된 층간 절연막 패턴(45b) 및 박스(box)형 하부전극(80)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 분리용 절연막(70) 및 1차 변형된 층간 절연막 패턴(45a)을 패터닝하여 상기 드레인 영역(30)을 노출시키는 콘택홀을 가지는 분리용 절연막 패턴(70a) 및 2차 변형된 층간 절연막 패턴(45b)을 형성한다. 이어서 상기 분리용 절연막 패턴(70a) 및 2차 변형된 층간 절연막 패턴(45b)이 형성된 기판 전면에 제2 도전막, 예컨대 불순물이 도핑된 다결정 실리콘을 증착한다. 다음에 상기 분리용 절연막 패턴(70a)이 노출되도록 CMP 공정을 진행하여 상기 박스형 하부전극(80)을 형성한다.
따라서 상기 분리용 층간 절연막 패턴(70a)에 의해 상기 박스형 하부전극이 자기정렬되도록 형성함으로써 상기 금속 플러그(60) 또는 비트라인(50)과 상기 박스형 하부전극(80)과의 단락을 유발하지 않고 매우 가까운 간격을 유지할 수 있다. 그러므로 종래 기술에 의한 얼라인먼트 마진 문제는 해결할 수 있다.
또한 상기 박스형 하부전극(80)과 상기 제2 층간 절연막 패턴(70a)과의 단차가 없으므로 셀 어레이의 영역과 주변회로 영역과의 단차에 의한 패턴불량 및 단차 도포성(step coverage) 문제가 발생하는 것을 방지할 수 있다.
제10도 및 제11도는 식각 저지층(90) 및 HSG-Si(Hemispherical Grained Si)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저 상기 박스형 하부전극(80)이 형성된 기판 전면에 식각 저지층(90), 예컨대 고온산화막을 형성한다. 이어서 상기 식각 저지층(90) 상부에 LPCVD 방법으로 HSG-Si(100)을 형성한다.
제12도 및 제13도는 복수의 홀을 갖는 박스형 하부전극(80a)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저 상기 HSG-Si(100)을 식각 마스크로하여 상기 식각 저지층(90)을 패터닝함으로써 상기 박스형 하부전극(80a) 및 분리용 절연막(70a)을 노출시키는 다수의 홀을 가지는 식각 저지층 패턴(도시되지 않음)을 형성한다.
이어서 상기 식각 저지층 패턴(90)을 식각 마스크로하여 상기 박스형 하부전극(80) 아래의 분리용 절연막 패턴(70a)이 노출되지 않도록 상기 박스형 하부전극(80)을 이방성 식각함으로써 복수의 홀을 갖는 박스형 전극(80a)을 형성한다. 이 때 상기 이방성 식각 과정에서 상기 HSG-Si(100)은 제거된다. 다음에 상기 패터닝 된 식각 저지층을 건식 또는 습식 식각 방법으로 제거한다.
제14도 및 제15도는 유전막 및 상부전극(110)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저 상기 패터닝 된 식각 저지층이 제거된 기판 전면에 유전막(도시되지 않음), 예컨대 ONO(SiO2/Si3N4/SiO2)를 형성한다. 이어서 상기 유전막이 형성된 기판 전면에 상부전극(110), 예컨대 불순물이 도핑된 다결정 실리콘을 형성함으로서 커패시터를 완성한다.
제16도는 제15도의 평면도를 나타낸다.
여기서 제15도와 동일한 참조번호로 도시한 부분은 동일 부분을 나타낸다.
또한 참조번호 10은 트렌치형 소자분리 방법에 의해 형성된 비활성 영역을 나타낸다. 그리고 상기 하부전극(80a)은 상기 금속 플러그(60) 및 비트라인(50)으로 이루어지는 영역 내에 배치되며 상기 금속 플러그(60) 및 비트라인(50)과는 상기 분리용 절연막(50)의 두께만큼 간격을 유지한다.
이상 상술한 바와 같이 본 발명의 실시예에 의하면, 상기 분리용 층간절연막 패턴(70a)에 의해 상기 박스형 하부전극(80)이 자기정렬되도록 형성함으로써 상기 금속 플러그(60) 또는 비트라인(50)과 상기 박스형 하부전극(80)과의 단락을 유발하지 않고 매우 가까운 간격을 유지할 수 있다. 따라서 종래기술에 의한 얼라인먼트 마진 문제를 해결할 수 있다.
또한 상기 박스형 하부전극(80)과 상기 분리용 절연막 패턴(70a)과의 단차가 없으므로 셀 어레이 영역과 주변회로 영역과의 단차 증가에 의한 패턴불량 및 단차 도포성(step coverage) 문제가 발생하는 것을 방지할 수 있다.
본 발명은 상기 실시예에만 한정되지 않으며, 많은 변형이 본 발명이 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.
Claims (6)
- 2개의 게이트 전극에 의해 양쪽 가장자리와 가운데 부분에 드레인 영역과 소오스 영역이 각각 형성된 복수의 활성 영역 및 비활성 영역이 한정된 반도체기판 상에 상기 소오스 영역 및 상기 소오스 영역의 -Y 방향에 위치한 비활성 영역 상의 일부에 도전막 패드를 형성하는 단계; 상기 도전막 패드가 형성된 기판 전면에 층간 절연막을 형성하는 단계; 상기 각각의 활성 영역 사이에 X 방향으로 배치되는 트렌치 및 상기 도전막 패드를 노출시키면서 상기 활성 영역의 -Y 방향에 첫 번째 배치되는 트렌치를 포함하고 -Y 방향에 두 번째 배치되는 트렌치와는 제1 간격을 유지하고 +Y 방향에 첫 번째 배치되는 트렌치와는 제2 간격을 유지하는 콘택홀을 갖는 층간 절연막 패턴을 형성하는 단계; 상기 층간 절연막 패턴이 형성된 결과물 전면에 제1 도전막을 증착한 후 CMP 공정에 의하여 상기 층간 절연막 패턴을 노출시킴으로써 상기 콘택홀을 채우는 금속 플러그 및 상기 트렌치를 채우는 비트라인을 형성하는 단계; 상기 금속 플러그 및 비트라인을 식각 마스크로 하여 상기 도전막 패드가 노출되지 않도록 상기 층간 절연막 패턴을 이방성 식각함으로써 1차 변형된 층간 절연막 패턴을 형성하는 단계; 상기 제1 및 제2 간격 중에서 더 큰 간격의 1/2 이상이 되는 두께를 갖도록 상기 1차 변형된 층간 절연막 패턴이 형성된 기판 전면에 분리용 절연막을 형성하는 단계; 상기 분리용 절연막 및 1차 변형된 층간 절연막 패턴을 패터닝하여 상기 드레인 영역을 노출시키는 콘택홀을 가지는 분리용 절연막 패턴 및 2차 변형된 층간 절연막 패턴을 형성하는 단계; 및 상기 분리용 절연막 패턴 및 2차 변형된 층간 절연막 패턴이 형성된 기판 전면에 제2 도전막을 형성한 후 상기 분리용 절연막 패턴이 노출되도록 CMP 공정을 진행하여 박스(box)형 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
- 제1항에 있어서, 상기 트렌치는 상기 게이트 전극을 노출시키지 않는 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
- 제1항에 있어서, 상기 제1 간격은 상기 비트라인과 비트라인 사이의 간격보다 작은 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
- 제1항에 있어서, 상기 제1 도전막은 텅스텐인 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
- 제1항에 있어서, 상기 제2 도전막은 불순물이 도핑된 다결정 실리콘인 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
- 제1항에 있어서, 상기 박스형 하부전극을 형성하는 단계 이후에 상기 박스형 하부전극이 형성된 기판 전면에 식각 저지층을 형성하는 단계; 상기 식각 저지층 상에 HSG-Si(100)을 형성하는 단계; 상기 HSG-Si을 식각 마스크로하여 상기 식각 저지층을 패터닝함으로써 상기 박스형 하부전극 및 분리용 절연막을 노출시키는 다수의 홀을 가지는 식각 저지층 패턴을 형성하는 단계; 상기 식각 저지층 패턴을 식각 마스크로하여 상기 박스형 하부전극 아래의 분리용 절연막 패턴이 노출되지 않도록 상기 박스형 하부전극을 이방성 식각함으로써 복수의 홀을 갖는 박스형 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950054701A KR0168340B1 (ko) | 1995-12-22 | 1995-12-22 | 반도체 장치의 커패시터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950054701A KR0168340B1 (ko) | 1995-12-22 | 1995-12-22 | 반도체 장치의 커패시터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970054036A KR970054036A (ko) | 1997-07-31 |
| KR0168340B1 true KR0168340B1 (ko) | 1998-12-15 |
Family
ID=19443248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950054701A KR0168340B1 (ko) | 1995-12-22 | 1995-12-22 | 반도체 장치의 커패시터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0168340B1 (ko) |
-
1995
- 1995-12-22 KR KR1019950054701A patent/KR0168340B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970054036A (ko) | 1997-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5357132A (en) | Dynamic random access memory cell | |
| US6828617B2 (en) | Method for fabricating a capacitor of a semiconductor device and a capacitor made thereby | |
| US7250335B2 (en) | Methods of fabricating integrated circuit devices including self-aligned contacts with increased alignment margin | |
| JPH09191084A (ja) | 半導体装置及びその製造方法 | |
| KR100509210B1 (ko) | Dram셀장치및그의제조방법 | |
| KR20050096595A (ko) | 스퀘어형 스토리지 전극을 채용하는 반도체 소자 및 그제조 방법 | |
| US5523542A (en) | Method for making dynamic random access memory cell capacitor | |
| KR100327123B1 (ko) | 디램셀캐패시터의제조방법 | |
| EP0512463A1 (en) | Process for manufacturing dynamic random access memories | |
| CN100394584C (zh) | 用于制造具有在位线方向延伸的接触体的半导体器件的方法 | |
| KR0151012B1 (ko) | 매몰 비트라인 디램 셀 및 제조방법 | |
| KR100219483B1 (ko) | 반도체 장치의 커패시터 제조방법 | |
| US6589837B1 (en) | Buried contact structure in semiconductor device and method of making the same | |
| US5631185A (en) | Method for manufacturing capacitor of semiconductor memory device | |
| KR930007194B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR20040033773A (ko) | 스토리지 전극을 포함하는 반도체 소자 및 그 제조 방법 | |
| KR19980071428A (ko) | 2층구조의 스루홀을 갖는 반도체 장치 | |
| US7473954B2 (en) | Bitline of semiconductor device having stud type capping layer and method for fabricating the same | |
| US5441908A (en) | Capacitor of a semiconductor device having increased effective area | |
| US5231043A (en) | Contact alignment for integrated circuits | |
| KR980012541A (ko) | 반도체 칩 및 dram 제조방법 | |
| US6294424B1 (en) | Method for fabricating a semiconductor device | |
| US7109543B2 (en) | Semiconductor device having trench capacitor and method for fabricating the same | |
| KR0168340B1 (ko) | 반도체 장치의 커패시터 제조방법 | |
| US5663100A (en) | Method for forming contact holes in semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20060928 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |