KR20070034780A

KR20070034780A - 반도체 소자의 제조방법

Info

Publication number: KR20070034780A
Application number: KR1020050089334A
Authority: KR
Inventors: 이상도
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-09-26
Filing date: 2005-09-26
Publication date: 2007-03-29

Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 질화막 재질의 하드마스크막을 포함하는 게이트가 형성된 반도체기판을 제공하는 단계와, 상기 기판 결과물 전면 상에 게이트를 덮도록 희생막으로서 탄소산화막을 형성하는 단계와, 상기 랜딩플러그 형성영역 이외의 영역에 형성된 탄소산화막 부분을 하드마스크막 대비 고선택비를 갖는 식각 가스를 사용해서 제거하는 단계와, 상기 탄소산화막이 제거된 기판 영역을 저온산화막으로 매립하는 단계와, 상기 잔류된 탄소산화막을 하드마스크막 및 저온산화막 대비 고선택비를 갖는 식각 가스를 사용해서 제거하여 수 개의 게이트 및 그들 사이의 기판 영역을 동시에 노출시키는 콘택홀을 형성하는 단계와, 상기 결과물 상에 콘택홀을 매립하도록 플러그용 도전막을 형성하는 단계와, 상기 플러그용 도전막을 게이트가 노출되도록 식각하여 랜딩플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.

(도면의 주요 부분에 대한 부호의 설명)

200 : 반도체기판 210 : 게이트절연막

220 : 게이트도전막 230 : 하드마스크 질화막

240 : 게이트 250 : 스페이서용 절연막

251 : 탄소산화막 252 : 제1저온산화막

260 : 제2저온산화막 270 : 랜딩플러그

PR' : 감광막패턴 H' : 콘택홀

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 캐패시터 및 비트라인과 소오스/드레인 영역간의 전기적 콘택을 위한 자기정렬콘택 공정시 게이트 하드마스크막의 식각 손실(Loss)을 억제할 수 있는 반도체 소자의 제조방법에 관한 것이다.

반도체 소자의 고집적화가 진행됨에 따라, 이를 위한 다양한 기술들이 제안 되었으며, 주지된 바와 같이, 캐패시터 및 비트라인과 소오스/드레인 영역간의 용이한 전기적 콘택을 위하여는 자기정렬콘택(Self Alinged Contact : 이하, SAC) 기술이 적용되고 있다.

상기의 SAC 기술은 콘택 형성이 요구되는 부분의 게이트들 및 그들 사이의 기판 부분을 동시에 노출시키는 콘택홀을 형성한 후, 상기 콘택홀이 매립되도록 플러그용 도전막을 증착하고, 연이어, 상기 플러그용 도전막에 대한 CMP(Chemical Mechanical Polishing) 공정을 수행하여 랜딩플러그(Landing Plug)를 형성하고, 그런 다음, 상기 랜딩플러그들과 콘택되도록 비트라인 및 캐패시터를 형성하는 방식으로 진행된다.

이하에서는 도 1a 내지 도 1c를 참조해서 종래의 SAC 공정을 포함하는 반도체 소자의 제조방법을 설명하도록 한다.

도 1a를 참조하면, 반도체기판(100) 상에 게이트절연막(110)과 게이트도전막(120)을 차례로 형성한 후, 하드마스크 질화막(130)을 형성한다. 그런 다음, 상기 하드마스크 질화막(130)을 패터닝하고, 상기 패터닝된 하드마스크 질화막(130)을 식각장벽으로 사용하여 게이트도전막(3) 및 게이트절연막(110)을 순차로 식각하여 수 개의 게이트(140)를 형성한다.

다음으로, 상기 기판 결과물 전면 상에 스페이서용 질화막(150)을 형성하고, 상기 스페이서용 질화막(150) 상에 게이트(140)를 덮도록 층간절연막(160)을 형성한 후, 그 표면을 평탄화시킨다. 여기서, 상기 층간절연막(160)은 일반적으로 HDP(Hige Density Plasma)-CVD(Chemical Vaporization Deposition) 방식에 따른 산화막으로 형성한다. 이어서, 상기 층간절연막(160) 상에 랜딩플러그콘택 형성을 위한 감광막패턴(PR)을 형성한다.

도 1b를 참조하면, 감광막패턴을 식각장벽으로 이용해서, 노출된 층간절연막(160) 부분을 식각하고, 이어서, 기판(100) 및 게이트(140) 상에 형성된 스페이서용 질화막(150) 부분을 식각하여, 수 개의 게이트 및 그들 사이의 기판 영역을 동시에 노출시키는 콘택홀(H)을 형성한다. 상기 콘택홀(H) 형성을 위한 식각 공정시 게이트(140)의 하드마스크 질화막(130)도 일부 손실된다. 그리고나서, 감광막패턴을 제거한다.

도 1c를 참조하면, 상기 기판 결과물 상에 콘택홀을 매립하도록 플러그용 도전막을 증착한 후, 상기 플러그용 도전막을 하드마스크 질화막(130)이 노출될 때까지 CMP 또는 에치-백(etch-back)하여 게이트(140)들 사이에 랜딩플러그(170)를 형성한다.

이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 반도체 소자를 제조한다.

그러나, 전술한 종래 기술에서는, 콘택홀(H) 형성을 위한 층간절연막(160) 식각시 HDP-CVD 공정에 따른 산화막 재질의 층간절연막과 하드마스크 질화막 간의 식각 선택비가 높지 않아, 하드마스크 질화막의 손실이 발생하고, 아울러, 플러그용 도전막의 연마 또는 식각시에도 하드마스크 질화막이 연마 또는 식각 분위기에 노출되어 그 일부 두께가 손실된다. 또한, 여기에 도시하지는 않았지만, 상기 게이트의 하드마스크 질화막은 후속 비트라인 콘택 및 스토리지 노드 콘택 식각시에도 추가적으로 식각되는데, 심한 경우, 게이트도전막 부분이 노출되고 콘택플러그와 게이트간 전기적 쇼트(short)가 발생할 수도 있다.

그러므로, 종래 기술에서는 상기와 같은 게이트 하드마스크 질화막의 손실에 따른 문제점을 방지하기 위해 하드마스크 질화막의 두께를 두껍게 형성하였다. 그런데, 이 경우 게이트의 높이가 높아지므로 게이트 사이의 공간을 층간절연막이나 도전막으로 매립하는 매립 공정에서, 도 1c의 A영역과 같이, 보이드(void)와 같은 불량이 발생할 수 있고, 또한, 콘택홀 형성을 위해 식각해야 하는 층간절연막의 종횡비(aspect ratio)가 크기 때문에 층간절연막 및 스페이서 질화막의 완전한 식각이 용이하지 않아, 도 1c의 B영역과 같이, 콘택이 미개방(not open) 되는 문제들이 야기될 수 있다.

특히, 최근 반도체 소자의 고집적화가 진행됨에 따라 게이트의 선폭이 감소하여 게이트 폭 대비 높이의 증가율이 커짐으로써 상기와 같은 매립 특성의 문제나 콘택 미개방 문제는 더욱 증가하고 있는 추세이다.

이러한 종래의 문제점을 해결하기 위해 하드마스크 질화막 상에 텅스텐과 같은 금속 재질의 하드마스크막을 추가하는 방법이 제안되었으나, 이 경우 공정수가 증가되고 추가적인 비용이 발생하는 등의 단점이 있다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 게이트 상부에 금속 하드마스크막을 추가적으로 형성하지 않고 SAC 공정시의 게이트 하드마스크 질화막의 손실을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 질화막 재질의 하드마스크막을 포함하는 게이트가 형성된 반도체기판을 제공하는 단계; 상기 기판 결과물 전면 상에 게이트를 덮도록 희생막으로서 탄소산화막을 형성하는 단계; 상기 랜딩플러그 형성영역 이외의 영역에 형성된 탄소산화막 부분을 하드마스크막 대비 고선택비를 갖는 식각 가스를 사용해서 제거하는 단계; 상기 탄소산화막이 제거된 기판 영역을 저온산화막으로 매립하는 단계; 상기 잔류된 탄소산화막을 하드마스크막 및 저온산화막 대비 고선택비를 갖는 식각 가스를 사용해서 제거하여 수 개의 게이트 및 그들 사이의 기판 영역을 동시에 노출시키는 콘택홀을 형성하는 단계; 상기 결과물 상에 콘택홀을 매립하도록 플러그용 도전막을 형성하는 단계; 및 상기 플러그용 도전막을 게이트가 노출되도록 식각하여 랜딩플러그를 형성하는 단계;를 포함한다.

여기서, 상기 탄소산화막은 게이트 높이 보다 500∼1000Å 높게 형성한다.

상기 저온산화막은 기판 온도를 0∼10℃로 유지한 상태에서 SiH4+H2O2 가스를 소오스 가스로 사용해서 CVD 방식으로 형성한다.

상기 탄소산화막은 TCP 방식의 건식각 장비를 이용해서 Cl2+O2, Cl2+O2+Ar, HBr+O2, HBr+O2+Ar 및 O2+Ar+CF4로 구성된 그룹으로부터 선택되는 어느 하나의 혼합 가스를 식각 가스로 사용해서 제거한다.

한편, 상기 랜딩플러그 형성영역 이외의 영역에 형성된 탄소산화막 부분을 제거하는 단계는, 상기 탄소산화막 상에 탄소산화막 보호용 식각정지막을 형성하는 단계; 상기 식각정지막 상에 랜딩플러그 형성영역을 가리는 감광막패턴을 형성하는 단계; 상기 감광막패턴을 식각장벽으로 이용해서 식각정지막과 탄소산화막을 차례로 식각하는 단계; 및 상기 감광막패턴을 제거하는 단계;를 포함한다.

여기서, 상기 식각정지막은 500∼1000Å 두께의 저온산화막으로 형성한다.

그리고, 상기 감광막패턴은 TCP 방식의 건식각 장비를 이용해서 기판 온도를 40∼60℃로 유지하고 기판에 300∼500W의 바이어스를 인가하면서 O2+Ar 혼합 가스를 식각 가스로 사용해서 제거한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.

도 2a를 참조하면, 반도체기판(200) 상에 게이트절연막(210)을 형성한 후, 상기 게이트절연막(210) 상에 폴리실리콘막 또는 폴리실리콘막과 금속계막의 적층막으로 이루어진 게이트도전막(220)을 형성한다. 이어서, 상기 게이트도전막(220) 상에 하드마스크 질화막(230)을 형성한다.

그런 다음, 상기 하드마스크 질화막(230)을 게이트 형태로 패터닝하고, 상기 패터닝된 하드마스크 질화막(230)을 식각장벽으로 사용하여 게이트도전막(220) 및 게이트절연막(210)을 순차로 식각하여 수 개의 게이트(240)들을 형성한다.

다음으로, 상기 기판 결과물 전면 상에 스페이서용 질화막(250)을 형성하고, 상기 스페이서용 질화막(250) 상에 게이트(240)를 덮도록 희생막으로서 탄소산화막(251)을 형성한 후, 그 표면을 평탄화시킨다. 여기서, 상기 탄소산화막(251)은 게이트(240) 높이 보다 500∼1000Å 정도 높게 형성한다.

그리고나서, 상기 탄소산화막(251) 상에 탄소산화막(251) 보호용 식각정지막으로서 200℃ 이하의 저온 공정에 따른 제1저온산화막(252)을 500∼1000Å의 두께로 형성한다. 계속해서, 상기 제1저온산화막(252) 상에 랜딩플러그 형성영역을 가리는 감광막패턴(PR')을 형성한다.

도 2b를 참조하면, 감광막패턴을 식각장벽으로 이용해서 상기 제1저온산화막(252)과 그 아래의 탄소산화막(251)을 순차로 제거한다.

여기서, 상기 제1저온산화막(252)과 탄소산화막(251)의 제거는 식각 챔버 상부에 RF 전계(electric field)와 자계(magnetic field)가 함께 인가되는 TCP(Transformal Coupled Plasma) 방식의 건식각 장비를 이용해서 수행하는데, 상기 제1저온산화막(252)의 식각 가스로는 CF4+O2 혼합 가스를 사용하고, 탄소산화막(251)의 식각 가스로는 Cl2+O2 혼합 가스를 사용한다.

한편, 본 발명의 실시예에서 사용한 상기 Cl2+O2 혼합 가스 대신에 Cl2+O2+Ar, HBr+O2, HBr+O2+Ar 또는 O2+Ar+CF4 혼합 가스를 사용할 수도 있는데, 상기 탄소산화막(251) 제거용 식각 가스들을 하드마스크 질화막(230) 대비 탄소산화막(251)에 고선택비를 갖기 때문에, 탄소산화막(251) 식각시 하드마스크 질화막(230)의 손실이 억제된다.

다음으로, 감광막패턴을 TCP 방식의 건식각 장비를 이용해서 제거하되, 이때, 탄소산화막(251) 측벽 부분의 손상이 최소화되도록, 기판 온도를 40∼60℃로 유지하고 기판에 300∼500W의 바이어스를 인가하면서 O2+Ar 혼합 가스를 식각 가스로 사용하여 감광막패턴을 제거한다.

도 2c를 참조하면, 상기 제1저온산화막(252)과 탄소산화막(251)이 제거된 기판 영역을 매립하도록 결과물 상에 층간절연막으로서 젤(Gel) 타입의 제2저온산화막(260)을 형성한다. 여기서, 상기 제2저온산화막(260)은 막 증착시 우수한 매립 특성 및 평탄도가 확보되도록 기판 온도를 0∼10℃로 유지한 상태에서 SiH4+H2O2 가스를 소오스 가스로 사용하여 CVD 방식으로 증착한다.

한편, 본 발명에서 층간절연막으로서 저온(200℃ 이하) 공정을 통한 저온산화막을 형성하는 이유는 층간절연막 형성시 고온 공정에 기인하는 탄소산화막의 열화를 방지하기 위함이다. 만약, 상기 층간절연막으로서 제2저온산화막(260) 대신에 고온 공정에 의한 산화막을 형성하는 경우 노출된 탄소산화막(251)의 측벽이 손상되어 크랙(crack)과 같은 문제가 발생할 수 있다.

도 2d를 참조하면, 상기 제2저온산화막(260)을 탄소산화막(251)이 노출될 때까지 CMP 한 후, 상기 노출된 잔류 탄소산화막(251)을 TCP 방식의 건식각 장비를 이용해서 기판에 100W 이하의 바이어스를 인가하면서 제2저온산화막(260) 및 하드 마스크 질화막(230) 대비 탄소산화막(251)에 고선택비를 갖는 O2+Ar+CF4 혼합 가스를 식각 가스로 사용해서 제거한다. 그리고나서, 상기 잔류 탄소산화막(251) 제거를 위한 식각 공정시 발생한 폴리머와 같은 부산물들을 세정 용액(ACT 용액)으로 제거한다.

이어서, 상기 탄소산화막(252)이 제거된 영역의 기판(200) 및 게이트(240) 상부에 존재하는 스페이서용 질화막(250)을 CF4+CHF3+Ar 혼합 가스를 식각 가스로 사용해서 이방성 식각하여 수 개의 게이트(240) 및 그들 사이의 기판 영역(200)을 동시에 노출시키는 콘택홀(H')을 형성한다.

이와 같이, 본 발명은 SAC 공정으로 반도체 소자의 랜딩플러그를 형성함에 있어서, 게이트의 하드마스크 질화막 대비 선택적 식각이 용이한 탄소산화막을 희생막으로 사용함으로써, 즉 하드마스크 질화막 대비 매우 큰 식각 선택비를 갖게 할 수 있는 탄소산화막을 희생막으로 적용함으로써, SAC 공정에서 랜딩플러그용 콘택홀 형성을 위한 식각시 유발되는 하드마스크 질화막의 손실을 효과적으로 억제할 수 있다. 그러므로, 본 발명은 별도의 금속 하드마스크막을 사용하지 않더라도 하드마스크 질화막의 손실을 억제하여 SAC 공정 마진을 개선하고, 게이트와 랜딩플러그간의 쇼트(short) 불량 발생을 억제할 수 있다.

또한, 본 발명에서는 상기한 바와 같이 게이트의 하드마스크 질화막 손실이 억제되므로, 하드마스크 질화막을 종래 보다 상대적으로 얇게 형성할 수 있다. 이 경우, 게이트의 총 높이가 낮아져 게이트간 간격 대비 게이트 높이의 비인 콘택홀의 종횡비를 종래 보다 줄여줄 수 있기 때문에, 층간절연막 및 플러그용 도전막의 매립 특성이 개선되고 콘택 미개방 문제가 억제된다.

도 2e를 참조하면, 상기 결과물 전면 상에 콘택홀을 매립하도록 폴리실리콘과 같은 플러그용 도전막을 증착한 후, 상기 플러그용 도전막을 TCP 방식의 건식각 장비로 이용해서 Cl2+HBr 혼합 가스를 식각 가스로 사용하여 하드마스크 질화막(230)이 노출될 때까지 에치-백하여 게이트(240)들 사이에 랜딩플러그(270)를 형성한다.

여기서, 상기 플러그용 도전막의 에치-백시 식각 가스로 사용하는 Cl2+HBr 혼합 가스는 질화막, 산화막 및 폴리실리콘막에 유사한 식각 선택비를 갖는 식각 가스이기 때문에, 상기 에치-백시 하드마스크 질화막(230) 노출 이후 층간절연막이나 플러그용 도전막이 과도 식각(over-etch)되는, 이른바 디싱(dishing) 현상을 억제할 수 있다.

이후, 도시하지는 않았으나, 공지의 후속 공정을 수행하여 본 발명의 반도체 소자를 완성한다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

이상에서와 같이, 본 발명은 SAC 공정으로 반도체 소자의 랜딩플러그를 형성함에 있어서, 게이트의 하드마스크 질화막 대비 선택적 식각이 매우 용이한 탄소산 화막을 희생막으로 사용함으로써, 랜딩플러그용 콘택홀 형성을 위한 식각시 유발되는 하드마스크 질화막의 손실을 효과적으로 억제할 수 있다.

그러므로, 본 발명은 SAC 공정 마진을 개선할 수 있고, 아울러 하드마스크 질화막을 종래 보다 얇게 형성하여 게이트의 총 높이를 낮출 수 있기 때문에, 층간절연막 및 플러그용 도전막의 매립 특성을 개선하고 콘택에 해당하는 기판 부분을 용이하게 식각할 수 있다.

이에 따라, 본 발명은 별도의 금속 하드마스크막을 사용하지 아니하더라도 하드마스크 질화막의 손실에 따른 쇼트(short) 불량, 층간절연막 및 랜딩플러그의 보이드(void) 불량 및 콘택 미개방 불량을 억제하여 소자의 신뢰성 및 제조 수율을 향상시킬 수 있다.

Claims

질화막 재질의 하드마스크막을 포함하는 게이트가 형성된 반도체기판을 제공하는 단계;

상기 기판 결과물 전면 상에 게이트를 덮도록 희생막으로서 탄소산화막을 형성하는 단계;

상기 랜딩플러그 형성영역 이외의 영역에 형성된 탄소산화막 부분을 하드마스크막 대비 고선택비를 갖는 식각 가스를 사용해서 제거하는 단계;

상기 탄소산화막이 제거된 기판 영역을 저온산화막으로 매립하는 단계;

상기 잔류된 탄소산화막을 하드마스크막 및 저온산화막 대비 고선택비를 갖는 식각 가스를 사용해서 제거하여 수 개의 게이트 및 그들 사이의 기판 영역을 동시에 노출시키는 콘택홀을 형성하는 단계;

상기 결과물 상에 콘택홀을 매립하도록 플러그용 도전막을 형성하는 단계; 및

상기 플러그용 도전막을 게이트가 노출되도록 식각하여 랜딩플러그를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
제 1 항에 있어서, 상기 탄소산화막은 게이트 높이 보다 500∼1000Å 높게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
제 1 항에 있어서, 상기 랜딩플러그 형성영역 이외의 영역에 형성된 탄소산화막 부분을 제거하는 단계는,

상기 탄소산화막 상에 탄소산화막 보호용 식각정지막을 형성하는 단계;

상기 식각정지막 상에 랜딩플러그 형성영역을 가리는 감광막패턴을 형성하는 단계;

상기 감광막패턴을 식각장벽으로 이용해서 식각정지막과 탄소산화막을 차례로 식각하는 단계; 및

상기 감광막패턴을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
제 3 항에 있어서, 상기 식각정지막은 500∼1000Å 두께의 저온산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
제 3 항에 있어서, 상기 감광막패턴은 TCP 방식의 건식각 장비를 이용해서 기판 온도를 40∼60℃로 유지하고 기판에 300∼500W의 바이어스를 인가하면서 O2+Ar 혼합 가스를 식각 가스로 사용해서 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
제 1 항에 있어서, 상기 저온산화막은 기판 온도를 0∼10℃로 유지한 상태에서 SiH4+H2O2 가스를 소오스 가스로 사용해서 CVD 방식으로 형성하는 것을 특징으 로 하는 반도체 소자의 제조방법.
제 1 항에 있어서, 상기 탄소산화막은 TCP 방식의 건식각 장비를 이용해서 Cl2+O2, Cl2+O2+Ar, HBr+O2, HBr+O2+Ar 및 O2+Ar+CF4로 구성된 그룹으로부터 선택되는 어느 하나의 혼합 가스를 식각 가스로 사용해서 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.