KR20050002024A - 반도체 소자의 스토리지노드 콘택 플러그 형성방법 - Google Patents
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Abstract
본 발명은 라인형 콘택공정을 적용하는 경우 비트라인 하드마스크의 손실을 유발하는 것 없이 스토리지노드 콘택영역을 용이하게 오픈함으로써 소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 스토리지노드 콘택 플러그 형성방법을 제공한다.
본 발명은 반도체 기판 상에 비트라인 및 하드마스크가 순차적으로 적층된 비트라인 구조를 형성하는 단계; 비트라인 구조 측벽에 산화막 스페이서를 형성하는 단계; 기판의 스토리지노드 콘택영역에 비트라인 구조와 수직으로 배치된 라인형 포토레지스트 패턴을 형성하는 단계; 포토레지스트 패턴 사이의 공간을 매립하도록 기판 전면 상에 층간절연막을 형성하는 단계; 층간절연막의 상부를 식각하여 포토레지스트 패턴을 노출시키는 단계; 노출된 포토레지스트 패턴을 제거하여 스토리지노드 콘택영역을 오픈시키는 단계를 포함하는 반도체 소자의 스토리지노드 콘택 플러그 형성방법에 의해 달성될 수 있다.
Description
본 발명은 반도체 소자의 콘택 플러그 형성방법에 관한 것으로, 특히 라인형 콘택공정을 적용한 반도체 소자의 스토리지노드 콘택 플러그 형성방법에 관한 것이다.
일반적으로, 반도체 소자의 콘택공정은 마스크 패턴 형상에 따라 크게 홀형(hole type)과 라인형(line type)으로 구별된다. 홀형은 공정단순화 측면에서는 유리하나, 고집적화에 따른 디자인룰 마진(margin)을 고려하여 최근에는 홀형보다는 라인형을 주로 적용하고 있다. 즉, 라인형은 홀형에 비해 상대적으로 공정이 복잡하고 어렵지만 오정렬(misaling)과 연관된 콘택영역 확보 측면에서는 유리하기 때문이다.
그러나, 라인형 콘택공정을 적용한 스토리지노드 콘택 플러그 형성시에는, 스토리지노드 콘택영역 오픈을 위한 층간절연막의 식각시 비트라인 하드마스크 (hard mask)의 손실이 크게 발생하고, 이를 감안하여 하드마스크의 두께를 증가시키게 되면 어스펙트비(aspect ratio) 증가로 인하여 층간절연막의 갭매립(gap-filling) 특성이 저하되고, 하드마스크 형성을 위한 식각시 포토레지스트 패턴과의 선택비 확보에도 어려움이 있을 뿐만 아니라 콘택영역의 면적 확보에도 어려움이 있다. 또한, 고집적화에 따른 패턴의 미세화에 의해 비트라인 간격이 점점 더 감소하게 되면, 식각에 따른 하드마스크 손실은 더욱더 증가하므로 하드마스크 두께를 더욱더 높여야 하기 때문에, 상술한 문제들은 더욱더 심화되고, 그 결과 소자의 특성 및 신뢰성이 저하된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 라인형 콘택공정을 적용하는 경우 비트라인 하드마스크의 손실을 유발하는 것 없이 스토리지노드 콘택영역을 용이하게 오픈함으로써 소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 스토리지노드 콘택 플러그 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 스토리지노드 콘택 플러그 형성방법을 설명하기 위한 단면도.
도 2는 본 발명의 실시예에 따른 반도체 소자의 스토리지노드 콘택 플러그 형성방법을 설명하기 위한 사시도.
※도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 11 : 비트라인
12 : 하드마스크 13 : 스페이서
14 : 포토레지스트 패턴 15 : 층간절연막
16 : 스토리지노드 콘택영역
17 : 스토리지노드 콘택 플러그
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 반도체 기판 상에 비트라인 및 하드마스크가 순차적으로 적층된 비트라인 구조를 형성하는 단계; 비트라인 구조 측벽에 산화막 스페이서를 형성하는 단계; 기판의 스토리지노드 콘택영역에 비트라인 구조와 수직으로 배치된 라인형 포토레지스트 패턴을 형성하는 단계; 포토레지스트 패턴 사이의 공간을 매립하도록 기판 전면 상에 층간절연막을 형성하는 단계; 층간절연막의 상부를 식각하여 포토레지스트 패턴을 노출시키는 단계; 노출된 포토레지스트 패턴을 제거하여 스토리지노드 콘택영역을 오픈시키는 단계를 포함하는 반도체 소자의 스토리지노드 콘택플러그 형성방법에 의해 달성될 수 있다.
여기서, 포토레지스트 패턴을 형성한 후 층간절연막을 형성하기 전에, 하드 베이크 및 UV 베이크를 수행하여 포토레지스트 패턴을 경화하고, 라인형 포토레지스트 패턴은 KrF용 포토레지스트막과 KrF 광원을 이용하여 형성하며, 포토레지스트패턴의 제거는 O2플라즈마를 이용한 건식스트립 공정으로 수행한다. 또한, 포토레지스트 패턴의 제거시 CF4개스를 약 10% 미만으로 소량 첨가할 수도 있다.
또한, 층간절연막은 200℃ 이하의 저온에서 형성하고, 산화막 스페이서의 산화막은 PE-TEOS막으로 이루어진다.
또한, 콘택영역을 오픈시키는 단계 이후에, 콘택영역을 매립하도록 층간절연막 상부에 도전막을 증착하는 단계; 및 하드마스크가 노출되도록 도전막과 층간절연막을 식각하여 도전막을 분리시키는 단계를 더 포함한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 라인형 스토리지노드 콘택 형성방법을 설명하기 위한 단면도이고, 도 2는 도 1b에서의 사시도이다.
도 1a에 도시된 바와 같이, 소정의 공정이 완료된 반도체 기판(10) 상에 비트라인(11) 및 질화막의 하드마스크(13)가 순차적으로 적층된 비트라인 구조를 형성한다. 여기서, 비트라인(11)은 도시되지는 않았지만 절연막에 의해 서로 분리된 랜딩플러그를 통하여 기판(10)과 연결되어 있으며, 바람직하게, 비트라인(11)은 W/TiN/Ti 또는 WSi/TiN/Ti의 적층막으로 이루어지고, 비트라인(11) 상에 잔존하는 하드마스크(13)는 1000 내지 1500Å 정도로 종래(예컨대, 2000 내지 2500Å)에 비해 얇은 두께를 갖는다. 그 다음, 기판 전면 상에 산화막을 증착한 후 기판(10)의 표면이 노출되도록 식각하여 비트라인 구조 측벽에 산화막 스페이서(13)를 형성한다. 바람직하게, 산화막으로서는 기생용량 감소를 위하여 PE-TEOS막을 사용하고, 산화막의 식각은 CF4/CHF3/O2/Ar 개스 케미컬(chemical)을 사용한 플라즈마 식각으로 수행한다.
도 1b 및 도 2에 도시된 바와 같이, 비트라인 구조 사이의 공간을 매립하도록 전면 상에 포토레지스트막을 도포하고 라인형 SNC 마스크를 이용하여 노광 및 현상하여 스토리지노드 콘택영역에 비트라인 구조와 수직으로 배치된 라인형 포토레지스트 패턴(14)을 형성한 후, 하드 베이크(hard bake) 및 UV 베이크 공정을 수행하여 포토레지스트 패턴(14)을 경화시킨다. 여기서, 스토리지노드 콘택영역은 랜딩플러그이며, 포토레지스트 패턴(14)의 형성시 유기(organic) 저부 ARC(bottom Anti -Reflective Coating; BACR)막의 형성은 생략한다. 또한, 포토레지스트막은 KrF용 포토레지스트막으로 도포하며, 노광은 KrF 광원을 이용하여 수행한다.
도 1c에 도시된 바와 같이, 포토레지스트 패턴(14) 사이의 공간을 매립하도록 기판 전면 상에 층간절연막(15)을 증착한다. 여기서, 포토레지스트 패턴(14) 사이의 공간에 매립된 부분의 층간절연막(15)은 후속 식각시 제거되지 않는 부분이므로 갭매립성과 관련하여 문제가 되지 않으므로, 예컨대 HDP(High Density Plasma) 산화막과 같은 갭매립성이 열악한 물질도 층간절연막(15)으로 적용할 수 있으며, 다만 고온에서의 포토레지스트 패턴(14) 손상을 감안하여 200℃ 이하의 저온에서 층간절연막(15)을 형성하는 것이 중요하다.
도 1d에 도시된 바와 같이, 화학기계연마(Chemical Mechanical Polishing; CMP) 공정에 의해 층간절연막(15)의 상부를 식각하여 포토레지스트 패턴(14)을 노출시킨 후, 도 1e에 도시된 바와 같이, 노출된 포토레지스트 패턴(14)을 제거하여 기판(10)의 스토리지노드 콘택영역(16)을 오픈시킨다. 바람직하게, 포토레지스트 패턴(14)의 제거는 O2플라즈마를 이용한 건식스트립(dry strip) 공정으로 수행하는데, 이때 CF4개스를 약 10% 미만으로 소량 첨가하면 포토레지스트 패턴(14)의 경화정도에 관계없이 제거가 용이해질 뿐만 아니라 표면 세정효과도 얻을 수 있다.
도 1f에 도시된 바와 같이, 콘택영역(16)을 매립하도록 층간절연막(15) 상에 TiN막과 같은 금속막 또는 도핑된 폴리실리콘막 등의 도전막을 증착하고, CMP 공정에 의해 하드마스크(13)가 노출되도록 도전막과 층간절연막(15)을 식각하여 도전막을 분리시켜 스토리지노드 콘택플러그(17)를 형성한다. 이때, 하드마스크(13)의 두께가 300 내지 400Å 정도 제거되도록 한다.
상기 실시예에 의하면, 비트라인 사이의 스토리지노드 콘택영역에 포토레지스트 패턴을 형성한 후 층간절연막을 증착하고 포토레지스트 패턴을 제거하는 것에 의해 스토리지노드 콘택영역을 오픈함으로써 콘택영역 형성시 발생되는 비트라인 하드마스크 손실을 방지할 수 있게 된다. 이에 따라, 하드마스크 두께를 증가시킬 필요가 없으므로 어스펙트비 증가를 방지할 수 있을 뿐만 아니라 선택비 및 콘택영역 면적 확보가 용이해지므로, 소자의 특성 및 신뢰성을 향상시킬 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 라인형 콘택공정을 적용하는 경우 비트라인 하드마스크의 손실을 유발하는 것 없이 스토리지노드 콘택영역을 용이하게 오픈함으로써 소자의 특성 및 신뢰성을 향상시킬 수 있다.
Claims (10)
- 반도체 기판 상에 비트라인 및 하드마스크가 순차적으로 적층된 비트라인 구조를 형성하는 단계;상기 비트라인 구조 측벽에 산화막 스페이서를 형성하는 단계;상기 기판의 스토리지노드 콘택영역에 상기 비트라인 구조와 수직으로 배치된 라인형 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴 사이의 공간을 매립하도록 상기 기판 전면 상에 층간절연막을 형성하는 단계;상기 층간절연막의 상부를 식각하여 상기 포토레지스트 패턴을 노출시키는 단계;상기 노출된 포토레지스트 패턴을 제거하여 상기 스토리지노드 콘택영역을 오픈시키는 단계를 포함하는 반도체 소자의 스토리지노드 콘택플러그 형성방법.
- 제 1 항에 있어서,상기 포토레지스트 패턴을 형성한 후 상기 층간절연막을 형성하기 전에, 하드 베이크 및 UV 베이크를 수행하여 상기 포토레지스트 패턴을 경화하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 플러그 형성방법.
- 제 1 항에 있어서,상기 라인형 포토레지스트 패턴은 KrF용 포토레지스트막과 KrF 광원을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 플러그 형성방법.
- 제 2 항 또는 제 3 항에 있어서,상기 포토레지스트 패턴의 제거는 O2플라즈마를 이용한 건식스트립 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 플러그 형성방법.
- 제 4 항에 있어서,상기 포토레지스트 패턴의 제거시 CF4개스를 약 10% 미만으로 소량 첨가하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 플러그 형성방법.
- 제 1 항에 있어서,상기 층간절연막은 200℃ 이하의 저온에서 형성하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 플러그 형성방법.
- 제 1 항에 있어서,상기 산화막 스페이서의 산화막은 PE-TEOS막으로 이루어진 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 플러그 형성방법.
- 제 1 항에 있어서,상기 콘택영역을 매립하도록 상기 층간절연막 상부에 도전막을 증착하는 단계; 및 상기 하드마스크가 노출되도록 상기 도전막과 층간절연막을 식각하여 상기 도전막을 분리시키는 단계를 더 포함하는 반도체 소자의 스토리지노드 콘택 플러그 형성방법.
- 제 1 항 또는 제 8 항에 있어서,상기 하드마스크의 두께는 1000 내지 1500Å인 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 플러그 형성방법.
- 제 9 항에 있어서,상기 도전막을 분리시키는 단계에서 식각시 상기 하드마스크도 300 내지 400Å 정도 제거되는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 플러그 형성방법.
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