KR20000044889A - 반도체 소자의 비트라인 플러그 형성 방법 - Google Patents

반도체 소자의 비트라인 플러그 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 비트 라인 플러그 형성 방법에 관한 것으로, 워드 라인, 소오스 및 드레인으로 구성된 트랜지스터를 갖는 반도체 기판이 제공되고, 워드 라인 측부에 절연막 스페이서를 형성한 후, 전체구조상에 포토레지스트와 같은 평탄화물질로 막을 형성하고, 평탄화막 상에 폴리실리콘으로 하드 마스크층을 형성하고, 비트 라인용 콘택홀이 형성될 부분이 개방된 포토레지스트 패턴을 하드 마스크층 상에 형성한 후, 하드 마스크층의 노출된 부분을 식각 하여 패터닝하고, 포토레지스트 패턴 제거한 후, 패터닝된 하드 마스크층을 식각 마스크로 한 자기정렬콘택 공정으로 접합부가 노출되는 콘택홀을 형성하고, 콘택홀을 포함한 하드 마스크층상에 플러그용 폴리실리콘층을 증착하고, 화학 기계적 연마 공정으로 폴리실리콘층 및 하드 마스크층을 연마한 후 평탄화막을 제거하여 콘택홀 내에 비트 라인 플러그를 형성하므로써, 평탄화막으로 포토레지스트를 사용함에 따라 O2가스로 제거 가능하여 워드 라인에 대한 손상을 줄일 수 있고, 이에 따라 콘택 마진을 확보할 수 있으며, 하드 마스크층으로 폴리실리콘을 사용함에 따라 콘택 플러그 형성을 위한 화학 기계적 연마 공정을 단일 공정으로 진행할 수 있어 공정을 단순화할 수 있는 반도체 소자의 비트 라인 플러그 형성 방법에 관하여 기술된다.

Description

반도체 소자의 비트 라인 플러그 형성 방법
본 발명은 반도체 소자의 비트 라인 플러그 형성 방법에 관한 것으로, 특히 자기정렬콘택(SAC) 공정에 이용되는 평탄화막으로 포토레지스트를 사용함에 따라 O2가스로 제거 가능하여 워드 라인에 대한 손상을 줄일 수 있고, 이에 따라 콘택 마진을 확보할 수 있으며, 자기정렬콘택 공정에 이용되는 하드 마스크층으로 폴리실리콘을 사용함에 따라 콘택 플러그 형성을 위한 화학 기계적 연마 공정을 단일 공정으로 제거할 수 있어 공정을 단순화할 수 있는 반도체 소자의 비트 라인 플러그 형성 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화, 축소화 및 고속화 되어감에 따라 콘택 공정 마진의 확보가 시급한 문제로 대두되고 있어, 비트 라인을 형성하는 방법으로 자기정렬콘택(SAC)법 및 화학 기계적 연마(CMP)법 등으로 비트 라인 플러그를 형성하고, 플러그 위에 비트 라인을 형성하는 방법이 개발되었다. 256M 급 이상의 소자에서 워드 라인 스페이서(word line spacer)로 질화막을 사용하면 질화막과 층간 절연막으로 사용하는 산화막간의 연마비(polishing rate)의 선택비로 인하여 셀 지역의 질화막 바로 위까지 층간 절연막을 연마할 수 있으며, 질화막과 폴리실리콘간의 연마비의 선택비로 인하여 스페이서의 손상 없이 비트 라인 플러그를 형성할 수 있다. 기존의 비트 라인 플러그 형성 방법은 워드 라인을 형성한 후, 워드 라인 측벽에 질화물(nitride)로 된 절연막 스페이서를 형성하고, 자기정렬콘택 공정에 이용되는 평탄화막으로 산화물(oxide)을 증착하여 평탄화하고, 자기정렬콘택 공정으로 산화물로 된 평탄화막의 일부분을 식각 하여 비트 라인용 콘택홀을 형성하고, 콘택홀을 포함한 평탄화막 상에 플러그용 폴리실리콘층을 두껍게 형성하고, 화학 기계적 연마법 등으로 폴리실리콘층을 블랭킷 식각(blanket etch)하여 비트 라인 플러그를 형성한다. 기존의 방법은 자기정렬콘택 공정에 사용되는 평탄화막을 산화물 계열을 사용하기 때문에 자기정렬콘택 공정시 산화물 제거 시에 사용되는 식각제에 의해 하부의 워드 라인이 손상(attack)을 당하게 되어 소자의 신뢰성 및 수율을 저하시키는 문제가 있다.
따라서, 본 발명은 자기정렬콘택(SAC) 공정에 이용되는 평탄화막으로 포토레지스트를 사용함에 따라 O2가스로 제거 가능하여 워드 라인에 대한 손상을 줄일 수 있고, 이에 따라 콘택 마진을 확보할 수 있으며, 자기정렬콘택 공정에 이용되는 하드 마스크층으로 폴리실리콘을 사용함에 따라 콘택 플러그 형성을 위한 화학 기계적 연마 공정을 단일 공정으로 제거할 수 있어 공정을 단순화할 수 있는 반도체 소자의 비트 라인 플러그 형성 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 비트 라인 플러그 형성 방법은 캡 절연막과 절연막 스페이스로 둘러싸인 다수의 워드 라인이 형성된 반도체 기판이 제공되는 단계; 상기 워드 라인을 포함한 반도체 기판 상에 평탄화막을 형성하는 단계; 상기 평탄화막 상에 하드 마스크층을 형성하고, 비트 라인용 콘택홀이 형성될 부분이 개방된 포토레지스트 패턴을 상기 하드 마스크층 상에 형성하는 단계; 상기 포토레지스트 패턴을 식각 마스크로 한 식각 공정으로 상기 하드 마스크층의 노출된 부분을 식각 하여 패터닝한 후, 포토레지스트 패턴 제거하는 단계; 상기 패터닝된 하드 마스크층을 식각 마스크로 한 자기정렬콘택 공정으로 상기 평탄화막을 식각 하여 콘택홀을 형성하는 단계; 및 상기 콘택홀을 포함한 하드 마스크층 상에 플러그용 폴리실리콘층을 증착한 후, 화학 기계적 연마 공정으로 상기 플러그용 폴리실리콘층 및 하드 마스크층을 연마하여 비트 라인 플러그를 형성하고, 이후 평탄화막을 완전히 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 비트 라인 플러그 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체 기판 2: 접합부
3: 게이트 산화막 4: 워드 라인(게이트 전극)
5: 캡 절연막 6: 절연막 스페이서
7: 평탄화막 8: 하드 마스크층
9: 포토레지스트 패턴 10: 콘택홀
11: 폴리실리콘층 12: 층간 절연막
110: 비트 라인 플러그
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 비트 라인 플러그 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 워드 라인(4), 소오스/드레인 접합부(2)로 구성된 트랜지스터를 갖는 반도체 기판(1)이 제공된다. 워드 라인(4) 하부에는 게이트 산화막(3)이 형성되고, 워드 라인(4) 상부에는 캡 절연막(5)이 형성된다. 이러한 워드 라인(4)은 반도체 기판(1)상에 다수개 형성된다. 절연막 증착 및 스페이서 식각 공정으로 워드 라인(4) 측부에 절연막 스페이서(6)를 형성한다. 절연막 스페이서(6) 형성 후의 전체구조상에 평탄화막(7)을 형성한다. 평탄화막(7) 상에 하드 마스크층(8)을 형성하고, 비트 라인용 콘택홀이 형성될 부분이 개방된 포토레지스트 패턴(9)을 하드 마스크층(8) 상에 형성한다.
상기에서, 캡 산화막(5) 및 절연막 스페이서(6)는 질화물 또는 산화물로 형성된다. 평탄화막(7)은 캡 산화막(5) 및 절연막 스페이서(6)에 대해 식각 선택비가 높으면서 평탄화 특성이 우수한 포토레지스트를 도포하여 형성된다. 하드 마스크층(8)은 후에 형성될 비트 라인 플러그와 동일한 물질 예를 들어 폴리실리콘을 증착하여 형성된다.
도 1b를 참조하면, 포토레지스트 패턴(9)을 식각 마스크로 한 식각 공정으로 하드 마스크층(8)의 노출된 부분을 식각 하여 패터닝한 후, 포토레지스트 패턴(9) 제거한다.
도 1c를 참조하면, 패터닝된 하드 마스크층(8)을 식각 마스크로 한 자기정렬콘택 공정으로 평탄화막(7)을 식각 하여 접합부(2)가 노출되는 콘택홀(10)을 형성한다. 이때, 평탄화막(7)은 O2플라즈마를 이용하여 식각 되며, 하드 마스크층(8)은 평탄화막(7)이 식각 되어 콘택홀(10)이 형성되는 동안 일정 두께 제거되어 진다.
도 1d를 참조하면, 콘택홀(10)을 포함한 하드 마스크층(8)상에 플러그용 폴리실리콘층(11)을 증착한다. 플러그용 폴리실리콘층(11)은 콘택홀(10)이 충분히 매립되도록 증착되어야 한다.
도 1e를 참조하면, 화학 기계적 연마 공정으로 플러그용 폴리실리콘층(11) 및 하드 마스크층(8)을 평탄화막(7)의 표면이 충분히 노출되는 시점까지 연마하고, 노출된 평탄화막(7)을 완전히 제거하여 콘택홀(10) 내에 비트 라인 플러그(110)를 형성한다. 이후, 전체 구조상에 층간 절연막(12)을 형성한다.
상술한 바와 같이, 본 발명은 평탄화막으로 포토레지스트를 사용함에 따라 O2가스로 제거 가능하여 워드 라인에 대한 손상을 줄일 수 있고, 이에 따라 콘택 마진을 확보할 수 있으며, 하드 마스크층으로 폴리실리콘을 사용함에 따라 콘택 플러그 형성을 위한 화학 기계적 연마 공정을 단일 공정으로 진행할 수 있어 공정을 단순화할 수 있다.

Claims (5)

  1. 캡 절연막과 절연막 스페이스로 둘러싸인 다수의 워드 라인이 형성된 반도체 기판이 제공되는 단계;
    상기 워드 라인을 포함한 반도체 기판 상에 평탄화막을 형성하는 단계;
    상기 평탄화막 상에 하드 마스크층을 형성하고, 비트 라인용 콘택홀이 형성될 부분이 개방된 포토레지스트 패턴을 상기 하드 마스크층 상에 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 한 식각 공정으로 상기 하드 마스크층의 노출된 부분을 식각 하여 패터닝한 후, 포토레지스트 패턴 제거하는 단계;
    상기 패터닝된 하드 마스크층을 식각 마스크로 한 자기정렬콘택 공정으로 상기 평탄화막을 식각 하여 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 포함한 하드 마스크층 상에 플러그용 폴리실리콘층을 증착한 후, 화학 기계적 연마 공정으로 상기 플러그용 폴리실리콘층 및 하드 마스크층을 연마하여 비트 라인 플러그를 형성하고, 이후 평탄화막을 완전히 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 비트 라인 플러그 형성 방법.
  2. 제 1 항에 있어서,
    상기 캡 산화막 및 절연막 스페이서는 질화물이나 산화물로 형성되는 것을 특징으로 하는 반도체 소자의 비트 라인 플러그 형성 방법.
  3. 제 1 항에 있어서,
    상기 평탄화막은 상기 캡 산화막 및 절연막 스페이서에 대해 식각 선택비가 높으면서 평탄화 특성이 우수한 포토레지스트를 도포하여 형성되는 것을 특징으로 하는 반도체 소자의 비트 라인 플러그 형성 방법.
  4. 제 1 항에 있어서,
    상기 하드 마스크층은 폴리실리콘을 증착하여 형성되는 것을 특징으로 하는 반도체 소자의 비트 라인 플러그 형성 방법.
  5. 제 1 항에 있어서,
    상기 콘택홀 형성을 위한 평탄화막 식각 공정은 O2플라즈마를 이용하는 것을 특징으로 하는 반도체 소자의 비트 라인 플러그 형성 방법.
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KR100744105B1 (ko) * 2001-06-28 2007-08-01 주식회사 하이닉스반도체 콘택 플러그의 형성 방법

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