KR100879745B1 - 반도체 소자의 콘택 형성방법 - Google Patents

반도체 소자의 콘택 형성방법 Download PDF

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Abstract

본 발명은 SAC 공정에 의한 콘택홀 식각시 하드 마스크 두께를 증가시키는 것 없이 게이트 라인의 하드 마스크 손실을 효과적으로 방지할 수 있는 반도체 소자의 콘택 형성방법을 제공한다.
본 발명은 상부에 게이트 절연막과, 게이트 및 하드 마스크로 이루어진 게이트 라인이 형성된 반도체 기판을 준비하는 단계; 게이트 라인을 덮도록 기판 표면 상에 게이트 스페이서를 형성하는 단계; 게이트 스페이서 사이의 공간을 일부 채우도록 제 1 층간절연막을 형성하는 단계; 제 1 층간절연막 및 게이트 스페이서 표면 상에 오버행 프로파일을 갖도록 질화막의 배리어막을 형성하는 단계; 배리어막 사이의 공간을 채우도록 배리어막 상부에 제 2 층간절연막을 형성하여, 제 2 층간절연막/배리어막/제 1 층간절연막으로 이루어진 층간절연막을 형성하는 단계; 및 기판의 일부가 노출되도록 층간절연막 및 게이트 스페이서를 식각하여 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 콘택 형성방법에 의해 달성될 수 있다.
SAC, LPC, 배리어막, 층간절연막, 보이드, 어스펙트비, 하드 마스크

Description

반도체 소자의 콘택 형성방법{METHOD OF FORMING CONTACT FOR SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 콘택 형성방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 11 : 게이트 절연막
12 : 게이트 라인 13 : 게이트 스페이서
14A : 제 1 층간절연막 14B : 배리어막
14C : 제 2 층간절연막 14 : 층간절연막
15 : 마스크 패턴 16 : 콘택홀
본 발명은 반도체 소자의 콘택 형성방법에 관한 것으로, 특히 자기정렬콘택(Self-Aligned Contact; SAC) 공정을 적용한 반도체 소자의 콘택 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따른 패턴의 미세화로 인하여 비트라인 또는 캐패시터의 소토리지 노드 전극 등의 콘택을 질화막과 산화막의 식각선택비를 이용하는 자기정렬콘택(Self-Aligned Contact; SAC) 공정을 적용하여 형성하는 것이 필수적이다. 또한, 콘택공정시 공정마진을 더욱 증가시키기 위하여 콘택영역에 일종의 콘택 패드인 랜딩플러그콘택(Landing Plug Contact; LPC)을 동시에 적용하고 있는데, 최근에는 디자인 룰 마진(design rule margin)을 고려하여 LPC를 홀형(hole type) 보다는 막대형(bar type)으로 형성하고 있다.
그러나, 막대형 LPC의 경우 마스크 오버레이 마진(mask overlay margin) 확보는 용이하지만, SAC 공정에 의한 콘택홀 식각시 게이트 라인의 하드 마스크(hard mask)의 손실이 커서 SAC 패일(fail)이 유발된다. 또한, 이를 해결하기 위하여 하드 마스크의 두께를 증가시키게 되면, 게이트 라인 형성을 위한 패터닝 공정시 공정마진이 감소할 뿐만 아니라 어스펙트비(aspect ratio)가 증가하여 SAC 공정마진이 감소하게 된다. 또한, 이러한 어스펙트비 증가는 층간절연막 증착시 보이드(void)를 유발하여, 결국 소자의 특성을 저하시키게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, SAC 공정에 의한 콘택홀 식각시 하드 마스크 두께를 증가시키는 것 없이 게이트 라인의 하드 마스크 손실을 효과적으로 방지할 수 있는 반도체 소자의 콘택 형 성방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 상부에 게이트 절연막과, 게이트 및 하드 마스크로 이루어진 게이트 라인이 형성된 반도체 기판을 준비하는 단계; 게이트 라인을 덮도록 기판 표면 상에 게이트 스페이서를 형성하는 단계; 게이트 스페이서 사이의 공간을 일부 채우도록 제 1 층간절연막을 형성하는 단계; 제 1 층간절연막 및 게이트 스페이서 표면 상에 오버행 프로파일을 갖도록 배리어막을 형성하는 단계; 배리어막 사이의 공간을 채우도록 배리어막 상부에 제 2 층간절연막을 형성하여, 제 2 층간절연막/배리어막/제 1 층간절연막으로 이루어진 층간절연막을 형성하는 단계; 및 기판의 일부가 노출되도록 층간절연막 및 게이트 스페이서를 식각하여 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 콘택 형성방법에 의해 달성될 수 있다.
바람직하게, 배리어막은 플라즈마 보조 방식의 질화막으로 500 내지 1500Å의 두께로 형성하고, 제 1 및 제 2 층간절연막은 BPSG막으로 1000 내지 3000Å 및 3000 내지 8000Å의 두께로 각각 형성한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 콘택 형성방법 을 설명하기 위한 단면도이다.
도 1a를 참조하여, 반도체 기판(10) 상에 게이트 절연막(11)을 형성하고, 게이트 절연막(11) 상에 게이트 및 하드 마스크가 순차적으로 적층된 게이트 라인(12)을 형성한다. 여기서, 게이트는 금속/폴리실리콘 또는 텅스텐실리사이드/폴리실리콘 구조로 이루어지고, 하드 마스크는 질화막으로 이루어진다. 그 다음, 게이트 라인(12)을 덮도록 기판 표면 상에 게이트 스페이서(13)를 형성하고, 게이트 스페이서(13) 사이의 공간을 일부 채우도록 게이트 스페이서(13) 상부에 제 1 층간절연막(14A)을 형성한다. 바람직하게, 게이트 스페이서(13)는 질화막으로 50 내지 300Å의 두께로 형성하고, 제 1 층간절연막(14A)은 BPSG막으로 1000 내지 3000Å의 두께로 형성한다.
도 1b를 참조하면, 제 1 층간절연막(14A) 및 게이트 스페이서(13) 표면 상에 오버행 프로파일(overhang profile)을 갖도록 배리어막(14B)을 형성한다. 바람직하게, 배리어막(14B)은 플라즈마 보조(Plasma Enhanced; PE) 방식의 질화막으로 500 내지 1500Å의 두께로 형성한다. 즉, 배리어막(14B)이 오버행 프로파일에 의해 제 1 층간절연막(14A) 상부에서는 비교적 얇게 형성되고 게이트 라인(13) 상부 및 측부에서는 비교적 두껍게 형성되기 때문에, 후속 SAC에 의한 콘택홀 식각시 제거가 용이하고 게이트 라인(13)을 보호하여 하드 마스크의 손실을 방지할 수 있다. 그 다음, 배리어막(14B) 사이의 공간을 채우도록 배리어막(13) 상부에 평탄화된 표면을 갖는 제 2 층간절연막(14C)을 형성하여 제 2 층간절연막/배리어막/제 1 층간절연막으로 이루어진 층간절연막(14)을 형성한다. 바람직하게, 제 2 층간절연막(14C)은 BPSG막으로 3000 내지 8000Å의 두께로 형성한다. 즉, 층간절연막(14)을 2단계로 나누어서 증착하고 중간에 오버행 프로파일로 배리어막을 개재하기 때문에 증착시 어스펙트비를 감소시킬 수 있고 이에 따라 보이드 발생을 방지할 수 있다. 그 후, 층간절연막(14) 상부에 층간절연막(14)의 일부를 노출시키는 콘택홀용 마스크 패턴(15)을 형성한다. 또한, 도시되지는 않았지만, 마스크 패턴(15) 하부에 저부(bottom) 유기 ARC(Anti-Reflective Coating)막을 500 내지 1000Å의 두께로 적용할 수 있는데, 이 경우 저부 유기 ARC막의 식각은 Co, Ar, O2 개스를 사용하여 30 내지 60mTorr의 압력과 1000 내지 1800W의 전력하에서 층간절연막(14)과의 선택비를 3 : 1 정도로 하여 수행한다.
도 1c를 참조하면, 마스크 패턴(15)을 식각 마스크로하여 기판(10)의 일부가 노출되도록 SAC 공정으로 층간절연막(14)과 하부의 게이트 스페이서(13)를 식각하여 콘택홀(16)을 형성한다. 여기서, SAC 공정에 의한 콘택홀 식각은 15 내지 50mTorr의 압력과 1000 내지 2000W의 전력하에서 C4F8/C5F8/CH2F2/Ar/O2/Co/N2 케미컬을 이용하여 수행한다. 이때, 층간절연막(14) 중간에 개재된 오버행 프로파일의 배리어막(14B)에 의해 게이트 라인(12)의 상부 및 측부가 보호되어 종래와 같은 하드 마스크의 손실이 발생되지 않는다. 그 다음, 공지된 방법으로 마스크 패턴(15)을 제거하고, 세정공정을 수행하여 식각시 발생한 폴리머(polymer)를 제거한다. 바람직하게, 세정공정은 H2SO4＋H2O2 용액이나 300 : 1 의 BOE 용액을 사용하여 70 내지 200 초 동안 수행한다. 그 후, 도시되지는 않았지만, 콘택홀(16)을 통하여 기판(10)과 콘택하는 LPC를 형성한다.
상기 실시예에 의하면, 층간절연막을 2층으로 나누어 증착하고 중간에 오버행 프로파일로 배리어막을 개재함에 따라 SAC에 의한 콘택홀 식각시 배리어막 제거가 용이할 뿐만 아니라 게이트 라인의 하드 마스크 손실을 효과적으로 방지하여 SAC 패일을 방지할 수 있다. 또한, 각각의 층간절연막의 증착시 게이트 라인 사이의 어스펙트비가 감소되기 때문에 보이드 발생을 방지할 수 있으므로 소자의 특성을 향상시킬 수 있다. 또한, 하드 마스크 두께를 증가시킬 필요가 없기 때문에 충분한 SAC 공정마진을 확보할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 SAC 공정에 의한 콘택홀 식각시 하드 마스크 두께를 증가시키는 것 없이 게이트 라인의 하드 마스크 손실을 효과적으로 방지하여 SAC 손상을 방지할 수 있을 뿐만 아니라 충분한 SAC 공정마진을 확보할 수 있다.

Claims (6)

  1. 상부에 게이트 절연막과, 게이트 및 하드 마스크로 이루어진 게이트 라인이 형성된 반도체 기판을 준비하는 단계;
    상기 게이트 라인을 덮도록 상기 기판 표면 상에 게이트 스페이서를 형성하는 단계;
    상기 게이트 스페이서 사이의 공간을 일부 채우도록 제 1 층간절연막을 형성하는 단계;
    상기 제 1 층간절연막 및 게이트 스페이서 표면 상에 오버행 프로파일을 갖도록 배리어막을 형성하는 단계;
    상기 배리어막 사이의 공간을 채우도록 상기 배리어막 상부에 제 2 층간절연막을 형성하여, 제 2 층간절연막/배리어막/제 1 층간절연막으로 이루어진 층간절연막을 형성하는 단계; 및
    상기 기판의 일부가 노출되도록 상기 층간절연막 및 하부의 게이트 스페이서를 식각하여 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 콘택 형성방법.
  2. 제 1 항에 있어서,
    상기 배리어막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 배리어막은 플라즈마 보조 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  4. 제 3 항에 있어서,
    상기 배리어막은 500 내지 1500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 및 제 2 층간절연막은 BPSG막으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  6. 제 5 항에 있어서,
    상기 제 1 층간절연막은 1000 내지 3000Å의 두께로 형성하고, 상기 제 2 층간절연막은 3000 내지 8000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
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