KR100609036B1 - 반도체 소자의 콘택홀 형성방법 - Google Patents

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Abstract

본 발명의 목적은 수직 측부 프로파일의 비트라인 콘택홀을 용이하게 형성하여 콘택면적 감소를 최소화함으로써 디램 소자의 동작 속도를 향상시키는 것이다.
본 발명의 목적은 상부에 적어도 2층 이상의 층간절연막이 형성된 반도체 기판을 준비하는 단계; 상기 층간절연막 중 최상부층 층간절연막을 식각하는 단계; 상기 식각된 최상부층 층간절연막 측벽에 스페이서를 형성하는 단계; 상기 스페이서를 이용한 식각 및 식각 부산물 제거공정을 통해 상기 스페이서 하부의 층간절연막을 식각하여 상기 기판을 일부 노출시키는 단계; 및 상기 스페이서를 제거하여 측부 프로파일이 수직인 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 콘택홀 형성방법에 의해 달성될 수 있다.
콘택홀, 비트라인, 디램, 스페이서, 층간절연막, 질화막

Description

반도체 소자의 콘택홀 형성방법{METHOD OF FORMING CONTACT HOLE FOR SEMICONDUCTOR DEVICE}
도 1은 종래 디램 소자의 비트라인 콘택홀에서 발생되는 문제를 나타낸 도면.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 디램 소자의 비트라인 콘택홀 형성방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 21, 23, 25 : 층간절연막
22, 24, 27 : 질화막 26, 28 : 포토레지스트 패턴
27a : 스페이서 29 : 콘택홀
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 콘택홀 형성방법에 관한 것이다.
디램(Dynamic Random Access Memory; DRAM)과 같은 반도체 메모리 소자의 고속화 및 고집적화에 따라 콘택홀의 어스펙트비(aspect ratio)가 증가하면서 배선 형성 시 텅스텐과 같은 금속으로 플러그를 적용하고 있다.
이러한 플러그는 통상적으로 반도체 기판 또는 도전막 패턴 등의 하부 도전층을 노출시키는 콘택홀이 구비된 층간절연막 상에 콘택홀을 매립하도록 텅스텐막을 증착하고 화학기계연마(Chemical Mechanical Polishing; CMP)에 의해 텅스텐막을 서로 분리시켜 형성한다. 또한, 텅스텐막과 층간절연막과의 접착력 확보 및 텅스텐막과 하부 도전층 사이의 콘택 저항 감소를 위하여 텅스텐막 증착 전에 티타늄(Ti)막/티타늄나이트라이드(TiN)막 등을 증착하고 있다.
그런데, 디램 소자에서 우수한 동작속도를 확보하기 위해서는 낮은 비트라인 콘택 저항을 확보하는 것이 중요하고, 이를 위해서는 비트라인 콘택홀의 수직(vertical) 측부 프로파일을 확보하여 콘택 면적 감소를 최소화하여야 한다.
그러나, 실제 비트라인 콘택홀 형성을 위한 층간절연막의 식각 시에는 식각 부산물에 의한 마이크로로딩(microloading) 현상 및 포토레지스트 마진 부족으로 인해, 도 1과 같이 콘택홀 측부 프로파일에 스웰링(swelling; 100) 현상이 발생하고, 이러한 현상은 콘택홀의 어스펙트비가 클수록 더욱 더 심하게 발생함으로써 수직 측부 프로파일의 콘택홀을 형성하는데 어려움이 있다.
도 1에서, 미설명 도면부호 10은 반도체 기판, 11, 13, 15는 층간절연막, 12, 14는 질화막을 각각 나타낸다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 수직 측부 프로파일의 비트라인 콘택홀을 용이하게 형성하여 콘택면적 감소를 최소화함으로써 디램 소자의 동작 속도를 향상시키는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상부에 적어도 2층 이상의 층간절연막이 형성된 반도체 기판을 준비하는 단계; 상기 층간절연막 중 최상부층 층간절연막을 식각하는 단계; 상기 식각된 최상부층 층간절연막 측벽에 스페이서를 형성하는 단계; 상기 스페이서를 이용한 식각 및 식각 부산물 제거공정을 통해 상기 스페이서 하부의 층간절연막을 식각하여 상기 기판을 일부 노출시키는 단계; 및 상기 스페이서를 제거하여 측부 프로파일이 수직인 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 콘택홀 형성방법에 의해 달성될 수 있다.
여기서, 스페이서는 질화막으로 이루어지고, 200 내지 300Å의 두께를 가진다.
또한, 층간절연막들 사이에는 질화막이 형성되며, 하부 층간절연막의 식각, 즉 식각 및 식각 부산물 제거공정은 하부 층간절연막의 개수만큼 반복하여 수행한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기 로 한다.
도 2a 내지 도 2e를 참조하여 본 발명의 실시예에 따른 디램 소자의 비트라인 콘택홀 형성방법을 설명한다.
도 2a에 도시된 바와 같이, 반도체 기판(20) 상에 제 1 층간절연막(21), 제 1 질화막(22), 제 2 층간절연막(23), 제 2 질화막(24) 및 제 3 층간절연막(25)을 순차적으로 증착한다. 그 다음, 제 3 층간절연막(25) 상에 제 1 포토레지스트막을 도포하고 노광 및 현상하여 제 3 층간절연막(25)을 일부 노출시키는 제 1 포토레지스트 패턴(26)을 형성한다. 그 후, 제 1 포토레지스트 패턴(26)을 마스크로하여 제 3 층간절연막(25)과 제 2 질화막(24)을 순차적으로 식각한다.
도 2b에 도시된 바와 같이, 공지된 방법에 의해 제 1 포토레지스트 패턴(26)을 제거하고, 기판 전면 상에 200 내지 300Å의 두께로 제 3 질화막(27)을 증착한다.
도 2c에 도시된 바와 같이, 제 3 층간절연막(25) 및 제 2 층간절연막(23)의 표면이 노출되도록 제 3 질화막(27)을 식각하여, 식각된 제 3 층간절연막(25)과 제 2 질화막(24) 측벽에 스페이서(27a)를 형성한다.
도 2d에 도시된 바와 같이, 기판 전면 상에 제 2 포토레지스트막을 도포하고 노광 및 현상하여 제 3 층간절연막(25) 및 스페이서(27a) 상에 제 2 층간절연막 (23)을 일부 노출시키는 제 2 포토레지스트 패턴(28)을 형성한다.
그 다음, 제 2 포토레지스트 패턴(28) 및 스페이서(27a)를 마스크로하여 식각 및 식각부산물 제거 공정을 3회 반복 수행하여 제 2 층간절연막(23), 제 1 질화 막(22) 및 제 1 층간절연막(21)을 순차적으로 식각하여 기판(10)을 일부 노출시킨다.
그 후, 도 2e에 도시된 바와 같이, 제 2 포토레지스트 패턴(28)과 스페이서(27a)를 순차적으로 제거하여 수직 측부 프로파일을 가지는 비트라인 콘택홀(29)을 형성한다.
상기 실시예에 의하면, 다층의 절연막에 의해 어스펙티브가 큰 비트라인 콘택홀 형성 시, 최상부층 절연막을 먼저 패터닝하고 그 측부에 일종의 보호막으로서 스페이서를 형성하고, 다단계의 식각 및 식각부산물 제거공정에 의해 절연막을 순차적으로 식각함으로써, 콘택홀이 수직 측부 프로파일을 가지게 된다.
이에 따라, 콘택 면적 감소가 최소화되므로 고속화에 대응하는 우수한 동작 속도의 디램 소자 구현이 가능해진다.
한편, 상기 실시예에서는 비트라인 콘택홀을 형성하는 경우에 대해서만 설명하였지만, 스토리지노드 콘택홀 또는 배선 콘택홀 등의 다른 콘택홀 형성 시에도 동일하게 적용할 수 있다.
또한, 상기 실시예에서는 3층의 층간절연막이 형성된 경우의 콘택홀 형성을 설명하였지만, 적어도 층간절연막이 2층 이상인 경우에도 적용이 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 디램 소자에서 수직 측부 프로파일의 비트라인 콘택홀을 용이하게 형성할 수 있으므로 콘택면적 감소를 최소화할 수 있다.
따라서, 고속화에 대응하는 우수한 동작 속도의 디램 소자를 구현할 수 있다.

Claims (6)

  1. 상부에 적어도 2층 이상의 층간절연막이 형성된 반도체 기판을 준비하는 단계;
    상기 층간절연막 중 최상부층 층간절연막을 식각하는 단계;
    상기 식각된 최상부층 층간절연막 측벽에 스페이서를 형성하는 단계;
    상기 스페이서를 이용한 식각 및 식각 부산물 제거공정을 통해 상기 스페이서 하부의 층간절연막을 식각하여 상기 기판을 일부 노출시키는 단계; 및
    상기 스페이서를 제거하여 측부 프로파일이 수직인 콘택홀을 형성하는 단계
    를 포함하는 반도체 소자의 콘택홀 형성방법.
  2. 제 1 항에 있어서,
    상기 스페이서는 질화막으로 이루어진 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 스페이서는 200 내지 300Å의 두께를 가지는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
  4. 제 1 항에 있어서,
    상기 층간절연막들 사이에 질화막이 형성되는 것을 특징으로 반도체 소자의 콘택홀 형성방법.
  5. 제 1 항에 있어서,
    상기 하부 층간절연막의 식각은 상기 하부 층간절연막의 개수만큼 수행하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
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