KR20050116490A - 반도체 소자의 콘택 플러그 형성 방법 - Google Patents

반도체 소자의 콘택 플러그 형성 방법 Download PDF

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Abstract

본 발명은 SAC 공정을 이용한 콘택홀 형성시 SAC 페일을 방지하면서 플러그 간의 브릿지 현상을 방지할 수 있는 반도체 소자의 콘택 플러그 형성 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 전도막이 형성된 기판 상에 그 상부에 하드마스크를 구비하는 이웃하는 복수의 도전패턴을 형성하는 단계; 상기 도전패턴이 형성된 프로파일을 따라 식각정지막을 형성하는 단계; 상기 식각정지막 상에 층간절연막을 형성하는 단계; 상기 식각정지막이 노출되는 타겟으로 평탄화 공정을 실시하는 단계; 상기 평탄화 공정시 발생한 단차를 완화시킬 정도의 두께로 버퍼 절연막을 증착하는 단계; 상기 버퍼 절연막과 상기 층간절연막 및 상기 식각정지막을 선택적으로 식각하여 상기 전도막을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하도록 전도막을 형성하는 단계; 및 상기 하드마스크가 노출되는 타겟으로 평탄화 공정을 실시하여 상기 콘택홀에 매립되어 아이솔레이션된 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성 방법을 제공한다.

Description

반도체 소자의 콘택 플러그 형성 방법{FORMING METHOD OF CONTACT PLUG IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 자기정렬콘택(Self Align Contact; 이하 SAC이라 함) 공정을 이용한 콘택홀 형성시 SAC 페일(Fail)을 방지하고, 플러그 아이솔레이션(Isolation)시 디펙트(Defect) 발생을 억제할 수 있는 반도체 소자의 콘택 플러그 형성 방법에 관한 것이다.
일반적으로, 반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화되면서 일정한 셀(Cell) 면적 상에 고밀도로 소자들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터와 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 작아지고 있다. 실제로 최근 반도체 DRAM 장치의 최소 선폭은 0.1㎛ 이하로 형성되며, 80nm 이하까지도 요구되고 있다. 따라서, 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.
80nm 이하의 선폭을 갖는 반도체 소자에서 193nm의 파장을 갖는 ArF(불화아르곤) 노광을 이용하여 포토리소그라피 공정을 적용할 경우, 기존의 식각 공정 개념(정확한 패턴 형성과 수직한 식각 프로파일 등)에 식각 도중 발생되는 포토레지스트의 변형(Deformation)의 억제라는 추가의 요구 조건이 필요하게 된다. 이에 따라 80nm 이하의 반도체 소자 제조시에는, 식각의 관점에서 기존의 요구조건과 패턴 변형 방지라는 새로운 요구 조건을 동시에 만족하기 위한 공정 조건의 개발이 주요한 과제가 되었다.
한편, 반도체 소자의 고집적화가 가속화됨에 따라 반도체 소자를 이루는 여러 요소들은 적층 구조를 이루게 되었고, 이에 따라 도입된 것이 콘택 플러그(또는 패드) 개념이다.
이러한 콘택 플러그를 형성함에 있어서, 하부에서의 최소의 면적으로 접촉 면적을 넓히며 상부에서는 후속 공정에 대한 공정 마진을 넓히기 위해 콘택되는 하부에 비해 그 상부의 면적이 큰 일명, 랜딩 플러그 콘택(Landing plug contact) 기술이 도입되어 통상적으로 사용되고 있다.
또한, 이러한 콘택 형성을 위해서는 고종횡비를 갖는 구조물 사이를 식각해야 하는 어려움이 있으며, 이 때 두 물질 예컨대, 산화막과 질화막간의 식각 선택비를 이용하여 식각 프로파일을 얻는 SAC 공정이 도입되었다.
SAC 공정을 위해서는 CF 및 CHF 계열의 가스를 이용하며, 이 때 하부의 도전패턴에 대한 어택을 방지하기 위해 질화막 등을 이용한 식각정지막과 스페이서 등이 필요하다.
예컨대, 게이트 전극의 경우 그 상부 및 측면에 질화막 계열의 스페이서를 형성하고 있으며, 종횡비가 증가함에 따라 복수의 질화막이 적층된 구조로 스페이서를 이용하며, 이러한 질화막간 또는 질화막과 기판 간의 스트레스 발생으로 인한 크랙(Crack) 등의 문제와 소자의 신뢰성 측면을 고려하여 질화막 사이에 버퍼 산화막을 사용한다. 그 대표적인 예가 질화막/산화막/질화막의 3중 구조의 스페이서이다. 셀 콘택시 어택 방지를 위해 이러한 3중 구조의 상부에 질화막 계열의 식각정지막을 추가로 형성하여 사용한다.
이하, 전술한 SAC 식각 공정을 이용한 셀콘택 공정을 살펴 보는 바, 도 1a 내지 도 1c는 종래기술에 따른 셀 콘택 형성 공정을 도시한 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소 예컨대, 필드절연막(101)과 웰(도시하지 않음) 등이 형성된 반도체 기판(100) 상에 게이트 하드마스크(104)/게이트 전도막(103)/게이트 절연막(102)이 적층된 게이트전극 패턴(G1 ∼ G5)을 형성한다.
게이트 절연막(102)은 실리콘 산화막 등의 통상적인 산화막 계열의 물질막을 이용하고, 게이트 전도막(103)은 통상 폴리실리콘, W, WN, WSix 또는 이들의 조합된 형태를 이용한다.
게이트 하드마스크(104)는 후속 콘택 형성을 위한 식각 공정 중 층간절연막을 식각하여 콘택홀을 형성하는 과정에서 게이트 전도막(103)을 보호하기 위한 것으로서, 층간절연막과 식각 속도가 현저하게 차이나는 물질을 사용한다. 예컨대, 층간절연막으로 산화막 계열을 사용할 경우에는 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 질화막 계열의 물질을 사용하고, 층간절연막으로 폴리머계 저유전율막을 사용할 경우에는 산화막 계열의 물질을 사용한다.
게이트전극 패턴(G1 ∼ G5) 사이의 기판(100)에 소스/드레인 접합 등의 불순물 확산영역(105)을 형성한다.
게이트전극 패턴(G1 ∼ G5)이 형성된 프로파일을 따라 스페이서(도시하지 않음)를 형성한 다음. 스페이서가 형성된 전면에 후속 SAC 방식을 이용한 식각 공정에서 스페이서 및 게이트 전극 패턴(G1 ∼ G5) 등의 하부 구조의 어택을 방지하기 위해 식각 멈춤 역할을 하는 식각정지막(106)을 형성한다. 이 때, 하부의 프로파일을 따라 식각정지막(106)이 형성되도록 하는 것이 바람직하며, 식각정지막(106)으로는 질화막 계열의 물질막을 이용한다.
다음으로, 도 1b에 도시한 바와 같이, 식각정지막(106)이 형성된 전체 구조 상부에 산화막 계열의 층간절연막(107)을 형성한다.
층간절연막(107)을 산화막 계열의 물질막으로 이용할 경우에는 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phopho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.
이어서, 층간절연막(107) 상에 셀 콘택 플러그 형성을 위한 포토레지스트 패턴(108)을 형성한다. 포토레지스트 패턴(108)과 그 하부의 층 사이에 통상 반사방지막을 사용하나 여기서는 설명의 간략화를 위해 생략하였다.
계속해서, 포토레지스트 패턴(108)을 식각마스크로 층간절연막(107)과 식각정지막(106)을 식각하여 이웃하는 게이트전극 패턴(G1 ∼ G5) 사이의 불순물 확산영역(105)을 노출시키는 콘택홀(109)을 형성한다.
전술한 콘택홀(119) 형성 공정은 대체적으로, 층간절연막(107)과 게이트 하드마스크(104)의 식각선택비를 이용한 SAC 식각 공정으로, 포토레지스트 패턴(108)을 식각마스크로 층간절연막(107)을 식각하여 식각정지막(106)에서 식각 멈춤을 하는 SAC 식각 공정과, 식각정지막(106)과 스페이서 등을 제거하여 기판(100, 구체적으로는 불순물 확산영역(105))을 노출시키는 콘택홀(109) 오픈 공정 및 콘택홀(109)의 개구부를 확장하며 식각 잔류물을 제거하기 위한 세정 공정 등으로 나뉜다.
이러한 식각 공정에서는 주로 CF4 등의 CxFy(x,y는 1 ∼ 10) 가스와 CH2F2 등의 CaHbFc(a,b,c는 1 ∼ 10) 가스를 혼합하여 사용한다.
한편, 고집적화에 따라 게이트전극 패턴(G1 ∼ G5)의 수직 높이는 증가한 반면, 피치의 감소에 따라 게이트전극 패턴의 폭과 그들 사이의 스페이싱이 줄어들게 되었다. 따라서, SAC 식각 공정에서 식각 타겟은 도시된 'a'와 같이 증가하게 되어, 충분한 과도 식각을 진행하기엔 도시된 'b'와 같이 게이트 하드마스크(104)의 과다한 손실이 발생하여 SAC 페일을 발생할 우려가 있고, 과도 식각을 마진없이 진행하기에는 콘택 낫 오픈(Contact not open)이 발생할 가능성이 증가한다.
스토리지노드 콘택을 위한 SAC 식각 공정의 경우 마진 감소로 라인 타입의 콘택홀 패턴의 경우 이러한 문제점이 더욱 증가하는 경향이 있다.
이어서, 애싱(Ashing) 공정을 통해 포토레지스트 패턴(108)을 제거하는 바, 반사방지막으로 유기 계열의 물질을 사용할 경우 이러한 애싱 공정에서 포토레지스트 패턴(108)과 같이 제거된다.
이어서, 도 1c에 도시된 바와 같이, 콘택홀(109)이 형성된 전면에 플러그 형성용 전도성 물질을 증착하여 콘택홀(109)을 충분히 매립시킨 다음, 게이트 하드마스크(104)가 노출되는 타겟으로 평탄화 공정을 실시하여 콘택홀(109)을 통해 불순물 확산영역(105)과 전기적으로 도통되며 게이트 하드마스크(104)와 상부가 평탄화된 플러그(110)를 형성한다. 플러그 형성용 전도성 물질로는 주로 폴리실리콘을 사용한다.
플러그(110) 이이솔레이션을 위한 평탄화 공정은 주로 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함)을 이용한다.
한편, 전술한 문제점을 해결하기 위해 SAC 식각 공정시 타겟을 줄이기 위해 CMP 공정을 실시할 수도 있으나, CMP 공정시 연마 선택비의 차이로 인해 발생한 단차 부분에 폴리실리콘 등의 잔류물이 남아 플러그 간의 브릿지를 유발할 가능성이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, SAC 공정을 이용한 콘택홀 형성시 SAC 페일을 방지하면서 플러그 간의 브릿지 현상을 방지할 수 있는 반도체 소자의 콘택 플러그 형성 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 전도막이 형성된 기판 상에 그 상부에 하드마스크를 구비하는 이웃하는 복수의 도전패턴을 형성하는 단계; 상기 도전패턴이 형성된 프로파일을 따라 식각정지막을 형성하는 단계; 상기 식각정지막 상에 층간절연막을 형성하는 단계; 상기 식각정지막이 노출되는 타겟으로 평탄화 공정을 실시하는 단계; 상기 평탄화 공정시 발생한 단차를 완화시킬 정도의 두께로 버퍼 절연막을 증착하는 단계; 상기 버퍼 절연막과 상기 층간절연막 및 상기 식각정지막을 선택적으로 식각하여 상기 전도막을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하도록 전도막을 형성하는 단계; 및 상기 하드마스크가 노출되는 타겟으로 평탄화 공정을 실시하여 상기 콘택홀에 매립되어 아이솔레이션된 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성 방법을 제공한다.
본 발명은 도전패턴(예컨대, 게이트 전극 패턴, 비트라인 등) 형성 후 식각정지막 및 층간절연막을 형성하고, 식각정지막 또는 스페이서의 최상부가 노출되는 타겟으로 평탄화 공정을 실시하여 식각 타겟을 줄인 다음, 전면에 버퍼 절연막을 증착하여 식각 타겟을 줄이기 위한 연마 공정에서 발생한 패턴 간의 단차를 줄인 후, SAC 식각 공정을 실시하고 플러그를 형성한다.
따라서, 콘택 낫 오픈 현상 등 SAC 페일을 방지할 수 있으며, 식각 타겟 감소를 위해 실시하는 평탄화 공정으로 인한 플러그 간의 브릿지 발생을 억제할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 셀 콘택 플러그 형성 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 일실시예에 따른 플러그 형성 공정을 살펴본다.
먼저 도 2a에 도시된 바와 같이, 소자분리막(201) 및 웰 등의 반도체 소자를 이루기 위한 여러 요소가 형성된 반도체 기판(200) 상에 게이트 하드마스크(204)/게이트 전도막(203)/게이트 절연막(202)이 적층된 게이트전극 패턴(G1 ∼ G5)을 형성한다.
게이트 절연막(202)은 실리콘 산화막 등의 통상적인 산화막 계열의 물질막을 이용하고, 게이트 전도막(203)은 통상 폴리실리콘, W, WN, WSix 또는 이들의 조합된 형태를 이용한다.
게이트 하드마스크(204)는 후속 콘택 형성을 위한 식각 공정 중 층간절연막을 식각하여 콘택홀을 형성하는 과정에서 게이트 전도막(203)을 보호하기 위한 것으로서, 층간절연막과 식각 속도가 현저하게 차이나는 물질을 사용한다. 예컨대, 층간절연막으로 산화막 계열을 사용할 경우에는 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 질화막 계열의 물질을 사용하고, 층간절연막으로 폴리머계 저유전율막을 사용할 경우에는 산화막 계열의 물질을 사용한다.
게이트전극 패턴(G1 ∼ G5) 사이의 기판(200)에 소스/드레인 접합 등의 불순물 확산영역(205)을 형성한다.
게이트전극 패턴(G1 ∼ G5)이 형성된 프로파일을 따라 예컨대, 질화막의 단독 또는 복수의 구조 또는 질화막/산화막/질화막 구조를 갖는 스페이서(S)를 형성한다.
이어서, 스페이서가 형성된 전면에 후속 SAC 방식을 이용한 식각 공정에서 게이트 전극 패턴(G1 ∼ G5) 등의 하부 구조의 어택을 방지하기 위해 식각 멈춤 역할을 하는 식각정지막(206)을 형성한다. 이 때, 하부 구조의 프로파일을 따라 식각정지막(206)이 형성되도록 하는 것이 바람직하며, 질화막 계열의 물질막을 이용한다.
이어서, 식각정지막(206)이 형성된 전체 구조 상부에 산화막 계열의 층간절연막(207)을 형성한다.
층간절연막(207)을 산화막 계열의 물질막으로 이용할 경우에는 BSG막, BPSG막, PSG막, TEOS막, HDP 산화막, SOG막 또는 APL막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.
이어서, 도 2b에 도시된 바와 같이, SAC 식각 공정시 식각 타겟을 줄이기 위해 후속 SAC 식각 공정이 이루어질 부분에서 식각정지막(106)이 노출되도록 층간절연막(207)을 부분적으로 평탄화시킨다. 평탄화시에는 통상적인 CMP 공정을 적용한다.
연마 CMP 공정의 특성상 패턴의 밀도와 물질 간의 연마 선택비의 차이에 의해 단차가 발생하는 바, 대체적으로 게이트전극 패턴(G1 ∼ G5) 상부에 비해 그 주변에서의 층간절연막(207)의 연마가 과도하게 발생한다.
한편, 평탄화시 CMP 이외에 전면식각 공정을 이용할 수도 있다.
이러한 단차로 인해 후속 플러그 공정시 잔유물로 인한 플러그 간의 브릿지 발생을 억제하기 위해 평탄화된 전면에 단차 제거를 위한 버퍼 절연막(208)을 증착한다. 버퍼 절연막(208)은 그 유전율이 낮은 산화막 계열을 이용하는 것이 바람직하다.
버퍼 절연막(206)은 단차를 제거할 수 있을 최소한의 두께로 형성하는 것이 바람직하다.
이어서, 도 2c에 도시된 바와 같이, 버퍼 절연막(208) 상에 셀 콘택 플러그 형성을 위한 마스크 패턴(209)을 형성한다.
여기서, 마스크 패턴(209)은 통상의 포토레지스트 패턴일 수도 있고, 포토레지스트 패턴과 하드마스크를 포함할 수도 있고, 하드마스크 만을 지칭할 수도 있다. 하드마스크 재료로는 Al2O3 또는 질화막 계열의 절연성 물질이나 텅스텐 또는 폴리실리콘 등의 전도성 물질을 이용할 수 있다.
즉, 이는 포토리소그라피 공정에서의 해상력의 한계로 인한 포토레지스트의 식각 내성을 확보하고 패턴 변형을 방지하기 위해 텅스텐, 폴리실리콘 또는 질화막 등의 희생 하드마스크를 사용할 수도 있음을 나타낸다.
한편, 포토레지스트 패턴 형성시 그 하부와의 사이에 반사방지막을 사용할 수 있다. 반사방지막은 패턴 형성을 위한 노광시 하부의 광반사도가 높아 난반사가 이루어져 원하지 않는 패턴이 형성되는 것을 방지하며, 하부 구조와 포토레지스트의 접착력을 향상시킬 목적으로 포토레지스트 패턴과 하부 구조 사이에 사용한다. 이 때, 반사방지막은 포토레지스트와 그 식각 특성이 유사한 유기 계열의 물질을 주로 사용하며, 공정에 따라서는 이를 생략할 수도 있다.
포토레지스트 패턴 형성 공정을 보다 구체적으로 살펴 보면, 버퍼 절연막(208)이나 반사방지막 또는 하드마스크용 물질막 등의 하부 구조 상에 F2 노광원용 또는 ArF 노광원용의 포토레지스트 예를 들어, ArF 노광원용 포토레지스트인 COMA 또는 아크릴레이드를 스핀 코팅 등의 방법을 통해 적절한 두께로 도포한 다음, F2 노광원 또는 ArF 노광원과 콘택 플러그의 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 셀 콘택 오픈 마스크인 포토레지스트 패턴을 형성한다.
여기서, 포토레지스트 패턴은 홀타입, 바타입 또는 티타입 등의 형태를 사용할 수 있다.
이어서, 도 2d에 도시된 바와 같이, 마스크 패턴(210)을 식각마스크로 피식각층인 버퍼 절연막(208)과 층간절연막(207)을 식각하여 이웃하는 게이트 전극 패턴(G1 ∼ G5) 사이의 식각정지막(206)에서 식각이 멈추는 SAC 식각 공정을 실시하여 콘택홀(210)을 형성한다.
이 때, 통상의 SAC 식각 공정의 레시피를 적용하는 바, 불소계플라즈마 예컨대, C2F4, C2F6, C3F8, C4 F6, C5F8 또는 C5F10 등의 CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 SAC 공정시 폴리머를 발생시키기 위한 가스 즉, CH2F2, C 3HF5 또는 CHF3 등의 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.
이 때, 콘택홀(210)이 형성된 게이트 전극 패턴(G1 ∼ G5)의 측면에서는 식각정지막(206)이 스페이서 형상으로 남는다.
후속 공정으로, 마스크 패턴(210)이 포토레지스트 패턴을 포함할 경우 이를 제거하기 위해 통상의 포토레지스트 스트립 공정을 실시하다.
마스크 패턴(210)이 희생 하드마스크 만을 포함할 경우 하드마스크 제거 공정은 생략할 수 있다.
이어서, 이어서, 전면식각 또는 습식 세정 공정을 실시하여 콘택홀(210) 저면에서의 식각정지막(206)을 제거하여 기판(200, 구체적으로는 불순물 확산영역(205))을 노출시키는 콘택홀(210) 오픈 공정을 실시한다.
계속해서, 콘택홀 저면의 CD를 확보하고 SAC 및 전면 식각 등의 공정 후 잔류하는 식각 부산물을 제거하기 위해 BOE 등의 세정액을 이용하여 습식 세정을 실시한다. 세정 시에는 BOE 또는 불산을 이용하는 바, 불산의 경우 물과 불산의 비가 50:1 ∼ 500:1인 묽은 물산을 이용하는 것이 바람직하다.
계속해서, 도 2e에 도시된 바와 같이, 콘택홀(210)이 형성된 기판(200) 전면에 플러그 형성용 전도막을 증착하여 콘택홀(210)을 충분히 매립시킨다.
여기서, 플러그 형성용 전도막 물질로 가장 많이 사용되는 물질은 폴리실리콘이며, Ti, TiN 등의 배리어메탈층과 적층하여 형성하기도 하며, 폴리실리콘 대신 텅스텐 등의 금속을 사용할 수도 있다.
이어서, CMP 또는 전면식각 공정을 실시하여 콘택홀(210)을 통해 기판(200)과 전기적으로 도통되고 게이트 하드마스크(204)과 상부가 평탄화되며 아이솔레이션이 이루어진 셀 콘택 플러그(211)를 형성한다.
한편, 전술한 실시예에서는 셀 콘택 플러그 형성 공정을 그 예로 하였으나, 비트라인 콘택 플러그나, 스토리지노드 콘택 플러그 형성 공정에 이를 적용할 수 있다.
따라서, 스토리지노드 콘택 플러그 형성 공정일 경우 하부의 불순물 확산영역(205)은 셀 콘택 플러그 또는 콘택 패드로 대체될 것이고, 게이트 전극 패턴은 비트라인으로 대체될 것이다.
따라서, 버퍼 절연막(208)에 의해 하부의 단차가 어느 정도 완화되어 있어, 플러그(211) 아이솔레이션시 플러그 형성용 전도막의 잔유물로 인한 플러그(211) 간의 브릿지 발생이 억제할 수 있다.
전술한 바와 같이 이루어지는 본 발명은, 게이트전극 패턴 또는 비트라인 등의 도전패턴 형성 후 층간절연막을 형성하고, 식각정지막 또는 스페이서의 최상부가 노출되는 타겟으로 평탄화 공정을 실시한 다음, 그 전면에 버퍼 절연막을 얇게 증착함으로써, 평탄화시 발생한 단차를 어느 정도 완화시킨다.
따라서, SAC 식각 타겟을 줄인 후 SAC 식각 공정을 실시함으로써, 콘택 낫 오픈 현상 등 SAC 페일을 방지할 수 있으며, 평탄화시 발생한 단차에 플러그 물질이 잔류함으로써 발생하는 플러그간 브릿지 현상을 억제할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은, 콘택 형성 공정시 SAC 페일을 방지할 수 있으며, 플러그 간의 브릿지 발생을 억제할 수 있어, 반도체 소자의 수율을 향상시키는 효과가 있다.
도 1a 내지 도 1c는 종래기술에 따른 셀 콘택 형성 공정을 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 셀 콘택 플러그 형성 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
200: 기판 201 : 소자분리막
202 : 게이트 절연막 203 : 게이트 전도막
204 : 게이트 하드마스크 205 : 불순물 확산영역
206 : 식각정지막 207 : 층간절연막
208 : 버퍼 절연막 209 : 마스크 패턴

Claims (10)

  1. 전도막이 형성된 기판 상에 그 상부에 하드마스크를 구비하는 이웃하는 복수의 도전패턴을 형성하는 단계;
    상기 도전패턴이 형성된 프로파일을 따라 식각정지막을 형성하는 단계;
    상기 식각정지막 상에 층간절연막을 형성하는 단계;
    상기 식각정지막이 노출되는 타겟으로 평탄화 공정을 실시하는 단계;
    상기 평탄화 공정시 발생한 단차를 완화시킬 정도의 두께로 버퍼 절연막을 증착하는 단계;
    상기 버퍼 절연막과 상기 층간절연막 및 상기 식각정지막을 선택적으로 식각하여 상기 전도막을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 매립하도록 전도막을 형성하는 단계; 및
    상기 하드마스크가 노출되는 타겟으로 평탄화 공정을 실시하여 상기 콘택홀에 매립되어 아이솔레이션된 플러그를 형성하는 단계
    를 포함하는 반도체 소자의 콘택 플러그 형성 방법.
  2. 제 1 항에 있어서,
    상기 버퍼 절연막은 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 평탄화 공정을 실시하는 단계에서 전면식각 또는 화학기계적연마 공정을 이용하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 콘택홀을 형성하는 단계는,
    상기 리세스된 층간절연막을 포함하는 전면에 콘택홀 형성을 위한 마스크 패턴을 형성하는 단계와,
    상기 마스크 패턴을 식각마스크로 상기 버퍼 절연막과 상기 층간절연막을 차례로 식각하여 상기 식각정지막을 노출시키는 콘택홀을 형성하는 단계와,
    상기 실링 질화막을 제거하여 상기 전도막을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  5. 제 4 항에 있어서,
    상기 콘택홀을 형성하는 단계에서,
    CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 폴리머를 발생시키기 위한 가스 즉, CH2F2, C3HF5 또는 CHF3 중 어느 하나의 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 중 어느 하나의 비활성 가스를 사용하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  6. 제 5 항에 있어서,
    상기 마스크 패턴을 형성하는 단계에서, ArF 또는 F2의 노광원을 이용한 포토리소그라피 공정을 이용하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  7. 제 4 항에 있어서,
    상기 마스크 패턴은,
    포토레지스트 패턴, 포토레지스트 패턴/희생 하드마스크 또는 희생 하드마스크 중 어느 하나의 구조를 갖는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  8. 제 7 항에 있어서,
    상기 희생 하드마스크는 질화막, 텅스텐막 또는 폴리실리콘막 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 플러그 형성용 전도막은 폴리실리콘막을 포함하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 복수의 도전패턴은, 게이트전극 패턴, 비트라인 또는 금속배선 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
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