KR100905173B1 - 반도체 소자 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 35
- 239000004065 semiconductor Substances 0.000 title claims description 21
- 238000004519 manufacturing process Methods 0.000 title 1
- 150000004767 nitrides Chemical class 0.000 claims abstract description 34
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 18
- 229920005591 polysilicon Polymers 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 13
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 10
- 238000002955 isolation Methods 0.000 claims description 7
- 230000004888 barrier function Effects 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 238000011049 filling Methods 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 abstract description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66568—Lateral single gate silicon transistors
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Abstract
본 발명은 플로우팅 질화막을 사용하여 게이트 패턴을 연결함으로써 캡핑 질화막을 형성하기 위한 열처리 공정에 의해 발생하는 게이트 기울어짐 현상을 방지할 수 있는 기술을 개시한다.
게이트, 플로우팅 질화막, 캡핑 질화막, 열처리 공정, SOD
Description
본 발명은 반도체 소자 형성 방법에 관한 것으로, 더욱 상세하게는 플로우팅 질화막을 사용하여 게이트 패턴을 연결함으로써 캡핑 질화막을 형성하기 위한 열처리 공정에 의해 발생하는 게이트 기울어짐 현상을 방지할 수 있는 반도체 소자 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 게이트의 선폭(Critical Dimension; 이하 CD)이 좁아지면서 채널 길이가 감소하여 전계 효과 트랜지스터(Field Effect Transistor; 이하 FET)의 전기적 특성이 저하되는 단 채널 효과(Short Channel Effect; 이하 SCE)가 발생하였다.
이를 극복하기 위하여 리세스 게이트(Recessed Gate)와 같은 멀티 채널(Multi-channel) FET를 사용하게 되었다.
여기서, 리세스 게이트(Recessed Gate)는 게이트 예정 영역의 활성영역(active area)을 설정된 깊이만큼 식각하여 채널 길이를 증가시키는 게이트 구조이다.
그러나 리세스 게이트 구조는 게이트 스페이서(gate spacer) 및 게이트 캡핑 질화막(gate capping nitride)을 형성하기 위한 열처리(thermal treatment) 공정 시 게이트 텅스텐층의 열 팽창 계수에 의해 리세스된 방향으로 경사(tilt)가 발생하여 게이트 기울어짐(gate leaning)이 발생하고, 후속 게이트 폴리 실리콘에 대한 선택 산화 공정(selective oxidation)에 의해 게이트 기울어짐이 더욱 악화하는 문제점이 있다.
본 발명은 플로우팅 질화막을 사용하여 게이트 패턴을 연결함으로써 캡핑 질화막을 형성하기 위한 열처리 공정에 의해 발생하는 게이트 기울어짐 현상을 방지할 수 있는 반도체 소자 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자 형성 방법은
반도체 기판에 활성영역을 정의하는 소자 분리막을 형성하는 단계;
상기 반도체 기판 상부에 게이트 산화막을 형성하고, 상기 게이트 산화막 상부에 게이트 폴리 실리콘을 증착하는 단계;
상기 게이트 폴리 실리콘 상부에 게이트 전극 금속 및 게이트 하드 마스크를 순차적으로 증착하고, 게이트 마스크를 이용하여 상기 게이트 하드 마스크 및 상기 게이트 전극 금속을 식각하는 단계;
상기 소자 분리막 상부에 형성된 인접한 게이트 하드 마스크들을 서로 연결하는 플로우팅 지지층을 형성하는 단계;
상기 반도체 기판 상부에 캡핑 질화막을 증착하는 단계; 및
상기 플로우팅 지지층을 제거하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 게이트 폴리 실리콘과 상기 게이트 전극 금속 사이에 베리어 메탈을 형성하는 단계를 더 포함하고,
상기 플로우팅 지지층을 형성하는 단계는
상기 반도체 기판 상부에 제 1 산화막을 증착하는 단계;
상기 게이트 하드 마스크가 노출될 때까지 상기 제 1 산화막에 대해 평탄화 공정을 수행하는 단계;
상기 반도체 기판 상부에 제 1 질화막을 증착하는 단계; 및
상기 제 1 질화막에 대한 식각 공정을 통해 상기 플로우팅 지지층을 형성하는 단계를 포함하고,
상기 플로우팅 지지층을 제거하는 단계는
상기 반도체 기판 상부에 제 2 산화막을 갭 필(gap fill)하는 단계; 및
상기 게이트 하드 마스크가 노출될 때까지 상기 제 2 산화막에 대해 평탄화 공정을 수행하는 단계를 포함하고,
상기 제 2 산화막은 SOD(Spin On Dielectric)으로 형성하고,
상기 게이트 하드 마스크를 식각 마스크로 상기 게이트 폴리 실리콘을 식각하여 게이트 폴리 실리콘 패턴을 형성하는 단계; 및
노출된 상기 게이트 폴리 실리콘 패턴의 측벽에 대해 열산화 공정을 통해 선택 산화막을 형성하는 단계를 더 포함하고,
게이트 예정영역과 중첩하는 상기 활성영역을 식각하여 리세스 영역을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 플로우팅 질화막을 사용하여 게이트 패턴을 연결함으로써 캡핑 질화막을 형성하기 위한 열처리 공정에 의해 발생하는 게이트 기울어짐 현상을 방지 할 수 있는 효과가 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시되고 당업자에게 본 발명의 사상이 충분히 전달되기 위해 제공되는 것이다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.
도 1a 내지 도 1l은 본 발명에 따른 반도체 소자 형성 방법을 나타낸 도면들이다. 여기서, (i)은 평면도이고, (ii)는 (i)의 평면도에서 A-A'를 따라 절단한 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 내에 활성영역(12)을 정의하는 소자 분리막(14)을 형성한다.
활성영역의 게이트 예정영역의 활성영역(12)을 설정된 깊이로 식각하여 리세스 영역을 형성한다.
이어서, 리세스 영역을 포함하는 전면 상부에 게이트 산화막(16)을 형성하고, 리세스 영역을 포함하는 전면 상부에 게이트 폴리 실리콘(18)을 증착하고, 게이트 폴리 실리콘(18) 상부에 베리어 메탈(20), 게이트 텅스텐(22) 및 게이트 하드 마스크 질화막(24)을 순차적으로 증착한다.
도 1b를 참조하면, 게이트 마스크를 이용하여 게이트 하드 마스크 질화 막(24), 게이트 텅스텐(22) 및 베리어 메탈(20)을 순차적으로 식각하여 게이트 스택(gate stack)을 형성한다.
도 1c를 참조하면, 전면 상부에 캡핑 산화막(capping oxide)(26)을 증착하고, 게이트 하드 마스크 질화막(24)이 노출하도록 평탄화 공정을 수행한다.
도 1d 및 도 1e를 참조하면, 전면 상부에 질화막(28)을 증착하고, 소자 분리막(14) 상부에 형성된 인접한 게이트 라인들을 서로 연결하기 위해 마스크를 이용하여 질화막(28)에 대한 사진 및 식각 공정을 통해 플로우팅 질화막(floating nitride)(28a)을 형성한다.
도 1f를 참조하면, 캡핑 산화막(26)을 딥 아웃(dip out)으로 제거한다.
도 1g를 참조하면, 전면 상부에 캡핑 질화막(capping nitride)(30)을 증착한다. 이때, 플로우팅 질화막(28a)에 의해 열처리 공정에 의한 게이트 기울어짐 현상을 방지할 수 있다.
도 1h를 참조하면, 갭 필(gap fill) 능력이 우수한 SOD(Spin On Dielectric)(32)를 게이트들 사이에 갭 필(gap fill)하고, 플로우팅 질화막(28a)을 제거하기 위한 평탄화 공정을 수행한다.
도 1j 및 도 1k를 참조하면, SOD(32)를 딥 아웃(dip out)하고, 게이트 하드 마스크 질화막(24)을 식각 마스크로 게이트 폴리 실리콘(18)을 식각한다.
도 1l을 참조하면, 노출된 게이트 폴리 실리콘(18)의 측벽에 대해 열산화공정에 의해 선택 산화막(selective oxide)(34)을 형성한다.
상기한 바와 같이 본 발명은 플로우팅 질화막을 사용하여 게이트 패턴을 연 결함으로써 캡핑 질화막을 형성할 때 발생하는 게이트 기울어짐 현상을 방지할 수 있는 기술을 개시한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1l은 본 발명에 따른 반도체 소자 형성 방법을 나타낸 단면도들이다.
<도면의 주요 부분에 대한 부호 설명>
10: 반도체 기판 12: 활성영역
14: 소자 분리막 16: 게이트 산화막
18: 게이트 폴리 실리콘 20: 베리어 메탈
22: 게이트 텅스텐 24: 게이트 하드 마스크 질화막
26: 캡핑 산화막 28: 질화막
28a: 플로우팅 질화막 30: 캡핑 질화막
32: SOD 34: 선택 산화막
Claims (7)
- 반도체 기판에 활성영역을 정의하는 소자 분리막을 형성하는 단계;상기 반도체 기판 상부에 게이트 산화막을 형성하고, 상기 게이트 산화막 상부에 게이트 폴리 실리콘을 증착하는 단계;상기 게이트 폴리 실리콘 상부에 게이트 전극 금속 및 게이트 하드 마스크를 순차적으로 증착하고, 게이트 마스크를 이용하여 상기 게이트 하드 마스크 및 상기 게이트 전극 금속을 식각하는 단계;상기 소자 분리막 상부에 형성된 인접한 게이트 하드 마스크들을 서로 연결하는 플로우팅 지지층을 형성하는 단계;상기 반도체 기판 상부에 캡핑 질화막을 증착하는 단계; 및상기 플로우팅 지지층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 1 항에 있어서,상기 게이트 폴리 실리콘과 상기 게이트 전극 금속 사이에 베리어 메탈을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 1 항에 있어서, 상기 플로우팅 지지층을 형성하는 단계는상기 반도체 기판 상부에 제 1 산화막을 증착하는 단계;상기 게이트 하드 마스크가 노출될 때까지 상기 제 1 산화막에 대해 평탄화 공정을 수행하는 단계;전면 상부에 제 1 질화막을 증착하는 단계; 및상기 제 1 질화막에 대한 식각 공정을 통해 상기 플로우팅 지지층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 1 항에 있어서, 상기 플로우팅 지지층을 제거하는 단계는상기 반도체 기판 상부에 제 2 산화막을 갭 필(gap fill)하는 단계; 및상기 게이트 하드 마스크가 노출될 때까지 상기 제 2 산화막에 대해 평탄화 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 4 항에 있어서,상기 제 2 산화막은 SOD(Spin On Dielectric)으로 형성하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 1 항에 있어서,상기 게이트 하드 마스크를 식각 마스크로 상기 게이트 폴리 실리콘을 식각하여 게이트 폴리 실리콘 패턴을 형성하는 단계; 및노출된 상기 게이트 폴리 실리콘 패턴의 측벽에 대해 열산화 공정을 통해 선택 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 1 항에 있어서,게이트 예정영역과 중첩하는 상기 활성영역을 식각하여 리세스 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070098475A KR100905173B1 (ko) | 2007-09-28 | 2007-09-28 | 반도체 소자 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070098475A KR100905173B1 (ko) | 2007-09-28 | 2007-09-28 | 반도체 소자 형성 방법 |
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| Publication Number | Publication Date |
|---|---|
| KR20090032895A KR20090032895A (ko) | 2009-04-01 |
| KR100905173B1 true KR100905173B1 (ko) | 2009-06-29 |
Family
ID=40759615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070098475A KR100905173B1 (ko) | 2007-09-28 | 2007-09-28 | 반도체 소자 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100905173B1 (ko) |
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Legal Events
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |