KR20100127668A - 수직형 트랜지스터의 매몰 비트 라인 형성 방법 - Google Patents

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Abstract

반도체 기판 상에 Y축 방향으로의 제1간격이 X축 방향으로 제2간격에 비해 좁게 배치되는 필라(pillar)들을 형성하고, 필라들의 측면 상에 유전층 및 게이트를 형성한 후, 게이트가 형성된 필라들의 상기 제1간격을 채우고 제2간격을 부분적으로 채워 Y축 방향으로 연장되는 오목한 제1트렌치(trench)를 가지는 트렌치 마스크층을 형성한다. 트렌치 마스크층을 에치백(etch back)하여 제1트렌치 바닥의 반도체 기판 부분을 선택적으로 노출하고, 노출된 반도체 기판 부분을 선택적으로 식각하여 제1트렌치에 정렬되는 제2트렌치를 형성한다. 제2트렌치를 채우는 매몰 비트 라인(buried bit line)을 형성하는 수직형 트랜지스터의 매몰 비트 라인 형성 방법을 제시한다.
필라, 매몰 비트 라인, 수직 게이트

Description

수직형 트랜지스터의 매몰 비트 라인 형성 방법{Method for fabricating buried bit line of vertical transistor}
본 발명은 반도체 소자에 관한 것으로, 특히, 수직형 트랜지스터의 매몰 비트 라인 형성 방법에 관한 것이다.
메모리(memory) 소자의 집적도가 급격히 증가함에 따라, 제한된 면적에 보다 많은 수의 셀 트랜지스터(cell transistor)들을 집적하기 위해서 수직형 트랜지스터(vertical transistor)가 연구되고 있다. 수직형 트랜지스터는 기판 상에 돌출되는 돌기 형상의 필라(pillar)들을 형성하고, 채널로 작용하는 필라 측면 상에 수직형 게이트(gate)를 형성하고 수직 필러의 상단 및 하단 각각에 소스(source) 및 드레인(drain)을 배치하여 구성되고 있다. 드레인이 필라의 하단 아래에 위치하므로, 드레인에 전압을 인가하기 위한 비트 라인(bit line)은 필라의 하단 측부에 위치하게 형성되어야 한다. 이를 위해서 필라 하단 측부에 비트 라인을 매몰시키는 매몰 비트 라인이 도입되고 있다.
매몰 비트 라인을 형성하기 위해서, 필라들 측면 상에 수직형 게이트를 형성한 후, 필라들 사이의 갭(gap)을 채우는 절연층을 형성하고, 절연층을 선택적으로 식각하여 필라들 측부에 정렬되는 트렌치(trench)를 깊이 형성하고 있다. 그런데, 트렌치를 식각하는 과정에서 오정렬(misalign)이 유발될 경우 인근하는 필라의 상단부가 식각에 의해 소실(loss)되는 불량이 유발될 수 있다. 더욱이, 필라의 하단부 아래에까지 트렌치가 내려오게 하기 위해서는 깊은 트렌치를 형성하기 위한 식각 과정이 요구되므로, 이러한 식각 과정에 요구되는 식각 마스크 또한 높은 식각 선택비가 요구되어 다층의 하드 마스크(hard mask)로 구성되고 있다. 따라서, 식각 과정이 상당히 복잡하게 구성되게 된다.
본 발명은 오정렬에 따른 필라의 손상을 억제할 수 있는 수직형 트랜지스터의 매몰 비트 라인 형성 방법을 제시하고자 한다.
본 발명의 일 관점은, 반도체 기판 상에 Y축 방향으로의 제1간격이 X축 방향으로 제2간격에 비해 좁게 배치되는 필라(pillar)들을 형성하는 단계; 상기 필라들의 측면 상에 유전층 및 게이트를 형성하는 단계; 상기 게이트가 형성된 필라들의 상기 제1간격을 채우고 상기 제2간격을 부분적으로 채워 상기 Y축 방향으로 연장되는 오목한 제1트렌치(trench)를 가지는 트렌치 마스크층을 형성하는 단계; 상기 트렌치 마스크층을 에치백(etch back)하여 상기 제1트렌치 바닥의 상기 반도체 기판 부분을 선택적으로 노출하는 단계; 상기 노출된 반도체 기판 부분을 선택적으로 식각하여 상기 제1트렌치에 정렬되는 제2트렌치를 형성하는 단계; 및 상기 제2트렌치를 채우는 매몰 비트 라인(buried bit line)을 형성하는 단계를 포함하는 수직형 트랜지스터의 매몰 비트 라인 형성 방법을 제시한다.
상기 필라들은 상기 제2간격이 상기 제1간격에 비해 1.4배 크게 배열될 수 있다.
상기 필라(pillar)들을 형성하는 단계는 상기 필라들이 형성될 위치를 노출하는 하드 마스크층을 실리콘탄화물(SiC), 실리콘 탄화질화물(SiCN) 또는 실리콘 탄화산화물(SiCO)의 층을 포함하여 형성하는 단계; 및 상기 하드 마스크에 노출된 상기 반도체 기판 부분을 선택적 식각하는 단계를 포함하여 수행될 수 있다.
상기 트렌치 마스크층은 150Å 내지 300Å 두께의 스핀온유전층(SOD)을 포함하여 형성될 수 있다.
본 발명의 실시예는 오정렬에 따른 필라의 손상을 억제할 수 있는 수직형 트랜지스터의 매몰 비트 라인 형성 방법을 제시할 수 있다.
도 1 내지 도 는 본 발명의 실시예에 따른 수직형 트랜지스터의 매몰 비트 라인 형성 방법을 보여주는 도면들이다.
도 1 및 도 2를 참조하면, 트랜지스터의 채널(channel)을 위한 필라(pillar: 101)를 반도체 기판(100) 상에 돌출되게 형성한다. 필라(101)는 트랜지스터의 채널을 제공하게 형성되며, 상단에는 불순물의 이온주입으로 소스(source) 영역이 형성되고 하단에는 드레인 영역이 형성되며, 소스 영역과 드레인 영역의 사이는 채널로 이용되게 된다. 이러한 필라(101)의 측면 상에는 수직형 트랜지스터의 수직 게이트가 형성되게 된다. 메모리 셀(memory cell) 영역에 트랜지스터들을 배열시키기 위해서, 반도체 기판(100)에 필라(101)를 선택적 식각을 통한 패터닝 과정으로 형성된다.
이때, 필라(101)들의 배열은 X축 방향과 Y축 방향으로 다른 피치(pitch) 제1간격(a) 및 제2간격(b)을 가지게 배치된다. 최소 크기(minimum feature size: F)를 기준으로 고려할 때, X축 방향으로 2.4F 의 피치를 가지고, Y축 방향으로 2F의 피 치를 가지게 필라(101)들이 배치된다. 이와 같은 4.8F2 의 배열로 필라(101)들이 배치되지만, X축 방향과 Y축 방향의 피치 간격이 다른 경우, 예컨대, X축 방향으로 3F 의 피치를 가지고 Y축 방향으로 2F의 피치를 가지는 6F2 배열이나, X축 방향으로 4F 의 피치를 가지고 Y축 방향으로 2F의 피치를 가지는 8F2 배열로 필라(101)들이 배치되게 변형될 수도 있다.
필라(101)를 반도체 기판(100)에 형성하기 위해서, 반도체 기판(100) 상에 하드 마스크(hard mask: 210, 230)를 형성한다. 하드 마스크(210, 230)는 선택비 증가를 위해서 다층으로 형성되며, 제1하드 마스크(210)는 실리콘 산화물층(SiO2) 및 실리콘 질화물층(Si3N4)의 이중층으로 형성될 수 있으며, 제2하드 마스크(230)는 추가적으로 증착되는 실리콘탄화물층(SiC)을 포함할 수 있다. 제2하드 마스크(230)는 후속되는 자기정렬 트렌치(trench)를 추가 식각할 때를 고려하여 추가로 제1하드 마스크(210)를 보호하기 위해 증착된다. 제2하드 마스크(230)는 실리콘 탄화질화물(SiCN) 또는 실리콘 탄화산화물(SiCO)을 포함하여 형성될 수도 있다. 이러한 제2하드 마스크(230)는 제1하드 마스크(210)에 포함되는 실리콘 질화물에 비해 높은 식각 선택비를 구현하는 물질로 구성되며, 대략 100Å 내지 500Å 두께로 형성된다.
하드 마스크(210, 230)에 의해 노출된 반도체 기판(100) 부분을 선택적으로 식각하여 필라(101)들을 형성한다. 이러한 선택적 식각 과정을 수행하기 이전에 필 라(101)에 소스 영역, 채널 및 드레인 영역을 형성하기 위해서 이온주입 과정을 수행할 수 있다. 이때, 드레인 영역은 필라(101)의 하단쪽에 위치하게 한다.
도 3을 참조하면, 필라(101)의 노출되는 측면을 덮는 게이트 유전층(300)을 산화 과정을 통해 형성한다.
도 4를 참조하면, 게이트 유전층(300) 상에 필라(101)에 측부에 세우지는 수직 게이트(400)를 형성한다. 예컨대, 티타늄질화물(TiN)과 같은 도전층을 증착하고, 에치백(etch back)하여 필라(101)에 측면 상에만 잔존시켜 게이트(400)로 이용한다. 이러한 게이트(400)는 필라(101)를 감싸는 라운드(round) 형상 또는 실린더(cylinder) 형상으로 형성된다. 게이트(400)를 형성한 결과 필라(101)와 필라(101) 사이의 갭(gap)의 이격 간격은 X축 방향과 Y축 방향에 따라 다르다. 즉, Y축 방향으로의 제3간격(c)은 X축 방향으로의 제4간격(d)에 비해 작게 된다.
도 5 및 도 6을 참조하면, 트렌치 마스크층(500)을 증착한다. 트렌치 마스크층(500)은 필라(101)들 사이의 X 방향의 제4간격(d)에 비해 Y축 방향의 제3간격(c)이 좁은 것을 이용하여, 제3간격(c)이 완전히 메워지고, 제4간격(d)은 부분적으로 메워지는 두께로 스핀온유전층(SOD)과 같은 절연층을 증착하여 형성된다. 예컨대, 대략 150Å 내지 300Å 두께로 형성된다. 트렌치 마스크층(500)은 매몰 비트 라인을 위한 트렌치를 형성할 때 식각 마스크의 역할을 하게 형성되며, 제3간격(c)과 제4간격(d)의 차이를 이용하여 트렌치가 형성될 위치에 오목한 형상의 제1트렌치(501)를 가지게 형성된다. 이와 같이 트렌치 마스크층(500)은 제3간격(c)과 제4간격(d)의 차이를 이용하여 자기정렬되게 비트 라인 방향인 Y축 방향으로 연장되는 제1트렌치(501)의 형상을 제공하게 형성된다.
도 7을 참조하면, 트렌치 마스크층(500)을 에치백(etch mask)하여 필라(101) 측부에 스페이서(spacer)로 잔류시키고, 제1트렌치(501)의 바닥 부분을 완전히 제거하여 하부의 게이트 유전층(300) 부분을 노출시킨다. 이후에, 스페이서 형상의 트렌치 마스크층(500)을 식각 마스크로 노출된 게이트 유전층(300) 부분을 식각 제거하고, 이에 노출되는 하부의 반도체 기판(100) 부분을 선택적 식각하여 리세스(recess)시킨다. 이러한 리세스 과정에서 트렌치 마스크층(500)의 스페이서 부분과 제2하드 마스크(230)가 실질적인 식각 마스크로 작용한다. 이러한 리세스에 의해서 제1트렌치(501)의 형상을 따르는 제2트렌치(503)가 반도체 기판(100)에 형성된다. 제2트렌치(503)는 필라(101)의 하단부를 측부로 노출하므로, 필라(101)의 하단부로 설정되는 드레인 영역에 연결되게 된다.
도 8을 참조하면, 제2트렌치(503)를 채우는 매몰 비트 라인(600)을 형성한다. 예컨대, 도전층을 증착한 후 에치 백하여 제2트렌치(503) 내를 채우는 매몰 비트 라인(600)을 형성한다. 이러한 매몰 비트 라인(600)의 필라(101)의 하단부로 설정되는 드레인 영역에 전기적으로 접속된다.
이와 같이 본 발명의 실시예에서는 수직형 트랜지스터의 매몰 비트 라인 형성할 때, 매몰 비트 라인(600)의 형상을 설정하는 제2트렌치(503)를 위한 식각 마스크로서의 트렌치 마스크층(500)을 X축 방향과 Y축 방향에서 서로 다른 이격 간격을 가지게 필라(101)들이 배치되는 점을 이용하여 별도의 식각 과정의 도입없이 형성한다. 제2트렌치(503)를 설정하기 위해서 식각 마스크를 패터닝하는 과정이 도입 되지 않고, 트렌치 마스크층(500)의 제1트렌치(501)가 필라(101)들의 배열을 따라 자기 정렬되므로, 식각 마스크의 오정렬에 의한 필라(101)에의 손상 발생을 근원적으로 배제시킬 수 있다. 따라서, 필라(101)에의 손상없이 매몰 비트 라인(600)을 보다 간단한 공정 과정으로 형성할 수 있다.
도 1 내지 도 8은 본 발명의 실시예에 따른 수직형 트랜지스터의 매몰 비트 라인 형성 방법을 보여주는 도면들이다.

Claims (4)

  1. 반도체 기판 상에 Y축 방향으로의 제1간격이 X축 방향으로 제2간격에 비해 좁게 배치되는 필라(pillar)들을 형성하는 단계;
    상기 필라들의 측면 상에 유전층 및 게이트를 형성하는 단계;
    상기 게이트가 형성된 필라들의 상기 제1간격을 채우고 상기 제2간격을 부분적으로 채워 상기 Y축 방향으로 연장되는 오목한 제1트렌치(trench)를 가지는 트렌치 마스크층을 형성하는 단계;
    상기 트렌치 마스크층을 에치백(etch back)하여 상기 제1트렌치 바닥의 상기 반도체 기판 부분을 선택적으로 노출하는 단계;
    상기 노출된 반도체 기판 부분을 선택적으로 식각하여 상기 제1트렌치에 정렬되는 제2트렌치를 형성하는 단계; 및
    상기 제2트렌치를 채우는 매몰 비트 라인(buried bit line)을 형성하는 단계를 포함하는 수직형 트랜지스터의 매몰 비트 라인 형성 방법.
  2. 제1항에 있어서
    상기 필라들은 상기 제2간격이 상기 제1간격에 비해 1.4배 크게 배열되는 수직형 트랜지스터의 매몰 비트 라인 형성 방법.
  3. 제1항에 있어서
    상기 필라(pillar)들을 형성하는 단계는
    상기 필라들이 형성될 위치를 노출하는 하드 마스크층을 실리콘탄화물(SiC), 실리콘 탄화질화물(SiCN) 또는 실리콘 탄화산화물(SiCO)의 층을 포함하여 형성하는 단계; 및
    상기 하드 마스크에 노출된 상기 반도체 기판 부분을 선택적 식각하는 단계를 포함하는 수직형 트랜지스터의 매몰 비트 라인 형성 방법.
  4. 제1항에 있어서
    상기 트렌치 마스크층은
    150Å 내지 300Å 두께의 스핀온유전층(SOD)을 포함하여 형성되는 수직형 트랜지스터의 매몰 비트 라인 형성 방법.
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* Cited by examiner, † Cited by third party
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KR20220137174A (ko) * 2016-12-16 2022-10-11 램 리써치 코포레이션 로우-k 스페이서를 제공하는 방법

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