KR20060104033A - 리세스된 활성영역을 갖는 반도체소자 및 그의 제조 방법 - Google Patents

리세스된 활성영역을 갖는 반도체소자 및 그의 제조 방법 Download PDF

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KR20060104033A
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Abstract

본 발명은 콘택영역을 충분히 확보하고 콘택저항특성을 향상시키면서 층간절연막의 갭필마진을 확보할 수 있는 반도체소자 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 반도체기판의 소정영역에 필드산화막을 형성하는 단계, 상기 필드산화막에 의해 정의된 활성영역을 소정 깊이로 식각하여 리세스된 활성영역을 형성하는 단계, 상기 리세스된 활성영역의 표면 상에 게이트산화막, 제1게이트전극, 제2게이트전극 및 게이트하드마스크의 순서로 적층되는 게이트라인을 형성하는 단계, 상기 게이트라인의 양측벽에 접하는 게이트스페이서를 형성하는 단계, 상기 게이트라인 사이에 노출된 상기 리세스된 활성영역 표면 상에 제1콘택층을 형성하는 단계, 상기 제1콘택층을 포함한 전면에 층간절연막을 형성하는 단계, 상기 층간절연막을 자기정렬콘택식각공정으로 식각하여 상기 제1콘택층의 표면을 노출시키는 콘택홀을 형성하는 단계, 및 상기 제1콘택층 상에 상기 콘택홀을 채우는 제2콘택층을 형성하는 단계를 포함한다.
리세스된 활성영역, 랜딩플러그콘택, 자기정렬콘택식각, 선택적에피택셜성장

Description

리세스된 활성영역을 갖는 반도체소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE WITH RECESSED ACTIVE REGION AND METHOD FOR MANUFACTURING THE SAME}
도 1은 종래기술에 따른 반도체소자의 제조 방법을 간략히 도시한 공정 단면도,
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도,
도 3은 본 발명의 실시예에 따른 반도체소자의 평면도,
도 4a는 도 3의 Ⅰ∼Ⅰ'선에 따른 단면도,
도 4b는 도 3의 Ⅱ∼Ⅱ'선에 따른 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 필드산화막
33 : 리세스된 활성영역 34 : 게이트산화막
35 : 게이트폴리실리콘막 36 : 게이트메탈막
37 : 게이트하드마스크 38 : 게이트스페이서
39 : 제1콘택층 40 : 층간절연막
42 : 제2콘택층
본 발명은 반도체 제조 기술에 관한 것으로, 특히 리세스된 활성영역을 갖는 반도체소자 및 그의 제조 방법에 관한 것이다.
일반적으로 반도체소자 제조시 트랜지스터의 소스/드레인에 연결된 콘택(contact)을 통해 캐패시터 및 비트라인과의 전기적 동작이 가능하다.
최근에 반도체 소자의 집적도가 증가함에 따라 게이트라인과 같은 전도라인 간의 간극이 좁아지고 있으며, 이에 따라 콘택 공정 마진이 줄어들고 있다. 이러한 콘택 공정 마진을 확보하기 위하여 자기정렬콘택식각(Self Aligned Contact etch; SAC) 공정을 이용하고 있다.
도 1은 종래기술에 따른 반도체소자의 제조 방법을 간략히 도시한 공정 단면도이다.
도 1을 참조하면, 반도체 기판(11)에 소자간 분리를 위한 필드산화막(12)을 형성한 후, 반도체 기판(11) 상에 게이트산화막(13), 폴리실리콘막(14), 텅스텐막(15) 및 게이트하드마스크(16)의 순서로 적층된 게이트라인을 복수개 형성한다.
다음으로, 게이트라인의 양측벽에 게이트스페이서(17)를 형성한 후, 게이트라인 사이의 갭(gap)을 충분히 채울 때까지 층간절연막(Inter Layer Dielectric, 18)을 형성한다.
다음으로, 층간절연막(18)을 CMP 공정을 통해 평탄화시킨 후에, LPC 자기정렬콘택식각 공정으로 층간절연막(18)을 식각하여 게이트라인 사이를 개방시키는 콘택홀을 형성한다.
이어서, 콘택홀을 채울때까지 전면에 폴리실리콘막을 증착한 후 게이트라인의 상부 표면이 드러날때까지 CMP 공정을 진행하여 랜딩플러그콘택(19)을 형성한다.
상기 랜딩플러그콘택(19) 위에는 후속 공정을 통해 스토리지노드콘택플러그와 비트라인콘택이 각각 연결된다.
그러나, 종래기술은 DRAM 소자의 집적화에 따라 콘택크기가 작아지고, 이에 따라 콘택식각시 적정 콘택영역을 확보하기가 어려워지고 있다. 즉, 콘택홀 형성을 위한 LPC 자기정렬콘택식각시 식각되어야할 층간절연막의 단차가 매우 높기 때문에 콘택홀의 콘택영역이 좁아져 콘택영역을 충분히 확보할 수 없는 문제를 초래한다. 또한, 콘택영역의 표면에 대한 후처리로 제거되는 폴리머나 산화막이 완전하지 않아 콘택저항특성이 열화되는 문제가 있다.
그리고, 종래기술은 층간절연막의 두께가 매우 두껍기 때문에 LPC 자기정렬콘택식각의 공정마진이 저하되고, 게이트라인의 두께또한 두껍기 때문에 층간절연막의 갭필시 보이드가 생성되는 것을 피할 수 없다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 콘택영역을 충분히 확보하고 콘택저항특성을 향상시키면서 층간절연막의 갭필마진을 확보할 수 있는 반도체소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체기판의 소정영역에 필드산화막을 형성하는 단계, 상기 필드산화막에 의해 정의된 활성영역을 소정 깊이로 식각하여 리세스된 활성영역을 형성하는 단계, 상기 리세스된 활성영역의 표면 상에 게이트산화막, 제1게이트전극, 제2게이트전극 및 게이트하드마스크의 순서로 적층되는 게이트라인을 형성하는 단계, 상기 게이트라인의 양측벽에 접하는 게이트스페이서를 형성하는 단계, 상기 게이트라인 사이에 노출된 상기 리세스된 활성영역 표면 상에 제1콘택층을 형성하는 단계, 상기 제1콘택층을 포함한 전면에 층간절연막을 형성하는 단계, 상기 층간절연막을 자기정렬콘택식각공정으로 식각하여 상기 제1콘택층의 표면을 노출시키는 콘택홀을 형성하는 단계, 및 상기 제1콘택층 상에 상기 콘택홀을 채우는 제2콘택층을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 게이트라인을 형성하는 단계는 상기 리세스된 활성영역의 표면 상에 게이트산화막을 형성하는 단계, 상기 게이트산화막 상에 상기 리세스된 활성영역을 매립할때까지 상기 제1게이트전극용 도전막을 형성하는 단계, 상기 필드산화막의 표면이 드러날때까지 상기 제1게이트전극용 도전막을 평탄화시키는 단계, 상기 평탄화된 제1게이트전극용 도전막 상에 상기 제2게이트전극용 도전막과 상기 게이트하드마스크용 절연막을 차례로 형성하는 단계, 및 상기 게이트하드마스크용 절연막, 제2게이트전극용 도전막 및 제1게이트전극용 도전막을 게이트패터닝하여 상기 게이트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체소자는 리세스된 활성영역을 갖는 반도체 기판, 상기 리세스된 활성영역의 표면 상에 게이트산화막, 실리콘계 제1게이트전극, 메탈계 제2게이트전극 및 게이트하드마스크의 순서로 적층된 게이트라인, 상기 게이트라인의 양측벽에 형성된 게이트스페이서, 및 상기 게이트라인 사이의 리세스된 활성영역의 표면 상에 선택적에피택셜성장을 통해 형성된 제1콘택층과 상기 제1콘택층 상의 제2콘택층의 이중 구조로 된 랜딩플러그콘택을 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(31)의 소정영역에 STI 공정을 이용하여 필드산화막(32)을 형성한다.
이어서, 필드산화막(32)에 의해 정의된 활성영역을 소정 깊이(300Å∼1000Å)로 식각하여 리세스된 활성영역(Recessed active region, 33)을 형성한다. 이와 같이, 리세스된 활성영역(33)을 이용하여 형성되는 트랜지스터는 리세스액티브채널 을 갖는 트랜지스터라고 한다.
도 2b에 도시된 바와 같이, 리세스된 활성영역(33)을 포함한 전면에 게이트산화막(34)을 형성한다.
다음으로, 게이트산화막(34) 상에 리세스된 활성영역(33)을 매립할때까지 게이트폴리실리콘막(35)을 증착한다. 이때, 게이트폴리실리콘막(35)은 적어도 300Å∼1000Å 두께로 증착하여 리세스된 활성영역(33)을 모두 필링(filling)한다.
이어서, 필드산화막(32)의 표면이 드러날때까지 게이트폴리실리콘막(35)을 CMP(Chemical Mechanical Polishing) 또는 에치백(Etchback)하여 평탄화시킨다. 이상의 공정을 활성영역 분리 공정이라고 한다.
도 2c에 도시된 바와 같이, 평탄화된 게이트폴리실리콘막(35) 상에 게이트메탈막(36)을 형성하고, 게이트메탈막(36) 상에 게이트하드마스크(37)를 형성한다. 여기서, 게이트메탈막(36)은 텅스텐막 또는 텅스텐실리사이드막을 300Å∼1200Å 두께로 증착하고, 게이트하드마스크(37)는 실리콘질화막을 1500Å∼2000Å 두께로 증착한다.
이어서, 게이트마스크 및 식각공정으로 게이트하드마스크(37), 게이트메탈막(36) 및 게이트폴리실리콘막(35)을 차례로 식각하여 게이트라인(100)을 형성한다. 이때, 게이트산화막(34)도 식각될 수 있으며, 게이트라인(100) 형성후에 잔류하는 게이트하드마스크(37)는 적어도 1000Å∼1500Å 두께로 잔류한다.
따라서, 리세스된 활성영역(33) 표면 상에 형성되는 게이트라인(100)은 게이트폴리실리콘막(35), 게이트메탈막(36) 및 게이트하드마스크(37)의 순서로 적층된 구조를 갖고, 필드산화막(32) 상부에 형성되는 게이트라인(100)도 게이트폴리실리콘막(35), 게이트메탈막(36) 및 게이트하드마스크(37)의 순서로 적층된 구조를 갖는다. 그리고, 게이트폴리실리콘막(35)은 실질적으로 반도체기판(21)의 표면 아래에 매립된 구조로 형성되므로, 게이트라인(100)의 총 스택높이가 현저히 감소한다. 이는 후속 층간절연막의 갭필 마진을 충분히 확보하여 보이드없이 층간절연막을 형성할 수 있음을 의미한다.
다음으로, 게이트라인(100)의 양측벽에 접하는 게이트스페이서(38)를 형성한다. 이때, 게이트스페이서(38)은 게이트라인(100)을 포함한 전면에 실리콘질화막을 증착한 후 에치백하여 형성한다.
도 2d에 도시된 바와 같이, 게이트스페이서(38) 형성후 노출된 리세스된 활성영역(33)의 표면 상에 선택적에피택셜성장(SEG) 공정을 이용하여 제1콘택층(39)을 형성한다. 이때, 제1콘택층(39)은 리세스된 활성영역(33)의 깊이 보다 높게 하고, 게이트라인(100)의 총 두께보다는 낮게 한다.
따라서, 제1콘택층(39)은 게이트라인(100) 사이에서 리세스된 활성영역(33) 상부를 매립하면서 반도체기판(31)의 표면 위로 일정 부분 돌출되는 구조가 된다(도 4b 참조).
다음으로, 게이트라인(100) 및 제1콘택층(39)간 절연을 위해 전면에 층간절연막(40)을 형성한 후, 게이트라인(100)의 상부 표면이 드러날때까지 CMP 공정을 통해 층간절연막(40)을 평탄화시킨다.
이어서, 층간절연막(40)에 대해 LPC(Landing Plug Contact) 자기정렬콘택식 각(SAC etch) 공정을 진행하여 랜딩플러그콘택을 위한 콘택홀(41)을 형성한다. 이때, 제1콘택층(39)을 자기정렬된 플러그로 사용하여 콘택홀(41)의 콘택영역을 확보한다.
그리고, 콘택홀(41) 형성을 위한 식각공정시 식각타겟이 제1콘택층(39)의 두께에 비례하여 감소하므로 자기정렬콘택식각공정의 마진을 확보할 수 있고, 자기정렬콘택식각시 배리어역할을 해주는 게이트하드마스크(37)의 두께도 감소시킬 수 있다.
도 2e에 도시된 바와 같이, 콘택홀(41)을 채울때까지 전면에 폴리실리콘막을 증착한 후 게이트라인의 상부 표면이 드러날때까지 CMP 또는 에치백 공정을 진행하여 제2콘택층(42)을 형성한다.
따라서, 본 발명의 랜딩플러그콘택은 제1콘택층(39)과 제2콘택층(42)의 이중 구조가 되며, 바람직하게 랜딩플러그콘택은 선택적에피택셜성장에 의한 제1콘택층(39)과 폴리실리실리콘막을 이용한 제2콘택층(42)의 이중 구조가 된다.
도 2e를 참조하여 본 발명의 반도체소자의 구조를 살펴보면, 리세스된 활성영역(33)을 갖는 반도체 기판(31), 리세스된 활성영역(33)의 표면 상에 게이트산화막(34), 실리콘계 제1게이트전극(35), 메탈계 제2게이트전극(36) 및 게이트하드마스크(37)의 순서로 적층된 게이트라인(100), 게이트라인(100)의 양측벽에 형성된 게이트스페이서(38), 및 게이트라인(100) 사이의 리세스된 활성영역(33)의 표면 상에 선택적에피택셜성장을 통해 형성된 제1콘택층(39)과 제1콘택층(39) 상의 제2콘택층(42)의 이중 구조로 된 랜딩플러그콘택을 포함한다.
전술한 바와 같은 본 발명은 선택적에피택셜성장을 통해 제1콘택층(39)을 형성해주므로써 콘택 계면의 특성을 개선하고, 콘택영역의 안정적인 확보가 가능하여 전반적인 셀의 콘택저항을 향상시킨다.
그리고, 선택적에피택셜성장을 이용한 제1콘택층(39)의 사용으로 인해 게이트하드마스크의 두께가 감소하고, 매립된(Buried) 게이트폴리실리콘막(35)으로 인해 게이트라인(100)의 스택높이가 감소하여 약 1000Å 이상 단차를 감소시킬 수 있다.
이와 같이, 1000Å 이상 단차를 감소시킴에 따라 LPC 자기정렬콘택식각의 안정적인 공정마진을 확보할 수 있으며, 층간절연막의 갭필시 보이드를 방지할 수 있다.
도 3은 본 발명의 실시예에 따른 반도체소자의 평면도이다.
도 3을 참조하면, 반도체기판(31)에 필드산화막(32)이 형성되고, 필드산화막(32)에 의해 정의된 활성영역은 리세스된 활성영역(33)으로 형성된다.
그리고, 리세스된 활성영역(33) 상부에 복수개의 게이트라인(100)이 형성되며, 게이트라인 사이의 리세스된 활성영역(33) 상에 제1콘택층(39)과 제2콘택층(42)의 이중구조로 된 랜딩플러그콘택(LPC)이 형성된다.
도 4a는 도 3의 Ⅰ∼Ⅰ'선에 따른 단면도이고, 도 4b는 도 3의 Ⅱ∼Ⅱ'선에 따른 단면도이다.
도 4a를 참조하면, 필드산화막(32) 사이의 리세스된 활성영역(33) 상에 게이트산화막(34)이 형성되고, 게이트산화막(34) 상에 게이트폴리실리콘막(35)이 리세 스된 활성영역(33)에 매립된 구조로 형성되고 있다.
그리고, 게이트폴리실리콘막(35)을 포함한 전면에 게이트메탈막(36)과 게이트하드마스크(37)의 적층이 형성된다.
도 4b를 참조하면, 필드산화막(32) 사이의 리세스된 활성영역(33)에 선택적에피택셜성장공정을 이용하여 형성한 제1콘택층(39)이 매립되고, 제1콘택층(39) 상에 폴리실리콘막으로 형성한 제2콘택층(42)이 형성됨을 알 수 있다.
이러한 제1콘택층(39)과 제2콘택층(42)의 이중구조로 된 랜딩플러그콘택 위에 스토리지노드콘택(SNC)이나 비트라인콘택(BLC)이 형성되는 것이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 리세스된 활성영역과 매립된 게이트폴리실리콘막을 형성하므로써 게이트라인의 총 스택높이를 낮추어 충분한 콘택영역 및 층간절연막의 갭필마진을 확보할 수 있는 효과가 있다.
또한, 본 발명은 랜딩플러그콘택으로 선택적에피택셜성장을 이용한 제1콘택층을 사용하므로써 셀의 콘택저항을 감소시키면서, 자기정렬콘택식각공정의 공정마진을 확보할 수 있는 효과가 있다.

Claims (18)

  1. 반도체기판의 소정영역에 필드산화막을 형성하는 단계;
    상기 필드산화막에 의해 정의된 활성영역을 소정 깊이로 식각하여 리세스된 활성영역을 형성하는 단계;
    상기 리세스된 활성영역의 표면 상에 게이트산화막, 제1게이트전극, 제2게이트전극 및 게이트하드마스크의 순서로 적층되는 게이트라인을 형성하는 단계;
    상기 게이트라인의 양측벽에 접하는 게이트스페이서를 형성하는 단계;
    상기 게이트라인 사이에 노출된 상기 리세스된 활성영역 표면 상에 제1콘택층을 형성하는 단계;
    상기 제1콘택층을 포함한 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막을 자기정렬콘택식각공정으로 식각하여 상기 제1콘택층의 표면을 노출시키는 콘택홀을 형성하는 단계: 및
    상기 제1콘택층 상에 상기 콘택홀을 채우는 제2콘택층을 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  2. 제1항에 있어서,
    상기 게이트라인을 형성하는 단계는,
    상기 리세스된 활성영역의 표면 상에 게이트산화막을 형성하는 단계;
    상기 게이트산화막 상에 상기 리세스된 활성영역을 매립할때까지 상기 제1게이트전극용 도전막을 형성하는 단계;
    상기 필드산화막의 표면이 드러날때까지 상기 제1게이트전극용 도전막을 평탄화시키는 단계;
    상기 평탄화된 제1게이트전극용 도전막 상에 상기 제2게이트전극용 도전막과 상기 게이트하드마스크용 절연막을 차례로 형성하는 단계; 및
    상기 게이트하드마스크용 절연막, 제2게이트전극용 도전막 및 제1게이트전극용 도전막을 게이트패터닝하여 상기 게이트라인을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  3. 제2항에 있어서,
    상기 제1게이트전극용 도전막은,
    적어도 상기 리세스된 활성영역의 깊이보다 두꺼운 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  4. 제3항에 있어서,
    상기 제1게이트전극용 도전막은,
    적어도 300Å∼1000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제 조 방법.
  5. 제2항에 있어서,
    상기 제1게이트전극용 도전막은,
    폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  6. 제2항에 있어서,
    상기 제2게이트전극용 도전막은,
    텅스텐막 또는 텅스텐실리사이드막으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  7. 제2항에 있어서,
    상기 제1게이트전극용 도전막을 평탄화시키는 단계는,
    CMP 또는 에치백으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  8. 제1항에 있어서,
    상기 제1콘택층은,
    선택적에피택셜성장 공정을 통해 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  9. 제8항에 있어서,
    상기 제1콘택층은,
    상기 리세스된 활성영역의 깊이보다 높게 하고 상기 게이트라인의 총 두께보다 낮게 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  10. 제1항에 있어서,
    상기 제2콘택층을 형성하는 단계는,
    상기 콘택홀을 채울때까지 전면에 폴리실리콘막을 증착하는 단계; 및
    상기 게이트라인의 상부 표면이 드러날때까지 상기 폴리실리콘막을 평탄화시키는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  11. 제10항에 있어서,
    상기 폴리실리콘막을 평탄화시키는 단계는, CMP 공정 또는 에치백으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 리세스된 활성영역은,
    300Å∼1000Å의 깊이로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  13. 리세스된 활성영역을 갖는 반도체 기판;
    상기 리세스된 활성영역의 표면 상에 게이트산화막, 실리콘계 제1게이트전극, 메탈계 제2게이트전극 및 게이트하드마스크의 순서로 적층된 게이트라인;
    상기 게이트라인의 양측벽에 형성된 게이트스페이서; 및
    상기 게이트라인 사이의 리세스된 활성영역의 표면 상에 선택적에피택셜성장을 통해 형성된 제1콘택층과 상기 제1콘택층 상의 제2콘택층의 이중 구조로 된 랜딩플러그콘택
    을 포함하는 반도체 소자.
  14. 제13항에 있어서,
    상기 게이트라인의 제1게이트전극은,
    적어도 상기 리세스된 활성영역의 깊이보다 두꺼운 두께인 것을 특징으로 하는 반도체소자.
  15. 제14항에 있어서,
    상기 리세스된 활성영역은,
    300Å∼1000Å의 깊이인 것을 특징으로 하는 반도체소자.
  16. 제13항에 있어서,
    상기 제1콘택층의 두께는,
    상기 리세스된 활성영역의 깊이보다 높고 상기 게이트라인의 총 두께보다 낮은 것을 특징으로 하는 반도체소자.
  17. 제13항에 있어서,
    상기 제1게이트전극은 폴리실리콘막인 것을 특징으로 하는 반도체소자.
  18. 제13항에 있어서,
    상기 제1콘택층은 선택적에피택셜성장에 의한 에피택셜실리콘층이고, 상기 제2콘택층은 폴리실리콘막인 것을 특징으로 하는 반도체소자.
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