KR20230042963A - 카본 함유의 콘택-펜스를 포함한 반도체 소자 - Google Patents

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KR20230042963A
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안준혁
김희중
이기석
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Abstract

본 발명의 기술적 사상은, 콘택 형성을 위한 식각 공정이 용이하게 진행될 수 있고, 콘택의 저항 특성이 개선된 반도체 소자를 제공한다. 그 반도체 소자는 기판 상에 형성된 소자 분리막에 의해 정의된 액티브 영역; 상기 액티브 영역을 가로지르며, 제1 방향으로 연장하는 상기 기판 내부에 형성된 워드 라인; 상기 워드 라인 상부에서 상기 제1 방향에 직교하는 제2 방향으로 연장하는 비트 라인; 상기 제1 방향으로 인접하는 상기 비트 라인들 사이에 배치되고, 상기 액티브 영역에 연결되고, 상기 액티브 영역에서 상기 기판의 상면에 수직 방향으로 연장하는 콘택; 상기 제2 방향으로 상기 콘택의 양 측면에 배치되고 상기 수직 방향으로 연장하는 콘택-펜스(contact-fence);를 포함하고, 상기 액티브 영역은 상기 제1 방향에 대해 빗각으로 연장된 바(bar) 형태를 가지며, 상기 콘택-펜스는 카본을 함유한 절연막을 포함한다.

Description

카본 함유의 콘택-펜스를 포함한 반도체 소자{Semiconductor device comprising carbon-contained contact-fence}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 카본 함유의 콘택-펜스를 포함한 반도체 소자에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소하고 있다. 따라서, 고도로 스케일링(scaling)된 반도체 소자에서 배선 라인과 액티브 영역을 연결하는 콘택의 형성 공정이 점차 복잡해지고 어려워지고 있다. 예컨대, 고도로 스케일링된 반도체 소자에서 콘택을 위한 공간이 감소하고, 그러한 좁은 공간을 식각해야 하는 공정 난이도가 증가하고 있다. 그에 따라, 콘택과 액티브 영역과의 미스-얼라인이 증가하고 있으며, 결과적으로 제품의 양산률 감소로 이어지고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 콘택 형성을 위한 식각 공정이 용이하게 진행될 수 있고, 콘택의 저항 특성이 개선된 반도체 소자를 제공하는 데에 있다.
또한, 본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은, 기판 상에 형성된 소자 분리막에 의해 정의된 액티브 영역; 상기 액티브 영역을 가로지르며, 제1 방향으로 연장하는 상기 기판 내부에 형성된 워드 라인; 상기 워드 라인 상부에서 상기 제1 방향에 직교하는 제2 방향으로 연장하는 비트 라인; 상기 제1 방향으로 인접하는 상기 비트 라인들 사이에 배치되고, 상기 액티브 영역에 연결되고, 상기 액티브 영역에서 상기 기판의 상면에 수직 방향으로 연장하는 콘택; 상기 제2 방향으로 상기 콘택의 양 측면에 배치되고 상기 수직 방향으로 연장하는 콘택-펜스(contact-fence);를 포함하고, 상기 액티브 영역은 상기 제1 방향에 대해 빗각으로 연장된 바(bar) 형태를 가지며, 상기 콘택-펜스는 카본을 함유한 절연막을 포함한, 반도체 소자를 제공한다.
또한, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 기판 상에 형성된 소자 분리막에 의해 정의된 액티브 영역; 상기 액티브 영역을 가로지르며, 제1 방향으로 연장하는 상기 기판 내부에 형성된 워드 라인; 상기 워드 라인 상부에서 상기 제1 방향에 직교하는 제2 방향으로 연장하는 비트 라인; 상기 제1 방향으로 인접하는 상기 비트 라인들 사이에 배치되고, 상기 액티브 영역에 연결되고, 상기 액티브 영역에서 상기 기판의 상면에 수직 방향으로 연장하는 콘택; 상기 제2 방향으로 상기 콘택의 양 측면에 배치되고 상기 수직 방향으로 연장하는 콘택-펜스;를 포함하고, 상기 액티브 영역은 상기 제1 방향에 대해 빗각으로 연장된 바 형태를 가지며, 상기 콘택-펜스는 SiN의 중심 펜스와 카본을 함유한 절연막의 외곽 펜스를 포함한, 반도체 소자를 제공한다.
더 나아가, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 기판 상에 형성된 소자 분리막에 의해 정의된 액티브 영역; 상기 액티브 영역을 가로지르며, 제1 방향으로 연장하는 상기 기판 내부에 형성된 워드 라인; 상기 워드 라인 상부에서 상기 제1 방향에 직교하는 제2 방향으로 연장하는 비트 라인; 상기 제1 방향으로 인접하는 상기 비트 라인들 사이에 배치되고, 상기 액티브 영역에 연결되고, 상기 액티브 영역에서 상기 기판의 상면에 수직 방향으로 연장하는 콘택; 상기 제2 방향으로 상기 콘택의 양 측면에 배치되고 상기 수직 방향으로 연장하는 콘택-펜스;를 포함하고, 상기 액티브 영역은 상기 제1 방향에 대해 빗각으로 연장된 바 형태를 가지며, 상기 콘택-펜스는 카본을 함유한 단일 절연막을 포함한, 반도체 소자를 제공한다.
본 발명의 기술적 사상에 의한 카본 함유의 콘택-펜스를 포함한 반도체 소자는, 콘택-펜스의 외곽 펜스가 카본을 함유한 절연막으로 형성되거나 콘택-펜스 전체가 카본을 함유한 절연막으로 형성됨으로써, 매몰 콘택(BC) 형성을 위한 식각 공정에서, 주변의 SiN막과의 식각률 차이에 기인하여 카본을 함유한 절연막의 일부가 식각되도록 할 수 있다. 그에 따라, 본 발명의 기술적 사상에 의한 반도체 소자는, 이러한 카본을 함유한 절연막의 일부 식각에 기인하여, 매몰 콘택(BC) 형성을 위한 식각 공정이 용이하게 진행될 수 있다. 또한, 카본을 함유한 절연막의 일부 식각을 통해 매몰 콘택(BC)의 사이즈를 증가시킴으로써, 매몰 콘택(BC)의 저항 특성을 개선할 수도 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 카본 함유의 콘택-펜스를 포함한 반도체 소자에 대한 평면도, 및 단면도들이다.
도 2a 내지 도 2e는 도 1c의 반도체 소자에서, 콘택-펜스의 다양한 구조를 보여주는 단면도들이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 카본 함유의 콘택-펜스를 포함한 반도체 소자에 대한 평면도들이다.
도 4a 내지 도 9b는 도 1a의 반도체 소자와 비교예의 반도체 소자의 제조 방법을 보여주는 평면도들이다.
도 10 내지 도 14는 도 3b의 반도체 소자와 비교예의 반도체 소자의 제조 방법을 보여주는 평면도들이다.
도 15a 내지 도 18b는 도 3b의 반도체 소자와 비교예의 반도체 소자의 제조 방법을 보여주는 평면도들이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 카본 함유의 콘택-펜스를 포함한 반도체 소자에 대한 평면도, 및 단면도들로서, 도 1b는 도 1a의 I-I' 부분을 절단한 단면도이고, 도 1c는 도 1a의 Ⅱ-Ⅱ' 부분을 절단한 단면도이다.
도 1a를 참조하면, 본 실시예에 따른 카본 함유의 콘택-펜스를 포함한 반도체 소자(100, 이하, 간단히 '반도체 소자'라 한다)는 복수의 활성 영역(ACT)을 포함할 수 있다. 활성 영역(ACT, 도 1b의 116 참조)은 기판(도 1b의 110 참조) 상에 형성된 소자 분리막(도 1b의 114 참조)을 통해 정의될 수 있다. 디자인 룰의 감소에 따라, 도 1a에 도시된 바와 같이, 활성 영역(ACT)은 사선(diagonal line or oblique line)의 바(bar) 형태로 배치될 수 있다.
반도체 소자(100)는 제1 방향(x 방향)으로 상호 평행하게 연장하는 복수의 워드 라인(WL)을 포함할 수 있다. 워드 라인(WL)은 활성 영역(ACT)을 가로질러 기판(110)의 내부에 매몰 구조로 형성될 수 있다. 워드 라인(WL)은 제2 방향(y 방향)을 따라 등간격으로 배치될 수 있다.
반도체 소자(100)는 제2 방향(y 방향)으로 상호 평행하게 연장하는 복수의 비트 라인(BL)을 포함할 수 있다. 비트 라인(BL)은 워드 라인(WL) 상부에서 워드 라인(WL)과 직교하면서 연장하고, 제1 방향(x 방향)을 따라 등간격으로 배치될 수 있다. 한편, 본 실시예의 반도체 소자(100)에서, 셀 영역에서 워드 라인(WL)이 매몰 구조로 형성됨에 따라 셀 영역의 비트 라인(BL)이 주변 영역 또는 코어 영역의 워드 라인과 동일 레벨로 형성될 수 있다. 그에 따라, 비트 라인(BL)은 글로벌 비트 라인(GBL)으로 언급될 수 있다.
한편, 본 실시예에 따른 반도체 소자(100)는 활성 영역(ACT) 상에 형성된 다양한 콘택 배열들, 예컨대, 다이렉트 콘택(Direct Contact, 미도시), 매몰 콘택(Buried Contact: BC, 도 1c의 160 참조), 및 랜딩 패드(Landing Pad, 1c의 170 참조) 등을 포함할 수 있다. 여기서, 다이렉트 콘택은 활성 영역(ACT)을 비트 라인(BL)에 연결시키는 콘택을 의미하고, 활성 영역(ACT)과 비트 라인(BL)이 교차하는 부분에 배치될 수 있다. 매몰 콘택(BC)은 활성 영역(ACT)을 커패시터의 하부 전극(미도시)에 연결시키는 콘택을 의미할 수 있다. 매몰 콘택(BC)은, 비트 라인(BL)과 유사하게 글로벌 매몰 콘택(GBC)으로 언급될 수 있다. 한편, 일반적으로 평면적인 배치 구조상 매몰 콘택(BC)과 커패시터의 하부 전극과의 오버랩되는 면적이 작을 수 있다. 그에 따라, 매몰 콘택(BC)과 커패시터의 하부 전극과 오버랩되는 면적, 및 콘택 면적의 확대를 위해 매몰 콘택(BC)과 커패시터의 하부 전극 사이에 랜딩 패드(도 1c의 170 참조)가 도입될 수 있다. 이와 같이 랜딩 패드(170)의 도입을 통해 매몰 콘택(BC)과 커패시터의 하부 전극 간의 콘택 면적을 확대함으로써, 활성 영역(ACT)과 커패시터 하부 전극 사이의 콘택 저항을 감소시킬 수 있다.
한편, 워드 라인(WL)은 반도체 소자(100)의 기판(110) 내에 매몰된 구조로 형성되고, 다이렉트 콘택과 매몰 콘택(BC) 사이의 활성 영역(ACT)을 가로질러 배치될 수 있다. 도 1a에 도시된 바와 같이 2개의 워드 라인(WL)이 하나의 활성 영역(ACT)을 가로질러 배치되고, 활성 영역(ACT)이 사선 방향으로 배치됨에 따라, 활성 영역(ACT)과 워드 라인(WL)은 90°미만의 예각을 이룰 수 있다.
다이렉트 콘택 및 매몰 콘택(BC)은 제1 방향(x 방향)과 제2 방향(y 방향)을 따라 일 직선 상에 배치될 수 있다. 한편, 제2 방향(y 방향)으로 매몰 콘택들(BC) 사이에 콘택-펜스(Fce, 도 1b의 150 참조)가 배치될 수 있다. 한편, 콘택-펜스(Fce)는 워드 라인(WL)과 오버랩될 수 있다. 구체적으로, 콘택-펜스(Fce)는 기판(110)의 상의 수직 방향으로 워드 라인(WL)의 상부에 배치되고, 비트 라인들(BL)사이에 배치될 수 있다. 제2 방향(y 방향)으로 콘택-펜스(Fce)는 제1 폭(W1)을 가지며, 매몰 콘택(BC)는 제2 폭(W2)을 가질 수 있다. 제1 폭(W1)과 제2 폭(W2)은 동일할 수도 있고, 서로 다를 수도 있다. 예컨대, 본 실시예의 반도체 소자(100)에서, 제1 폭(W1)과 제2 폭(W2)은 실질적으로 동일할 수 있다.
콘택-펜스(Fce)는 중심 부분의 중심 펜스(Fc, 도 1b의 152 참조)와 제1 방향(x 방향)으로 중심 펜스(Fc)의 양 측면의 외곽 펜스(Fo, 도 1b의 154 참조)를 포함할 수 있다. 본 실시예의 반도체 소자(100)에서, 중심 펜스(Fc)는 질화막 계통의 절연막으로 형성될 수 있다. 예컨대, 중심 펜스(Fc)는 실리콘나이트라이드(SiN)막으로 형성될 수 있다. 그러나 중심 펜스(Fc)의 재질이 SiN막에 한정되는 것은 아니다. 한편, 외곽 펜스(Fo)는 카본(C)을 함유한 절연막으로 형성될 수 있다. 예컨대, 외곽 펜스(Fo)는 실리콘옥사이드카본(SiOC)막, 또는 실리콘옥사이드카본나이트라이드(SiOCN)막로 형성될 수 있다. 그러나 외곽 펜스(Fo)의 재질이 전술한 물질막에 한정되는 것은 아니다.
이하에서, 도 1b 및 도 1c를 참조하여, 본 실시예의 반도체 소자(100)의 구조에 대해서 좀더 상세히 설명한다.
도 1b 및 도 1c를 참조하면, 본 실시예의 반도체 소자(100)는, 기판(110) 내에 소자 분리막(114)에 의해 정의된 활성 영역(116)을 포함할 수 있다. 도 1a에서 볼 수 있듯이, 활성 영역(116)은 평면적으로 제1 방향(x 방향)에 대해 예각을 갖는 바-형태를 가질 수 있다. 기판(110)은, 예컨대, 실리콘(Si)을 포함할 수 있다. 일부 실시예들에서, 기판(110)은 저마늄(Ge)과 같은 반도체 원소, 또는 실리콘저마늄(SiGe), 실리콘카바이드(SiC), 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 또는 인듐포스파이드(InP)와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 기판(110)은 도전 영역, 예컨대, 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
소자 분리막(114)은 단일 절연막 구조, 또는 외부 절연막(114A) 및 내부 절연막(114B)을 포함하는 구조를 가질 수 있다. 외부 절연막(114A) 및 내부 절연막(114B)은 서로 다른 물질로 형성될 수 있다. 예컨대, 외부 절연막(114A)은 산화막으로 형성되고, 내부 절연막(114B)은 질화막으로 형성될 수 있다. 그러나 소자 분리막(114)의 구조와 재질이 전술한 내용에 한정되는 것은 아니다.
본 실시예의 반도체 소자(100)는, 기판(110) 내에 매몰 구조의 워드 라인(124)을 포함할 수 있다. 예컨대, 워드 라인(124)의 상면은 기판(110)의 상면보다 낮을 수 있다. 구체적으로, 워드 라인(124)은 트렌치 내의 하부에 배치되고, 워드 라인(124)의 하면 상에 게이트 절연막(122)이 배치될 수 있다. 트렌치 내의 워드 라인(124)의 상부에는 매몰 절연막(126)이 배치될 수 있다. 도 1b 및 도 1c에서 알 수 있듯이, 워드 라인(124)은 소자 분리막(114) 부분에서 깊게 배치되고, 활성 영역(116)의 부분에서 얇게 배치될 수 있다. 워드 라인(124)은, 예컨대, Ti, TiN, Ta, TaN, W, WN, TiSiN, 또는 WSiN 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 게이트 절연막(122)은, 예컨대, SiO2, SiN, SiON, ONO(oxide/nitride/oxide), 또는 SiO2보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 매몰 절연막(126)의 상면은 기판(110)의 상면과 대략 동일 레벨에 위치할 수 있다. 매몰 절연막(126)은 SiO2, SiN, SiON, 또는 이들의 조합을 포함할 수 있다.
워드 라인(124)는 제1 방향(x 방향)으로 연장하고, 제2 방향(y 방향)을 따라 서로 이격될 수 있다. 도 1a에 도시된 바와 같이, 워드 라인(124)은, 평면적으로, 활성 영역(116)과 예각을 가지고 교차하며, 하나의 활성 영역(116)에 2개의 워드 라인(124)이 가로질러 배치될 수 있다. 워드 라인(124)의 양쪽의 활성 영역(116)은 소스/드레인 영역을 구성하며, 고농도의 불순물 이온을 포함할 수 있다. 한편, 활성 영역(116)의 중앙 부분이 공통 소스 영역을 구성하고, 다이렉트 콘택에 연결될 수 있다. 또한, 활성 영역(116)의 양쪽 외곽 부분은 드레인 영역을 구성하며, 매몰 콘택(160)에 연결될 수 있다.
본 실시예의 반도체 소자(100)는, 기판(110) 상에 배치된 비트 라인 구조체(140)를 포함할 수 있다. 비트 라인 구조체(140)는 제2 방향(y 방향)으로 연장하고, 제1 방향(x 방향)을 따라 서로 이격될 수 있다. 비트 라인 구조체(140)는 비트 라인(145), 캡핑 절연막(148), 및 스페이서(147)를 포함할 수 있다. 일부 실시예들에서, 비트 라인(145)은 불순물이 도핑된 반도체막, 금속막, 금속질화막, 또는 금속실리사이드막 중에서 선택되는 적어도 하나의 물질막을 포함할 수 있다. 비트 라인(145)은 다중막으로 형성될 수도 있다. 예컨대, 비트 라인(145)은 폴리실리콘막(142), WN막(144), 및 W막(146)이 순차적으로 적층된 적층 구조를 가질 수 있다. 일부 실시예들에서, 비트 라인(145)은 단일 도전막으로 형성될 수도 있다. 비트 라인(145)은 층간 절연막(130)을 관통하는 다이렉트 콘택을 통해 활성 영역(116)에 연결될 수 있다.
캡핑 절연막(148)은 비트 라인(145) 상에 배치되고, 예컨대, SiN막을 포함할 수 있다. 스페이서(147)는 비트 라인(145)과 캐핑 절연막(148)의 측면을 덮을 수 있다. 스페이서(147)는 단일막 구조, 또는 다중막 구조를 가질 수 있다. 예컨대, 스페이서(147)는 다중막 구조를 가지며, 제1 내지 제3 스페이서를 포함할 수 있다. 여기서, 제1 및 제3 스페이서는 SiN막을 포함하고, 제2 스페이서는 SiO2막을 포함할 수 있다. 그러나 스페이서(147)의 다중막 구조, 및 다중막의 재질이 전술한 내용에 한정되는 것은 아니다.
본 실시예의 반도체 소자(100)는, 기판(110) 상에 배치된 콘택-펜스(150)를 포함할 수 있다. 콘택-펜스(150)는 워드 라인(124) 상부의 매몰 절연막(126) 상에 배치될 수 있다. 콘택-펜스(150)는 제1 방향(x 방향)으로 비트 라인 구조체들(140) 사이에 배치되고, 제2 방향(y 방향)으로 매몰 콘택들(160) 사이에 배치될 수 있다. 콘택-펜스(150)는 중심 펜스(152)와 외곽 펜스(154)를 포함할 수 있다. 중심 펜스(152)는, 예컨대, SiN막을 포함할 수 있다. 또한, 외곽 펜스(154)는 카본을 함유한 절연막, 예컨대, SiOC막, 또는 SiOCN막을 포함할 수 있다. 콘택-펜스(150)는 제2 방향(y 방향)으로 매몰-콘택들(160)을 서로 절연시킬 수 있다.
도 1c에 도시된 바와 같이, 콘택-펜스(150)은 제2 방향(y 방향)으로 상부와 하부의 폭이 균일한 형태를 가질 수 있다. 그러나 콘택-펜스(150)의 단면 형태가 그에 한정되는 것은 아니다. 콘택-펜스(150)의 다양한 단면 구조에 대해서는 도 2a 내지 도 2e의 설명 부분에서 좀더 상세히 설명한다.
본 실시예의 반도체 소자(100)는, 기판(110) 상에 배치된 매몰 콘택(160)을포함할 수 있다. 매몰 콘택(160)은 제1 방향(x 방향)으로 비트 라인 구조체들(140) 사이에 배치되고, 제2 방향(y 방향)으로 콘택-펜스들(150) 사이에 배치될 수 있다. 매몰 콘택(160)은 폴리실리콘막을 포함할 수 있다. 여기서, 폴리실리콘막은 불순물로 도핑된 폴리실리콘막일 수 있다. 일부 실시예들에서, 매몰 콘택(160)은 금속막, 금속실리사이드막, 금속질화막, 또는 이들의 조합을 포함할 수 있다. 매몰 콘택(160)은 배리어막(미도시)과 배리어막 상의 도전막을 포함하는 구조를 가질 수 있다. 일부 실시예에서 배리어막은 Ti/TiN 적층 구조를 포함할 수 있다. 한편, 매몰 콘택(160)이 금속막을 포함하는 경우에, 매몰 콘택(160)과 활성 영역(116) 사이에 금속실리사이드막이 배치될 수 있다. 예컨대, 금속실리사이드막은 코발트실리사이드(CoSix)막일 수 있다. 그러나 금속실리사이드막이 CoSix막에 한정되는 것은 아니다.
매몰 콘택(160)은 활성 영역(116)에 연결될 수 있다. 도 1c에 도시된 바와 같이, 매몰 콘택(160)의 하면은 활성 영역(116)의 상면보다 낮을 수 있다. 그러나 일부 실시예들에서, 매몰 콘택(160)의 하면은 활성 영역(116)의 상면과 실질적으로 동일할 수도 있다.
본 실시예의 반도체 소자(100)는, 매몰 콘택(160) 상에 랜딩 패드(170)를 포함할 수 있다. 랜딩 패드(170)는 매몰 콘택(160)과의 접촉 부분에 금속실리사이드막을 포함할 수 있다. 예컨대, 금속실리사이드막은 CoSix막일 수 있다. 그러나 금속실리사이드막이 CoSix막에 한정되는 것은 아니다. 랜딩 패드(170)는 배리어막과 배리어막 상의 금속막을 포함할 수 있다. 일부 실시예에서 배리어막은 Ti/TiN 적층 구조를 포함할 수 있다. 또한, 일부 실시예에서 금속막은 W막을 포함할 수 있다.
콘택-펜스(150)와 랜딩 패드(170) 상부에 상부 절연막(180), 및 커패시터(미도시)가 배치될 수 있다. 상부 절연막(180)은 산화막 또는 질화막 재질로 형성될 수 있다. 커패시터의 하부 전극이 상부 절연막(180)을 관통하여 랜딩 패드(170)에 전기적으로 연결될 수 있다.
본 실시예의 반도체 소자(100)에서, 콘택-펜스(150)의 외곽 펜스(154)가 카본을 함유한 절연막으로 형성됨으로써, 매몰 콘택(160) 형성을 위한 식각 공정에서, 주변의 SiN막과의 식각율 차이에 기인하여 외곽 펜스(154)의 일부가 식각되도록 할 수 있다. 그에 따라, 본 실시예의 반도체 소자(100)는, 이러한 외곽 펜스(154)의 일부 식각에 기인하여, 매몰 콘택(160) 형성을 위한 식각 공정이 용이하게 진행될 수 있다. 또한, 외곽 펜스(154)의 일부 식각을 통해 매몰 콘택(160)의 사이즈를 증가시킴으로써, 매몰 콘택(160)의 저항 특성을 개선할 수도 있다. 콘택-펜스(150)의 외곽 펜스(154)의 일부 식각과 관련하여, 도 4a 내지 도 9b의 설명 부분에서 좀더 상세히 설명한다. 더 나아가, 본 실시예의 반도체 소자(100)는 콘택-펜스(150)로 이용하는 카본을 함유한 절연막은 유전율이 낮아 절연 특성이 우수하고, 또한 기생 커패시턴스를 감소시킬 수 있다. 예컨대, SiOC막은 4.2 내지 4.9의 저유전율을 가지는데, 이러한 SiOC막을 콘택-펜스(150)로 이용함으로써, 매몰 콘택(160) 간의 절연 특성을 강화하고, 또한, 기생 커패시턴스를 최소화할 수 있다.
도 2a 내지 도 2e는 도 1c의 반도체 소자에서, 콘택-펜스의 다양한 구조를 보여주는 단면도들로서, 콘택-펜스에 대한 부분만이 도시되고 있다. 도 1a 내지 도 1c의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 2a를 참조하면, 본 실시예의 반도체 소자(100)에서, 콘택-펜스(150)는 하부 부분(150l)과 상부 부분(150u)을 포함할 수 있다. 또한, 제2 방향(y 방향)으로 하부 부분(150l)의 폭이 상부 부분(150u)보다 작을 수 있다. 그에 따라, 하부 부분(150l)과 상부 부분(150u)의 경계 부분에 제1 단차(S1)가 형성될 수 있다.
참고로, 이러한 콘택-펜스(150)의 구조는, 매몰 콘택(160)을 형성할 때, 폴리실리콘막의 상부 부분을 제거함에 따라 나타날 수 있다. 좀더 구체적으로, 콘택-펜스(150)의 형성 후에, 매몰 콘택(160)을 위한 공간을 형성하고, 그 공간을 폴리실리콘막으로 채워 매몰 콘택(160)을 형성한다. 이후, 폴리실리콘막의 상부 부분을 에치-백(back-back) 등의 식각 공정을 통해 제거하고, 금속막으로 채워 랜딩 패드(170)를 형성한다. 일부 실시예들에서 폴리실리콘막과 금속막 사이에 금속실리사이드막을 형성할 수 있다. 한편, 폴리실리콘막의 상부 부분을 제거하는 공정에서, 콘택-펜스(150)의 상부 부분의 측면의 일부가 함께 제거되어 얇아질 수 있다. 그에 따라, 콘택-펜스(150)의 상부 부분 상에 SiN막을 소정 두께로 추가 형성함으로써, 도시된 구조의 콘택-펜스(150)가 구현될 수 있다.
한편, 도 2a에 도시된 바와 같이, 콘택-펜스(150)의 하부 부분(150l)의 하단은 워드 라인(124) 상의 매몰 절연막(126)에 콘택할 수 있다. 일부 실시예들에서, 콘택-펜스(150)의 하부 부분(150l)의 하단은 매몰 절연막(126)에 삽입된 구조로 형성될 수도 있다. 여기서, 매몰 절연막(126)의 상면은 활성 영역(116)의 상면과 실질적으로 동일한 기준 레벨(H0)을 가질 수 있다. 또한, 제1 단차(S1)에 대응하는 제1 레벨(H1)은 금속막이나 금속실리사이드막이 형성되는 레벨에 해당할 수 있다. 여기서, 금속실리사이드막은, 예컨대, CoSix막일 수 있다. 여기서, 제2 레벨(H2)는 매몰 콘택(160)의 하단의 레벨에 해당할 수 있다.
도 2b를 참조하면, 본 실시예의 반도체 소자(100)에서, 콘택-펜스(150A)는 하부 부분(150l)과 상부 부분(150u1)을 포함할 수 있다. 또한, 제2 방향(y 방향)으로 하부 부분(150l)의 폭은 상부 부분(150u1)보다 클 수 있다. 그에 따라, 하부 부분(150l)과 상부 부분(150u1)의 경계 부분에 제2 단차(S2)가 형성될 수 있다. 이러한 콘택-펜스(150A)의 구조는, 매몰 콘택(160)의 폴리실리콘막의 상부 부분을 제거하는 공정에 의해 얇아진 콘택-펜스(150)에 추가적인 SiN막을 형성하지 않은 상태의 구조에 해당할 수 있다.
도 2c를 참조하면, 본 실시예의 반도체 소자(100)에서, 콘택-펜스(150B)의 구조는, 도 2a의 콘택-펜스(150)의 구조와 유사할 수 있다. 예컨대, 콘택-펜스(150B)는 하부 부분(150l1), 및 상부 부분(150u)을 포함할 수 있다. 또한, 제2 방향(y 방향)으로 하부 부분(150l1)의 폭이 상부 부분(150u)보다 작을 수 있다. 그에 따라, 하부 부분(150l1)과 상부 부분(150u)의 경계 부분에 제1 단차(S1)가 형성될 수 있다. 다만, 콘택-펜스(150B)는, 하부 부분(150l1)의 하단이 기준 레벨(H0)보다 낮은 부분까지 연장된 구조를 가질 수 있다. 다시 말해서, 매몰 절연막(126a)의 상면이 기준 레벨(H0)보다 낮은 제3 레벨(H3)을 가지며, 콘택-펜스(150B)의 하부 부분(150l1)의 하단이 매몰 절연막(126a)의 상면에 콘택할 수 있다. 한편, 일부 실시예들에서, 콘택-펜스(150B)의 하부 부분(150l1)의 하단은 매몰 절연막(126a)에 삽입된 구조로 형성될 수도 있다.
이러한 콘택-펜스(150B)의 구조는, 콘택-펜스(150B)가 양각 구조로 형성됨에 따라 나타날 수 있다. 여기서, 양각 구조는 해당 패턴을 위한 물질막을 형성하고, 그 물질막을 패터닝하여 해당 패턴을 형성한 구조를 의미할 수 있다. 반면에, 음각 구조는 희생막을 형성하고, 패터닝을 통해 희생막에 트렌치를 형성하며, 트렌치에 해당 물질막을 채운 후에 희생막을 제거하여 해당 패턴을 형성한 구조를 의미할 수 있다.
한편, 양각 구조의 경우, 물질막을 형성 전에, 활성 영역(116) 상의 절연막을 제거하는 공정이 선행될 수 있고, 그러한 절연막의 제거 공정에서, 매몰 절연막(126a)의 상부 일부가 제거됨에 따라, 매몰 절연막(126a)의 상면은 기준 레벨(H0)보다 낮은 제3 레벨(H3)을 가질 수 있다. 결과적으로 양각 구조의 콘택-펜스(150E)의 구조에서, 하부 부분(150l1)의 하단은 기준 레벨(H0)보다 낮은 제3 레벨(H3)까지 연장할 수 있다. 한편, 앞서 도 2a 내지 도 2d의 콘택-펜스들(150, 150A ~ 150C)의 경우, 음각 구조로 형성될 수 있다.
도 2d를 참조하면, 본 실시예의 반도체 소자(100)에서, 콘택-펜스(150C)의 구조는, 도 2b의 콘택-펜스(150A)의 구조와 유사할 수 있다. 예컨대, 콘택-펜스(150C)는 하부 부분(150l1), 및 상부 부분(150u1)을 포함할 수 있다. 또한, 제2 방향(y 방향)으로 하부 부분(150l1)의 폭이 상부 부분(150u1)의 폭보다 클 수 있다. 그에 따라, 하부 부분(150l1)과 상부 부분(150u1)의 경계 부분에 제2 단차(S2)가 형성될 수 있다. 다만, 콘택-펜스(150C)는, 하부 부분(150l1)의 하단이 기준 레벨(H0)보다 낮은 제3 레벨(H3)까지 연장된 구조를 가질 수 있다. 이러한 콘택-펜스(150C)의 구조는, 콘택-펜스(150C)가 양각 구조로 형성됨에 따라, 나타날 수 있다.
도 2e를 참조하면, 본 실시예의 반도체 소자(100)에서, 콘택-펜스(150D)는, 제2 방향(y 방향)으로 상부와 하부에서의 폭이 균일할 수 있다. 일부 실시예들에서, 콘택-펜스(150D)는 제2 방향(y 방향)의 폭이 상부로 갈수록 점점 증가하는 구조를 가질 수도 있다. 이러한 콘택-펜스(150D)의 구조는, 매몰 콘택(160)을 금속막으로 형성함에 따라, 나타날 수 있다. 다시 말해서, 매몰 콘택(160)을 위한 공간을 금속막으로만 채워 매몰 콘택(160)을 형성함으로써, 폴리실리콘막의 상부 부분을 제거하는 공정이 생략될 수 있다. 그에 따라, 콘택-펜스(150D)의 상부 부분은 얇아지지 않고 하부 부분과 동일한 폭을 유지할 수 있다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 카본 함유의 콘택-펜스를 포함한 반도체 소자에 대한 평면도들이다. 도 1a 내지 도 2e의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 3a를 참조하면, 본 실시예의 반도체 소자(100a)는 콘택-펜스(150a, Fce1)가 카본 함유의 단일 절연막을 포함한다는 측면에서, 도 1a의 반도체 소자(100)와 다를 수 있다. 구체적으로, 본 실시예의 반도체 소자(100a)에서, 콘택-펜스(150a)는 카본을 함유한 단일 절연막, 예컨대, SiOC막, 또는 SiOCN막을 포함할 수 있다. 그에 따라, 콘택-펜스(150a)는 중심 펜스와 외곽 펜스로 구별되지 않을 수 있다. 본 실시예의 반도체 소자(100a)에서, 콘택-펜스(150a)와 매몰 콘택(160, BC)은 제2 방향(y 방향)으로 제1 폭(W1)과 제2 폭(W2)을 가지며, 제1 폭(W1)과 제2 폭(W2)은 실질적으로 동일할 수 있다. 본 실시예의 반도체 소자(100a)의 제조 과정과 관련하여, 도 10 내지 도 14의 설명 부분에서 좀더 상세히 설명한다.
도 3b를 참조하면, 본 실시예의 반도체 소자(100b)는 콘택-펜스(150b, Fce2)가 카본 함유의 단일 절연막을 포함한다는 측면에서, 도 3a의 반도체 소자(100a)와 유사할 수 있다. 그러나 본 실시예의 반도체 소자(100b)는, 제2 방향(y 방향)으로 매몰 콘택(160a, BC')의 폭이 도 3a의 반도체 소자(100a)의 매몰 콘택(160)의 폭보다 크다는 점에서, 도 3a의 반도체 소자(100a)와 다를 수 있다.
구체적으로, 본 실시예의 반도체 소자(100b)에서, 콘택-펜스(160a)는 카본을 함유한 단일 절연막, 예컨대, SiOC막, 또는 SiOCN막을 포함할 수 있다. 또한, 콘택-펜스(160a)는 중심 펜스와 외곽 펜스로 구별되지 않을 수 있다. 한편, 실시예의 반도체 소자(100b)에서, 콘택-펜스(150b)와 매몰 콘택(160a)은 제2 방향(y 방향)으로 제1 폭(W1')과 제2 폭(W2')을 가지며, 제2 폭(W2')은 제1 폭(W1)보다 클 수 있다. 결과적으로, 본 실시예의 반도체 소자(100b)의 매몰 콘택(160a)은 도 3a의 반도체 소자(100a)의 매몰 콘택(160)보다 클 수 있다. 본 실시예의 반도체 소자(100b)의 제조 과정과 관련하여, 도 10 내지 도 18b의 설명 부분에서 좀더 상세히 설명한다.
도 4a 내지 도 9b는 도 1a의 반도체 소자와 비교예의 반도체 소자의 제조 방법을 보여주는 평면도들로서, 도 4a, 도 5, 도 6a, 도 7a, 도 8, 및 도 9a는 도 1a의 반도체 소자의 제조 과정에 대한 평면도들이고, 도 4b, 도 6b, 도 7b, 및 도 9b는 비교예의 반도체 소자의 제조 과정에 대한 평면도들이다. 도 1a 내지 도 1c를 함께 참조하여 설명하고, 도 1a 내지 도 3b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 4a 및 도 4b를 참조하면, 본 실시예의 반도체 소자(100)의 제조 과정에서, 기판(110) 내에 활성 영역(116)과 워드 라인(124)이 형성되고, 기판(110) 상부에 비트 라인 구조체(140)가 형성될 수 있다. 이후, 기판(110) 상에, 비트 라인 구조체들(140) 사이를 채우고 비트 라인 구조체(140)를 덮는 몰드 희생막(190)을 형성한다. 이후, 몰드 희생막(190)을 패터닝하여 제2 방향(y 방향)으로 제3 폭(W3)을 갖는 제1 트렌치(T1)를 형성한다. 제1 트렌치(T1)의 형성을 통해, 제1 트렌치(T1)의 바닥면에 매몰 절연막(126)이 노출되고, 또한, 비트 라인 구조체(140)의 상면이 노출될 수 있다.
한편, 비교예의 반도체 소자에서도, 동일한 과정을 통해, 몰드 희생막(190)에, 제2 방향(y 방향)으로 제4 폭(W4)을 갖는 제2 트렌치(T2)를 형성한다. 제3 폭(W3)은 제4 폭(W4)보다 클 수 있다. 도 4a에서, 제1 트렌치(T1) 내의 점선은 제2 트렌치(T2)의 제4 폭(W4)에 대응할 수 있다. 비교예의 반도체 소자에서, 제2 트렌치(T2)의 형성 후, 남은 몰드 희생막(190)의 제2 방향(y 방향)의 폭은 제2 폭(W2)일 수 있다. 제2 폭(W2)과 제4 폭(W4)은 실질적으로 동일할 수 있다. 일부 실시예들에서, 제2 폭(W2)과 제4 폭(W4)은 서로 다를 수도 있다.
한편, 몰드 희생막(190)은 산화막 또는 SOH(Spin On Hard Mask)로 형성될 수 있다. 여기서, SOH는 탄소 함량이 총 중량을 기준으로 약 85 ∼ 99 중량%의 비교적 높은 탄소 함량을 가지는 탄화수소 화합물 또는 그 유도체로 이루어진 물질을 의미할 수 있다. 이러한 몰드 희생막(190)은 애싱(ashing) 및 스트립(strip) 공정으로 쉽게 제거할 수 있다. 그에 따라, 차후 별도의 식각 공정을 수행하지 않고 애싱 및 스트립 공정만으로 몰드 희생막(190)을 용이하게 제거할 수 있다. 한편, 몰드 희생막(190)은 SOH 대신 ACL(Amorphous Carbon Layer)로 형성될 수도 있다.
도 5를 참조하면, 본 실시예의 반도체 소자(100)의 제조 과정에서, 제1 트렌치(T1) 형성 후, 제1 트렌치(T1)의 바닥면과 측벽을 덮는 카본 함유 절연막(154a)을 소정 두께로 형성한다. 카본 함유 절연막(154a)은, 예컨대, SiOC막 또는 SiOCN막을 포함할 수 있다. 도 5에서, 카본 함유 절연막(154a)이 제1 트렌치(T1) 내부에만 형성되는 것으로 도시되고 있지만, 실제로는 비트 라인(BL)의 상면과 몰드 희생막(190)의 상면 상에도 카본 함유 절연막(154a)이 형성될 수 있다.
한편, 비교예의 반도체 소자의 경우, 카본 함유 절연막을 형성하는 과정은 없고, 따라서, 그에 대응하는 도면은 없다.
도 6a 및 도 6b를 참조하면, 본 실시예의 반도체 소자(100)의 제조 과정에서, 카본 함유 절연막(154a)의 형성 후, 제1 트렌치(T1)의 남은 부분을 채우는 SiN막을 형성한다. SiN막은 제1 트렌치(T1)를 채우도록 제1 트렌치(T1) 내부의 카본 함유 절연막(154a) 상에 형성될 수 있다. 또한, SiN막은 비트 라인(BL)의 상면과 몰드 희생막(190)의 상면 상의 카본 함유 절연막(154a) 상에도 형성될 수 있다. 이후, 카본 함유 절연막(154a)과 SiN막의 일부를 제거하여 비트 라인 구조체(140)의 상면을 노출시키는 평탄화 공정을 수행한다. 평탄화 공정은, 예컨대, 에치-백 또는 CMP 공정을 통해 이루어질 수 있다. 평탄화 공정 이후에, 제1 트렌치(T1) 내에만 카본 함유 절연막(154a)과 SiN막이 존재할 수 있다. 제1 트렌치(T1) 내에 남은 SiN막은 중심 펜스(152)에 해당할 수 있다.
한편, 비교예의 반도체 소자에서, 제2 트렌치(T2)를 채우는 SiN막을 형성한다. 즉, SiN막은 제2 트렌치(T2) 내부를 채우고, 또한, 비트 라인(BL)의 상면과 몰드 희생막(190)의 상면 상에 형성될 수 있다. 이후, SiN막의 일부를 제거하여 비트 라인 구조체(140)의 상면을 노출시키는 평탄화 공정을 수행한다. 평탄화 공정은, 예컨대, 에치-백 또는 CMP 공정을 통해 이루어질 수 있다. 평탄화 공정 이후에, 제1 트렌치(T1) 내에만 SiN막이 존재할 수 있다. 제1 트렌치(T1) 내에 남은 SiN막은 비교예의 반도체 소자의 콘택-펜스(155)에 해당할 수 있다.
도 7a 및 도 7b를 참조하면, 본 실시예의 반도체 소자(100)의 제조 과정에서, 평탄화 공정 후, 몰드 희생막(190)을 제거한다. 예컨대, 몰드 희생막(190)이 SOH로 형성된 경우, 애싱 공정을 통해 제거하고, 몰드 희생막(190)이 산화막으로 형성된 경우, 습식 식각 공정을 통해 제거할 수 있다. 몰드 희생막(190)의 제거, 및/또는 추가적인 식각 공정을 통해, 기판(110)의 상면, 예컨대, 활성 영역(116)의 상면을 노출시킬 수 있다. 활성 영역(116)의 상면의 노출은, 몰드 희생막(190)의 제거 후, 활성 영역(116)의 상면 상의 절연막을 제거하는 추가적인 식각 공정을 통해 이루어질 수 있다. 여기서 추가적인 식각 공정은, 예컨대, 건식 식각 공정일 수 있다. 한편, 일부 실시예들에서, 몰드 희생막(190)의 형성 전에 활성 영역(116)의 상면 상의 절연막을 제거할 수도 있고, 그러한 경우, 몰드 희생막(190)의 제거만으로 활성 영역(116)의 상면을 노출시킬 수도 있다.
한편, 비교예의 반도체 소자에서도, 평탄화 공정 후, 몰드 희생막(190)을 제거한다. 또한, 몰드 희생막(190)의 제거 및/또는 추가적인 식각 공정을 통해, 활성 영역(116)의 상면을 노출시킬 수 있다.
도 8을 참조하면, 본 실시예의 반도체 소자(100)의 제조 과정에서, 몰드 희생막(190)의 제거 후, 카본 함유 절연막(154a)의 일부를 제거하는 공정을 수행한다. 전술한 바와 같이, 비트 라인 구조체(140)의 최외곽 부분에는 스페이서(147)가 배치될 수 있고, 스페이서(147)는 예컨대, SiN막으로 형성될 수 있다. 그에 따라, SiN막과 식각 선택비를 갖는 에천트를 이용하여 카본 함유 절연막(154a)의 일부를 제거할 수 있다. 도 8에서, 화살표 길이의 차이는 식각율 차이를 나타낼 수 있다. 따라서, 비트 라인 구조체(140)의 스페이서(147)에 대한 최소 식각 깊이를 가지고, 카본 함유 절연막(154a)을 소정 깊이까지, 예컨대, 중심 펜스(152)까지 식각할 수 있다.
한편, 카본 함유 절연막(154a)의 일부의 제거 공정은 여러 가지 방법을 통해 이루어질 수 있다. 첫 번째, 앞서 몰드 희생막(190)의 제거 공정에서, 카본 함유 절연막(154a)의 일부를 함께 제거할 수 있다. 예컨대, 몰드 희생막(190)이 SOH로 형성된 경우, 몰드 희생막(190)을 애싱으로 제거할 때, 카본 함유 절연막(154a)의 일부도 함께 제거할 수 있다. 두 번째, 카본 함유 절연막(154a)에 대한 별도의 애싱 공정이니 습식 식각을 통해 카본 함유 절연막(154a)의 일부를 제거할 수 있다. 세 번째, 활성 영역(116)의 상면 상의 절연막을 추가적인 식각 공정을 통해 제거할 때, 식각 선택비 차이를 이용하여 카본 함유 절연막(154a)의 일부를 제거할 수도 있다.
한편, 비교예의 반도체 소자의 경우, 카본 함유 절연막을 포함하지 않으므로, 카본 함유 절연막의 일부의 제거 과정은 없고, 따라서, 그에 대응하는 도면은 없다.
도 9a 및 도 9b를 참조하면, 본 실시예의 반도체 소자(100)의 제조 과정에서, 카본 함유 절연막(154a)의 일부의 제거 후, 몰드 희생막(190) 및 카본 함유 절연막(154a)의 일부가 제거된 부분을 도전막, 예컨대, 폴리실리콘막으로 채워 매몰 콘택(160)을 형성한다. 한편, 본 실시예의 반도체 소자(100)에서, 카본 함유 절연막(154a)의 일부의 제거를 통해, 외곽 펜스(154)가 형성됨으로써, 중심 펜스(152)와 외곽 펜스(154)를 포함한 콘택-펜스(150)가 완성될 수 있다. 또한, 제2 방향(y 방향)으로 콘택-펜스(150)의 제1 폭(W1)을 가지며, 매몰 콘택(160)은 제2 폭(W2)을 가질 수 있다. 도 9a에서, 점선 부분은 카본 함유 절연막(154a)의 일부가 제거되기 전의 카본 함유 절연막(154a)의 경계 부분을 나타낸다.
한편, 비교예의 반도체 소자의 경우도, 몰드 희생막(190)이 제거된 부분을 도전막으로 채워 매몰 콘택(BCc)을 형성한다. 제2 방향(y 방향)으로 콘택-펜스(155)는 제4 폭(W4)을 가지며, 매몰 콘택(BCc)은 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)과 제4 폭(W4)은 실질적으로 동일할 수 있다. 도 9a 및 도 9b에서, 매몰 콘택(160, BCc)은 몰드 희생막(190)이 제거된 부분들 모두에 형성되나, 비교의 편의를 위해 한 곳만 해칭하여 표시하고 있다.
본 실시예의 반도체 소자(100)의 제조 방법은, 카본 함유 절연막(154a)을 이용함으로써, 비교예의 반도체 소자의 매몰 콘택(BCc)과 동일한 사이즈의 매몰 콘택(160)을 형성하면서, 식각 공정을 용이하게 진행할 수 있다. 예컨대, 제1 트렌치(T1)을 형성하는 공정에서, 제1 트렌치(T1)는 제4 폭(W4)보다 넓은 제3 폭(W3)을 가짐으로써, 제1 트렌치(T1)의 형성 공정이 비교예의 반도체 소자의 제2 트렌치(T2)를 형성하는 공정보다 용이할 수 있다. 또한, 비교예의 반도체 소자의 매몰 콘택(BCc)과 본 실시예의 반도체 소자(100)의 매몰 콘택(160)은, 제2 방향(y 방향)으로 둘 다 제2 폭(W2)을 가짐으로써, 사이즈가 실질적으로 동일할 수 있다.
한편, 처음에 제1 트렌치(T1)를 제2 트렌치(T2)와 동일한 폭으로 형성한 경우에는, 카본 함유 절연막(154a)을 이용한 식각에 기인하여, 본 실시예의 반도체 소자(100)의 매몰 콘택(160)이 비교예의 반도체 소자의 매몰 콘택(BCc)보다 크게 형성될 수 있다. 이러한 경우, 동일한 식각 공정의 난이도를 가지고, 큰 사이즈의 매몰 콘택(160)을 형성할 수 있으므로, 매몰 콘택(160)의 저항 특성을 개선할 수 있다.
도 10 내지 도 14는 도 3b의 반도체 소자와 비교예의 반도체 소자의 제조 과정을 보여주는 평면도들이다. 한편, 도 3b와, 도 4b, 도 6b, 도 7b, 및 도 9b의 평면도들을 함께 참조하여 설명하고, 도 4a 내지 도 9b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 10를 참조하면, 본 실시예의 반도체 소자(100b)의 제조 과정에서, 기판(110) 상에, 비트 라인 구조체들(140) 사이를 채우고 비트 라인 구조체(140)를 덮는 몰드 희생막(190)을 형성한다. 이후, 몰드 희생막(190)을 패터닝하여 제2 방향(y 방향)으로 제3 폭(W3')을 갖는 제1 트렌치(T1')를 형성한다. 제1 트렌치(T1')의 형성을 통해, 제1 트렌치(T1')의 바닥면에 매몰 절연막(126)이 노출되고, 또한, 비트 라인 구조체(140)의 상면이 노출될 수 있다.
한편, 도 4b의 비교예의 반도체 소자에서, 동일한 과정을 통해, 몰드 희생막(190)에, 제2 방향(y 방향)으로 제4 폭(W4)을 갖는 제2 트렌치(T2)를 형성한다. 제4 폭(W4)은 남은 몰드 희생막(190)의 제2 폭(W2)과 실질적으로 동일할 수 있다.
도 11을 참조하면, 본 실시예의 반도체 소자(100b)의 제조 과정에서, 제1 트렌치(T1')을 채우는 카본 함유 절연막(154b)을 형성한다. 즉, 카본 함유 절연막(154b)은 제1 트렌치(T1')를 채우도록 제1 트렌치(T1') 내부에 형성될 수 있다. 또한, 카본 함유 절연막(154b)은 비트 라인 구조체(140)의 상면과 몰드 희생막(190)의 상면 상에도 형성될 수 있다. 이후, 카본 함유 절연막(154b)의 일부를 제거하여 비트 라인 구조체(140)의 상면을 노출시키는 평탄화 공정을 수행한다. 평탄화 공정은, 예컨대, 에치-백 또는 CMP 공정을 통해 이루어질 수 있다. 평탄화 공정 이후에, 제1 트렌치(T1') 내에만 카본 함유 절연막(154b)이 존재할 수 있다.
한편, 도 6b의 비교예의 반도체 소자에서, 제2 트렌치(T2)를 채우는 SiN막을 형성한다. 즉, SiN막은 제2 트렌치(T2) 내부를 채우고, 또한, 비트 라인(BL)의 상면과 몰드 희생막(190)의 상면 상에 형성될 수 있다. 이후, SiN막의 일부를 제거하여 비트 라인 구조체(140)의 상면을 노출시키는 평탄화 공정을 수행한다. 평탄화 공정은, 예컨대, 에치-백 또는 CMP 공정을 통해 이루어질 수 있다. 평탄화 공정 이후에, 제1 트렌치(T1) 내에만 SiN막이 존재할 수 있다. 제1 트렌치(T1) 내에 남은 SiN막은 비교예의 반도체 소자의 콘택-펜스(155)에 해당할 수 있다.
도 12를 참조하면, 본 실시예의 반도체 소자(100b)의 제조 과정에서, 평탄화 공정 후, 몰드 희생막(190)을 제거한다. 몰드 희생막(190)은, 예컨대, 애싱 공정, 또는 습식 식각 공정을 통해 제거할 수 있다. 몰드 희생막(190)의 제거 및/또는 추가적인 식각 공정을 통해, 기판(110)의 상면, 예컨대, 활성 영역(116)의 상면을 노출시킬 수 있다. 일부 실시예에서, 몰드 희생막(190)을 형성 전에 활성 영역(116)의 상면 상의 절연막을 제거할 수도 있다.
한편, 도 7b의 비교예의 반도체 소자에서, 동일하게 평탄화 공정 후, 몰드 희생막(190)을 제거한다. 몰드 희생막(190)의 제거 및/또는 추가적인 식각 공정을 통해, 기판(110)의 상면, 예컨대, 활성 영역(116)의 상면을 노출시킬 수 있다.
도 13을 참조하면, 본 실시예의 반도체 소자(100b)의 제조 과정에서, 몰드 희생막(190)의 제거 후, 카본 함유 절연막(154b)의 일부를 제거하는 공정을 수행한다. 카본 함유 절연막(154b)의 일부의 제거 공정은 다음 3가지 방법을 통해 이루어질 수 있다. 첫 번째, 몰드 희생막(190)의 제거 공정에서, 카본 함유 절연막(154b)의 일부를 함께 제거할 수 있다. 두 번째, 카본 함유 절연막(154a)에 대한 별도의 애싱 공정이나 습식 식각을 통해, 카본 함유 절연막(154a)의 일부를 제거할 수 있다. 세 번째, 활성 영역(116)의 상면 상의 절연막에 대한 추가적인 식각 공정에서, 식각 선택비 차이를 이용하여 카본 함유 절연막(154a)의 일부를 제거할 수도 있다.
한편, 비교예의 반도체 소자의 경우, 카본 함유 절연막을 포함하지 않으므로, 카본 함유 절연막의 일부의 제거 과정은 없고, 따라서, 그에 대응하는 도면은 없다.
도 14를 참조하면, 본 실시예의 반도체 소자(100b)의 제조 과정에서, 카본 함유 절연막(154b)의 일부의 제거 후, 몰드 희생막(190) 및 카본 함유 절연막(154b)의 일부가 제거된 부분을 도전막, 예컨대, 폴리실리콘막으로 채워 매몰 콘택(160a)을 형성한다. 한편, 본 실시예의 반도체 소자(100b)에서, 카본 함유 절연막(154b)의 일부의 제거를 통해, 콘택-펜스(150-1 or Fce2)가 완성될 수 있다. 또한, 제2 방향(y 방향)으로 콘택-펜스(150-1)는 제1 폭(W1')을 가지며, 매몰 콘택(160a)은 제2 폭(W2')을 가질 수 있다. 폭(W2')은 제1 폭(W1')보다 클 수 있다. 도 14에서 점선 부분은 카본 함유 절연막(154b)의 일부가 제거되기 전의 카본 함유 절연막(154b)의 경계 부분을 나타낸다.
한편, 도 9b의 비교예의 반도체 소자의 경우도, 몰드 희생막(190)이 제거된 부분을 도전막으로 채워 매몰 콘택(BCc)을 형성한다. 제2 방향(y 방향)으로 매몰 콘택(BCc)은 제2 폭(W2)을 가지며, 콘택-펜스(155)는 제4 폭(W4)을 가질 수 있다. 제2 폭(W2)은 제4 폭(W4)과 실질적으로 동일할 수 있다. 도 14 및 도 9b에서, 매몰 콘택(160a, BCc)은 몰드 희생막(190)이 제거된 부분들 모두에 형성되나, 비교의 편의를 위해 한 곳만 해칭하여 표시하고 있다.
본 실시예의 반도체 소자(100b)의 제조 방법은, 카본 함유 절연막(154b)을 이용함으로써, 비교예의 반도체 소자와 동일한 폭의 트렌치를 형성하면서도 비교예의 반도체 소자의 매몰 콘택(BCc)보다 큰 사이즈의 매몰 콘택(160a)을 형성할 수 있다. 따라서, 매몰 콘택(160a)의 저항 특성을 개선할 수 있다.
한편, 처음에 제1 트렌치(T1')를 제2 트렌치(T2)보다 크게 형성하고, 카본 함유 절연막(154b)의 일부를 식각하여, 매몰 콘택(160a)을 형성함으로써, 매몰 콘택(160a)의 사이즈를 비교예의 반도체 소자의 매몰 콘택(BCc)의 사이즈와 실질적으로 동일하게 되도록 할 수 있다. 이러한 제조 방법의 경우, 큰 폭의 제1 트렌치(T')를 형성하므로 식각 공정이 용이하게 진행될 수 있다. 덧붙여, 이와 같이, 처음에 제1 트렌치(T')를 크게 형성하고, 최종적인 매몰 콘택(160a)의 사이즈를 비교예의 반도체 소자의 매몰 콘택의 사이즈와 실질적으로 동일하게 함으로써, 도 3a의 반도체 소자(100a)를 구현할 수 있다.
도 15a 내지 도 18b는 도 3b의 반도체 소자와 비교예의 반도체 소자의 제조 과정을 보여주는 평면도들로서, 도 15a, 도 16a, 도 17, 및 도 18a는 도 3b의 반도체 소자 제조 과정에 대한 평면도들이고, 도 15b, 도 16b, 및 도 18b는 비교예의 반도체 소자 제조 과정에 대한 평면도들이다. 도 3b를 함께 참조하여 설명하고, 도 4a 내지 도 14의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 15a 및 도 15b를 참조하면, 본 실시예의 반도체 소자(100b)의 제조 과정에서, 기판(110) 상에, 비트 라인 구조체들(140) 사이를 채우고 비트 라인 구조체(140)를 덮는 카본을 포함하는 카본 함유 절연막(154c)을 형성한다. 한편, 카본 함유 절연막(154c)의 형성 전에 기판(110)의 상면 상의 절연막, 예컨대, 활성 영역(116)의 상면 상의 절연막을 제거하는 공정이 선행될 수 있다. 이러한 활성 영역(116)의 상면 상의 절연막을 제거하는 공정에서, 워드 라인(124) 상의 매몰 절연막(126)의 상부 부분이 제거될 수 있다.
한편, 비교예의 반도체 소자에서도, 동일한 과정을 통해, 기판(110) 상에, 비트 라인 구조체들(140) 사이를 채우고 비트 라인 구조체(140)를 덮는 SiN막(155a)을 형성한다.
도 16a 및 도 16b를 참조하면, 본 실시예의 반도체 소자(100b)의 제조 과정에서, 카본 함유 절연막(154c)의 형성 후, 카본 함유 절연막(154c)을 패터닝하여 제2 방향(y 방향)으로 제5 폭(W5)을 갖는 제3 트렌치(T3)를 형성한다. 제3 트렌치(T3)의 형성을 통해, 제3 트렌치(T3)의 바닥면에 활성 영역(116)의 상면이 노출되고, 또한, 비트 라인 구조체(140)의 상면이 노출될 수 있다.
한편, 비교예의 반도체 소자에서도, 동일한 과정을 통해, SiN막(155a)에, 제2 방향(y 방향)으로 제6 폭(W6)을 갖는 제4 트렌치(T4)를 형성한다. 제6 폭(W6)은 남은 SiN막(155a)의 제4 폭(W4)과 실질적으로 동일할 수 있다.
도 17을 참조하면, 본 실시예의 반도체 소자(100b)의 제조 과정에서, 제3 트렌치(T3)의 형성 후, 카본 함유 절연막(154c)의 일부를 추가적으로 제거하는 공정을 수행한다. 카본 함유 절연막(154c)의 일부의 추가 제거 공정은 다음 2가지 방법을 통해 이루어질 수 있다. 첫 번째, 앞서 제3 트렌치(T3)를 형성하는 공정에서, 카본 함유 절연막(154c)의 일부를 함께 제거할 수 있다. 두 번째, 제3 트렌치(T3)의 형성 후, 카본 함유 절연막(154c)에 대한 별도의 애싱 공정이니 습식 식각을 통해 카본 함유 절연막(154c)의 일부를 제거할 수 있다.
한편, 비교예의 반도체 소자의 경우, 카본 함유 절연막을 포함하지 않으므로, 카본 함유 절연막의 일부의 제거 과정은 없고, 따라서, 그에 대응하는 도면은 없다.
도 18a 및 도 18b를 참조하면, 본 실시예의 반도체 소자(100b)의 제조 과정에서, 카본 함유 절연막(154c)의 일부의 추가 제거 후, 카본 함유 절연막(154c)이 제거된 부분을 도전막으로 채워 매몰 콘택(160a)을 형성한다. 한편, 본 실시예의 반도체 소자(100b)에서, 카본 함유 절연막(154c)의 일부의 제거를 통해, 콘택-펜스(150-1 or Fce2)가 완성될 수 있다. 또한, 제2 방향(y 방향)으로 콘택-펜스(150-1)의 제1 폭(W1')을 가지며, 매몰 콘택(160a)은 제2 폭(W2')을 가질 수 있다. 폭(W2')은 제1 폭(W1')보다 클 수 있다. 도 17a에서 점선 부분은 카본 함유 절연막(154c)의 일부가 제거되기 전의 카본 함유 절연막(154c)의 경계 부분을 나타낸다.
한편, 비교예의 반도체 소자의 경우도, SiN막(155a)이 제거된 부분을 도전막으로 채워 매몰 콘택(BCc)을 형성한다. 제2 방향(y 방향)으로 매몰 콘택(BCc)은 제2 폭(W2)을 가지며, 콘택-펜스(155)는 제4 폭(W4)을 가질 수 있다. 제2 폭(W2)은 제4 폭(W4)과 실질적으로 동일할 수 있다. 도 18a 및 도 18b에서, 매몰 콘택(160a, BCc)은 카본 함유 절연막(154c)과 SiN막(155a)이 제거된 부분들 모두에 형성되나, 비교의 편의를 위해 한 곳만 해칭하여 표시하고 있다.
본 실시예의 반도체 소자(100b)와 비교예의 반도체 소자의 콘택-펜스(150-1, 155)는 양각 구조로 형성될 수 있다. 참고로, 도 10 내지 도 14의 제조 방법에 의한 반도체 소자(100b)는 음각 구조로 형성될 수 있다. 따라서, 양각 구조와 음각 구조의 형성 방법 상의 차이점을 제외하고, 결과하는 콘택-펜스(150-1)와 매몰 콘택(160a)은 도 14의 반도체 소자(100b)의 콘택-펜스(150-1)와 매몰 콘택(160a)과 실질적으로 동일할 수 있다. 또한, 본 실시예의 반도체 소자(100b)의 제조 방법에서도, 카본을 포함하는 카본 함유 절연막(154c)을 이용함으로써, 비교예의 반도체 소자와 동일한 폭의 트렌치를 형성하면서도 비교예의 매몰 콘택(BCc)보다 큰 사이즈의 매몰 콘택(160a)을 형성할 수 있다. 따라서, 매몰 콘택(160a)의 저항 특성을 개선할 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100a, 100b: 반도체 소자, 110: 기판, 114: 소자 분리막, 116: 활성 영역, 122: 게이트 절연막, 124: 워드 라인, 126: 매몰 절연막, 130: 층간 절연막, 140: 비트 라인 구조체, 145: 비트 라인, 147: 스페이서, 148: 캡핑 절연막, 150, 150a, 150b, 150A ~ 150D: 콘택-펜스, 152: 중심 펜스, 154: 외곽 펜스, 160, 160a: 매몰 콘택, 170: 랜딩 패드, 180: 상부 절연막

Claims (10)

  1. 기판 상에 형성된 소자 분리막에 의해 정의된 액티브 영역;
    상기 액티브 영역을 가로지르며, 제1 방향으로 연장하는 상기 기판 내부에 형성된 워드 라인;
    상기 워드 라인 상부에서 상기 제1 방향에 직교하는 제2 방향으로 연장하는 비트 라인;
    상기 제1 방향으로 인접하는 상기 비트 라인들 사이에 배치되고, 상기 액티브 영역에 연결되고, 상기 액티브 영역에서 상기 기판의 상면에 수직 방향으로 연장하는 콘택;
    상기 제2 방향으로 상기 콘택의 양 측면에 배치되고 상기 수직 방향으로 연장하는 콘택-펜스(contact-fence);를 포함하고,
    상기 액티브 영역은 상기 제1 방향에 대해 빗각으로 연장된 바(bar) 형태를 가지며,
    상기 콘택-펜스는 카본을 함유한 절연막을 포함한, 반도체 소자.
  2. 제1 항에 있어서,
    상기 콘택-펜스의 수평 단면은 직사각형 형태를 가지며,
    상기 콘택-펜스 전체가 상기 절연막으로 형성된 것을 특징으로 하는 반도체 소자.
  3. 제2 항에 있어서,
    상기 제2 방향으로 상기 콘택-펜스 형성을 위한 트렌치가 상기 트렌치의 외곽 부분의 희생막과 실질적으로 동일한 폭으로 형성된 경우,
    상기 콘택-펜스는 상기 트렌치가 상기 절연막으로 채워져 형성되고,
    상기 콘택은 상기 희생막과 상기 절연막의 일부가 제거된 부분에 도전막이 채워져 형성되며,
    상기 제2 방향으로 상기 콘택의 폭이 상기 콘택-펜스의 폭보다 큰 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 콘택-펜스의 수평 단면은 직사각형 형태를 가지며,
    상기 콘택-펜스는, 실리콘나이트라이드(SiN)로 형성된 중심 펜스와, 상기 제1 방향으로 상기 중심 부분의 양 측면에 상기 절연막으로 형성된 외곽 펜스를 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제4 항에 있어서,
    상기 제2 방향으로 상기 콘택-펜스 형성을 위한 트렌치가 상기 트렌치의 외곽 부분의 희생막보다 큰 폭으로 형성된 경우,
    상기 콘택-펜스가 상기 트렌치에 상기 SiN막과 상기 절연막이 채워져 형성되고,
    상기 콘택이 상기 희생막과 상기 절연막의 일부가 제거된 부분에 도전막이 채워져 형성되며,
    상기 제2 방향으로 상기 콘택의 폭이 상기 콘택-펜스의 폭과 실질적으로 동일한 것을 특징으로 하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 절연막은 실리콘옥사이드카본(SiOC), 또는 실리콘옥사이드카본나이트라이드(SiOCN)을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 기판 상에 형성된 소자 분리막에 의해 정의된 액티브 영역;
    상기 액티브 영역을 가로지르며, 제1 방향으로 연장하는 상기 기판 내부에 형성된 워드 라인;
    상기 워드 라인 상부에서 상기 제1 방향에 직교하는 제2 방향으로 연장하는 비트 라인;
    상기 제1 방향으로 인접하는 상기 비트 라인들 사이에 배치되고, 상기 액티브 영역에 연결되고, 상기 액티브 영역에서 상기 기판의 상면에 수직 방향으로 연장하는 콘택;
    상기 제2 방향으로 상기 콘택의 양 측면에 배치되고 상기 수직 방향으로 연장하는 콘택-펜스;를 포함하고,
    상기 액티브 영역은 상기 제1 방향에 대해 빗각으로 연장된 바 형태를 가지며,
    상기 콘택-펜스는 SiN막의 중심 펜스와 카본을 함유한 절연막의 외곽 펜스를 포함한, 반도체 소자.
  8. 제7 항에 있어서,
    상기 제2 방향으로 상기 콘택-펜스 형성을 위한 트렌치가 상기 트렌치의 외곽 부분의 희생막보다 큰 폭으로 형성된 경우,
    상기 콘택-펜스가 상기 트렌치에 상기 SiN과 상기 절연막이 채워져 형성되고,
    상기 콘택이 상기 희생막과 상기 절연막의 일부가 제거된 부분에 도전막이 채워져 형성되며,
    상기 제2 방향으로 상기 콘택의 폭이 상기 콘택-펜스의 폭과 실질적으로 동일한 것을 특징으로 하는 반도체 소자.
  9. 기판 상에 형성된 소자 분리막에 의해 정의된 액티브 영역;
    상기 액티브 영역을 가로지르며, 제1 방향으로 연장하는 상기 기판 내부에 형성된 워드 라인;
    상기 워드 라인 상부에서 상기 제1 방향에 직교하는 제2 방향으로 연장하는 비트 라인;
    상기 제1 방향으로 인접하는 상기 비트 라인들 사이에 배치되고, 상기 액티브 영역에 연결되고, 상기 액티브 영역에서 상기 기판의 상면에 수직 방향으로 연장하는 콘택;
    상기 제2 방향으로 상기 콘택의 양 측면에 배치되고 상기 수직 방향으로 연장하는 콘택-펜스;를 포함하고,
    상기 액티브 영역은 상기 제1 방향에 대해 빗각으로 연장된 바(bar) 형태를 가지며,
    상기 콘택-펜스는 카본을 함유한 단일 절연막을 포함한, 반도체 소자.
  10. 제9 항에 있어서,
    상기 제2 방향으로 상기 콘택-펜스 형성을 위한 트렌치가 상기 트렌치의 외곽 부분의 희생막과 실질적으로 동일한 폭으로 형성된 경우,
    상기 콘택-펜스는 상기 트렌치가 상기 절연막으로 채워져 형성되고,
    상기 콘택은 상기 희생막과 상기 절연막의 일부가 제거된 부분에 도전막이 채워져 형성되며,
    상기 제2 방향으로 상기 콘택의 폭이 상기 콘택-펜스의 폭보다 큰 것을 특징으로 하는 반도체 소자.
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