KR20130134719A - 에어갭을 구비한 반도체장치 및 그 제조 방법 - Google Patents

에어갭을 구비한 반도체장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20130134719A
KR20130134719A KR1020120058435A KR20120058435A KR20130134719A KR 20130134719 A KR20130134719 A KR 20130134719A KR 1020120058435 A KR1020120058435 A KR 1020120058435A KR 20120058435 A KR20120058435 A KR 20120058435A KR 20130134719 A KR20130134719 A KR 20130134719A
Authority
KR
South Korea
Prior art keywords
air gap
capping
film
spacer
bit line
Prior art date
Application number
KR1020120058435A
Other languages
English (en)
Other versions
KR101917815B1 (ko
Inventor
김준기
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120058435A priority Critical patent/KR101917815B1/ko
Priority to TW101131745A priority patent/TWI527153B/zh
Priority to US13/607,012 priority patent/US8642466B2/en
Priority to CN201210568238.5A priority patent/CN103456694B/zh
Publication of KR20130134719A publication Critical patent/KR20130134719A/ko
Application granted granted Critical
Publication of KR101917815B1 publication Critical patent/KR101917815B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 기술은 비트라인과 스토리지노드콘택플러그간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법에 관한 것으로, 기판 상에 복수의 비트라인구조물을 형성하는 단계; 상기 비트라인구조물 상에 캡핑막이 중간에 삽입된 다층의 스페이서막을 형성하는 단계; 상기 스페이서막을 선택적으로 식각하여 상기 기판의 표면을 노출시키는 단계; 상기 캡핑막을 선택적으로 식각하여 에어갭 및 상기 에어갭의 상부를 캡핑하는 캡핑스페이서를 형성하는 단계; 상기 에어갭의 하부를 캡핑하는 에어갭하부캡핑막을 형성하는 단계; 및 상기 에어갭하부캡핑막이 형성된 상기 비트라인구조물 사이에 스토리지노드콘택플러그를 형성하는 단계를 포함할 수 있고, 본 기술은 비트라인의 하부측벽으로부터 캡핑스페이서의 일부를 제거하여 에어갭을 형성하므로써 에어갭을 캡핑하는 캡핑스페이서를 자기정렬적으로 형성할 수 있다. 이에 따라, 에어갭의 상부를 캡핑하기 위한 캡핑막을 별도로 형성하지 않아도 된다.

Description

에어갭을 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH AIR GAP AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치에 관한 것으로, 보다 구체적으로는 에어갭을 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 장치는 복수의 제1도전막패턴 및 제1도전막패턴들 사이에 절연막을 사이에 두고 형성된 제2도전막패턴을 포함한다. 예를 들어, 제1도전막패턴은 게이트전극, 비트라인, 금속배선 등을 포함할 수 있고, 제2도전막패턴은 콘택플러그, 스토리지노드콘택플러그, 비트라인콘택플러그, 비아 등을 포함할 수 있다.
반도체 장치가 고집적화됨에 따라, 제1도전막패턴과 제2도전막패턴이 서로 이격되는 거리가 점점 가까워지고 있다. 이로 인해, 제1도전막패턴과 제2도전막패턴 사이의 기생캐패시턴스가 증가되고 있다. 특히, 비트라인과 스토리지노드콘택플러그가 인접하는 DRAM의 경우, 비트라인과 스토리지노드콘택플러그 사이의 기생 캐패시턴스가 증가됨에 따라 동작 속도가 느려지고, 리프레시 특성이 열화된다.
기생캐패시턴스를 감소시키기 위해 제1도전막패턴과 제2도전막패턴의 마주보는 면적(이하, 대향면적)을 최소화하는 방법이 있다. 대향 면적을 최소화하기 위해서는 도전막패턴들간의 거리를 멀리하는 것이 필요하나 제품의 크기를 줄이기 위해서는 거리를 늘이는 것에는 한계가 있다. 또한 대향면적을 줄이는 가장 좋은 방법으로는 제1도전막패턴 및 제2도전막패턴 중 어느 하나의 패턴의 높이를 낮추는 것이다. 그러나, 높이를 낮추면 저항의 증가도 같이 수반되는 문제가 있다.
따라서, 기생캐패시턴스를 낮추는 가장 좋은 방법은 절연막의 유전율을 낮추는 것이다. 반도체 장치에서 일반적으로 사용되는 절연막으로는 실리콘산화막과 질화막이 있다. 실리콘산화막은 유전율이 약 4이고, 실리콘질화막은 유전율이 약 7이다.
실리콘산화막과 실리콘질화막은 여전히 높은 유전율을 갖기 때문에 기생캐패시턴스를 감소시키는데 한계가 있다. 최근에 SiBN, SiCN 등과 같이 상대적으로 낮은 유전율의 막을 개발하고 있으나 이들또한 유전율이 약 6 정도로서 그리 낮지 않은 것이 현실이다.
본 발명의 실시예는 비트라인과 스토리지노드콘택플러그간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 상에 복수의 비트라인구조물을 형성하는 단계; 상기 비트라인구조물 상에 캡핑막이 중간에 삽입된 다층의 스페이서막을 형성하는 단계; 상기 스페이서막을 선택적으로 식각하여 상기 기판의 표면을 노출시키는 단계; 상기 캡핑막을 선택적으로 식각하여 에어갭 및 상기 에어갭의 상부를 캡핑하는 캡핑스페이서를 형성하는 단계; 및 상기 비트라인구조물 사이에 스토리지노드콘택플러그를 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 상에 복수의 비트라인구조물을 형성하는 단계; 상기 비트라인구조물 상에 캡핑막이 중간에 삽입된 다층의 스페이서막을 형성하는 단계; 상기 스페이서막을 선택적으로 식각하여 상기 기판의 표면을 노출시키는 단계; 상기 캡핑막을 선택적으로 식각하여 에어갭 및 상기 에어갭의 상부를 캡핑하는 캡핑스페이서를 형성하는 단계; 상기 에어갭의 하부를 캡핑하는 에어갭하부캡핑막을 형성하는 단계; 및 상기 에어갭하부캡핑막이 형성된 상기 비트라인구조물 사이에 스토리지노드콘택플러그를 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 상에 복수의 비트라인구조물을 형성하는 단계; 상기 비트라인구조물 상에 캡핑막을 형성하는 단계; 상기 캡핑막 상에 스페이서막을 형성하는 단계; 상기 스페이서막과 캡핑막을 선택적으로 식각하여 상기 기판의 표면을 노출시키는 단계; 상기 캡핑막을 선택적으로 식각하여 에어갭 및 상기 에어갭의 상부를 캡핑하는 캡핑스페이서를 형성하는 단계; 상기 에어갭의 하부를 캡핑하는 에어갭하부캡핑막을 형성하는 단계; 및 상기 에어갭하부캡핑막이 형성된 상기 비트라인구조물 사이에 스토리지노드콘택플러그를 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 상에 복수의 비트라인구조물을 형성하는 단계; 상기 비트라인구조물 상에 제1스페이서막을 형성하는 단계; 상기 제1스페이서막 상에 캡핑막과 제2스페이서막을 형성하는 단계; 상기 제2스페이서막과 캡핑막을 선택적으로 식각하는 단계; 상기 캡핑막을 선택적으로 식각하여 에어갭 및 상기 에어갭의 상부를 캡핑하는 캡핑스페이서를 형성하는 단계; 상기 에어갭의 하부를 캡핑하는 에어갭하부캡핑막을 형성하는 단계; 상기 에어갭하부캡핑막과 제1스페이서막을 선택적으로 식각하여 상기 기판의 표면을 노출시키는 단계; 및 상기 비트라인구조물 사이에 스토리지노드콘택플러그를 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치는 기판 상에 형성된 복수의 비트라인구조물; 상기 비트라인구조물 사이에 형성된 복수의 스토리지노드콘택플러그; 상기 비트라인구조물과 스토리지노드콘택플러그 사이에 형성된 에어갭 및 상기 에어갭의 상부를 캡핑하면서 상기 비트라인구조물의 상부를 덮는 캡핑스페이서; 상기 캡핑스페이서를 포함한 상기 비트라인구조물의 상부 및 양측벽을 덮는 스페이서; 및 상기 에어갭의 하부를 캡핑하며 상기 스페이서를 덮는 에어갭하부캡핑막을 포함할 수 있다.
본 기술은 비트라인과 스토리지노드콘택플러그 사이에 유전율이 낮은 에어갭을 형성하므로써 기생축전용량을 감소시킬 수 있다. 이에 따라 센싱마진을 향상시키고 제품의 속도를 증가시킬 수 있다.
또한, 본 기술은 비트라인의 하부측벽으로부터 캡핑스페이서의 일부를 제거하여 에어갭을 형성하므로써 에어갭을 캡핑하는 캡핑스페이서를 자기정렬적으로 형성할 수 있다. 이에 따라, 에어갭의 상부를 캡핑하기 위한 캡핑막을 별도로 형성하지 않아도 된다.
또한, 본 기술은 에어갭하부캡핑막에 의해 에어갭의 하부를 밀폐시킬 수 있을뿐만 아니라, 비트라인과 스토리지노드콘택플러그가 숏트되는 것을 방지할 수 있다.
도 1은 제1실시예에 따른 반도체장치를 도시한 도면이다.
도 2a 내지 도 2f는 제1실시예에 따른 반도체장치를 제조하는 방법의 일예를 나타낸 도면이다.
도 3은 제2실시예에 따른 반도체장치를 도시한 도면이다.
도 4a 및 4b는 제2실시예에 따른 반도체장치를 제조하는 방법의 일예를 나타낸 도면이다.
도 5는 제3실시예에 따른 반도체장치를 도시한 도면이다.
도 6a 및 6b는 제3실시예에 따른 반도체장치를 제조하는 방법의 일예를 나타낸 도면이다.
도 7은 제4실시예에 따른 반도체장치를 도시한 도면이다.
도 8a 내지 도 8f는 제4실시예에 따른 반도체장치를 제조하는 방법의 일예를 나타낸 도면이다.
도 9는 제5실시예에 따른 반도체장치를 도시한 도면이다.
도 10a 및 도 10b는 제5실시예에 따른 반도체장치를 제조하는 방법의 일예를 나타낸 도면이다.
도 11은 제6실시예에 따른 반도체장치를 도시한 도면이다.
도 12a 및 도 12b는 제6실시예에 따른 반도체장치를 제조하는 방법의 일예를 나타낸 도면이다.
도 13은 제7실시예에 따른 반도체장치를 도시한 도면이다.
도 14a 내지 도 14g는 제7실시예에 따른 반도체장치를 제조하는 방법의 일예를 나타낸 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 제1실시예에 따른 반도체장치를 도시한 도면이다.
도 1을 참조하면, 반도체기판(11) 상에 복수의 비트라인구조물이 형성된다. 비트라인구조물은 비트라인(14)과 하드마스크막패턴(15)이 적층될 수 있다. 비트라인(14)은 폴리실리콘막, 금속막, 금속질화막, 금속실리사이드 등의 도전물질을 포함할 수 있다. 비트라인(14)은 열거된 도전물질들 중 어느 하나로 이루어지거나 또는 도전물질들 중 적어도 둘 이상이 적층될 수 있다. 비트라인(14)은 어느 한 방향으로 연장된 라인 형상(Line type)을 가질 수 있다. 도시하지 않았지만, 반도체기판(11) 상에는 하부 구조물 및 층간절연막이 더 형성될 수도 있다. 하부구조물은 폴리실리콘막, 금속막, 금속질화막, 금속실리사이드 등의 도전물질을 포함할 수 있다. 층간절연막은 실리콘산화막, 실리콘질화막 등을 포함할 수 있다. 층간절연막은 하부구조물을 덮을 수 있고, 또한, 하부구조물은 층간절연막을 관통하는 플러그 형태일 수도 있다. 비트라인(14) 아래에 하부구조물이 형성될 수 있고, 비트라인(14) 사이에 하부구조물이 노출될 수도 있다. 예를 들어, 비트라인(14) 아래에는 소자분리막(12) 및 활성영역(13)이 형성될 수 있다. 또한, 도시하지 않았지만, 매립게이트와 같은 게이트구조물이 형성될 수도 있다. 비트라인(14)은 반도체기판(11) 상에서 일정한 간격을 가지면서 규칙적으로 배치될 수 있다.
복수의 비트라인(14) 사이에는 스토리지노드콘택플러그(22)가 형성된다. 스토리지노드콘택플러그(22)는 폴리실리콘막, 금속막, 금속질화막, 금속실리사이드 등의 도전물질을 포함할 수 있다. 스토리지노드콘택플러그(22)는 열거된 도전물질들 중 어느 하나로 이루어지거나 또는 도전물질들 중 적어도 둘 이상이 적층될 수 있다. 스토리지노드콘택플러그(22)는 반도체기판(11) 상에서 규칙적으로 배치될 수 있다.
비트라인(14)과 스토리지노드콘택플러그(22) 사이에는 스페이서(17A)가 형성된다. 스페이서(17A)는 절연막을 포함할 수 있다. 스페이서(17A)는 비트라인(14)과 스토리지노드콘택플러그(22) 사이의 기생캐패시턴스를 감소시키기 위해 유전율이 낮은 물질이 선택될 수 있다. 스페이서(17A)는 Si3N4와 같은 질화물을 포함할 수 있다.
스페이서(17A)와 비트라인(14) 사이에는 에어갭(20)이 형성된다. 에어갭(20)의 상부에는 캡핑스페이서(16B)가 형성된다. 캡핑스페이서(16B)는 하드마스크막패턴(15)의 상부측벽과 상부를 덮는 고립된 형상을 가질 수 있다. 캡핑스페이서(16B)는 스페이서(17A)와 다른 유전율을 갖는 물질이 선택될 수 있다. 캡핑스페이서(16B)는 비트라인(14)과 스토리지노드콘택플러그(22)간 기생캐패시턴스에 영향을 미치지 않는 높이를 갖는다. 에어갭(20)은 캡핑스페이서(16B)의 일부가 제거되어 형성될 수 있다. 에어갭(20)은 유전율이 1로서, 비트라인(14)과 스토리지노드콘택플러그(22) 사이의 기생캐패시턴스가 현저히 감소한다. 캡핑스페이서(16B)는 에어갭(20)의 상부를 캡핑한다.
스토리지노드콘택플러그(22) 아래에는 에어갭(20)의 하부를 밀폐하는 에어갭하부캡핑막(21)이 형성된다. 에어갭하부캡핑막(21)은 실리콘막을 포함할 수 있다. 에어갭하부캡핑막(21)은 선택적에피택셜성장에 의해 형성될 수 있다. 이에 따라 엘리베이티드 구조가 될 수 있다.
도 1에 따르면, 비트라인(14)과 스토리지노드콘택플러그(22) 사이에 에어갭(20)이 형성된다. 에어갭(20)은 유전율이 1로서 비트라인(14)과 스토리지노드콘택플러그(22)간의 기생캐패시턴스를 감소시킨다.
또한, 에어갭(20)의 하부는 에어갭하부캡핑막(21)에 의해 밀폐된다. 에어갭(41)은 유전율이 1로서 비트라인(14)과 스토리지노드콘택플러그(22)간 기생캐패시턴스를 현저히 감소시킨다.
제1실시예에 따르면, 에어갭(20)을 밀폐시키기 위한 캡핑막을 별도로 형성하지 않아도 된다. 즉, 비트라인(14)의 하부로부터 캡핑스페이서(16B)의 일부를 제거하여 에어갭(20)을 형성하므로써 에어갭(20)을 캡핑하는 캡핑스페이서(16B)가 자기정렬적으로 형성된다.
또한, 에어갭하부캡핑막(21)에 의해 에어갭(20)의 하부가 밀폐될뿐만 아니라, 비트라인(14)과 스토리지노드콘택플러그(22)가 숏트되는 것을 방지할 수 있다.
도 2a 내지 도 2f는 제1실시예에 따른 반도체장치를 제조하는 방법의 일예를 나타낸 도면이다.
도 2a에 도시된 바와 같이, 반도체기판(11)에 소자분리막(12)을 형성한다. 소자분리막(12)은 잘 알려진 STI(Shallow Trench Isolation) 공정을 이용하여 형성한다. 소자분리막(12)에 의해 복수의 활성영역(13)이 정의된다. 도시하지 않았지만, 소자분리막(12)을 형성한 후에는 매립게이트(BG) 공정이 진행될 수 있다. 매립게이트를 형성하는 방법은 공지된 방법을 참조하기로 한다. 복수의 활성영역(13)은 비트라인이 연결될 활성영역과 스토리지노드콘택플러그가 연결될 활성영역을 포함할 수 있다.
이어서, 복수의 활성영역(13) 중 일부 활성영역(13)의 표면 상에 비트라인(14)과 하드마스크막패턴(15)이 적층된 비트라인구조물을 형성한다. 비트라인구조물은 활성영역(13)과 소자분리막(12)을 동시에 가로지르는 라인형태가 될 수 있다. 하드마스크막패턴(15)은 실리콘질화물을 포함할 수 있다. 비트라인(14)은 불순물이 도핑된 반도체물질, 금속물질, 금속질화물, 금속실리사이드 등의 도전물질을 포함할 수 있다. 비트라인(14)은 열거된 도전물질들 중 어느 하나로 이루어지거나 또는 도전물질들 중 적어도 둘 이상이 적층될 수 있다. 예를 들어, 비트라인(14)은 폴리실리콘, 텅스텐, 티타늄, 알루미늄, 구리, 탄탈륨, 코발트, 실리콘, 철, 니켈 중에서 선택될 수 있다. 제1실시예에서, 비트라인(14)은 텅스텐을 포함할 수 있다. 비트라인(14)은 어느 한 방향으로 연장된 라인 형상(Line type)을 가질 수 있다. 비트라인(14)은 반도체기판(11) 상에서 일정한 간격을 가지면서 규칙적으로 배치될 수 있다. 비트라인(14)은 활성영역(13)의 표면 상에 형성되면서 소자분리막(12)의 표면 상에도 형성되는 라인형상을 가질 수 있다. 도시되지 않았으나, 비트라인(14) 아래에는 플러그(도시 생략)가 더 형성될 수도 있다.
비트라인(14)을 형성하는 방법은 다음과 같다. 반도체기판(11) 상에 제1도전막(도시 생략)을 형성한 후 제1도전막 상에 일정 간격을 가지면서 규칙적으로 배열되느 라인 형상의 하드마스크막패턴(15)을 형성한다. 하드마스크막패턴(15)을 식각장벽으로 이용하여 제1도전막을 식각한다. 이에 따라 비트라인(14)이 형성된다. 하드마스크패턴(15)은 포토리소그래피 공정을 통해 형성할 수 있다.
도 2b에 도시된 바와 같이, 비트라인구조물을 포함한 전면에 스페이서막을 형성한다. 스페이서막은 비트라인스페이서로 사용되는 물질이다. 스페이서막은 실리콘, 티타늄질화물, 실리콘질화물, 실리콘산화물, 실리콘산화질화물 중에서 선택될 수 있다. 스페이서막은 열거된 물질들 중 어느 하나로 이루어지거나 또는 적어도 둘 이상이 적층될 수 있다.
제1실시예에서, 스페이서막은 제1스페이서막(16) 및 제2스페이서막(17)을 적층하여 형성할 수 있다. 제1스페이서막(16)과 제2스페이서막(17)은 식각선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 제1스페이서막(16)은 실리콘산화물을 포함할 수 있고, 제2스페이서막(17)은 실리콘질화물을 포함할 수 있다. 따라서, 스페이서막은 ON(Oxide/Nitride) 구조를 가질 수 있다. 실리콘산화물은 화학기상증착법(CVD)에 의해 증착할 수 있다. 제2스페이서막(17) 형성시에는 단차피복성(Step coverage)이 좋지 않은 방법으로 알려진 물리기상증착법(PVD) 또는 플라즈마강화화학기상증착법(PECVD)을 이용하여 형성할 수 있다. 이와 같은 방법을 이용하면, 비트라인구조물의 상부 및 상부 모서리에서 제2스페이서막(17)이 더 두껍게 증착된다(도면부호 18 참조). 이를 통해 오버행(Overhang)이라고 알려진 프로파일을 형성할 수 있다. 다른 실시예로서, 제2스페이서막(17)을 컨포멀하게 증착한 후 제2절연막(17) 위에 비트라인구조물의 상부에서 특히 두껍게 형성하는 방법을 통해 또다른 제3스페이서막(도시 생략)을 형성할 수 있다. 예를 들어, 물리기상증착법(PVD) 또는 플라즈마강화화학기상증착법(PECVD)을 이용하여 형성할 수 있다. 제3스페이서막은 실리콘질화물을 포함하거나, 또는 실리콘질화물 및 실리콘산화물을 식각할때 비트라인구조물의 상부를 보호할 수 있는 물질을 포함할 수 있다. 예를 들어, 금속물질을 포함한다. 다른 실시예에서, 제1스페이서막(16)은 티타늄질화물(TiN)을 포함할 수 있고, 제2스페이서막(17)은 산화물 또는 질화물을 포함할 수 있다. 따라서, 제1스페이서막(16)과 제2스페이서막(17)은 TO(TiN/Oxide) 또는 TN(TiN/Nitride) 구조를 가질 수 있다.
도 2c에 도시된 바와 같이, 제1스페이서막(16)과 제2스페이서막(17)을 선택적으로 제거하여 비트라인구조물 사이의 반도체기판(11)의 표면을 노출시킨다. 반도체기판(11)의 표면 위에서 제1 및 제2스페이서막(16, 17)을 제거하기 위해 에치백 공정이 적용될 수 있다. 에치백 공정 이후에, 캡핑스페이서(16A)와 스페이서(17A)가 형성될 수 있다. 캡핑스페이서(16A)와 스페이서(17A)는 비트라인구조물의 상부 및 양측벽에 잔류한다. 에치백 공정시 하드마스크막패턴(15)의 상부에서는 캡핑스페이서(16A)가 노출되지 않도록 한다. 비트라인(14)의 하부 측벽부분에서 캡핑스페이서(16A)가 외부에 노출될 수 있다(도면부호 19 참조).
도 2d에 도시된 바와 같이, 캡핑스페이서(16A)의 일부를 선택적으로 제거한다. 스페이서(17A)와 캡핑스페이서(16A)가 선택비를 갖는 물질이므로, 캡핑스페이서(16A)만을 선택적으로 식각할 수 있는 케미컬을 이용하여 습식식각한다. 캡핑스페이서(16A)가 실리콘산화물인 경우 불산(HF)을 포함하는 케미컬을 사용할 수 있다. 캡핑스페이서(16A)가 실리콘질화물인 경우 인산(H3PO4)을 포함하는 케미컬을 사용할 수 있다. 캡핑스페이서(16A)가 티타늄질화물인 경우 황산(H2SO4)과 과수(H2O2)가 혼합된 케미컬을 사용할 수 있다.
이와 같이, 습식식각을 이용하면, 비트라인(14)의 하부로부터 캡핑스페이서(16A)가 식각된다. 캡핑스페이서(16A)를 제거할 때 스페이서(17A)는 선택비를 가져 식각되지 않는다. 아울러, 소자분리막(12)도 선택비를 가져 식각되지 않는다.
상술한 바와 같이, 비트라인(14)의 하부 측벽으로부터 캡핑스페이서(16A)의 일부를 식각하면, 에어갭(20)이 형성된다. 이에 따라, 비트라인(14)과 스페이서(17A) 사이에 빈 공간 즉, 에어갭(20)이 형성된다. 에어갭(20)이 형성된 이후 캡핑스페이서(16B)는 하드마스크막패턴(15)의 상부 및 측벽 상부를 둘러싸는 고립된 구조가 된다. 따라서, 스페이서(17A)는 캡핑스페이서(16B)를 덮고, 캡핑스페이서(16B) 아래에는 에어갭(20)이 위치한다. 캡핑스페이서(16B)는 하드마스크막패턴(15)의 상부 측벽과 상부면을 덮는 고립된 형상을 갖는다. 에어갭(20)의 높이는 적어도 비트라인(14)의 상부 표면보다 같거나 더 높을 수 있다.
도 2e에 도시된 바와 같이, 에어갭(20)이 형성된 비트라인구조물 사이의 반도체기판(11) 상에 에어갭하부캡핑막(21)을 형성한다. 에어갭하부캡핑막(21)은 선택적에피택셜성장(SEG)을 통해 형성할 수 있다. 예를 들어, 에어갭하부캡핑막(21)은 실리콘막을 포함할 수 있다. 에어갭하부캡핑막(21)에 의해 에어갭(20)의 하부가 밀폐된다. 또한, 에어갭하부캡핑막(21)은 후속의 스토리지노드콘택플러그 형성시, 스토리지노드콘택플러그와 비트라인(14)이 숏트되는 것을 방지하는 역할도 한다.
도 2f에 도시된 바와 같이, 비트라인구조물 사이의 에어갭하부캡핑막(21) 상에 도전막을 갭필한다. 이어서, 도전막을 평탄화하여 스토리지노드콘택플러그(22)를 형성한다. 평탄화는 스페이서(17A)에서 정지하도록 한다.
스토리지노드콘택플러그(22)는 불순물이 도핑된 반도체물질, 금속물질, 금속질화물, 금속실리사이드 등의 도전물질을 포함할 수 있다. 스토리지노드콘택플러그(22)는 열거된 도전막들 중 어느 하나로 이루어지거나 또는 도전막들 중 적어도 둘 이상이 적층될 수 있다. 제1실시예에서 스토리지노드콘택플러그(22)는 폴리실리콘을 포함할 수 있다.
도 3은 제2실시예에 따른 반도체장치를 도시한 도면이다.
도 3을 참조하면, 반도체기판(11) 상에 복수의 비트라인구조물이 형성된다. 비트라인구조물은 비트라인(14)과 하드마스크막패턴(15)이 적층될 수 있다. 비트라인(14)은 폴리실리콘막, 금속막, 금속질화막, 금속실리사이드 등의 도전물질을 포함할 수 있다. 비트라인(14)은 열거된 도전물질들 중 어느 하나로 이루어지거나 또는 도전물질들 중 적어도 둘 이상이 적층될 수 있다. 비트라인(14)은 어느 한 방향으로 연장된 라인 형상(Line type)을 가질 수 있다. 도시하지 않았지만, 반도체기판(11) 상에는 하부 구조물 및 층간절연막이 더 형성될 수도 있다. 하부구조물은 폴리실리콘막, 금속막, 금속질화막, 금속실리사이드 등의 도전물질을 포함할 수 있다. 층간절연막은 실리콘산화막, 실리콘질화막 등을 포함할 수 있다. 층간절연막은 하부구조물을 덮을 수 있고, 또한, 하부구조물은 층간절연막을 관통하는 플러그 형태일 수도 있다. 비트라인(14) 아래에 하부구조물이 형성될 수 있고, 비트라인(14) 사이에 하부구조물이 노출될 수도 있다. 예를 들어, 비트라인(14) 아래에는 소자분리막(12) 및 활성영역(13)이 형성될 수 있다. 또한, 도시하지 않았지만, 매립게이트와 같은 게이트구조물이 형성될 수도 있다. 비트라인(14)은 반도체기판(11) 상에서 일정한 간격을 가지면서 규칙적으로 배치될 수 있다.
복수의 비트라인(14) 사이에는 스토리지노드콘택플러그(24A)가 형성된다. 스토리지노드콘택플러그(24A)는 폴리실리콘막, 금속막, 금속질화막, 금속실리사이드 등의 도전물질을 포함할 수 있다. 스토리지노드콘택플러그(24A)는 열거된 도전물질들 중 어느 하나로 이루어지거나 또는 도전물질들 중 적어도 둘 이상이 적층될 수 있다. 스토리지노드콘택플러그(24A)는 반도체기판(11) 상에서 규칙적으로 배치될 수 있다.
비트라인(14)과 스토리지노드콘택플러그(24A) 사이에는 스페이서(17A)가 형성된다. 스페이서(17A)는 절연막을 포함할 수 있다. 스페이서(17A)는 비트라인(14)과 스토리지노드콘택플러그(24A) 사이의 기생캐패시턴스를 감소시키기 위해 유전율이 낮은 물질이 선택될 수 있다. 스페이서(17A)는 Si3N4와 같은 질화물을 포함할 수 있다.
스페이서(17A)와 비트라인(14) 사이에는 에어갭(20)이 형성된다. 에어갭(20)의 상부에는 캡핑스페이서(16B)가 형성된다. 캡핑스페이서(16B)는 하드마스크막패턴(15)의 상부측벽과 상부를 덮는 고립된 형상을 가질 수 있다. 캡핑스페이서(16B)는 스페이서(17A)와 다른 유전율을 갖는 물질이 선택될 수 있다. 캡핑스페이서(16B)는 비트라인(14)과 스토리지노드콘택플러그(24A)간 기생캐패시턴스에 영향을 미치지 않는 높이를 갖는다. 에어갭(20)은 캡핑스페이서(16B)의 일부가 제거되어 형성될 수 있다. 에어갭(20)은 유전율이 1로서, 비트라인(14)과 스토리지노드콘택플러그(24A) 사이의 기생캐패시턴스가 현저히 감소한다. 캡핑스페이서(16B)는 에어갭(20)의 상부를 캡핑한다.
스토리지노드콘택플러그(24A)와 스페이서(17A) 사이에는 에어갭(20)의 하부를 밀폐하는 스페이서 형태의 에어갭하부캡핑막(23A)이 형성된다. 에어갭하부캡핑막(23A)은 실리콘막을 포함할 수 있다. 에어갭하부캡핑막(23A)은 활성영역(13) 및 소자분리막(12) 상에도 형성될 수 있다.
도 3에 따르면, 비트라인(14)과 스토리지노드콘택플러그(24A) 사이에 에어갭(20)이 형성된다. 에어갭(20)은 유전율이 1로서 비트라인(14)과 스토리지노드콘택플러그(24A)간의 기생캐패시턴스를 감소시킨다.
또한, 에어갭(20)의 하부는 에어갭하부캡핑막(23A)에 의해 밀폐된다. 에어갭(20)은 유전율이 1로서 비트라인(14)과 스토리지노드콘택플러그(24A)간 기생캐패시턴스를 현저히 감소시킨다.
제2실시예에 따르면, 에어갭(20)을 밀폐시키기 위한 캡핑막을 별도로 형성하지 않아도 된다. 즉, 비트라인(14)의 하부로부터 캡핑스페이서(16B)의 일부를 제거하여 에어갭(20)을 형성하므로써 에어갭(20)을 캡핑하는 캡핑스페이서(16B)가 자기정렬적으로 형성된다.
또한, 에어갭하부캡핑막(23A)에 의해 에어갭(20)의 하부가 밀폐될뿐만 아니라, 비트라인(14)과 스토리지노드콘택플러그(24A)가 숏트되는 것을 방지할 수 있다.
도 4a 및 도 4b는 제2실시예에 따른 반도체장치를 제조하는 방법의 일예를 나타낸 도면이다. 에어갭하부캡핑막을 제외한 나머지는 제1실시예와 동일하게 진행할 수 있다.
즉, 에어갭(20)을 형성한 이후에, 도 4a에 도시된 바와 같이, 에어갭(20)이 형성된 비트라인구조물을 포함한 반도체기판(11)의 전면에 에어갭하부캡핑막(23)을 형성한다. 에어갭하부캡핑막(23)는 폴리실리콘을 포함할 수 있다.
에어갭하부캡핑막(23)에 의해 에어갭(20)의 하부가 밀폐된다. 또한, 에어갭하부캡핑막(23)은 후속의 스토리지노드콘택플러그 형성시, 스토리지노드콘택플러그와 비트라인(14)이 숏트되는 것을 방지하는 역할도 한다.
다음으로, 에어갭하부캡핑막(23) 상에 도전막(24)을 형성한다. 이로써 비트라인구조물 사이에 도전막(24)이 갭필될 수 있다. 도전막(24)은 불순물이 도핑된 폴리실리콘, 금속물질, 금속질화물, 금속실리사이드 등의 도전막을 포함할 수 있다. 도전막은 위 열거된 물질들 중 어느 하나로 이루어지거나 또는 적어도 둘 이상이 적층될 수 있다.
도 4b에 도시된 바와 같이, 도전막(24)을 평탄화시킨다. 이때, 비트라인구조물 상부의 스페이서(17A)의 표면에서 정지할때까지 도전막(24)을 평탄화한다. 이로써, 비트라인구조물 사이에 스토리지노드콘택플러그(24A)가 형성되고, 스페이서(17A)와 스토리지노드콘택플러그(24A) 사이에 에어갭하부캡핑막(23A)이 형성된다.
도 5는 제3실시예에 따른 반도체장치를 도시한 도면이다.
도 5를 참조하면, 반도체기판(11) 상에 복수의 비트라인구조물이 형성된다. 비트라인구조물은 비트라인(14)과 하드마스크막패턴(15)이 적층될 수 있다. 비트라인(14)은 폴리실리콘막, 금속막, 금속질화막, 금속실리사이드 등의 도전물질을 포함할 수 있다. 비트라인(14)은 열거된 도전물질들 중 어느 하나로 이루어지거나 또는 도전물질들 중 적어도 둘 이상이 적층될 수 있다. 비트라인(14)은 어느 한 방향으로 연장된 라인 형상(Line type)을 가질 수 있다. 도시하지 않았지만, 반도체기판(11) 상에는 하부 구조물 및 층간절연막이 더 형성될 수도 있다. 하부구조물은 폴리실리콘막, 금속막, 금속질화막, 금속실리사이드 등의 도전물질을 포함할 수 있다. 층간절연막은 실리콘산화막, 실리콘질화막 등을 포함할 수 있다. 층간절연막은 하부구조물을 덮을 수 있고, 또한, 하부구조물은 층간절연막을 관통하는 플러그 형태일 수도 있다. 비트라인(14) 아래에 하부구조물이 형성될 수 있고, 비트라인(14) 사이에 하부구조물이 노출될 수도 있다. 예를 들어, 비트라인(14) 아래에는 소자분리막(12) 및 활성영역(13)이 형성될 수 있다. 또한, 도시하지 않았지만, 매립게이트와 같은 게이트구조물이 형성될 수도 있다. 비트라인(14)은 반도체기판(11) 상에서 일정한 간격을 가지면서 규칙적으로 배치될 수 있다.
복수의 비트라인(14) 사이에는 스토리지노드콘택플러그(26)가 형성된다. 스토리지노드콘택플러그(26)는 폴리실리콘막, 금속막, 금속질화막, 금속실리사이드 등의 도전물질을 포함할 수 있다. 스토리지노드콘택플러그(26)는 열거된 도전물질들 중 어느 하나로 이루어지거나 또는 도전물질들 중 적어도 둘 이상이 적층될 수 있다. 스토리지노드콘택플러그(26)는 반도체기판(11) 상에서 규칙적으로 배치될 수 있다.
비트라인(14)과 스토리지노드콘택플러그(26) 사이에는 스페이서(17A)가 형성된다. 스페이서(17A)는 절연막을 포함할 수 있다. 스페이서(17A)는 비트라인(14)과 스토리지노드콘택플러그(26) 사이의 기생캐패시턴스를 감소시키기 위해 유전율이 낮은 물질이 선택될 수 있다. 스페이서(17A)는 Si3N4와 같은 질화물을 포함할 수 있다.
스페이서(17A)와 비트라인(14) 사이에는 에어갭(20)이 형성된다. 에어갭(20)의 상부에는 캡핑스페이서(16B)가 형성된다. 캡핑스페이서(16B)는 하드마스크막패턴(15)의 상부측벽과 상부를 덮는 고립된 형상을 가질 수 있다. 캡핑스페이서(16B)는 스페이서(17A)와 다른 유전율을 갖는 물질이 선택될 수 있다. 캡핑스페이서(16B)는 비트라인(14)과 스토리지노드콘택플러그(26)간 기생캐패시턴스에 영향을 미치지 않는 높이를 갖는다. 에어갭(20)은 캡핑스페이서(16B)의 일부가 제거되어 형성될 수 있다. 에어갭(20)은 유전율이 1로서, 비트라인(14)과 스토리지노드콘택플러그(26) 사이의 기생캐패시턴스가 현저히 감소한다. 캡핑스페이서(16B)는 에어갭(20)의 상부를 캡핑한다.
스토리지노드콘택플러그(26)와 스페이서(17A) 사이에는 에어갭(20)의 하부를 밀폐하는 에어갭하부캡핑막(25A)이 형성된다. 에어갭하부캡핑캡핑막(25A)은 산화막 또는 질화막 등의 절연막을 포함할 수 있다. 에어갭하부캡핑막(25A)은 비트라인구조물의 상부면 및 양측벽을 캡핑할 수 있다.
도 5에 따르면, 비트라인(14)과 스토리지노드콘택플러그(26) 사이에 에어갭(20)이 형성된다. 에어갭(20)은 유전율이 1로서 비트라인(14)과 스토리지노드콘택플러그(26)간의 기생캐패시턴스를 감소시킨다.
또한, 에어갭(20)의 하부는 에어갭하부캡핑막(25A)에 의해 밀폐된다. 에어갭(20)은 유전율이 1로서 비트라인(14)과 스토리지노드콘택플러그(26)간 기생캐패시턴스를 현저히 감소시킨다.
제3실시예에 따르면, 에어갭(20)을 밀폐시키기 위한 캡핑막을 별도로 형성하지 않아도 된다. 즉, 비트라인(14)의 하부로부터 캡핑스페이서(16B)의 일부를 제거하여 에어갭(20)을 형성하므로써 에어갭(20)을 캡핑하는 캡핑스페이서(16B)가 자기정렬적으로 형성된다.
또한, 에어갭하부캡핑막(25A)에 의해 에어갭(20)의 하부가 밀폐될뿐만 아니라, 비트라인(14)과 스토리지노드콘택플러그(26)가 숏트되는 것을 방지할 수 있다.
도 6a 및 도 6b는 제3실시예에 따른 반도체장치를 제조하는 방법의 일예를 나타낸 도면이다. 에어갭하부캡핑막을 제외한 나머지는 제1실시예와 동일하게 진행할 수 있다.
즉, 에어갭(20)을 형성한 이후에, 도 6a에 도시된 바와 같이, 에어갭(20)이 형성된 비트라인구조물을 포함한 반도체기판(11)의 전면에 에어갭하부캡핑막(25)을 형성한다. 에어갭하부캡핑막(25)은 산화막, 질화막 등의 절연막을 포함할 수 있다. 에어갭하부캡핑막(25) 형성시에는 단차피복성(Step coverage)이 좋지 않은 방법으로 알려진 물리기상증착법(PVD) 또는 플라즈마강화화학기상증착법(PECVD)을 이용하여 형성할 수 있다. 이와 같은 방법을 이용하면, 비트라인구조물의 상부 및 상부 모서리에서 에어갭하부캐핑막(25)이 더 두껍게 증착된다. 이를 통해 오버행(Overhang)이라고 알려진 프로파일을 형성할 수 있다.
다음으로, 에어갭하부캡핑막(25)을 선택적으로 식각한다. 이에 따라 비트라인구조물 사이의 반도체기판(11)의 표면을 노출시킨다. 반도체기판(11)의 표면 위에서 에어갭하부캡핑막(25)을 제거하기 위해 에치백 공정이 적용될 수 있다. 에치백 공정 이후에, 스페이서(17A)를 덮는 에어갭하부캡핑막(25A)이 형성된다. 에어갭하부캡핑막(25A)은 비트라인구조물의 상부 및 양측벽에 잔류한다. 에치백 공정시 하드마스크막패턴(15)의 상부에서는 스페이서(17A)가 노출되지 않도록 한다.
에어갭하부캡핑막(25A)에 의해 에어갭(20)의 하부가 밀폐된다. 또한, 에어갭하부캡핑막(25A)은 후속의 스토리지노드콘택플러그 형성시, 스토리지노드콘택플러그와 비트라인(14)이 숏트되는 것을 방지하는 역할도 한다.
도 6b에 도시된 바와 같이, 에어갭하부캡핑막(25A)을 포함한 전면에 도전막(도시 생략)을 형성한다. 이어서, 도전막을 평탄화시킨다. 이때, 평탄화는 에어갭하부캡핑막(25A)에서 정지하도록 한다. 이로써, 스토리지노드콘택플러그(26)가 형성된다. 스토리지노드콘택플러그(26)는 불순물이 도핑된 폴리실리콘, 금속물질, 금속질화물, 금속실리사이드 등의 제2도전막을 포함할 수 있다. 스토리지노드콘택플러그(26)는 위 열거된 물질들 중 어느 하나로 이루어지거나 또는 적어도 둘 이상이 적층될 수 있다.
도 7은 본 발명의 제4실시예에 따른 반도체장치를 도시한 도면이다.
도 7을 참조하면, 반도체기판(31) 상에 복수의 비트라인구조물이 형성된다. 비트라인구조물은 비트라인(34)과 하드마스크막패턴(35)이 적층될 수 있다. 비트라인(34)은 폴리실리콘막, 금속막, 금속질화막, 금속실리사이드 등의 도전물질을 포함할 수 있다. 비트라인(34)은 열거된 도전물질들 중 어느 하나로 이루어지거나 또는 도전물질들 중 적어도 둘 이상이 적층될 수 있다. 비트라인(34)은 어느 한 방향으로 연장된 라인 형상(Line type)을 가질 수 있다. 도시하지 않았지만, 반도체기판(31) 상에는 하부 구조물 및 층간절연막이 더 형성될 수도 있다. 하부구조물은 폴리실리콘막, 금속막, 금속질화막, 금속실리사이드 등의 도전물질을 포함할 수 있다. 층간절연막은 실리콘산화막, 실리콘질화막 등을 포함할 수 있다. 층간절연막은 하부구조물을 덮을 수 있고, 또한, 하부구조물은 층간절연막을 관통하는 플러그 형태일 수도 있다. 비트라인(34) 아래에 하부구조물이 형성될 수 있고, 비트라인(34) 사이에 하부구조물이 노출될 수도 있다. 예를 들어, 비트라인(34) 아래에는 소자분리막(32) 및 활성영역(33)이 형성될 수 있다. 또한, 도시하지 않았지만, 매립게이트와 같은 게이트구조물이 형성될 수도 있다. 비트라인(34)은 반도체기판(31) 상에서 일정한 간격을 가지면서 규칙적으로 배치될 수 있다.
복수의 비트라인(34) 사이에는 스토리지노드콘택플러그(43A)이 형성된다. 스토리지노드콘택플러그(43A)는 폴리실리콘막, 금속막, 금속질화막, 금속실리사이드 등의 도전물질을 포함할 수 있다. 스토리지노드콘택플러그(43A)은 열거된 도전물질들 중 어느 하나로 이루어지거나 또는 도전물질들 중 적어도 둘 이상이 적층될 수 있다.
비트라인(34)과 스토리지노드콘택플러그(43A) 사이에는 제1 및 제2스페이서(36A, 38A)를 포함하는 스페이서가 형성된다. 제1 및 제2스페이서(36A, 38A)는 절연막을 포함할 수 있다. 제1 및 제2스페이서(36A, 38A)는 비트라인(34)과 스토리지노드콘택플러그(43A) 사이의 기생캐패시턴스를 감소시키기 위해 유전율이 낮은 물질이 선택될 수 있다. 제1 및 제2스페이서(36A, 38A)는 Si3N4와 같은 질화물을 포함할 수 있다.
제1스페이서(36A)와 제2스페이서(38A) 사이에는 에어갭(41)이 형성된다. 에어갭(41)의 상부에는 캡핑스페이서(37B)가 형성된다. 캡핑스페이서(37B)는 하드마스크막패턴(35)의 상부측벽과 상부를 덮는 고립된 형상을 가질 수 있다. 캡핑스페이서(37B)는 제1 및 제2스페이서(36A, 38A))와 다른 유전율을 갖는 물질이 선택될 수 있다. 캡핑스페이서(37B)는 비트라인(34)과 스토리지노드콘택플러그(43A)간 기생캐패시턴스에 영향을 미치지 않는 높이를 갖는다. 에어갭(41)은 캡핑스페이서(37B)의 일부가 제거되어 형성될 수 있다. 캡핑스페이서(37B)는 에어갭(41)의 상부를 캡핑한다.
스토리지노드콘택플러그(43A) 아래에는 에어갭(41)의 하부를 밀폐하는 에어갭하부캡핑막(42)이 형성된다. 에어갭하부캡핑막(42)은 실리콘막을 포함할 수 있다. 에어갭하부캡핑막(42)은 선택적에피택셜성장에 의해 형성될 수 있다.
상술한 바와 같이, 비트라인(34)과 스토리지노드콘택플러그(43A) 사이에 에어갭(41)을 갖는 스페이서가 형성된다. 에어갭(41)의 하부는 에어갭하부캡핑막(42)에 의해 밀폐된다. 에어갭(41)에 의해 비트라인(34)과 스토리지노드콘택플러그(43A)간 기생캐패시턴스가 감소한다. 에어갭(41)은 유전율이 1로서 비트라인(34)과 스토리지노드콘택플러그(43A)간 기생캐패시턴스를 현저히 감소시킨다.
제4실시예에 따르면, 에어갭(41)을 밀폐시키기 위한 캡핑막을 별도로 형성하지 않아도 된다. 즉, 비트라인(34)의 하부로부터 캡핑스페이서(37A)의 일부를 제거하여 에어갭(41)을 형성하므로써 에어갭(41)을 캡핑하는 캡핑스페이서(37B)가 자기정렬적으로 형성된다.
또한, 에어갭하부캡핑막(42)에 의해 에어갭(41)의 하부가 밀폐될뿐만 아니라, 비트라인(34)과 스토리지노드콘택플러그(43A)가 숏트되는 것을 방지할 수 있다.
도 8a 내지 도 8f는 제4실시예에 따른 반도체장치를 제조하는 방법의 일예를 나타낸 도면이다.
도 8a에 도시된 바와 같이, 반도체기판(31)에 소자분리막(32)을 형성한다. 소자분리막(32)은 잘 알려진 STI(Shallow Trench Isolation) 공정을 이용하여 형성한다. 소자분리막(32)에 의해 복수의 활성영역(33)이 정의된다. 도시하지 않았지만, 소자분리막(32)을 형성한 후에는 매립게이트(BG) 공정이 진행될 수 있다. 매립게이트를 형성하는 방법은 공지된 방법을 참조하기로 한다. 복수의 활성영역(33)은 비트라인이 연결될 활성영역과 스토리지노드콘택플러그가 연결될 활성영역을 포함할 수 있다.
이어서, 복수의 활성영역(33) 중 일부 활성영역(33)의 표면 상에 비트라인(34)과 하드마스크막패턴(35)이 적층된 비트라인구조물을 형성한다. 비트라인구조물은 활성영역(33)과 소자분리막(32)을 동시에 가로지르는 라인형태가 될 수 있다. 하드마스크막패턴(35)은 실리콘질화물을 포함할 수 있다. 비트라인(34)은 불순물이 도핑된 반도체물질, 금속물질, 금속질화물, 금속실리사이드 등의 도전물질을 포함할 수 있다. 비트라인(34)은 열거된 도전물질들 중 어느 하나로 이루어지거나 또는 도전물질들 중 적어도 둘 이상이 적층될 수 있다. 예를 들어, 비트라인(34)은 폴리실리콘, 텅스텐, 티타늄, 알루미늄, 구리, 탄탈륨, 코발트, 실리콘, 철, 니켈 중에서 선택될 수 있다. 본 실시예에서, 비트라인(34)은 텅스텐을 포함할 수 있다. 비트라인(34)은 어느 한 방향으로 연장된 라인 형상(Line type)을 가질 수 있다. 비트라인(34)은 반도체기판(31) 상에서 일정한 간격을 가지면서 규칙적으로 배치될 수 있다. 비트라인(34)은 활성영역(33)의 표면 상에 형성되면서 소자분리막(32)의 표면 상에도 형성되는 라인형상을 가질 수 있다. 도시되지 않았으나, 비트라인(34) 아래에는 플러그(도시 생략)가 더 형성될 수도 있다.
비트라인(34)을 형성하는 방법은 다음과 같다. 반도체기판(31) 상에 제1도전막(도시 생략)을 형성한 후 제1도전막 상에 일정 간격을 가지면서 규칙적으로 배열되느 라인 형상의 하드마스크막패턴(35)을 형성한다. 하드마스크막패턴(35)을 식각장벽으로 이용하여 제1도전막을 식각한다. 이에 따라 비트라인(34)이 형성된다. 하드마스크패턴(35)은 포토리소그래피 공정을 통해 형성할 수 있다.
도 8b에 도시된 바와 같이, 비트라인구조물을 포함한 전면에 스페이서막을 형성한다. 스페이서막은 비트라인스페이서로 사용되는 물질이다. 스페이서막은 실리콘, 티타늄질화물, 실리콘질화물, 실리콘산화물, 실리콘산화질화물 중에서 선택될 수 있다. 스페이서막은 열거된 물질들 중 어느 하나로 이루어지거나 또는 적어도 둘 이상이 적층될 수 있다.
스페이서막은 제1스페이서막(36), 제2스페이서막(37) 및 제3스페이서막(38)을 적층하여 형성할 수 있다. 제1스페이서막(36)과 제3스페이서막(38)은 동일 물질로 형성할 수 있다. 제2스페이서막(37)은 제1 및 제3스페이서막(36, 38)과 식각선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 제1스페이서막(36)과 제3스페이서막(38)은 실리콘질화물을 포함할 수 있고, 제2스페이서막(37)은 실리콘산화물을 포함할 수 있다. 따라서, 스페이서막은 NON(Nitride-Oxide-Nitride) 구조를 가질 수 있다. 실리콘산화물은 화학기상증착법(CVD)에 의해 증착할 수도 있고, 실리콘질화물의 일부를 산화시키는 방법을 사용할 수도 있다. 제3스페이서막(38) 형성시에는 단차피복성(Step coverage)이 좋지 않은 방법으로 알려진 물리기상증착법(PVD) 또는 플라즈마강화화학기상증착법(PECVD)을 이용하여 형성할 수 있다. 이와 같은 방법을 이용하면, 비트라인구조물의 상부 및 상부 모서리에서 제3스페이서막(38)이 더 두껍게 증착된다(도면부호 39 참조). 이를 통해 오버행(Overhang)이라고 알려진 프로파일을 형성할 수 있다. 다른 실시예로서, 제3스페이서막(38)을 컨포멀하게 증착한 후 제3절연막(38) 위에 비트라인구조물의 상부에서 특히 두껍게 형성하는 방법을 통해 또다른 제4스페이서막(도시 생략)을 형성할 수 있다. 예를 들어, 물리기상증착법(PVD) 또는 플라즈마강화화학기상증착법(PECVD)을 이용하여 형성할 수 있다. 제4스페이서막은 실리콘질화물을 포함하거나, 또는 실리콘질화물 및 실리콘산화물을 식각할때 비트라인구조물의 상부를 보호할 수 있는 물질을 포함할 수 있다. 예를 들어, 금속물질을 포함한다. 다른 실시예에서, 제1스페이서막(36)과 제3스페이서막(38)은 실리콘산화물(SiO2)을 포함할 수 있고, 제2스페이서막(37)은 티타늄질화물(TiN)을 포함할 수 있다. 따라서, 스페이서막은 OTO(Oxide-TiN-Oxide) 구조를 가질 수 있다.
도 8c에 도시된 바와 같이, 스페이서막을 선택적으로 제거하여 비트라인구조물 사이의 반도체기판(31)의 표면을 노출시킨다. 반도체기판(31)의 표면 위에서 스페이서막을 제거하기 위해 에치백 공정이 적용될 수 있다. 에치백 공정 이후에, 제1스페이서(36A), 캡핑스페이서(37A) 및 제2스페이서(38A)로 이루어진 스페이서가 형성된다. 스페이서는 비트라인구조물의 상부 및 양측벽에 잔류한다. 에치백 공정시 하드마스크막패턴(35)의 상부에서는 캡핑스페이서(37A)가 노출되지 않도록 한다. 비트라인(34)의 하부 측벽부분에서 캡핑스페이서(37A)가 외부에 노출될 수 있다(도면부호 40 참조). 스페이서는 NON 구조를 갖고, 실리콘질화물들에 의해 실리콘산화물이 외부로 노출되지 않는다.
도 8d에 도시된 바와 같이, 스페이서 중에서 캡핑스페이서(37A)의 일부를 선택적으로 제거한다. 제1스페이서(36A)와 제2스페이서(38A)가 실리콘질화물이고, 캡핑스페이서(37A)가 실리콘산화물을 포함하는 경우, 습식식각을 이용하여 캡핑스페이서(37A)를 선택적으로 제거한다. 습식식각은 불산(HF)을 포함하는 케미컬을 사용할 수 있다. 스페이서가 OTO(Oxide-TiN-Oxide) 구조인 경우에는, 티타늄질화물을 선택적으로 제거할 수 있는 케미컬을 이용한다. 예를 들어, 황산(H2SO4)과 과수(H2O2)의 혼합용액을 이용하여 티타늄질화물을 선택적으로 제거할 수 있다.
이와 같이, 습식식각을 이용하면, 비트라인(34)의 하부로부터 캡핑스페이서(37A)가 식각된다. 캡핑스페이서(37A)를 제거할 때 제1스페이서(36A)과 제2스페이서(38A)는 선택비를 가져 식각되지 않는다.
상술한 바와 같이, 비트라인(34)의 하부 측벽으로부터 캡핑스페이서(37A)의 일부를 식각하면, 에어갭(41)을 갖는 스페이서가 형성된다. 스페이서는 비트라인(34)과 하드마스크막패턴(35)의 양측벽과 상부를 덮는 스페이서 형태가 될 수 있다. 제1스페이서(36A)와 제2스페이서(38A) 사이에 빈 공간 즉, 에어갭(41)이 형성된다. 에어갭(41)이 형성된 이후 캡핑스페이서(37B)는 제1스페이서(36A)와 제2스페이서(38A) 사이에서 하드마스크막패턴(35)의 상부 및 측벽 상부를 둘러싸는 고립된 구조가 된다. 따라서, 스페이서는 캡핑스페이서(37B)를 포함하고, 캡핑스페이서(37B) 아래에는 에어갭(41)이 위치한다. 캡핑스페이서(37B)는 하드마스크막패턴(35)의 상부 측벽과 상부면을 덮는 고립된 형상을 갖는다. 에어갭(41)의 높이는 적어도 비트라인(34)의 상부 표면보다 같거나 더 높을 수 있다.
도 8e에 도시된 바와 같이, 에어갭(41)이 형성된 비트라인구조물 사이의 반도체기판(31) 상에 에어갭하부캡핑막(42)을 형성한다. 에어갭하부캡핑막(42)은 선택적에피택셜성장(SEG)을 통해 형성할 수 있다. 예를 들어, 에어갭하부캡핑막(42)은 실리콘막을 포함할 수 있다. 즉, 선택적에피택셜성장을 통해 실리콘막을 형성하므로써 에어갭하부캡핑막(42)이 형성될 수 있다. 에어갭하부캡핑막(42)에 의해 에어갭(41)의 하부가 밀폐된다. 또한, 에어갭하부캡핑막(42)은 후속의 스토리지노드콘택플러그 형성시, 스토리지노드콘택플러그와 비트라인(34)이 숏트되는 것을 방지하는 역할도 한다.
다음으로, 에어갭하부캡핑막(42) 상에 도전막(43)을 형성한다. 이로써 비트라인구조물 사이에 도전막(43)이 갭필될 수 있다. 도전막(43)은 불순물이 도핑된 폴리실리콘, 금속물질, 금속질화물, 금속실리사이드 등의 도전막을 포함할 수 있다. 도전막은 위 열거된 물질들 중 어느 하나로 이루어지거나 또는 적어도 둘 이상이 적층될 수 있다.
도 8f에 도시된 바와 같이, 도전막(43)을 평탄화시킨다. 이때, 평탄화는 스페이서, 특히 제2스페이서(38A)에서 정지하도록 한다. 이로써, 스토리지노드콘택플러그(43A)가 형성된다.
상술한 바와 같이, 스토리지노드콘택플러그(43A)를 형성하면 비트라인(34)과 스토리지노드콘택플러그(43A) 사이에 에어갭(41)을 갖는 스페이서가 형성된다. 에어갭(41)의 하부는 에어갭하부캡핑막(42)에 의해 밀폐된다. 에어갭(41)에 의해 비트라인(34)과 스토리지노드콘택플러그(43A)간 기생캐패시턴스가 감소한다. 에어갭(41)은 유전율이 1로서 비트라인(34)과 스토리지노드콘택플러그(43A)간 기생캐패시턴스를 현저히 감소시킨다.
제4실시예에 따르면, 에어갭(41)을 밀폐시키기 위한 캡핑막을 별도로 형성하지 않아도 된다. 즉, 비트라인(34)의 하부로부터 캡핑스페이서(37A)의 일부를 제거하여 에어갭(41)을 형성하므로써 에어갭(41)을 캡핑하는 캡핑스페이서(37B)가 자기정렬적으로 형성된다.
또한, 에어갭하부캡핑막(42)에 의해 에어갭(41)의 하부가 밀폐될뿐만 아니라, 비트라인(34)과 스토리지노드콘택플러그(43A)가 숏트되는 것을 방지할 수 있다.
도 9는 제5실시예에 따른 반도체장치를 도시한 도면이다.
도 9를 참조하면, 반도체기판(31) 상에 복수의 비트라인구조물이 형성된다. 비트라인구조물은 비트라인(34)과 하드마스크막패턴(35)이 적층될 수 있다. 비트라인(34)은 폴리실리콘막, 금속막, 금속질화막, 금속실리사이드 등의 도전물질을 포함할 수 있다. 비트라인(34)은 열거된 도전물질들 중 어느 하나로 이루어지거나 또는 도전물질들 중 적어도 둘 이상이 적층될 수 있다. 비트라인(34)은 어느 한 방향으로 연장된 라인 형상(Line type)을 가질 수 있다. 도시하지 않았지만, 반도체기판(31) 상에는 하부 구조물 및 층간절연막이 더 형성될 수도 있다. 하부구조물은 폴리실리콘막, 금속막, 금속질화막, 금속실리사이드 등의 도전물질을 포함할 수 있다. 층간절연막은 실리콘산화막, 실리콘질화막 등을 포함할 수 있다. 층간절연막은 하부구조물을 덮을 수 있고, 또한, 하부구조물은 층간절연막을 관통하는 플러그 형태일 수도 있다. 비트라인(34) 아래에 하부구조물이 형성될 수 있고, 비트라인(34) 사이에 하부구조물이 노출될 수도 있다. 예를 들어, 비트라인(34) 아래에는 소자분리막(32) 및 활성영역(33)이 형성될 수 있다. 또한, 도시하지 않았지만, 매립게이트와 같은 게이트구조물이 형성될 수도 있다. 비트라인(34)은 반도체기판(31) 상에서 일정한 간격을 가지면서 규칙적으로 배치될 수 있다.
복수의 비트라인(34) 사이에는 스토리지노드콘택플러그(45A)이 형성된다. 스토리지노드콘택플러그(45A)는 폴리실리콘막, 금속막, 금속질화막, 금속실리사이드 등의 도전물질을 포함할 수 있다. 스토리지노드콘택플러그(45A)은 열거된 도전물질들 중 어느 하나로 이루어지거나 또는 도전물질들 중 적어도 둘 이상이 적층될 수 있다.
비트라인(34)과 스토리지노드콘택플러그(45A) 사이에는 제1 및 제2스페이서(36A, 38A)를 포함하는 스페이서가 형성된다. 제1 및 제2스페이서(36A, 38A)는 절연막을 포함할 수 있다. 제1 및 제2스페이서(36A, 38A)는 비트라인(34)과 스토리지노드콘택플러그(45A) 사이의 기생캐패시턴스를 감소시키기 위해 유전율이 낮은 물질이 선택될 수 있다. 제1 및 제2스페이서(36A, 38A)는 Si3N4와 같은 질화물을 포함할 수 있다.
제1스페이서(36A)와 제2스페이서(38A) 사이에는 에어갭(41)이 형성된다. 에어갭(41)의 상부에는 캡핑스페이서(37B)가 형성된다. 캡핑스페이서(37B)는 하드마스크막패턴(35)의 상부측벽과 상부를 덮는 고립된 형상을 가질 수 있다. 캡핑스페이서(37B)는 제1 및 제2스페이서(36A, 38A))와 다른 유전율을 갖는 물질이 선택될 수 있다. 캡핑스페이서(37B)는 비트라인(34)과 스토리지노드콘택플러그(43A)간 기생캐패시턴스에 영향을 미치지 않는 높이를 갖는다. 에어갭(41)은 캡핑스페이서(37B)의 일부가 제거되어 형성될 수 있다. 캡핑스페이서(37B)는 에어갭(41)의 상부를 캡핑한다.
제2스페이서(38A)의 측벽에 에어갭(41)의 하부를 밀폐하는 에어갭하부캡핑막(44A)이 형성된다. 에어갭하부캡핑막(44A)은 실리콘막을 포함할 수 있다.
상술한 바와 같이, 비트라인(34)과 스토리지노드콘택플러그(45A) 사이에 에어갭(41)을 갖는 스페이서가 형성된다. 에어갭(41)의 하부는 에어갭하부캡핑막(44A)에 의해 밀폐된다. 에어갭(41)에 의해 비트라인(34)과 스토리지노드콘택플러그(45A)간 기생캐패시턴스가 감소한다. 에어갭(41)은 유전율이 1로서 비트라인(34)과 스토리지노드콘택플러그(45A)간 기생캐패시턴스를 현저히 감소시킨다.
제5실시예에 따르면, 에어갭(41)을 밀폐시키기 위한 캡핑막을 별도로 형성하지 않아도 된다. 즉, 비트라인(34)의 하부로부터 캡핑스페이서(37A)의 일부를 제거하여 에어갭(41)을 형성하므로써 에어갭(41)을 캡핑하는 캡핑스페이서(37B)가 자기정렬적으로 형성된다.
또한, 에어갭하부캡핑막(44A)에 의해 에어갭(41)의 하부가 밀폐될뿐만 아니라, 비트라인(34)과 스토리지노드콘택플러그(45A)가 숏트되는 것을 방지할 수 있다.
도 10a 및 도 10b는 제5실시예에 따른 반도체장치를 제조하는 방법의 일예를 나타낸 도면이다. 에어갭하부캡핑막을 제외한 나머지는 제4실시예와 동일하게 진행할 수 있다.
즉, 에어갭(41)을 형성한 이후에, 도 10a에 도시된 바와 같이, 에어갭(41)이 형성된 비트라인구조물을 포함한 반도체기판(31)의 전면에 에어갭하부캡핑막(44)을 형성한다. 에어갭하부캡핑막(44)는 폴리실리콘을 포함할 수 있다.
에어갭하부캡핑막(44)에 의해 에어갭(41)의 하부가 밀폐된다. 또한, 에어갭하부캡핑막(44)은 후속의 스토리지노드콘택플러그 형성시, 스토리지노드콘택플러그와 비트라인(34)이 숏트되는 것을 방지하는 역할도 한다.
다음으로, 에어갭하부캡핑막(44) 상에 도전막(45)을 형성한다. 이로써 비트라인구조물 사이에 도전막(45)이 갭필될 수 있다. 도전막(45)은 불순물이 도핑된 폴리실리콘, 금속물질, 금속질화물, 금속실리사이드 등의 도전막을 포함할 수 있다. 도전막은 위 열거된 물질들 중 어느 하나로 이루어지거나 또는 적어도 둘 이상이 적층될 수 있다.
도 10b에 도시된 바와 같이, 도전막(45)을 평탄화시킨다. 이때, 비트라인구조물 상부의 제2스페이서(38A)의 표면에서 정지할때까지 도전막(45) 및 에어갭하부캡핑막(44)을 평탄화한다. 이로써, 비트라인구조물 사이에 스토리지노드콘택플러그(45A)가 형성되고, 제2스페이서(38A)와 스토리지노드콘택플러그(45A) 사이에 에어갭하부캡핑막(44A)이 형성된다.
도 11은 제6실시예에 따른 반도체장치를 도시한 도면이다.
도 11을 참조하면, 반도체기판(31) 상에 복수의 비트라인구조물이 형성된다. 비트라인구조물은 비트라인(34)과 하드마스크막패턴(35)이 적층될 수 있다. 비트라인(34)은 폴리실리콘막, 금속막, 금속질화막, 금속실리사이드 등의 도전물질을 포함할 수 있다. 비트라인(34)은 열거된 도전물질들 중 어느 하나로 이루어지거나 또는 도전물질들 중 적어도 둘 이상이 적층될 수 있다. 비트라인(34)은 어느 한 방향으로 연장된 라인 형상(Line type)을 가질 수 있다. 도시하지 않았지만, 반도체기판(31) 상에는 하부 구조물 및 층간절연막이 더 형성될 수도 있다. 하부구조물은 폴리실리콘막, 금속막, 금속질화막, 금속실리사이드 등의 도전물질을 포함할 수 있다. 층간절연막은 실리콘산화막, 실리콘질화막 등을 포함할 수 있다. 층간절연막은 하부구조물을 덮을 수 있고, 또한, 하부구조물은 층간절연막을 관통하는 플러그 형태일 수도 있다. 비트라인(34) 아래에 하부구조물이 형성될 수 있고, 비트라인(34) 사이에 하부구조물이 노출될 수도 있다. 예를 들어, 비트라인(34) 아래에는 소자분리막(32) 및 활성영역(33)이 형성될 수 있다. 또한, 도시하지 않았지만, 매립게이트와 같은 게이트구조물이 형성될 수도 있다. 비트라인(34)은 반도체기판(31) 상에서 일정한 간격을 가지면서 규칙적으로 배치될 수 있다.
복수의 비트라인(34) 사이에는 스토리지노드콘택플러그(47)이 형성된다. 스토리지노드콘택플러그(47)는 폴리실리콘막, 금속막, 금속질화막, 금속실리사이드 등의 도전물질을 포함할 수 있다. 스토리지노드콘택플러그(47)은 열거된 도전물질들 중 어느 하나로 이루어지거나 또는 도전물질들 중 적어도 둘 이상이 적층될 수 있다.
비트라인(34)과 스토리지노드콘택플러그(47) 사이에는 제1 및 제2스페이서(36A, 38A)를 포함하는 스페이서가 형성된다. 제1 및 제2스페이서(36A, 38A)는 절연막을 포함할 수 있다. 제1 및 제2스페이서(36A, 38A)는 비트라인(34)과 스토리지노드콘택플러그(47) 사이의 기생캐패시턴스를 감소시키기 위해 유전율이 낮은 물질이 선택될 수 있다. 제1 및 제2스페이서(36A, 38A)는 Si3N4와 같은 질화물을 포함할 수 있다.
제1스페이서(36A)와 제2스페이서(38A) 사이에는 에어갭(41)이 형성된다. 에어갭(41)의 상부에는 캡핑스페이서(37B)가 형성된다. 캡핑스페이서(37B)는 하드마스크막패턴(35)의 상부측벽과 상부를 덮는 고립된 형상을 가질 수 있다. 캡핑스페이서(37B)는 제1 및 제2스페이서(36A, 38A))와 다른 유전율을 갖는 물질이 선택될 수 있다. 캡핑스페이서(37B)는 비트라인(34)과 스토리지노드콘택플러그(47)간 기생캐패시턴스에 영향을 미치지 않는 높이를 갖는다. 에어갭(41)은 캡핑스페이서(37B)의 일부가 제거되어 형성될 수 있다. 캡핑스페이서(37B)는 에어갭(41)의 상부를 캡핑한다.
제2스페이서(38A)의 측벽에 에어갭(41)의 하부를 밀폐하는 에어갭하부캡핑막(46A)이 형성된다. 에어갭하부캡핑막(46A)은 산화막, 질화막 등의 절연막을 포함할 수 있다. 에어갭하부캡핑막(46A)은 제2스페이서(38A)의 상부에서 비트라인구조물의 상부면과 양측벽을 덮는다.
상술한 바와 같이, 비트라인(34)과 스토리지노드콘택플러그(47) 사이에 에어갭(41)을 갖는 스페이서가 형성된다. 에어갭(41)의 하부는 에어갭하부캡핑막(46A)에 의해 밀폐된다. 에어갭(41)에 의해 비트라인(34)과 스토리지노드콘택플러그(45A)간 기생캐패시턴스가 감소한다. 에어갭(41)은 유전율이 1로서 비트라인(34)과 스토리지노드콘택플러그(45A)간 기생캐패시턴스를 현저히 감소시킨다.
제5실시예에 따르면, 에어갭(41)을 밀폐시키기 위한 캡핑막을 별도로 형성하지 않아도 된다. 즉, 비트라인(34)의 하부로부터 캡핑스페이서(37A)의 일부를 제거하여 에어갭(41)을 형성하므로써 에어갭(41)을 캡핑하는 캡핑스페이서(37B)가 자기정렬적으로 형성된다.
또한, 에어갭하부캡핑막(46A)에 의해 에어갭(41)의 하부가 밀폐될뿐만 아니라, 비트라인(34)과 스토리지노드콘택플러그(47)가 숏트되는 것을 방지할 수 있다.
도 12a 및 도 12b는 제5실시예에 따른 반도체장치를 제조하는 방법의 일예를 나타낸 도면이다. 에어갭하부캡핑막을 제외한 나머지는 제4실시예와 동일하게 진행할 수 있다.
즉, 에어갭(41)을 형성한 이후에, 도 12a에 도시된 바와 같이, 에어갭(41)이 형성된 비트라인구조물을 포함한 반도체기판(11)의 전면에 에어갭하부캡핑막(46)을 형성한다. 에어갭하부캡핑막(46)은 산화막, 질화막 등의 절연막을 포함할 수 있다. 에어갭하부캡핑막(46) 형성시에는 단차피복성(Step coverage)이 좋지 않은 방법으로 알려진 물리기상증착법(PVD) 또는 플라즈마강화화학기상증착법(PECVD)을 이용하여 형성할 수 있다. 이와 같은 방법을 이용하면, 비트라인구조물의 상부 및 상부 모서리에서 에어갭하부캐핑막(46)이 더 두껍게 증착된다. 이를 통해 오버행(Overhang)이라고 알려진 프로파일을 형성할 수 있다.
다음으로, 에어갭하부캡핑막(46)을 선택적으로 식각한다. 이에 따라 비트라인구조물 사이의 반도체기판(31)의 표면을 노출시킨다. 반도체기판(31)의 표면 위에서 에어갭하부캡핑막(46)을 제거하기 위해 에치백 공정이 적용될 수 있다. 에치백 공정 이후에, 제2스페이서(38A)를 덮는 에어갭하부캡핑막(46A)이 형성된다. 에어갭하부캡핑막(46A)은 비트라인구조물의 상부 및 양측벽에 잔류한다. 에치백 공정시 하드마스크막패턴(35)의 상부에서는 제2스페이서(38A)가 노출되지 않도록 한다.
에어갭하부캡핑막(46A)에 의해 에어갭(41)의 하부가 밀폐된다. 또한, 에어갭하부캡핑막(46A)은 후속의 스토리지노드콘택플러그 형성시, 스토리지노드콘택플러그와 비트라인(34)이 숏트되는 것을 방지하는 역할도 한다.
도 12b에 도시된 바와 같이, 에어갭하부캡핑막(46A)을 포함한 전면에 도전막(도시 생략)을 형성한다. 이어서, 도전막을 평탄화시킨다. 이때, 평탄화는 에어갭하부캡핑막(46A)에서 정지하도록 한다. 이로써, 스토리지노드콘택플러그(47)가 형성된다. 스토리지노드콘택플러그(47)는 불순물이 도핑된 폴리실리콘, 금속물질, 금속질화물, 금속실리사이드 등의 도전막을 포함할 수 있다. 스토리지노드콘택플러그(47)는 위 열거된 물질들 중 어느 하나로 이루어지거나 또는 적어도 둘 이상이 적층될 수 있다.
도 13은 제7실시예에 따른 반도체장치를 도시한 도면이다.
도 13을 참조하면, 반도체기판(31) 상에 복수의 비트라인구조물이 형성된다. 비트라인구조물은 비트라인(34)과 하드마스크막패턴(35)이 적층될 수 있다. 비트라인(34)은 폴리실리콘막, 금속막, 금속질화막, 금속실리사이드 등의 도전물질을 포함할 수 있다. 비트라인(34)은 열거된 도전물질들 중 어느 하나로 이루어지거나 또는 도전물질들 중 적어도 둘 이상이 적층될 수 있다. 비트라인(34)은 어느 한 방향으로 연장된 라인 형상(Line type)을 가질 수 있다. 도시하지 않았지만, 반도체기판(31) 상에는 하부 구조물 및 층간절연막이 더 형성될 수도 있다. 하부구조물은 폴리실리콘막, 금속막, 금속질화막, 금속실리사이드 등의 도전물질을 포함할 수 있다. 층간절연막은 실리콘산화막, 실리콘질화막 등을 포함할 수 있다. 층간절연막은 하부구조물을 덮을 수 있고, 또한, 하부구조물은 층간절연막을 관통하는 플러그 형태일 수도 있다. 비트라인(34) 아래에 하부구조물이 형성될 수 있고, 비트라인(34) 사이에 하부구조물이 노출될 수도 있다. 예를 들어, 비트라인(34) 아래에는 소자분리막(32) 및 활성영역(33)이 형성될 수 있다. 또한, 도시하지 않았지만, 매립게이트와 같은 게이트구조물이 형성될 수도 있다. 비트라인(34)은 반도체기판(31) 상에서 일정한 간격을 가지면서 규칙적으로 배치될 수 있다.
복수의 비트라인(34) 사이에는 스토리지노드콘택플러그(49)이 형성된다. 스토리지노드콘택플러그(49)는 폴리실리콘막, 금속막, 금속질화막, 금속실리사이드 등의 도전물질을 포함할 수 있다. 스토리지노드콘택플러그(49)은 열거된 도전물질들 중 어느 하나로 이루어지거나 또는 도전물질들 중 적어도 둘 이상이 적층될 수 있다.
비트라인(34)과 스토리지노드콘택플러그(49) 사이에는 제1 및 제2스페이서(36A, 38A)를 포함하는 스페이서가 형성된다. 제1 및 제2스페이서(36A, 38A)는 절연막을 포함할 수 있다. 제1 및 제2스페이서(36A, 38A)는 비트라인(34)과 스토리지노드콘택플러그(49) 사이의 기생캐패시턴스를 감소시키기 위해 유전율이 낮은 물질이 선택될 수 있다. 제1 및 제2스페이서(36A, 38A)는 Si3N4와 같은 질화물을 포함할 수 있다.
제1스페이서(36A)와 제2스페이서(38A) 사이에는 에어갭(41)이 형성된다. 에어갭(41)의 상부에는 캡핑스페이서(37B)가 형성된다. 캡핑스페이서(37B)는 하드마스크막패턴(35)의 상부측벽과 상부를 덮는 고립된 형상을 가질 수 있다. 캡핑스페이서(37B)는 제1 및 제2스페이서(36A, 38A))와 다른 유전율을 갖는 물질이 선택될 수 있다. 캡핑스페이서(37B)는 비트라인(34)과 스토리지노드콘택플러그(49)간 기생캐패시턴스에 영향을 미치지 않는 높이를 갖는다. 에어갭(41)은 캡핑스페이서(37B)의 일부가 제거되어 형성될 수 있다. 캡핑스페이서(37B)는 에어갭(41)의 상부를 캡핑한다.
제2스페이서(38A)를 포함한 비트라인구조물의 상부면과 양측벽에는 에어갭(41)의 하부를 밀폐하는 에어갭하부캡핑막(48A)이 형성된다. 에어갭하부캡핑막(48A)은 산화막, 질화막 등의 절연막을 포함할 수 있다.
상술한 바와 같이, 비트라인(34)과 스토리지노드콘택플러그(49) 사이에 에어갭(41)을 갖는 스페이서가 형성된다. 에어갭(41)의 하부는 에어갭하부캡핑막(48A)에 의해 밀폐된다. 에어갭(41)에 의해 비트라인(34)과 스토리지노드콘택플러그(49)간 기생캐패시턴스가 감소한다. 에어갭(41)은 유전율이 1로서 비트라인(34)과 스토리지노드콘택플러그(49)간 기생캐패시턴스를 현저히 감소시킨다.
제7실시예에 따르면, 에어갭(41)을 밀폐시키기 위한 캡핑막을 별도로 형성하지 않아도 된다. 즉, 비트라인(34)의 하부로부터 캡핑스페이서(37A)의 일부를 제거하여 에어갭(41)을 형성하므로써 에어갭(41)을 캡핑하는 캡핑스페이서(37B)가 자기정렬적으로 형성된다.
또한, 에어갭하부캡핑막(48A)에 의해 에어갭(41)의 하부가 밀폐될뿐만 아니라, 비트라인(34)과 스토리지노드콘택플러그(49)가 숏트되는 것을 방지할 수 있다.
도 14a 내지 도 14g는 제7실시예에 따른 반도체장치를 제조하는 방법의 일예를 나타낸 도면이다.
도 14a에 도시된 바와 같이, 반도체기판(31)에 소자분리막(32)을 형성한다. 소자분리막(32)은 잘 알려진 STI(Shallow Trench Isolation) 공정을 이용하여 형성한다. 소자분리막(32)에 의해 복수의 활성영역(33)이 정의된다. 도시하지 않았지만, 소자분리막(32)을 형성한 후에는 매립게이트(BG) 공정이 진행될 수 있다. 매립게이트를 형성하는 방법은 공지된 방법을 참조하기로 한다. 복수의 활성영역(33)은 비트라인이 연결될 활성영역과 스토리지노드콘택플러그가 연결될 활성영역을 포함할 수 있다.
이어서, 복수의 활성영역(33) 중 일부 활성영역(33)의 표면 상에 비트라인(34)과 하드마스크막패턴(35)이 적층된 비트라인구조물을 형성한다. 비트라인구조물은 활성영역(33)과 소자분리막(32)을 동시에 가로지르는 라인형태가 될 수 있다. 하드마스크막패턴(35)은 실리콘질화물을 포함할 수 있다. 비트라인(34)은 불순물이 도핑된 반도체물질, 금속물질, 금속질화물, 금속실리사이드 등의 도전물질을 포함할 수 있다. 비트라인(34)은 열거된 도전물질들 중 어느 하나로 이루어지거나 또는 도전물질들 중 적어도 둘 이상이 적층될 수 있다. 예를 들어, 비트라인(34)은 폴리실리콘, 텅스텐, 티타늄, 알루미늄, 구리, 탄탈륨, 코발트, 실리콘, 철, 니켈 중에서 선택될 수 있다. 본 실시예에서, 비트라인(34)은 텅스텐을 포함할 수 있다. 비트라인(34)은 어느 한 방향으로 연장된 라인 형상(Line type)을 가질 수 있다. 비트라인(34)은 반도체기판(31) 상에서 일정한 간격을 가지면서 규칙적으로 배치될 수 있다. 비트라인(34)은 활성영역(33)의 표면 상에 형성되면서 소자분리막(32)의 표면 상에도 형성되는 라인형상을 가질 수 있다. 도시되지 않았으나, 비트라인(34) 아래에는 플러그(도시 생략)가 더 형성될 수도 있다.
비트라인(34)을 형성하는 방법은 다음과 같다. 반도체기판(31) 상에 제1도전막(도시 생략)을 형성한 후 제1도전막 상에 일정 간격을 가지면서 규칙적으로 배열되느 라인 형상의 하드마스크막패턴(35)을 형성한다. 하드마스크막패턴(35)을 식각장벽으로 이용하여 제1도전막을 식각한다. 이에 따라 비트라인(34)이 형성된다. 하드마스크패턴(35)은 포토리소그래피 공정을 통해 형성할 수 있다.
도 14b에 도시된 바와 같이, 비트라인구조물을 포함한 전면에 스페이서막을 형성한다. 스페이서막은 비트라인스페이서로 사용되는 물질이다. 스페이서막은 실리콘, 티타늄질화물, 실리콘질화물, 실리콘산화물, 실리콘산화질화물 중에서 선택될 수 있다. 스페이서막은 열거된 물질들 중 어느 하나로 이루어지거나 또는 적어도 둘 이상이 적층될 수 있다.
스페이서막은 제1스페이서막(36), 제2스페이서막(37) 및 제3스페이서막(38)을 적층하여 형성할 수 있다. 제1스페이서막(36)과 제3스페이서막(38)은 동일 물질로 형성할 수 있다. 제2스페이서막(37)은 제1 및 제3스페이서막(36, 38)과 식각선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 제1스페이서막(36)과 제3스페이서막(38)은 실리콘질화물을 포함할 수 있고, 제2스페이서막(37)은 실리콘산화물을 포함할 수 있다. 따라서, 스페이서막은 NON(Nitride-Oxide-Nitride) 구조를 가질 수 있다. 실리콘산화물은 화학기상증착법(CVD)에 의해 증착할 수도 있고, 실리콘질화물의 일부를 산화시키는 방법을 사용할 수도 있다. 제3스페이서막(38) 형성시에는 단차피복성(Step coverage)이 좋지 않은 방법으로 알려진 물리기상증착법(PVD) 또는 플라즈마강화화학기상증착법(PECVD)을 이용하여 형성할 수 있다. 이와 같은 방법을 이용하면, 비트라인구조물의 상부 및 상부 모서리에서 제3스페이서막(38)이 더 두껍게 증착된다(도면부호 39 참조). 이를 통해 오버행(Overhang)이라고 알려진 프로파일을 형성할 수 있다. 다른 실시예로서, 제3스페이서막(38)을 컨포멀하게 증착한 후 제3절연막(38) 위에 비트라인구조물의 상부에서 특히 두껍게 형성하는 방법을 통해 또다른 제4스페이서막(도시 생략)을 형성할 수 있다. 예를 들어, 물리기상증착법(PVD) 또는 플라즈마강화화학기상증착법(PECVD)을 이용하여 형성할 수 있다. 제4스페이서막은 실리콘질화물을 포함하거나, 또는 실리콘질화물 및 실리콘산화물을 식각할때 비트라인구조물의 상부를 보호할 수 있는 물질을 포함할 수 있다. 예를 들어, 금속물질을 포함한다. 다른 실시예에서, 제1스페이서막(36)과 제3스페이서막(38)은 실리콘산화물(SiO2)을 포함할 수 있고, 제2스페이서막(37)은 티타늄질화물(TiN)을 포함할 수 있다. 따라서, 스페이서막은 OTO(Oxide-TiN-Oxide) 구조를 가질 수 있다.
도 14c에 도시된 바와 같이, 제3스페이서막(38)과 제2스페이서막(37)을 선택적으로 제거한다. 제3페이서막(38)과 제2스페이서막(37)을 제거하기 위해 에치백 공정이 적용될 수 있다. 에치백 공정 이후에, 제1스페이서막(36)은 반도체기판(31)의 표면 위에 잔류하고, 비트라인구조물의 상부 및 양측벽에는 캡핑스페이서(37A) 및 제2스페이서(38A)가 형성된다. 에치백 공정시 하드마스크막패턴(35)의 상부에서는 캡핑스페이서(37A)가 노출되지 않도록 한다. 비트라인(34)의 하부 측벽부분에서 캡핑스페이서(37A)가 외부에 노출될 수 있다(도면부호 '40' 참조).
도 14d에 도시된 바와 같이, 스페이서 중에서 캡핑스페이서(37A)의 일부를 선택적으로 제거한다. 제1스페이서막(36)과 제2스페이서(38A)가 실리콘질화물이고, 캡핑스페이서(37A)가 실리콘산화물을 포함하는 경우, 습식식각을 이용하여 캡핑스페이서(37A)를 선택적으로 제거한다. 습식식각은 불산(HF)을 포함하는 케미컬을 사용할 수 있다. 스페이서가 OTO(Oxide-TiN-Oxide) 구조인 경우에는, 티타늄질화물을 선택적으로 제거할 수 있는 케미컬을 이용한다. 예를 들어, 황산(H2SO4)과 과수(H2O2)의 혼합용액을 이용하여 티타늄질화물을 선택적으로 제거할 수 있다.
이와 같이, 습식식각을 이용하면, 비트라인(34)의 하부로부터 캡핑스페이서(37A)가 식각된다. 캡핑스페이서(37A)를 제거할 때 제1스페이서막(36)과 제2스페이서(38A)는 선택비를 가져 식각되지 않는다.
상술한 바와 같이, 비트라인(34)의 하부 측벽으로부터 캡핑스페이서(37A)의 일부를 식각하면, 에어갭(41)이 형성된다. 제1스페이서막(36)과 제2스페이서(38A) 사이에 빈 공간 즉, 에어갭(41)이 형성된다. 에어갭(41)이 형성된 이후 캡핑스페이서(37B)는 제1스페이서막(36)과 제2스페이서(38A) 사이에서 하드마스크막패턴(35)의 상부 및 측벽 상부를 둘러싸는 고립된 구조가 된다. 따라서, 캡핑스페이서(37B) 아래에는 에어갭(41)이 위치한다. 캡핑스페이서(37B)는 하드마스크막패턴(35)의 상부 측벽과 상부면을 덮는 고립된 형상을 갖는다. 에어갭(41)의 높이는 적어도 비트라인(34)의 상부 표면보다 같거나 더 높을 수 있다.
도 14e에 도시된 바와 같이, 에어갭(41)이 형성된 비트라인구조물을 포함한 반도체기판(31)의 전면에 에어갭하부캡핑막(48)을 형성한다. 에어갭하부캡핑막(48)은 컨포멀하게 형성할 수 있다. 에어갭하부캡핑막(48)은 산화막, 질화막 등의 절연막을 포함할 수 있다.
도 14f에 도시된 바와 같이, 에어갭하부캡핑막(48)과 제1스페이서막(36)을 에치백한다. 이로써 반도체기판(31)의 표면이 노출된다. 에치백 공정 이후에, 에어갭하부캡핑막(48A) 및 제1스페이서(36A)가 형성된다. 에치백 공정 이후에, 제2스페이서(38A)를 덮는 에어갭하부캡핑막(48A)이 형성된다. 에어갭하부캡핑막(48A)은 비트라인구조물의 상부 및 양측벽에 잔류한다. 에치백 공정시 하드마스크막패턴(35)의 상부에서는 제2스페이서(38A)가 노출되지 않도록 한다.
도 14g에 도시된 바와 같이, 에어갭하부캡핑막(48A)을 포함한 전면에 제2도전막(도시 생략)을 형성한다. 제2도전막은 불순물이 도핑된 폴리실리콘, 금속물질, 금속질화물, 금속실리사이드 등의 제2도전막을 포함할 수 있다. 제2도전막은 위 열거된 물질들 중 어느 하나로 이루어지거나 또는 적어도 둘 이상이 적층될 수 있다.
다음으로, 제2도전막을 평탄화시킨다. 이때, 평탄화는 스페이서, 특히 에어갭하부캡핑막(48A)에서 정지하도록 한다. 이로써, 스토리지노드콘택플러그(49)가 형성된다.
상술한 바와 같이, 스토리지노드콘택플러그(49)를 형성하면 비트라인(34)과 스토리지노드콘택플러그(49) 사이에 에어갭(41)을 갖는 스페이서가 형성된다. 에어갭(41)의 하부는 에어갭하부캡핑막(48A)에 의해 밀폐된다. 에어갭(41)에 의해 비트라인(34)과 스토리지노드콘택플러그(49)간 기생캐패시턴스가 감소한다. 에어갭(41)은 유전율이 1로서 비트라인(34)과 스토리지노드콘택플러그(49)간 기생캐패시턴스를 현저히 감소시킨다.
실시예에 따르면, 에어갭(41)을 밀폐시키기 위한 캡핑막을 별도로 형성하지 않아도 된다. 즉, 비트라인(34)의 하부로부터 캡핑스페이서(37A)의 일부를 제거하여 에어갭(41)을 형성하므로써 에어갭(41)을 캡핑하는 캡핑스페이서(37B)가 자기정렬적으로 형성된다.
또한, 에어갭하부캡핑막(48A)에 의해 에어갭(41)의 하부가 밀폐될뿐만 아니라, 비트라인(34)과 스토리지노드콘택플러그(49)가 숏트되는 것을 방지할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
31 : 반도체기판 32 : 소자분리막
33 : 활성영역 34 : 비트라인
35 : 하드마스크막패턴 36A : 제1스페이서
37B : 캡핑스페이서 38A : 제2스페이서
41 : 에어갭 42 : 에어갭하부캡핑막

Claims (30)

  1. 기판 상에 복수의 비트라인구조물을 형성하는 단계;
    상기 비트라인구조물 상에 캡핑막이 중간에 삽입된 다층의 스페이서막을 형성하는 단계;
    상기 스페이서막을 선택적으로 식각하여 상기 기판의 표면을 노출시키는 단계;
    상기 캡핑막을 선택적으로 식각하여 에어갭 및 상기 에어갭의 상부를 캡핑하는 캡핑스페이서를 형성하는 단계; 및
    상기 비트라인구조물 사이에 스토리지노드콘택플러그를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 에어갭 및 캡핑스페이서를 형성하는 단계는,
    상기 다층의 스페이서막을 에치백하는 단계; 및
    상기 비트라인구조물의 하부로부터 상기 캡핑막을 선택적으로 제거하여 상기 에어갭을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  3. 제2항에 있어서,
    상기 에어갭을 형성하는 단계는,
    습식식각으로 진행하는 반도체장치 제조 방법.
  4. 제1항에 있어서,
    상기 다층의 스페이서막을 형성하는 단계에서,
    상기 다층의 스페이서막은 질화막들 사이에 산화막이 형성된 구조를 포함하는 반도체장치 제조 방법.
  5. 제4항에 있어서,
    상기 에어갭 및 캡핑스페이서를 형성하는 단계는,
    불산을 주성분으로 하는 케미컬을 이용하여 진행하는 반도체장치 제조 방법.
  6. 제1항에 있어서,
    상기 다층의 스페이서막을 형성하는 단계에서,
    상기 다층의 스페이서막은 산화막들 사이에 티타늄질화막이 형성된 구조를 포함하는 반도체장치 제조 방법.
  7. 제6항에 있어서,
    상기 에어갭 및 캡핑스페이서를 형성하는 단계는,
    황산과 과수를 주성분으로 하는 케미컬을 이용하여 진행하는 반도체장치 제조 방법.
  8. 기판 상에 복수의 비트라인구조물을 형성하는 단계;
    상기 비트라인구조물 상에 캡핑막이 중간에 삽입된 다층의 스페이서막을 형성하는 단계;
    상기 스페이서막을 선택적으로 식각하여 상기 기판의 표면을 노출시키는 단계;
    상기 캡핑막을 선택적으로 식각하여 에어갭 및 상기 에어갭의 상부를 캡핑하는 캡핑스페이서를 형성하는 단계;
    상기 에어갭의 하부를 캡핑하는 에어갭하부캡핑막을 형성하는 단계; 및
    상기 에어갭하부캡핑막이 형성된 상기 비트라인구조물 사이에 스토리지노드콘택플러그를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  9. 제8항에 있어서,
    상기 에어갭하부캡핑막을 형성하는 단계는,
    상기 기판 상에 선택적에피택셜성장을 통해 실리콘막을 형성하는 단계를 포함하는 반도체장치 제조 방법.
  10. 제8항에 있어서,
    상기 에어갭하부캡핑막을 형성하는 단계는,
    상기 에어갭이 형성된 기판의 전면에 절연막을 형성하는 단계;
    상기 절연막을 에치백하는 단계
    를 포함하는 반도체장치 제조 방법.
  11. 제10항에 있어서,
    상기 절연막은 산화막 또는 질화막을 포함하는 반도체장치 제조 방법.
  12. 제8항에 있어서,
    상기 에어갭하부캡핑막을 형성하는 단계는,
    상기 기판 상에 폴리실리콘막을 형성하는 단계를 포함하는 반도체장치 제조 방법.
  13. 제8항에 있어서,
    상기 에어갭 및 캡핑스페이서를 형성하는 단계는,
    상기 다층의 스페이서막을 에치백하는 단계; 및
    상기 비트라인구조물의 하부로부터 상기 캡핑막을 선택적으로 제거하여 상기 에어갭을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  14. 제13항에 있어서,
    상기 에어갭을 형성하는 단계는,
    습식식각으로 진행하는 반도체장치 제조 방법.
  15. 제8항에 있어서,
    상기 다층의 스페이서막을 형성하는 단계에서,
    상기 다층의 스페이서막은 질화막들 사이에 산화막이 형성된 구조를 포함하는 반도체장치 제조 방법.
  16. 제15항에 있어서,
    상기 에어갭 및 캡핑스페이서를 형성하는 단계는,
    불산을 주성분으로 하는 케미컬을 이용하여 진행하는 반도체장치 제조 방법.
  17. 제8항에 있어서,
    상기 다층의 스페이서막을 형성하는 단계에서,
    상기 다층의 스페이서막은 산화막들 사이에 티타늄질화막이 형성된 구조를 포함하는 반도체장치 제조 방법.
  18. 제17항에 있어서,
    상기 에어갭 및 캡핑스페이서를 형성하는 단계는,
    황산과 과수를 주성분으로 하는 케미컬을 이용하여 진행하는 반도체장치 제조 방법.
  19. 기판 상에 복수의 비트라인구조물을 형성하는 단계;
    상기 비트라인구조물 상에 캡핑막을 형성하는 단계;
    상기 캡핑막 상에 스페이서막을 형성하는 단계;
    상기 스페이서막과 캡핑막을 선택적으로 식각하여 상기 기판의 표면을 노출시키는 단계;
    상기 캡핑막을 선택적으로 식각하여 에어갭 및 상기 에어갭의 상부를 캡핑하는 캡핑스페이서를 형성하는 단계;
    상기 에어갭의 하부를 캡핑하는 에어갭하부캡핑막을 형성하는 단계; 및
    상기 에어갭하부캡핑막이 형성된 상기 비트라인구조물 사이에 스토리지노드콘택플러그를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  20. 제19항에 있어서,
    상기 에어갭하부캡핑막을 형성하는 단계는,
    상기 기판 상에 선택적에피택셜성장을 통해 실리콘막을 형성하는 단계를 포함하는 반도체장치 제조 방법.
  21. 제19항에 있어서,
    상기 에어갭하부캡핑막을 형성하는 단계는,
    상기 에어갭이 형성된 기판의 전면에 절연막을 형성하는 단계;
    상기 절연막을 에치백하는 단계
    를 포함하는 반도체장치 제조 방법.
  22. 제21항에 있어서,
    상기 절연막은 산화막 또는 질화막을 포함하는 반도체장치 제조 방법.
  23. 제19항에 있어서,
    상기 에어갭하부캡핑막을 형성하는 단계는,
    상기 기판 상에 폴리실리콘막을 형성하는 단계를 포함하는 반도체장치 제조 방법.
  24. 기판 상에 복수의 비트라인구조물을 형성하는 단계;
    상기 비트라인구조물 상에 제1스페이서막을 형성하는 단계;
    상기 제1스페이서막 상에 캡핑막과 제2스페이서막을 형성하는 단계;
    상기 제2스페이서막과 캡핑막을 선택적으로 식각하는 단계;
    상기 캡핑막을 선택적으로 식각하여 에어갭 및 상기 에어갭의 상부를 캡핑하는 캡핑스페이서를 형성하는 단계;
    상기 에어갭의 하부를 캡핑하는 에어갭하부캡핑막을 형성하는 단계;
    상기 에어갭하부캡핑막과 제1스페이서막을 선택적으로 식각하여 상기 기판의 표면을 노출시키는 단계; 및
    상기 비트라인구조물 사이에 스토리지노드콘택플러그를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  25. 제24항에 있어서,
    상기 제1스페이서막과 제2스페이서막은 질화막을 포함하고, 상기 캡핑막은 산화막을 포함하는 반도체장치 제조 방법.
  26. 제24항에 있어서,
    상기 제1스페이서막과 제2스페이서막은 산화막을 포함하고, 상기 캡핑막은 티타늄질화막을 포함하는 반도체장치 제조 방법.
  27. 제24항에 있어서,
    상기 에어갭하부캡핑막은 절연막을 포함하는 반도체장치 제조 방법.
  28. 기판 상에 형성된 복수의 비트라인구조물;
    상기 비트라인구조물 사이에 형성된 복수의 스토리지노드콘택플러그;
    상기 비트라인구조물과 스토리지노드콘택플러그 사이에 형성된 에어갭 및 상기 에어갭의 상부를 캡핑하면서 상기 비트라인구조물의 상부를 덮는 캡핑스페이서;
    상기 캡핑스페이서를 포함한 상기 비트라인구조물의 상부 및 양측벽을 덮는 스페이서; 및
    상기 에어갭의 하부를 캡핑하며 상기 스페이서를 덮는 에어갭하부캡핑막
    을 포함하는 반도체장치.
  29. 제28항에 있어서,
    상기 에어갭하부캡핑막은 절연막을 포함하는 반도체장치.
  30. 제28항에 있어서,
    상기 에어갭하부캡핑막은 실리콘함유물질을 포함하는 반도체장치.
KR1020120058435A 2012-05-31 2012-05-31 에어갭을 구비한 반도체장치 및 그 제조 방법 KR101917815B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020120058435A KR101917815B1 (ko) 2012-05-31 2012-05-31 에어갭을 구비한 반도체장치 및 그 제조 방법
TW101131745A TWI527153B (zh) 2012-05-31 2012-08-31 具有氣隙之半導體裝置及其製造方法
US13/607,012 US8642466B2 (en) 2012-05-31 2012-09-07 Semiconductor device with air gap and method for fabricating the same
CN201210568238.5A CN103456694B (zh) 2012-05-31 2012-12-24 具有气隙的半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120058435A KR101917815B1 (ko) 2012-05-31 2012-05-31 에어갭을 구비한 반도체장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20130134719A true KR20130134719A (ko) 2013-12-10
KR101917815B1 KR101917815B1 (ko) 2018-11-13

Family

ID=49669246

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120058435A KR101917815B1 (ko) 2012-05-31 2012-05-31 에어갭을 구비한 반도체장치 및 그 제조 방법

Country Status (4)

Country Link
US (1) US8642466B2 (ko)
KR (1) KR101917815B1 (ko)
CN (1) CN103456694B (ko)
TW (1) TWI527153B (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8828829B2 (en) 2012-12-26 2014-09-09 SK Hynix Inc. Semiconductor device with air gaps and method for fabricating the same
KR20150108194A (ko) * 2014-03-17 2015-09-25 삼성전자주식회사 비트 라인 구조체의 측면들 상에 위치하는 에어 갭들을 포함하는 반도체 소자
KR20170025859A (ko) * 2015-08-31 2017-03-08 삼성전자주식회사 에어 스페이서를 갖는 반도체 소자 및 그 제조 방법
KR20190082579A (ko) * 2018-01-02 2019-07-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20190112443A (ko) * 2018-03-26 2019-10-07 에스케이하이닉스 주식회사 극저유전율스페이서를 구비한 반도체장치 및 그 제조 방법

Families Citing this family (95)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101983219B1 (ko) * 2012-05-31 2019-05-29 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
US9245799B2 (en) * 2012-05-31 2016-01-26 Intel Deutschland Gmbh Semiconductor device and method of manufacturing thereof
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
KR101986538B1 (ko) 2012-09-21 2019-06-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102001511B1 (ko) * 2012-12-26 2019-07-19 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR20140086645A (ko) * 2012-12-28 2014-07-08 에스케이하이닉스 주식회사 자기정렬된 에어갭을 구비한 반도체장치 및 그 제조 방법
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
KR102033496B1 (ko) * 2013-07-12 2019-10-17 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102014950B1 (ko) * 2013-08-26 2019-08-28 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
US9941388B2 (en) * 2014-06-19 2018-04-10 Globalfoundries Inc. Method and structure for protecting gates during epitaxial growth
KR102186928B1 (ko) * 2014-07-18 2020-12-04 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 반도체 장치 제조 방법
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
CN105826279B (zh) * 2015-01-06 2018-08-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
KR20160139190A (ko) * 2015-05-27 2016-12-07 에스케이하이닉스 주식회사 에어갭을 갖는 반도체 장치 및 그 제조 방법
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
CN106469725B (zh) * 2015-08-18 2020-10-16 华邦电子股份有限公司 存储元件及其制造方法
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
KR102421592B1 (ko) 2015-11-03 2022-07-18 삼성전자주식회사 반도체 소자 및 그 제조 방법
US10535747B2 (en) * 2015-12-23 2020-01-14 Intel Corporation Transistor with dual-gate spacer
US10388564B2 (en) 2016-01-12 2019-08-20 Micron Technology, Inc. Method for fabricating a memory device having two contacts
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10741654B2 (en) * 2016-11-17 2020-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and forming method thereof
US10319627B2 (en) * 2016-12-13 2019-06-11 Globalfoundries Inc. Air-gap spacers for field-effect transistors
CN108346660B (zh) * 2017-01-24 2021-12-28 联华电子股份有限公司 半导体元件及其形成方法
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
CN108695234B (zh) * 2017-04-11 2021-01-01 中芯国际集成电路制造(上海)有限公司 空气隙的形成方法、nand闪存及其形成方法
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
CN108470686B (zh) 2017-06-30 2019-10-18 长鑫存储技术有限公司 一种半导体器件结构及其制备方法
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
KR102396119B1 (ko) * 2017-09-15 2022-05-11 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102509322B1 (ko) * 2017-09-29 2023-03-14 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
CN107895721B (zh) * 2017-12-08 2023-10-13 长鑫存储技术有限公司 存储器及其形成方法
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
CN110061001B (zh) * 2018-01-18 2020-09-22 联华电子股份有限公司 半导体元件及其制作方法
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
TWI716818B (zh) 2018-02-28 2021-01-21 美商應用材料股份有限公司 形成氣隙的系統及方法
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
KR102376804B1 (ko) * 2018-03-26 2022-03-21 에스케이하이닉스 주식회사 저유전율스페이서를 구비한 반도체장치 및 그 제조 방법
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
TWI683418B (zh) * 2018-06-26 2020-01-21 華邦電子股份有限公司 動態隨機存取記憶體及其製造、寫入與讀取方法
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US10559655B1 (en) * 2018-12-05 2020-02-11 United Microelectronics Corp. Semiconductor device and method for manufacturing the same
US10818541B2 (en) * 2018-12-27 2020-10-27 Nanya Technology Corporation Semiconductor structure
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
US10978295B2 (en) * 2019-06-19 2021-04-13 Micron Technology, Inc. Epitaxial growth on semiconductor structures
US11164773B2 (en) * 2019-09-23 2021-11-02 Nanya Technology Corporation Method for forming semiconductor device structure with air gap
US11094632B2 (en) * 2019-09-27 2021-08-17 Nanya Technology Corporation Semiconductor device with air gap and method for preparing the same
US11189708B2 (en) * 2019-10-17 2021-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with gate stack and method for forming the same
CN110993499B (zh) * 2019-11-05 2022-08-16 北京北方华创微电子装备有限公司 一种刻蚀方法、空气隙型介电层及动态随机存取存储器
CN112885782B (zh) * 2019-11-30 2022-06-24 长鑫存储技术有限公司 半导体结构及其制作方法
US11871562B2 (en) 2020-12-30 2024-01-09 Changxin Memory Technologies, Inc. Method for forming storage node contact structure and semiconductor structure
CN114695270A (zh) * 2020-12-30 2022-07-01 长鑫存储技术有限公司 半导体器件的制备方法及半导体器件
CN112864087B (zh) * 2021-01-08 2023-02-28 长鑫存储技术有限公司 半导体结构及其制作方法
CN112928064A (zh) * 2021-01-27 2021-06-08 中国科学院微电子研究所 位线两侧气隙及半导体结构的制造方法
US11605589B2 (en) 2021-01-28 2023-03-14 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
CN113035869B (zh) * 2021-02-25 2022-09-23 长鑫存储技术有限公司 半导体结构及其形成方法
KR20230001166A (ko) * 2021-06-28 2023-01-04 삼성전자주식회사 반도체 메모리 장치
CN114566467B (zh) * 2022-04-29 2022-07-22 长鑫存储技术有限公司 半导体器件的形成方法及半导体器件

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6184121B1 (en) * 1997-07-10 2001-02-06 International Business Machines Corporation Chip interconnect wiring structure with low dielectric constant insulator and methods for fabricating the same
KR100518525B1 (ko) 1999-02-18 2005-10-04 삼성전자주식회사 기생커패시턴스를 줄일 수 있는 전계효과 트랜지스터 및 그 제조방법
KR20010011638A (ko) * 1999-07-29 2001-02-15 김영환 반도체장치의 구조 및 그 제조방법
US6228756B1 (en) * 1999-08-10 2001-05-08 United Microelectronics Corp. Method of manufacturing inter-metal dielectric layer
US6413852B1 (en) * 2000-08-31 2002-07-02 International Business Machines Corporation Method of forming multilevel interconnect structure containing air gaps including utilizing both sacrificial and placeholder material
US6448177B1 (en) * 2001-03-27 2002-09-10 Intle Corporation Method of making a semiconductor device having a dual damascene interconnect spaced from a support structure
US6995073B2 (en) * 2003-07-16 2006-02-07 Intel Corporation Air gap integration
KR100487656B1 (ko) * 2003-08-12 2005-05-03 삼성전자주식회사 반도체 기판과 ″ｌ″형 스페이서 사이에 에어 갭을구비하는 반도체 소자 및 그 제조 방법
US7399686B2 (en) * 2005-09-01 2008-07-15 International Business Machines Corporation Method and apparatus for making coplanar dielectrically-isolated regions of different semiconductor materials on a substrate
TWI293198B (en) 2006-03-10 2008-02-01 Promos Technologies Inc Method of fabricating semiconductor device
KR20070098319A (ko) 2006-03-31 2007-10-05 주식회사 하이닉스반도체 질화막―산화막―질화막 구조의 스페이서를 갖는반도체소자 및 그의 제조 방법
KR101356695B1 (ko) * 2007-08-06 2014-01-29 삼성전자주식회사 반도체 소자의 제조 방법
KR101564052B1 (ko) 2009-05-11 2015-10-28 삼성전자주식회사 반도체 소자 및 그 제조 방법.
KR101159692B1 (ko) 2010-07-14 2012-06-26 에스케이하이닉스 주식회사 반도체 소자 및 그 형성 방법
KR101164972B1 (ko) 2010-12-31 2012-07-12 에스케이하이닉스 주식회사 에어갭 스페이서를 구비한 반도체장치 및 그 제조 방법
KR20120121727A (ko) 2011-04-27 2012-11-06 에스케이하이닉스 주식회사 반도체 셀 및 그 형성 방법, 셀 어레이, 반도체 소자, 반도체 모듈, 반도체 시스템, 전자 유닛 및 전자 시스템

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8828829B2 (en) 2012-12-26 2014-09-09 SK Hynix Inc. Semiconductor device with air gaps and method for fabricating the same
KR20150108194A (ko) * 2014-03-17 2015-09-25 삼성전자주식회사 비트 라인 구조체의 측면들 상에 위치하는 에어 갭들을 포함하는 반도체 소자
KR20170025859A (ko) * 2015-08-31 2017-03-08 삼성전자주식회사 에어 스페이서를 갖는 반도체 소자 및 그 제조 방법
KR20190082579A (ko) * 2018-01-02 2019-07-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20190112443A (ko) * 2018-03-26 2019-10-07 에스케이하이닉스 주식회사 극저유전율스페이서를 구비한 반도체장치 및 그 제조 방법

Also Published As

Publication number Publication date
CN103456694A (zh) 2013-12-18
TWI527153B (zh) 2016-03-21
KR101917815B1 (ko) 2018-11-13
US20130320550A1 (en) 2013-12-05
US8642466B2 (en) 2014-02-04
TW201349387A (zh) 2013-12-01
CN103456694B (zh) 2017-09-22

Similar Documents

Publication Publication Date Title
KR101917815B1 (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
US9515022B2 (en) Semiconductor device with air gap and method for fabricating the same
CN110718502B (zh) 具有气隙的半导体器件以及用于制造其的方法
US10490446B2 (en) Semiconductor device with air gap and method for fabricating the same
US9786598B2 (en) Semiconductor device with air gaps and method for fabricating the same
US8569817B2 (en) Semiconductor device and method for fabricating the same
US8941157B2 (en) Semiconductor device and method for fabricating the same
US10141200B2 (en) Methods of manufacturing semiconductor devices
KR101983219B1 (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
US9613967B1 (en) Memory device and method of fabricating the same
US8120103B2 (en) Semiconductor device with vertical gate and method for fabricating the same
KR101194890B1 (ko) 반도체 소자 및 그 형성방법
US8129244B2 (en) Method for fabricating semiconductor device
KR102242963B1 (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
TWI777526B (zh) 半導體裝置及其製造方法
US7741178B2 (en) Method for fabricating vertical channel transistor in semiconductor device
KR20230042963A (ko) 카본 함유의 콘택-펜스를 포함한 반도체 소자
KR20220008597A (ko) 집적회로 소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant