KR20070098319A - 질화막―산화막―질화막 구조의 스페이서를 갖는반도체소자 및 그의 제조 방법 - Google Patents

질화막―산화막―질화막 구조의 스페이서를 갖는반도체소자 및 그의 제조 방법 Download PDF

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KR20070098319A
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Abstract

본 발명은 스토리지노드콘택스페이서의 두께 증가 없이 비트라인과 스토리지노드콘택간 기생캐패시턴스를 감소시킬 수 있는 반도체소자 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 소정 공정이 완료된 반도체기판 상부에 복수의 비트라인을 형성하는 단계, 상기 비트라인의 양측벽에 제1스페이서(질화막)를 형성하는 단계, 상기 제1스페이서를 포함한 전면에 상기 비트라인 사이를 채울때까지 층간절연막을 형성하는 단계, 상기 층간절연막을 식각하여 상기 복수의 비트라인 사이를 개방시키는 스토리지노드콘택홀을 형성하는 단계, 상기 스토리지노드콘택홀의 양측벽에 제2스페이서(산화막)와 제3스페이서(질화막)로 이루어진 이중 스페이서를 형성하는 단계, 및 상기 스토리지노드콘택홀을 매립하는 스토리지노드콘택을 형성하는 단계를 포함하고, 이와 같은 본 발명은 비트라인과 스토리지노드콘택 사이의 절연물질의 구조를 질화막, 산화막 및 질화막의 NON 구조로 바꾸어주므로써 비트라인과 스토리지노드콘택간 기생캐패시턴스를 감소시킬 수 있는 효과가 있다.
스토리지노드콘택스페이서, 비트라인, 기생캐패시턴스, 유전율

Description

질화막―산화막―질화막 구조의 스페이서를 갖는 반도체소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE WITH NON SPACER AND METHOD FOR MANUFACTURING THE SAME}
도 1a 및 도 1b는 종래기술에 따른 반도체소자의 제조 방법을 간략히 도시한 도면,
도 2는 본 발명의 실시예에 따른 반도체소자의 구조를 도시한 도면,
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 제1층간절연막
33 : 랜딩플러그콘택 34 : 제2층간절연막
35 : 비트라인 36 : 제1스페이서
37 : 제3층간절연막 41a : 제2스페이서
41b : 제3스페이서 42 : 스토리지노드콘택
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 NON(Nitride-Oxide-Nitride) 구조의 스페이서를 갖는 반도체소자 및 그의 제조 방법에 관한 것이다.
메모리소자의 고집적화, 소형화 및 고속화에 따라 비트라인과 스토리지노드콘택간의 기생캐패시턴스는 매우 중요한 문제로 작용하고 있다. 최근에 반도체소자의 크기가 나노미터급 극미세소자까지 작아짐에 따라 소자의 개발공정에서 비트라인과 스토리지노드콘택간의 기생캐패시턴스는 소자 형성시 중요한 문제로 작용하고 있으며, 이를 감소시키기 위하여 절연막을 사용하고 있다.
그러나, 소자의 집적도가 높아짐에 따라 절연막은 점점 두께가 얇아지고 있으므로 이점의 개선이 필요하다.
도 1a 및 도 1b는 종래기술에 따른 반도체소자의 제조 방법을 간략히 도시한 도면이다.
도 1a에 도시된 바와 같이, 반도체기판(11) 상부에 제1층간절연막(12)을 형성하고, 제1층간절연막(12)을 관통하는 랜딩플러그콘택(13)을 형성한다.
이어서, 전면에 제2층간절연막(14)을 형성한 후, 제2층간절연막(14) 상에 비트라인(15)을 형성한다.
이어서, 비트라인(15)의 양측벽에 접하는 비트라인스페이서절연막(16)을 형성한다. 이때, 비트라인스페이서절연막(16)은 질화막으로 형성한다.
이어서, 비트라인(15) 사이를 채울때까지 전면에 제3층간절연막(17)을 형성 한 후, CMP(Chemical Mechanical Polishing)를 통해 평탄화시킨다.
이어서, 제3층간절연막(17) 상에 하드마스크(18)를 형성하고, 자기정렬콘택식각(SAC)을 이용한 식각공정으로 제3층간절연막(17), 제2층간절연막(14)을 식각하여 비트라인(15) 사이의 랜딩플러그콘택(13) 표면을 개방시키는 스토리지노드콘택홀(19)을 형성한다.
도 1b에 도시된 바와 같이, 질화막 증착 및 에치백을 통해 스토리지노드콘택홀(19)의 양측벽에 스토리지노드콘택스페이서(20)를 형성한 후, 스토리지노드콘택홀(19)을 매립하는 스토리지노드콘택(21)을 형성한다. 이때, 스토리지노드콘택(21)은 폴리실리콘막을 증착한 후에 하드마스크까지 에치백 또는 CMP를 진행하여 형성한다.
도 1a 및 도 1b의 종래기술에서는 비트라인(15)과 스토리지노드콘택(21) 사이에는 질화막으로 형성한 비트라인스페이서절연막(16)과 스토리지노드콘택스페이서(20)가 존재하는데, 이들 스페이서물질들은 비트라인(15)과 스토리지노드콘택(21)간 절연은 물론 비트라인(15)과 스토리지노드콘택(21)간의 기생캐패시턴스 발생을 감소시키는 중요한 역할을 한다.
기생캐패시턴스는 전극과 전극 사이에 절연을 하는 경우 필연적으로 두 전극 사이에 커플링 효과에 의한 부하가 걸리는 것을 의미하는데, 다음의 수식은 두 전극 간에서 발생하는 기생캐패시턴스를 구하는 식을 나타내고 있다.
Figure 112006023032662-PAT00001
여기서, C는 캐패시턴스, A는 면적, d는 두 전극간의 거리, ε은 절연물질의 유전율을 의미한다.
위 수식에 의하면, 캐패시턴스는 면적(A)에 비례하며 두 전극간의 거리(d)에 반비례하고, 유전율(ε)에 비례함을 알 수 있다.
따라서, 종래기술에서는 비트라인(15)과 스토리지노드콘택(21)간 기생캐패시턴스를 감소시키기 위해서는, 비트라인스페이서절연막(16)과 스토리지노드콘택스페이서(20)로 사용되는 질화막의 두께를 증가시키는 것이 중요하나, 소자의 집적도가 높아짐에 따라 질화막의 두께를 증가시키는 경우 스토리지노드콘택(21)의 전극으로 사용되는 폴리실리콘 증착시 갭필이 제대로 되지 않는 문제가 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 스토리지노드콘택스페이서의 두께 증가 없이 비트라인과 스토리지노드콘택간 기생캐패시턴스를 감소시킬 수 있는 반도체소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자는 반도체기판, 상기 반도체기판 상부의 랜딩플러그콘택, 상기 랜딩플러그콘택 상부의 층간절연막, 상기 층간절연막 상의 복수의 비트라인, 상기 비트라인 사이의 층간절연막을 관통하여 상 기 랜딩플러그콘택에 연결된 스토리지노드콘택, 및 상기 스토리지노드콘택과 상기 비트라인 사이에 형성된 삼중 구조의 스페이서를 포함하는 것을 특징으로 하며, 상기 삼중 구조의 스페이서는 상기 비트라인의 측벽에 접하는 제1스페이서, 상기 스토리지노드콘택에 접하는 제3스페이서 및 상기 제1스페이서와 상기 제3스페이서 사이의 제2스페이서로 이루어지며, 상기 제1스페이서와 상기 제3스페이서는 동일 물질이고, 상기 제2스페이서는 상기 제1,3스페이서보다 유전율이 낮은 물질인 것을 특징으로 하며, 상기 제1스페이서와 상기 제3스페이서는 질화막이고, 상기 제2스페이서는 상기 질화막보다 유전율이 낮은 물질인 것을 특징으로 하고, 상기 제2스페이서는 산화막인 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 제조 방법은 소정 공정이 완료된 반도체기판 상부에 복수의 비트라인을 형성하는 단계, 상기 비트라인의 양측벽에 제1스페이서를 형성하는 단계, 상기 제1스페이서를 포함한 전면에 상기 비트라인 사이를 채울때까지 층간절연막을 형성하는 단계, 상기 층간절연막을 식각하여 상기 복수의 비트라인 사이를 개방시키는 스토리지노드콘택홀을 형성하는 단계, 상기 스토리지노드콘택홀의 양측벽에 제2스페이서와 제3스페이서로 이루어진 이중 스페이서를 형성하는 단계, 및 상기 스토리지노드콘택홀을 매립하는 스토리지노드콘택을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 제1스페이서와 상기 제3스페이서는 동일 물질로 형성하고, 상기 제2스페이서는 상기 제1,3스페이서보다 유전율이 낮은 물질로 형성하는 것을 특징으로 하며, 상기 제1스페이서와 상기 제3스페이서는 질화막으로 형성하고, 상기 제2스페이서는 상기 질화막보다 유전율이 낮은 물질로 형 성하는 것을 특징으로 하고, 상기 제2스페이서는 산화막으로 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체소자의 구조를 도시한 도면이다.
도 2를 참조하면, 스토리지노드콘택(42)과 비트라인(35) 사이의 절연물질 구조가 제1스페이서(36), 제2스페이서(41a) 및 제3스페이서(41b)의 삼중 구조로 이루어진다.
자세히 살펴보면, 소정공정이 완료된 반도체기판(31) 상부에 제1층간절연막(32)에 의해 이웃한 것과 절연되는 랜딩플러그콘택(33)이 형성되고, 제1층간절연막(32) 상부에 제2층간절연막(34)이 형성된다.
그리고, 제2층간절연막(34) 상에 복수의 비트라인(35)이 소정 간격을 두고 배치되며, 비트라인(35)의 양측벽에는 제1스페이서(36)가 형성되어 있다. 여기서, 제1스페이서(36)는 질화막이다.
그리고, 비트라인(35) 상부에 제3층간절연막(37)이 형성되고, 비트라인(35) 사이의 제3층간절연막(37), 제2층간절연막(34)을 관통하여 랜딩플러그콘택(33) 표면을 개방시키는 스토리지노드콘택홀(40)이 형성되어 있다.
그리고, 스토리지노드콘택홀(40)의 양측벽에는 제2스페이서(41a)와 제3스페 이서(41b)의 이중 구조로 된 이중 스페이서(41)가 형성되어 있다. 여기서, 제2스페이서(41a)는 산화막이고, 제3스페이서(41b)는 질화막이며, 제2스페이서(41a)와 제3스페이서(41b)의 두께 비율은 1:1∼3:1의 비율이다.
그리고, 스토리지노드콘택홀(40) 내부에 스토리지노드콘택(42)이 매립되어 있다.
도 2의 구조에 따르면, 비트라인(35)과 스토리지노드콘택(42) 사이의 절연물질이 제1스페이서(36), 제2스페이서(41a) 및 제3스페이서(41b)의 삼중 구조로 이루어지고 있으며, 제1스페이서(36)와 제3스페이서(41b)이 질화막이고 제2스페이서(41a)는 질화막보다 유전율이낮은 산화막이므로 질화막, 산화막 및 질화막의 NON(Nitride-Oxide-Nitrdie) 구조가 형성되어 있다.
위와 같이, NON 구조의 절연물질이 비트라인(35)과 스토리지노드콘택(42) 사이에 존재하면, NN(Nitride-Nitride) 구조의 종래기술에 비해 비트라인(35)과 스토리지노드콘택(42)간 기생캐패시턴스가 감소한다. 이는 NON 구조의 중간층인 산화막이 질화막에 비해 유전율이 낮으므로, 실질적으로 비트라인(35)과 스토리지노드콘택(42)간 기생캐패시턴스를 결정하는 유전율이 작아지기 때문이다(캐패시턴스를 구하는 식에서 캐패시턴스가 유전율에 비례하므로, 유전율이 작아지면 캐패시턴스를 그에 따라 작아진다).
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 소자분리막 및 게이트라인(또는 워드라인)을 구 비한 트랜지스터 등의 소정 공정이 완료된 반도체기판(31) 상부에 제1층간절연막(32)을 형성한 후, 제1층간절연막(32)을 관통하여 반도체기판(31)의 일부(바람직하게는 트랜지스터의 소스/드레인영역)에 연결되는 랜딩플러그콘택(33)을 형성한다.
이어서, 랜딩플러그콘택(33)을 포함한 제1층간절연막(32) 상에 제2층간절연막(34)을 형성한 후, 제2층간절연막(34)의 소정 표면 상에 복수의 비트라인(35)을 형성한다. 이때, 비트라인(35)은 배리어메탈, 텅스텐막 및 하드마스크질화막의 순서로 적층된 라인 패턴이다.
이어서, 비트라인(35)을 포함한 전면에 비트라인스페이서절연막을 증착한 후, 에치백하여 비트라인(35)의 양측벽에 접하는 스페이서 형상의 제1스페이서(36)를 형성한다. 여기서, 제1스페이서(36)는 질화막을 100 ∼250Å 두께로 증착한 후 에치백하여 형성한다.
이어서, 비트라인(35) 사이를 채울때까지 전면에 제3층간절연막(37)을 증착한다. 이때, 제3층간절연막(37)은 BPSG막으로 형성하며, 제3층간절연막(37)은 하부 구조에 의한 표면 굴곡을 완화시키기 위해 추가로 CMP 등의 평탄화 공정이 진행될 수 있다.
이어서, 제3층간절연막(37) 상에 하드마스크(38)를 형성한다. 이때, 하드마스크(38)는 후속 감광막패턴을 이용한 식각공정의 한계를 극복하기 위해 도입하는 것으로, 바람직하게는 폴리실리콘으로 형성한다.
이어서, 하드마스크(38) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하 여 스토리지노드콘택 마스크 역할을 하는 감광막패턴(39)을 형성한다.
이어서, 감광막패턴(39)을 식각배리어로 하드마스크(38)를 식각한다.
도 3b에 도시된 바와 같이, 잔류하는 감광막패턴(39) 및 하드마스크(38)를 식각배리어로 이용한 스토리지노드콘택 식각 공정을 진행한다.
즉, 잔류하는 감광막패턴(39) 및 하드마스크(38)를 식각배리어로 이용하여 제3층간절연막(37), 제2층간절연막(34)을 식각하여 비트라인(35) 사이의 랜딩플러그 콘택(33) 표면을 개방시키는 스토리지노드콘택홀(40)을 형성한다. 이상의 식각공정은 자기정렬콘택식각(Self Aligned Contact; SAC) 방식으로 진행할 수 있으며, 스토리지노드콘택홀(40)의 형성이 완료되는 시점에서 감광막패턴(39)은 모두 소모되어 잔류하지 않는다.
도 3c에 도시된 바와 같이, 스토리지노드콘택홀(40)을 포함한 전면에 스토리지노드콘택스페이서(SNC Spacer)로 사용될 스페이서절연막을 형성한 후 에치백하여 제2스페이서(41a)와 제3스페이서(41b)로 이루어진 이중 스페이서(41)를 형성한다. 여기서, 이중 스페이서(41)는 질화막을 단독으로 사용하는 것이 아니라, 질화막보다 유전율이 낮은 절연막을 포함하여 이중 구조로 형성한다.
바람직하게, 이중 스페이서(41)는 질화막보다 유전율이 낮은 절연막(이하, '제2스페이서(41a)')와 질화막(이하 '제3스페이서(41b)'이라고 약칭함)의 이중 구조로 형성한다. 그리고, 제2스페이서(41a)와 제3스페이서(41b)는 두께를 1:1∼3:1의 비율로 하되, 제2스페이서(41a)와 제3스페이서(41b)의 총 두께는 질화막을 단독으로 사용하는 경우의 두께와 동일하게 설정한다.
상기 이중 스페이서(41)에서 질화막보다 유전율이 낮은 제2스페이서(41a)는 SiO2 계열의 산화막이고, 제3스페이서(41b)는 질화막이며, 제2,3스페이서(41a, 41b)는 각각 100∼250Å 두께로 증착한다.
바람직하게, 제2스페이서(41a)는 O3-BPSG, HDP, 열산화막, O3-USG, PSG, Si-Ri-Ox(실리콘이 다량 함유된 산화막), PE-TEOS 및 PE-USG 로 이루어진 그룹중에서 선택된 어느 하나이다.
한편, 이중 스페이서(41)로 산화막으로 된 제2스페이서(41a)만을 단독으로 사용하는 경우도 가능하나, 산화막으로만 형성하면, 후속 후세정 공정시에 제거되어 두께 손실이 발생하므로, 질화막으로 된 제3스페이서(41b)를 추가로 증착하므로써 제2스페이서(41a)의 손실을 미연에 방지한다.
전술한 바와 같이, 스토리지노드콘택스페이서로 사용되는 이중 스페이서(41)를 제2스페이서(41a)와 제3스페이서(41b)의 이중 구조로 형성하면, 비트라인과 스토리지노드콘택간의 기생캐패시턴스를 감소시킨다.
이는 후속 스토리지노드콘택 형성후에 자세히 설명하기로 한다.
다음으로, 도 3d에 도시된 바와 같이, 후세정을 진행한다. 이때, 후세정은 산화막세정으로 진행하는데, 이중 스페이서(41)로 사용된 제3스페이서(41b)가 질화막이므로, 제2스페이서(41a)의 손실이 없다.
이어서, 스토리지노드콘택홀(40)을 채울때까지 전면에 폴리실리콘막을 증착한 후, 하드마스크(38)로 사용된 폴리실리콘막까지 선택적으로 제거하여(에치백 또 는 CMP 사용) 스토리지노드콘택홀(40)에 매립되는 스토리지노드콘택(42)을 형성한다.
상기 스토리지노드콘택(42) 형성후의 결과를 살펴보면, 비트라인(35)과 스토리지노드콘택(42) 사이에는 제1스페이서(36), 제2스페이서(41a) 및 제3스페이서41b)의 삼중 구조의 절연물질이 존재하게 된다. 예컨대, 질화막, 산화막 및 질화막으로 된 NON(Nitride-Oxide-Nitride) 구조의 절연물질이 존재한다.
위와 같이, NON 구조의 절연물질이 비트라인(35)과 스토리지노드콘택(42) 사이에 존재하면, NN(Nitride-Nitride) 구조의 종래기술에 비해 비트라인(35)과 스토리지노드콘택(42)간 기생캐패시턴스가 감소한다.
부연하면, 제2스페이서(41a)과 제3스페이서(41b)의 총 두께를 질화막을 단독으로 사용하는 경우와 동일한 두께로 캐패시턴스를 구하는 수식에서 두께(d)의 증가는 없다고 볼 수 있으며, 더불어 면적(A) 증가도 없다.
다만, 질화막-질화막의 이중 구조에서 질화막-산화막-질화막의 삼중구조로 바뀌어 유전율(ε)의 변화가 있다. 이를 테면, 질화막 사이에 산화막이 삽입된 구조가 되므로, 비트라인(35)과 스토리지노드콘택(42)간 절연물질의 총 유전율은 낮은 유전율을 갖는 산화막에 의해 감소한다.
결국, 비트라인(35)과 스토리지노드콘택(42) 사이의 절연물질의 구조를 질화막, 산화막 및 질화막의 NON 구조로 바꾸어주므로써 비트라인(35)과 스토리지노드콘택(42)간 기생캐패시턴스를 감소시키게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 비트라인과 스토리지노드콘택 사이의 절연물질의 구조를 질화막, 산화막 및 질화막의 NON 구조로 바꾸어주므로써 비트라인과 스토리지노드콘택간 기생캐패시턴스를 감소시킬 수 있는 효과가 있다.

Claims (12)

  1. 소정 공정이 완료된 반도체기판 상부에 복수의 비트라인을 형성하는 단계;
    상기 비트라인의 양측벽에 제1스페이서를 형성하는 단계;
    상기 제1스페이서를 포함한 전면에 상기 비트라인 사이를 채울때까지 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 상기 복수의 비트라인 사이를 개방시키는 스토리지노드콘택홀을 형성하는 단계;
    상기 스토리지노드콘택홀의 양측벽에 제2스페이서와 제3스페이서로 이루어진 이중 스페이서를 형성하는 단계; 및
    상기 스토리지노드콘택홀을 매립하는 스토리지노드콘택을 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제1스페이서와 상기 제3스페이서는 동일 물질로 형성하고, 상기 제2스페이서는 상기 제1,3스페이서보다 유전율이 낮은 물질로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  3. 제2항에 있어서,
    상기 제1스페이서와 상기 제3스페이서는 질화막으로 형성하고, 상기 제2스페이서는 상기 질화막보다 유전율이 낮은 물질로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  4. 제3항에 있어서,
    상기 제2스페이서는 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 이중 스페이서를 형성하는 단계에서,
    상기 제2스페이서와 제3스페이서는 두께를 1:1∼3:1의 비율로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
  6. 제5항에 있어서,
    상기 제2,3스페이서는 각각 100 ∼250Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  7. 반도체기판;
    상기 반도체기판 상부의 랜딩플러그콘택;
    상기 랜딩플러그콘택 상부의 층간절연막;
    상기 층간절연막 상의 복수의 비트라인;
    상기 비트라인 사이의 층간절연막을 관통하여 상기 랜딩플러그콘택에 연결된 스토리지노드콘택; 및
    상기 스토리지노드콘택과 상기 비트라인 사이에 형성된 삼중 구조의 스페이서
    를 포함하는 반도체소자.
  8. 제7항에 있어서,
    상기 삼중 구조의 스페이서는,
    상기 비트라인의 측벽에 접하는 제1스페이서, 상기 스토리지노드콘택에 접하는 제3스페이서 및 상기 제1스페이서와 상기 제3스페이서 사이의 제2스페이서로 이루어지며, 상기 제1스페이서와 상기 제3스페이서는 동일 물질이고, 상기 제2스페이서는 상기 제1,3스페이서보다 유전율이 낮은 물질인 것을 특징으로 하는 반도체소자.
  9. 제8항에 있어서,
    상기 제1스페이서와 상기 제3스페이서는 질화막이고, 상기 제2스페이서는 상기 질화막보다 유전율이 낮은 물질인 것을 특징으로 하는 반도체소자.
  10. 제9항에 있어서,
    상기 제2스페이서는 산화막인 것을 특징으로 하는 반도체소자.
  11. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 제2스페이서와 제3스페이서의 두께는 1:1∼3:1의 비율로 하는 것을 특징으로 하는 반도체소자.
  12. 제11항에 있어서,
    상기 제2,3스페이서는 각각 100 ∼250Å 두께인 것을 특징으로 하는 반도체소자.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100973270B1 (ko) * 2008-04-18 2010-08-02 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
US8642466B2 (en) 2012-05-31 2014-02-04 SK Hynix Inc. Semiconductor device with air gap and method for fabricating the same
US8860110B2 (en) 2012-07-30 2014-10-14 SK Hynix Inc. Semiconductor devices including spacers on sidewalls of conductive lines and methods of manufacturing the same
US9287214B2 (en) 2010-11-04 2016-03-15 SK Hynix Inc. Semiconductor device
CN112864097A (zh) * 2021-01-14 2021-05-28 长鑫存储技术有限公司 半导体结构及其制作方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100973270B1 (ko) * 2008-04-18 2010-08-02 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
US9287214B2 (en) 2010-11-04 2016-03-15 SK Hynix Inc. Semiconductor device
US8642466B2 (en) 2012-05-31 2014-02-04 SK Hynix Inc. Semiconductor device with air gap and method for fabricating the same
US8860110B2 (en) 2012-07-30 2014-10-14 SK Hynix Inc. Semiconductor devices including spacers on sidewalls of conductive lines and methods of manufacturing the same
US9099302B2 (en) 2012-07-30 2015-08-04 SK Hynix Inc. Semiconductor devices including spacers on sidewalls of conductive lines and methods of manufacturing the same
CN112864097A (zh) * 2021-01-14 2021-05-28 长鑫存储技术有限公司 半导体结构及其制作方法
CN112864097B (zh) * 2021-01-14 2022-06-24 长鑫存储技术有限公司 半导体结构及其制作方法

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