KR20120098093A - 반도체 소자 및 그 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 특히 하부 선폭이 넓은 콘택플러그를 형성함으로써 콘택 저항을 증가시키며, 콘택홀 측벽 스페이서를 형성하는 공정에서 상부 스페이서의 유실(loss)을 방지하여 SAC 페일도 방지하는 반도체 소자 및 그 형성방법에 관한 것이다.
본 발명의 반도체 소자는, 반도체 기판의 상부에 구비되는 콘택홀; 상기 콘택홀의 저부 및 측벽 하부에 구비되는 제 1 도전층; 상기 콘택홀의 측벽 상부에 구비되는 스페이서; 및 상기 제 1 도전층 및 상기 스페이서가 구비된 상기 콘택홀에 매립되는 제 2 도전층을 포함하는 것을 특징으로 한다.
본 발명의 반도체 소자는, 반도체 기판의 상부에 구비되는 콘택홀; 상기 콘택홀의 저부 및 측벽 하부에 구비되는 제 1 도전층; 상기 콘택홀의 측벽 상부에 구비되는 스페이서; 및 상기 제 1 도전층 및 상기 스페이서가 구비된 상기 콘택홀에 매립되는 제 2 도전층을 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자 및 그 형성방법에 관한 것이다. 보다 상세하게는 매립형 게이트를 포함하는 반도체 소자 및 그 형성방법에 관한 것이다.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산 가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 리세스의 곡면을 따라 채널 영역이 형성되는 리세스 게이트(Recess Gate)를 사용하는 것이며, 이 리세스 게이트에서 나아가 리세스 내에 게이트 전체를 매립하여 형성하는 매립형 게이트(Buried Gate)가 연구되고 있다.
이와 같은 매립형 게이트는 게이트 전체가 반도체 기판의 표면 이하에 매립되어 형성되기 때문에 채널 길이와 폭을 확보할 수 있음은 물론, 리세스 게이트에 비하여 게이트(워드라인)와 비트라인 사이에 발생하는 기생 캐패시턴스(Parasitic Capacitance)를 종래에 비하여 50% 정도 감소시킬 수 있는 효과를 제공한다.
그러나 매립형 게이트를 구현할 경우 셀 영역(Cell region)과 주변회로 영역(Peripheral region) 전체 구조를 살펴보면, 주변회로 영역의 게이트가 형성되는 높이만큼 셀 영역의 공간(높이)이 남기 때문에 이 높이 차이를 어떻게 활용하는지가 문제가 된다. 종래에는 주변회로 게이트 높이만큼의 셀 영역 공간을 비워두는 방법이 사용되었으나, 최근에 들어서 주변회로의 게이트를 형성할 때 셀 영역의 비트라인을 함께 형성하는 방법(Gate Bit Line; 이하 'GBL')이 사용되고 있다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 콘택홀 스페이서를 콘택홀 측벽의 상부에만 형성함으로써, 하부 선폭이 넓은 콘택플러그를 형성하여 콘택 저항을 증가시키며, 콘택홀 측벽 스페이서를 형성하는 공정에서 상부 스페이서의 유실(loss)을 방지하여 SAC 페일도 방지하는 반도체 소자 및 그 형성방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명은 반도체 기판의 상부에 구비되는 콘택홀; 상기 콘택홀의 저부 및 측벽 하부에 구비되는 제 1 도전층; 상기 콘택홀의 측벽 상부에 구비되는 스페이서; 및 상기 제 1 도전층 및 상기 스페이서가 구비된 상기 콘택홀에 매립되는 제 2 도전층을 포함하여, 콘택홀 스페이서를 콘택홀 측벽의 상부에만 형성함으로써, 하부 선폭이 넓은 콘택플러그를 형성하여 콘택 저항을 증가시키며, 콘택홀 측벽 스페이서를 형성하는 공정에서 상부 스페이서의 유실(loss)을 방지하여 SAC 페일도 방지하는 것을 특징으로 한다.
나아가 상기 제 1 도전층은 'U'자 혹은 눕힌'ㄷ'자 형태를 포함하는 것이 바람직하다.
또한 상기 콘택홀의 측벽 하부에 구비되는 제 1 도전층의 선폭과, 상기 콘택홀의 측벽 상부에 구비되는 스페이서의 선폭의 0.9배 이상 1.1배 이하인 것이 바람직하다.
그리고 상기 제 1 도전층은 폴리실리콘을 포함하고, 상기 스페이서는 질화막을 포함하며, 상기 제 2 도전층은 티타늄, 티타늄 질화막 또는 텅스텐 중 하나 이상을 포함할 수 있다.
아울러 상기 제 2 도전층의 상부에 구비되는 비트라인을 더 포함하는 것을 특징으로 하며, 상기 제 2 도전층은 비트라인에 포함될 수 있다. 상기 제 1 도전층의 두께는 400 Å 이상 500 Å 이하인 것이 바람직하다.
나아가 상기 반도체 기판은 셀 영역 및 주변회로 영역을 포함하고, 상기 셀 영역의 기판에 매립되는 매립형 게이트; 및 상기 주변회로 영역의 기판 상부에 구비되는 주변회로 게이트를 포함하는 것을 특징으로 한다.
그리고 상기 주변회로 게이트는, 상기 셀 영역의 비트라인과 동일한 높이에 구비되는 것이 바람직하다.
또한 상기 주변회로 게이트는 폴리실리콘 층, 배리어 메탈층, 텅스텐 층 및 하드마스크 층을 포함하고, 상기 셀 영역의 비트라인은 배리어 메탈층, 텅스텐 층 및 하드마스크 층을 포함할 수 있다.
한편 본 발명에 따르는 반도체 소자의 형성방법은, 반도체 기판의 상부에 콘택홀을 형성하는 단계; 상기 콘택홀의 저부 및 측벽 하부에 제 1 도전층을 형성하는 단계; 상기 콘택홀의 측벽 상부에 스페이서를 형성하는 단계; 및 상기 제 1 도전층 및 상기 스페이서가 구비된 상기 콘택홀에 제 2 도전층을 매립하여 형성하는 단계를 포함하여, 하부 선폭이 넓은 콘택플러그를 형성하여 콘택 저항을 증가시키며, 콘택홀 측벽 스페이서를 형성하는 공정에서 상부 스페이서의 유실(loss)을 방지하여 SAC 페일도 방지하는 것을 특징으로 한다.
나아가 상기 제 1 도전층을 형성하는 단계는: 상기 콘택홀의 저부 및 측벽에 제 1 도전층을 형성하는 단계; 상기 제 1 도전층 상부에 절연막을 형성하는 단계; 및 상기 제 1 도전층의 일부를 식각하여 제거하는 단계를 포함하는 것이 바람직하다.
또한 상기 절연막은 실리콘산화막(SiO2), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), SOG(Spin On Glass), 고밀도플라즈마산화막(High Density Plasma, HDP), SOD(Spin On Dielectric), PE-TEOS(Plasma enhanced Tetra Ethyle Ortho Silicate) 또는 SROx(Silicon Rich oxide) 중 하나 이상을 포함할 수 있다.
그리고 상기 스페이서를 형성하는 단계는: 상기 제 1 도전층이 제거된 공간에 스페이서 물질을 증착하는 단계; 및 상기 스페이서 물질을 평탄화 식각하는 단계를 포함하는 것을 특징으로 한다.
아울러 상기 제 1 도전층은 폴리실리콘을 포함하고, 상기 스페이서는 질화막을 포함하며, 상기 제 2 도전층은 티타늄, 티타늄 질화막 또는 텅스텐 중 하나 이상을 포함할 수 있다.
나아가 상기 콘택홀을 형성하는 단계 이전, 상기 반도체 기판에 활성영역을 정의하는 소자 분리막을 형성하는 단계; 상기 반도체 기판에 리세스를 형성하는 단계; 상기 리세스 하부에 매립형 게이트를 형성하는 단계; 및 상기 매립형 게이트 및 상기 반도체 기판의 상부에 캐핑막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고 상기 콘택홀은 상기 캐핑막을 식각하여 형성하는 것이 바람직하며, 상기 제 1 도전층은 'U'자 혹은 눕힌'ㄷ'자 형태로 형성될 수 있다.
또한 상기 콘택홀의 측벽 하부에 구비되는 제 1 도전층의 선폭과, 상기 콘택홀의 측벽 상부에 구비되는 스페이서의 선폭의 0.9배 이상 1.1배 이하인 것을 특징으로 한다.
나아가 상기 제 1 도전층은 400 Å 이상 500 Å 이하의 두께로 형성될 수 있으며, 상기 제 2 도전층을 형성하는 단계는, 주변회로 영역의 게이트 도전층을 형성하는 단계와 동시에 진행되는 것이 바람직하다.
본 발명의 반도체 소자 및 그 형성방법은 하부 선폭이 넓은 콘택플러그를 형성함으로써 콘택 저항을 증가시키며, 콘택홀 측벽 스페이서를 형성하는 공정에서 상부 스페이서의 유실(loss)을 방지하면서 SAC 페일도 방지하는 효과를 제공한다.
도 1은 본 발명에 따르는 반도체 소자의 평면도; 그리고,
도 2 내지 도 14는 본 발명에 따르는 반도체 소자의 형성방법을 도시한 단면도이다.
도 2 내지 도 14는 본 발명에 따르는 반도체 소자의 형성방법을 도시한 단면도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 및 그 형성방법의 일실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명에 따르는 반도체 소자의 평면도로서 셀 영역(cell region)을 도시한 도면이다. 도 1을 참조하면 반도체 기판에는 섬 패턴(island pattern) 형상의 활성영역(12)과 이를 정의하는 소자분리막(14)이 구비된다. 이 때 소자분리막(14)을 형성하는 방법으로는 STI(Shallow Trench Isolation)이 적용될 수 있으며, 반도체 기판에서 활성영역(12)이 형성될 영역을 제외한 공간에 소정 깊이의 트렌치를 형성하고, 이 트렌치에 산화막과 같은 절연막을 매립하여 형성하는 방법을 이용하는 것이 바람직하다. 그리고 활성영역(12)은 소정 각도 기울어진 각도로 엇갈리게 형성되어 6F2 레이아웃(여기서 'F'는 최소 선폭을 지칭함)을 갖는 셀을 형성하는 것이 바람직하다.
그리고 각 활성영역(12)의 중심부와 교차하며 도 1에서 세로 방향으로 연장된 라인 패턴으로 형성되는 비트라인(40)이 다수 구비되고, 비트라인(40)과 활성영역(12)이 교차하는 부분에는 비트라인 콘택(30)이 형성된다. 또한 각 활성영역(12)에 교차하는 두 개의 워드라인(20; 게이트)이 가로 방향을 따라 연장된 라인 패턴으로 형성된다.
도 2 내지 도 14는 본 발명에 따르는 반도체 소자의 형성방법을 도시한 단면도로서, 도 1에서 'Cell X축'을 따른 단면도와 'Cell Y축'을 따른 단면도 및 주변회로 영역의 단면도를 함께 도시한다.
먼저 도 2를 참조하면 반도체 기판(10; semiconductor substrate)에는 활성영역(12; active region) 및 이를 정의하는 소자분리막(14; device isolation film)이 셀 영역 및 주변회로 영역에 구비된다. 그리고 'Cell Y축' 단면도를 참조하면, 활성영역(12) 및 소자분리막(14)에는 매립형 게이트(buried gate)가 형성된다. 매립형 게이트(20)는 활성영역(12) 및 소자분리막(14)에 형성된 소정 깊이의 리세스(22; recess)와, 이 리세스(22)의 하부에 매립되어 형성된 게이트 전극(24; gate electrode), 그리고 게이트 전극(24) 상부의 리세스(22)를 매립하면서 기판(10) 상부에도 구비되며 질화막을 포함하는 캐핑막(26; capping film)을 포함할 수 있다.
이 매립형 게이트를 형성하는 공정을 설명하면, 먼저 소자분리막(14) 및 활성영역(12)을 포함하는 기판(10) 상부에 리세스(22) 영역을 정의하는 하드마스크 패턴(28; hardmask pattern)을 형성한다. 이 하드마스크 패턴(28)은 산화막을 포함할 수 있으며, 이 하드마스크 패턴(28)을 마스크로 활성영역(12) 및 소자분리막(14)을 식각하여 소정 깊이의 리세스(22)를 형성한다. 그리고 리세스(22)를 포함한 기판(10) 전면에 텅스텐(W), 티타늄(Ti), 티타늄 질화막(TiN)과 같은 금속층이나 폴리실리콘층과 같은 도전물질을 증착한 뒤 에치백(etch back)하여, 리세스(22)의 하부에만 도전물질을 잔류시킴으로써 게이트 전극(24)을 형성한다. 이후 리세스(22) 및 하드마스크 패턴(28)의 상부에 질화막을 소정 두께 증착함으로써 캐핑막(26)을 형성한다.
이어서 콘택홀(32; contact hole)을 형성하기 위한 하드마스크 층(62, 64) 및 감광막 패턴(66)을 차례로 형성하며, 이 때 하드마스크층은 비정질탄소층(62) 및 실리콘 산화질화막층(64)을 포함할 수 있다. 그리고 감광막 패턴(66) 및 하드마스크층(62, 64)을 마스크로 캐핑막(26) 및 활성영역(12)을 식각하여 콘택홀(32)을 형성한다. 여기서 콘택홀(32)은 이하에서는 비트라인 콘택홀(bit line contact hole)을 예로 들어 설명할 것이나, 이에 제한되는 것은 아니고 랜딩플러그 콘택홀(landing plug contact hole) 또는 저장전극 콘택홀(storage node contact hole)을 포함할 수 있다.
다음으로 도 3에 도시된 바와 같이 감광막 패턴(66) 및 하드마스크 층(62, 64)을 식각공정 혹은 클리닝(cleaning) 공정 등으로 제거한다. 이어서 도 4에 도시된 바와 같이 콘택홀(32)의 저부(bottom region) 및 측벽(sidewall)에 얇은 두께의 도전층(34a)을 형성하며, 이 도전층(34a)은 폴리실리콘을 포함하는 것이 바람직하다. 이 도전층(34a)의 두께는 400 Å 이상 500 Å 이하의 두께를 가질 수 있으며, 도전층(34a)을 형성하는 공정은, 콘택홀(32)을 포함한 기판(10) 전면에 폴리실리콘층을 증착한 후 비등방성 식각공정(anisotropic etching process)과 같은 에치백 공정으로 콘택홀(32) 표면에만 얇은 폴리실리콘층을 잔류시키는 방법이 적용될 수 있다. 혹은 콘택홀(32) 부분만을 노출시키는 마스크를 캐핑막(26) 상부에 형성한 뒤, ALD(Atomic Layer Deposition; 원자층 증착) 공정을 통해 얇은 두께의 폴리실리콘층을 콘택홀(32) 표면에 형성하는 방법이 적용될 수도 있다.
도 4를 참조하면 얇은 도전층(34a)이 형성된 콘택홀(32)의 나머지 공간에 절연막(34b)을 형성한다. 이 절연막(34b)은 산화막(oxide)을 포함할 수 있고, 콘택홀(32)을 포함한 캐핑막(26) 전면에 소정 두께의 산화막을 증착한 뒤 CMP(Chemical Mechanical Polishing) 공정을 통해 평탄화 식각하는 방법으로 절연막(34b)을 형성할 수 있다.
도 5에 도시된 바와 같이 콘택홀(32) 내의 도전층(34a)에 대한 에치백(etch back) 공정을 실시하여 도전층(34a) 중 상측 부분을 제거하여 제 1 도전층(34)을 형성한다. 이 때 도전층(34a) 일부를 에치백하는 공정은 폴리실리콘(34a)과 산화막(34b) 간의 식각선택비(etch selectivity)을 이용하는 것이 바람직하다. 그리고 도전층(34a) 상측 부분이 제거되는 영역의 선폭은 제 1 도전층(34) 선폭의 0.9배 내지 1.1배가 될 수 있고, 제 1 도전층(34) 선폭과 동일한 것이 바람직하다. 또한 이러한 공정을 통하여 제 1 도전층(34)의 형상은 'U'자 형상 혹은 눕힌'ㄷ'자 형태가 될 수 있다. 이어서 도전층(34a) 일부가 제거된 영역을 포함한 캐핑막(26) 전면에 질화막(36a)을 형성하여, 제 1 도전층(34)의 상부 및 절연막(34b) 측면의 공간을 질화막(36a)으로 매립한다.
도 6을 참조하면 질화막(36a) 상부에 주변회로 영역을 오픈하는 주변회로 오픈 마스크(72)를 형성하고, 이 주변회로 오픈 마스크(72)를 마스크로 주변회로 영역의 질화막(36a) 및 캐핑막(26)을 식각하여 제거한다. 이 때 주변회로 영역에서는 하드마스크 패턴(28)도 어느 정도 함께 제거되면서 얇은 두께만 잔류한다.
도 7에 도시된 바와 같이, 주변회로 오픈 마스크(72)를 다시 제거하고, 주변회로 영역에 대한 이온주입 공정 및 게이트 산화막 형성 공정을 실시한 후, 셀 영역 및 주변회로 영역에 폴리실리콘층(51)을 소정 두께 형성한다. 이 폴리실리콘층(51)은 주변회로 영역의 게이트를 구성하게 될 물질이다.
도 8을 참조하면 셀 영역만을 오픈하는 셀 오픈 마스크(미도시)를 형성하고, 셀 영역의 폴리실리콘층(51) 및 질화막(36a)을 식각하여 제거하면서 스페이서(36; space)를 형성한다. 이어서 셀 영역에 클리닝(cleaning) 공정을 수행하여 콘택홀(32) 내부의 절연막(34b) 또한 제거한다. 이 결과 콘택홀(32) 내부에는 제 1 도전층(34)이 콘택홀(32)의 저부 및 측벽 하부에 구비되고, 스페이서(36)가 콘택홀(32)의 측벽 상부에 구비되는 구조가 된다.
도 9에 도시된 바와 같이, 셀 영역 및 주변회로 영역의 전면에 배리어 메탈층(42, 52; barrier metal layer), 도전층(44, 54; conductive layer) 및 하드마스크층(46, 56)을 순차적으로 증착한다. 여기서 배리어 메탈층(42, 52)은 티타늄(Ti) 및 티타늄 질화막(TiN)이 적층된 구조를 포함하고, 도전층(44, 54)은 텅스텐(W)을 포함하며, 하드마스크층(46, 56)은 질화막을 포함하는 것이 바람직하다. 이 배리어 메탈층(42, 52), 도전층(44, 54) 및 하드마스크층(46, 56)은 각각 셀 영역의 비트라인과 주변회로 영역의 게이트가 될 구성들로, 서로 동일한 물질이 동일한 공정에 의하여 형성되는 것이 바람직하나 편의상 도면부호는 서로 구분하여 표시한다.
이 때 콘택홀(32)에 형성된 구성요소들을 살펴보면, 제 1 도전층(34)과 스페이서(36)가 형성되고 남은 중심 부분 공간에는 배리어 메탈층(42) 및 도전층(44)이 채워진 상태가 된다. 이하에서는 배리어 메탈층(42) 및 도전층(44) 중에서 콘택홀(32) 내부에 매립된 부분을 제 2 도전층이라고 지칭한다. 즉, 콘택홀(32)의 측벽 전체에 질화막 재질의 스페이서(36)가 형성되는 구조가 아니라, 측벽 중 상부에만 스페이서(36)가 형성되는 구조가 된다. 따라서 콘택홀(32) 하부에서 도전물질로 형성되는 영역의 면적이 감소하지 않으므로, 기판과 콘택플러그 사이의 저항이 감소되는 효과를 얻을 수 있다. 또한 스페이서(36)를 형성할 때 에치백 공정을 사용할 필요가 없기 때문에, 에치백 공정에서 스페이서(36)의 상부가 유실(loss)되면서 저장전극 콘택홀(86; 도 14 참조)와 쇼트(short)가 발생할 위험도 방지하는 효과를 얻을 수 있다. 이 제 2 도전층은 비트라인 콘택플러그가 된다고 정의될 수도 있고, 혹은 비트라인(40; 도 10 참조)의 일부가 된다고 정의될 수도 있다.
도 10을 참조하면, 하드마스크층(46, 56) 상부에 감광막 패턴(미도시)을 형성한 뒤 이를 마스크로 하드마스크층(46, 56), 도전층(44, 54) 및 배리어 메탈층(42, 52)을 식각하여 셀 비트라인(40) 및 주변회로 게이트(50)를 형성한다. 즉 셀 비트라인(40)은 배리어 메탈층(42), 비트라인 도전층(44) 및 하드마스크층(46)이 적층된 구조로, 주변회로 게이트(50)는 폴리실리콘층(51), 배리어 메탈층(52), 게이트 도전층(54) 및 하드마스크층(56)이 적층된 구조로 형성될 수 있다.
도 11에 도시된 바와 같이 셀 비트라인(40) 및 주변회로 게이트(50)가 형성된 기판(10)의 전면에 산화막을 포함하는 이온주입 절연막(76)을 소정 두께 증착하고, 주변회로 영역만을 오픈한 뒤 이온주입 절연막(76)에 대한 에치백 공정을 실시하여 주변회로 게이트(50) 측벽에 스페이서(spacer) 형태의 이온주입 절연막(76)만을 잔류시킨다. 이어서 주변회로 영역에 대한 이온주입 공정을 실시하고, 도 12에 도시된 바와 같이 이온주입 절연막(76) 측벽에 질화막 재질의 스페이서(77)를 추가로 형성한 뒤, 다시 주변회로 영역에 절연막(78)을 증착하여 전체 표면을 평탄화시킨다.
도 13을 참조하면, 셀 영역에서 저장전극 콘택 형성을 위한 다마신 리세스(82; damascene recess)를 형성하고, 다마신 리세스(82)를 포함한 전면에 질화막을 포함하는 배리어막(84; barrier layer)을 형성한다.
그리고 도 14에 도시된 바와 같이 셀 영역에서 절연막(78) 상부의 배리어막(84)을 CMP와 같은 공정으로 평탄화 식각하여 제거한다. 이어서 저장전극 콘택을 형성하기 위한 저장전극 콘택홀(86)을 소정 마스크를 이용하여 형성한다. 이후 도시되지는 않았으나 저장전극 콘택홀(86)을 매립하는 콘택플러그, 이 콘택플러그 상부에 구비되는 캐패시터 등의 저장수단을 차례로 형성할 수 있다. 이 때 비트라인 콘택홀(32)의 상부 측면에는 질화막 재질의 스페이서(36)가 충분한 두께로 이미 형성되어 있기 때문에, 저장전극 콘택홀(86)이 과도식각되더라도 비트라인 콘택플러그 혹은 비트라인(40)과 쇼트가 발생할 위험이 방지된다.
이상 설명한 바와 같은 본 발명에 따르는 반도체 소자 및 그 형성방법은 콘택홀 스페이서를 콘택홀 측벽의 상부에만 형성함으로써, 하부 선폭이 넓은 콘택플러그를 형성하여 콘택 저항을 증가시키며, 콘택홀 측벽 스페이서를 형성하는 공정에서 상부 스페이서의 유실(loss)을 방지하여 SAC 페일도 방지하는 효과를 제공할 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
10 : 기판 12 : 활성영역
14 : 소자분리막 22 : 리세스
24 : 게이트 전극 26 : 캐핑막
28 : 하드마스크 패턴 30 : 비트라인 콘택
32 : 콘택홀 34 : 제 1 도전층
36 : 스페이서 38 : 제 2 도전층
40 : 비트라인 42 : 배리어 메탈층
44 : 도전층 46 : 하드마스크층
50 : 주변회로 게이트 51 : 폴리실리콘층
52 : 배리어 메탈층 54 : 도전층
56 : 하드마스크층 62 : 비정질 탄소층
64 : 실리콘 산화질화막 66 : 감광막 패턴
72 : 주변회로 오픈 마스크 76 : 이온주입 절연막
82 : 다마신 리세스 84 : 배리어막
86 : 저장전극 콘택홀
14 : 소자분리막 22 : 리세스
24 : 게이트 전극 26 : 캐핑막
28 : 하드마스크 패턴 30 : 비트라인 콘택
32 : 콘택홀 34 : 제 1 도전층
36 : 스페이서 38 : 제 2 도전층
40 : 비트라인 42 : 배리어 메탈층
44 : 도전층 46 : 하드마스크층
50 : 주변회로 게이트 51 : 폴리실리콘층
52 : 배리어 메탈층 54 : 도전층
56 : 하드마스크층 62 : 비정질 탄소층
64 : 실리콘 산화질화막 66 : 감광막 패턴
72 : 주변회로 오픈 마스크 76 : 이온주입 절연막
82 : 다마신 리세스 84 : 배리어막
86 : 저장전극 콘택홀
Claims (21)
- 반도체 기판의 상부에 구비되는 콘택홀;
상기 콘택홀의 저부 및 측벽 하부에 구비되는 제 1 도전층;
상기 콘택홀의 측벽 상부에 구비되는 스페이서; 및
상기 제 1 도전층 및 상기 스페이서가 구비된 상기 콘택홀에 매립되는 제 2 도전층
을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 제 1 도전층은 'U'자 혹은 눕힌'ㄷ'자 형태를 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 콘택홀의 측벽 하부에 구비되는 제 1 도전층의 선폭과,
상기 콘택홀의 측벽 상부에 구비되는 스페이서의 선폭의 0.9배 이상 1.1배 이하인 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 제 1 도전층은 폴리실리콘을 포함하고,
상기 스페이서는 질화막을 포함하며,
상기 제 2 도전층은 티타늄, 티타늄 질화막 또는 텅스텐 중 하나 이상을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 제 2 도전층의 상부에 구비되는 비트라인을 더 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 5에 있어서,
상기 제 2 도전층은 비트라인에 포함되는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 제 1 도전층의 두께는 400 Å 이상 500 Å 이하인 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 반도체 기판은 셀 영역 및 주변회로 영역을 포함하고,
상기 셀 영역의 기판에 매립되는 매립형 게이트; 및
상기 주변회로 영역의 기판 상부에 구비되는 주변회로 게이트
를 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 8에 있어서,
상기 주변회로 게이트는,
상기 셀 영역의 비트라인과 동일한 높이에 구비되는 것을 특징으로 하는 반도체 소자. - 청구항 9에 있어서,
상기 주변회로 게이트는 폴리실리콘 층, 배리어 메탈층, 텅스텐 층 및 하드마스크 층을 포함하고,
상기 셀 영역의 비트라인은 배리어 메탈층, 텅스텐 층 및 하드마스크 층을 포함하는 것을 특징으로 하는 반도체 소자. - 반도체 기판의 상부에 콘택홀을 형성하는 단계;
상기 콘택홀의 저부 및 측벽 하부에 제 1 도전층을 형성하는 단계;
상기 콘택홀의 측벽 상부에 스페이서를 형성하는 단계; 및
상기 제 1 도전층 및 상기 스페이서가 구비된 상기 콘택홀에 제 2 도전층을 매립하여 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 11에 있어서,
상기 제 1 도전층을 형성하는 단계는:
상기 콘택홀의 저부 및 측벽에 제 1 도전층을 형성하는 단계;
상기 제 1 도전층 상부에 절연막을 형성하는 단계; 및
상기 제 1 도전층의 일부를 식각하여 제거하는 단계;
를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 12에 있어서,
상기 절연막은 실리콘산화막(SiO2), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), SOG(Spin On Glass), 고밀도플라즈마산화막(High Density Plasma, HDP), SOD(Spin On Dielectric), PE-TEOS(Plasma enhanced Tetra Ethyle Ortho Silicate) 또는 SROx(Silicon Rich oxide) 중 하나 이상을 포함하는 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 12에 있어서,
상기 스페이서를 형성하는 단계는:
상기 제 1 도전층이 제거된 공간에 스페이서 물질을 증착하는 단계; 및
상기 스페이서 물질을 평탄화 식각하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 11에 있어서,
상기 제 1 도전층은 폴리실리콘을 포함하고,
상기 스페이서는 질화막을 포함하며,
상기 제 2 도전층은 티타늄, 티타늄 질화막 또는 텅스텐 중 하나 이상을 포함하는 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 11에 있어서,
상기 콘택홀을 형성하는 단계 이전,
상기 반도체 기판에 활성영역을 정의하는 소자 분리막을 형성하는 단계;
상기 반도체 기판에 리세스를 형성하는 단계;
상기 리세스 하부에 매립형 게이트를 형성하는 단계; 및
상기 매립형 게이트 및 상기 반도체 기판의 상부에 캐핑막을 형성하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 16에 있어서,
상기 콘택홀은 상기 캐핑막을 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 11에 있어서,
상기 제 1 도전층은 'U'자 혹은 눕힌'ㄷ'자 형태로 형성되는 것을 특징7으로 하는 반도체 소자의 형성방법. - 청구항 11에 있어서,
상기 콘택홀의 측벽 하부에 구비되는 제 1 도전층의 선폭과,
상기 콘택홀의 측벽 상부에 구비되는 스페이서의 선폭의 0.9배 이상 1.1배 이하인 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 11에 있어서,
상기 제 1 도전층은 400 Å 이상 500 Å 이하의 두께로 형성되는 것을 특징으로 하는 반도체 소자. - 청구항 11에 있어서,
상기 제 2 도전층을 형성하는 단계는,
주변회로 영역의 게이트 도전층을 형성하는 단계와 동시에 진행되는 것을 특징으로 하는 반도체 소자의 형성방법.
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