KR20200046202A - 반도체 장치 - Google Patents

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Abstract

반도체 기판 내에 배치되며 서로 이격되는 제 1 불순물 주입 영역 및 제 2 불순물 주입 영역, 상기 반도체 기판을 제 1 방향으로 가로지르는 비트 라인, 및 상기 제 1 불순물 주입 영역과 상기 비트 라인을 연결하는 비트 라인 콘택을 포함하는 반도체 장치를 제공하되, 상기 비트 라인 콘택은 금속층, 및 상기 금속층의 상기 제 1 방향의 측면들 상에 제공되고, 상기 금속층의 상기 제 1 방향과 교차하는 제 2 방향의 측면을 노출시키는 실리콘층을 포함할 수 있다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 장치 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치는 반도체 기판 내에 배치되며 서로 이격되는 제 1 불순물 주입 영역 및 제 2 불순물 주입 영역, 상기 반도체 기판을 제 1 방향으로 가로지르는 비트 라인, 및 상기 제 1 불순물 주입 영역과 상기 비트 라인을 연결하는 비트 라인 콘택을 포함할 수 있다. 상기 비트 라인 콘택은 금속층, 및 상기 금속층의 상기 제 1 방향의 측면들 상에 제공되고, 상기 금속층의 상기 제 1 방향과 교차하는 제 2 방향의 측면을 노출시키는 실리콘층을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치는 반도체 기판 상에 제공되는 층간 절연막, 상기 층간 절연막을 관통하여 상기 반도체 기판과 연결되는 비트 라인 콘택, 및 상기 반도체 기판 상에서 제 1 방향으로 연장되고, 상기 비트 라인 콘택과 연결되는 비트 라인을 포함할 수 있다. 상기 비트 라인 콘택은 상기 반도체 기판과 접하는 실리콘층, 및 상기 실리콘층 내측에 제공되는 금속층을 포함할 수 있다. 상기 실리콘층은 상기 금속층의 상기 제 1 방향과 교차하는 제 2 방향의 측면을 노출할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 기판 상에 활성 영역들을 정의하는 소자 분리막을 형성하는 것, 상기 활성 영역들 내에 제 1 불순물 주입 영역 및 제 2 불순물 주입 영역을 형성하는 것, 상기 제 1 불순물 주입 영역에 리세스를 형성하는 것, 상기 리세스의 바닥면 및 내측면에 실리콘층을 도포하는 것, 상기 리세스의 잔부에 상기 금속층을 채우는 것, 및 상기 금속층 상에 상기 반도체 기판을 제 1 방향으로 가로지르는 비트 라인을 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 비트 라인 콘택의 중심부에 도전성이 높은 금속으로 형성된 금속층이 제공되어 상기 비트 라인 콘택의 도전성이 향상될 수 있으며, 상기 비트 라인 콘택의 폭을 얇게 형성하더라도 상기 비트 라인 콘택은 높은 도전율을 유지할 수 있다.
더하여, 상기 금속층의 하면 및 측면을 덮도록 실리콘층이 제공되며, 오믹 접합이 형성되는 상기 실리콘층과 상기 금속층 사이의 계면이 넓을 수 있다. 이에 따라, 상기 실리콘층과 상기 금속층 사이의 넓은 계면에서 저항이 낮을 수 있으며, 비트 라인 콘택의 저항이 낮을 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 3은 스토리지 노트 콘택을 설명하기 위한 사시도이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 5a 및 도 5b는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 6a 내지 도 12a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 6b 내지 도 12b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 13a 내지 도 15a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 13b 내지 도 15b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 16a 및 도 17a은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 16b 및 도 17b은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 2a 및 도 2b는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 것들로, 도 2a는 도 1의 A-A'선을 따라 자른 단면도이고, 도 2b는 도 1의 B-B'선을 따라 자른 자른 단면도이다. 도 3은 스토리지 노트 콘택을 설명하기 위한 사시도이다. 도 4a 및 도 4b는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 1, 도 2a 및 도 2b를 참조하여, 반도체 기판(100, 이하 기판이라 함)이 제공될 수 있다. 기판(100)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘 게르마늄 기판, 3-5족 화합물 반도체 기판 또는 선택적 에피택셜 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택셜 박막의 기판일 수 있다. 이하, 도면들에서 제 1 방향(X) 및 제 2 방향(Y)은 기판(100)의 상면에 평행하고, 상호 수직한 방향들로 정의된다. 제 3 방향(S)은 기판(100)의 상면에 평행하고, 제 1 방향(X) 및 제 2 방향(Y)과 모두 교차하는 방향으로 정의된다. 제 4 방향(Z)은 기판(100)의 상면에 수직한 방향으로 정의된다.
소자 분리막(102)이 기판(100) 내에 배치될 수 있다. 소자 분리막(102)은 절연 물질(예를 들어, 실리콘 산화물)을 포함할 수 있다. 소자 분리막(102)은 기판(100)의 활성 영역들(ACT)을 정의할 수 있다. 평면적 관점에서, 활성 영역들(ACT)은 소자 분리막(102)에 의해 둘러싸인 기판(100)의 일부분들에 각각 해당할 수 있다. 활성 영역들(ACT)의 각각은 고립된 형상을 가질 수 있다. 활성 영역들(ACT)은 제 3 방향(S)으로 길쭉한 바(bar) 형태를 가질 수 있다. 활성 영역들(ACT)은 제 3 방향(S)으로 서로 평행할 수 있다. 활성 영역들(ACT)은 하나의 활성 영역들(ACT)의 단부는 이에 이웃하는 다른 활성 영역들(ACT)의 중심에 인접하도록 배열될 수 있다.
제 1 불순물 주입 영역(112a) 및 제 2 불순물 주입 영역들(112b)이 활성 영역들(ACT) 각각 내에 배치될 수 있다. 각 활성 영역들(ACT)의 중심 영역 내에 제 1 불순물 주입 영역(112a)이 배치될 수 있으며, 각 활성 영역들(ACT)의 양 가장자리 영역들 내에 한 쌍의 제 2 불순물 주입 영역들(112b)이 각각 배치될 수 있다. 제 1 및 제 2 불순물 주입 영역들(112a, 112b)은 기판(100)과 다른 도전형을 가질 수 있다. 제 1 불순물 주입 영역(112a)은 공통 드레인 영역에 해당될 수 있고, 제 2 불순물 주입 영역들(112b)은 소오스 영역에 해당될 수 있다.
워드 라인들(WL)이 활성 영역들(ACT)을 가로지를 수 있다. 워드 라인들(WL)은 소자 분리막(102) 및 활성 영역들(ACT)에 형성된 리세스 영역들(105) 내에 배치될 수 있다. 두 개의 워드 라인들(WL)은 하나의 활성 영역(ACT)을 제 2 방향(Y)으로 가로지를 수 있다. 워드 라인들(WL)의 상면들은 기판(100)의 상면 보다 낮은 레벨에 위치할 수 있다. 도시하지는 않았지만, 리세스된 영역들(105)의 바닥은 소자 분리막(102) 내에서 상대적으로 깊고 활성 영역들(ACT) 내에서 상대적으로 얕을 수 있다. 워드 라인들(WL)은 불순물이 도핑된 폴리 실리콘, 금속 물질, 또는 금속 실리사이드 물질과 같은 도전물질로 이루질 수 있다.
각 워드 라인들(WL) 및 이에 인접한 제 1 및 제 2 불순물 주입 영역들(112a, 112b)은 트랜지스터를 구성할 수 있다. 워드 라인들(WL)은 리세스 영역들(105) 내에 배치됨으로써, 워드 라인들(WL) 아래의 채널 영역의 채널 길이는 제한된 평면적 내에서 증가될 수 있다.
워드 라인 절연막(108)이 워드 라인들(WL) 각각의 측벽들과 기판(100) 사이 및 워드 라인(WL)의 하면과 기판(100) 사이에 배치될 수 있다. 워드 라인 절연막(108)은 예를 들어, 실리콘 산화막, 열 산화막 또는 고유전막을 포함할 수 있다.
캐핑 패턴들(110)이 각 워드 라인들(WL) 상에 배치될 수 있다. 캐핑 패턴들(110)이 워드 라인들(WL) 각각의 상면 및 워드 라인 절연막(108)의 상면 상에 배치될 수 있다. 캐핑 패턴들(110)은 워드 라인들(WL)의 길이 방향을 따라 연장된 라인 형태를 가질 수 있으며, 워드 라인들(WL)의 상면 전체를 덮을 수 있다. 캐핑 패턴들(110)은 워드 라인들(WL) 위의 리세스 영역들(105)을 채울 수 있다. 캐핑 패턴들(110)의 상면은 기판(100)과 상면과 동일한 레벨에 위치할 수 있다. 캐핑 패턴들(110)은 절연 물질(예를 들어, 실리콘 산화막)을 포함할 수 있다.
제 1 층간 절연막(112)이 기판(100)의 상면 상에 배치될 수 있다. 제 1 층간 절연막(112)은 캐핑 패턴들(110)의 상면을 덮을 수 있다. 제 1 층간 절연막(112)은 하나 이상의 절연막들을 포함할 수 있다. 예를 들어, 제 1 층간 절연막(112)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 이들 중 적어도 둘 이상을 포함하는 복수 개의 절연막들을 포함할 수 있다. 제 1 층간 절연막(112)은 평면상 서로 이격된 섬 형태로 형성될 수 있다. 제 1 층간 절연막(112)은 인접하는 두 개의 활성 영역들(ACT)의 단부들을 동시에 덮도록 형성될 수 있다.
비트 라인 콘택(DCC)이 두 개의 워드 라인들(WL) 사이에 배치된 각 활성 영역들(ACT)의 중심부 내에 배치될 수 있다. 비트 라인 콘택(DCC)은 제 1 층간 절연막(112)을 관통하여 두 개의 워드 라인들(WL) 사이의 각 활성 영역들(ACT) 내에 배치된 하나의 제 1 불순물 주입 영역(112a)과 전기적으로 연결될 수 있다. 비트 라인 콘택(DCC)의 일 측벽은 제 1 층간 절연막(112)의 측면과 접할 수 있다. 비트 라인 콘택(DCC)의 하면은 워드 라인들(WL)의 상면들과 기판(100)의 상면 사이의 레벨에 위치할 수 있다. 이하, 비트 라인 콘택(DCC)의 구성을 보다 상세히 설명한다.
도 1, 도 2a, 도 2b 및 도 3을 함께 참조하여, 기판(100) 상에 제 1 층간 절연막(112)을 관통하고 기판(100)과 소자 분리막(102)의 일부에 형성되는 콘택 홀들(240)이 제공될 수 있다. 콘택 홀들(240)은 제 1 층간 절연막(112)의 상면으로부터 기판(100)의 내부를 향하여 연장될 수 있다. 콘택 홀들(240) 각각은 하나의 활성 영역(ACT)과 오버랩되는 한 쌍의 워드 라인들(WL) 사이에 배치된 제 1 불순물 주입 영역(112a)을 노출시킬 수 있다. 이때, 콘택 홀들(240)은 평면적 관점에서 인접한 캐핑 패턴(110) 내로 연장될 수 있다. 일 예로, 콘택 홀들(240)은 제 1 방향(X)으로 캐핑 패턴(110)을 노출시키는 제 1 내벽(240a), 및 제 2 방향(Y)으로 소자 분리막(102)을 노출시키는 제 2 내벽(240b)을 가질 수 있다.
비트 라인 콘택들(DCC)이 제 1 층간 절연막(112)을 관통하고 기판(100)과 소자 분리막(102)의 일부에 형성되는 콘택 홀들(240) 내에 각각 배치될 수 있다. 비트 라인 콘택(DCC)은 콘택 홀(240)의 일부 영역 내에 국부적으로 형성될 수 있다. 예를 들어, 비트 라인 콘택(DCC)은 제 1 방향(X)으로 콘택 홀(240)의 제 1 내벽(240a)과 접하고, 제 2 방향(Y)으로 콘택 홀(240)의 제 2 내벽(240b)으로부터 이격될 수 있다. 비트 라인 콘택(DCC)의 제 1 방향(X)의 폭은 제 2 방향(Y)의 폭보다 클 수 있다. 그러나, 본 발명이 이에 란정되는 것은 아니며, 비트 라인 콘택(DCC)의 제 1 방향(X)의 폭은 제 2 방향(Y)의 폭과 동일하거나, 더 클 수 있다. 비트 라인 콘택(DCC)은 실리콘층(210), 제 1 배리어막(220) 및 금속층(230)을 포함할 수 있다.
콘택 홀(240) 내에 실리콘층(210)이 제공될 수 있다. 실리콘층(210)은 콘택 홀(240)의 바닥면 및 콘택 홀(240)의 제 1 내벽(240a)과 접하고, 콘택 홀(240)의 제 2 내벽(240b)과 이격될 수 있다. 실리콘층(210)의 제 1 방향(X)의 제 1 측면(210a)은 콘택 홀(240)의 제 1 내벽(240a)과 접하고, 실리콘층(210)의 제 2 방향(Y)의 제 2 측면(210b)은 콘택 홀(240)의 제 2 내벽(240b)과 접하지 않을 수 있다. 실리콘층(210)을 제 2 방향(Y)으로 자른 단면은 U자 형상 또는 V자 형상을 가질 수 있다. 예를 들어, 실리콘층(210)은 바닥부(212) 및 측벽부들(214)을 포함할 수 있다. 바닥부(212)는 콘택 홀(240)의 바닥면에 접하고 제 1 방향(X)으로 연장될 수 있다. 측벽부들(214)은 콘택 홀(240)의 제 1 내벽(240a)과 접하고 바닥부의 양단에서 제 4 방향(Z)으로 연장될 수 있다. 도 2a에서는 바닥부(212)와 측벽부들(214)의 접점이 각진(angula) 것으로 도시하였으나, 바닥부(212)와 측벽부들(214)의 접점은 도 3에서와 같이 굴곡진(round) 형상을 가질 수 있다. 실리콘층(210)은 제 1 불순물 주입 영역(112a)과 접하며, 실리콘으로 이루어진 제 1 불순물 주입 영역(112a)과 비트 라인 콘택(DCC) 사이의 계면 특성을 향상시킬 수 있다. 실리콘층(210)은 폴리 실리콘을 포함할 수 있다. 실리콘층(210)은 필요에 따라 불순물이 도핑될 수 있다.
실리콘층(210) 상에 금속층(230)이 배치될 수 있다. 금속층(230)은 실리콘층(210)의 상면 상에서 실리콘층(210)의 내측에 제공될 수 있다. 상세하게는, 금속층(230)은 실리콘층(210)의 바닥부(212) 상 및 실리콘층(210)의 측벽부들(214) 사이에 제공될 수 있다. 비트 라인 콘택(DCC)에서, 실리콘층(210)은 금속층(230)의 제 1 방향(X)의 제 3 측면(230a)과 접하고, 금속층(230)의 제 2 방향(Y)의 제 4 측면(230b)을 노출시킬 수 있다. 금속층(230)의 제 4 측면(230b)은 콘택 홀(240)의 제 2 내벽(240b)과 접하지 않을 수 있다. 금속층(230)의 제 4 측면(230b)과 실리콘층(210)의 제 2 측면(210b)은 공면(coplanar)을 이룰 수 있다. 금속층(230)의 상면과 실리콘층(210)의 측벽부들(214)의 상면은 동일한 레벨에 위치할 수 있다. 금속층(230)은 비트 라인 콘택(DCC)의 도전성을 향상시킬 수 있다. 더하여, 금속층(230)은 실리콘층(210)과 오믹 접합(omhic contact)을 이룰 수 있다. 실리콘층(210)이 금속층(230)의 하면 및 측면을 덮도록 형성되며, 실리콘층(210)과 금속층(230) 사이의 계면이 넓을 수 있다. 이에 따라, 실리콘층(210)과 금속층(230) 사이의 넓은 계면에서 저항이 낮을 수 있다. 금속층은 텅스텐(W) 또는 타이타늄(Ti)과 같은 금속 물질을 포함하거나, 타이타늄 질화물(TiN) 또는 타이타늄 실리콘 질화물(TiSiN)과 같은 도전 물질을 포함할 수 있다.
실리콘층(210)과 금속층(230) 사이에 제 1 배리어막(220)이 제공될 수 있다. 제 1 배리어막(220)은 실리콘층(210)과 금속층(230) 사이에서 계면 전도(interfacial conductance)와 같은 계면 특성을 향상시킬 수 있다. 제 1 배리어막(220)은 타이타늄 질화물(TiN), 타이타늄 실리콘 질화물(TiSiN) 또는 코발트 규화물(CoSix)과 같은 도전 물질을 포함할 수 있다. 제 1 배리어막(220)은 필요에 따라 제공되지 않을 수 있다.
다른 실시예에 따르면, 비트 라인 콘택(DCC)의 제 2 방향(Y)의 측면은 오목한(concave) 형상을 가질 수 있다. 도 4a 및 도 4b에 도시된 바와 같이, 비트 라인 콘택(DCC)은 제 2 방향(Y)의 측면이 그의 내부를 향하여 함몰된 형상을 가질 수 있다. 상세하게는, 금속층(230)의 제 2 방향(Y)의 폭(W2)은 금속층(230)과 실리콘층(210)의 접면으로부터 금속층(230)의 중심부를 향하여 갈수록 작아질 수 있다. 실리콘층(210)의 제 2 방향(Y)의 폭(W1)은 실리콘층(210)과 콘택 홀(240)의 접면으로부터 실리콘층(210)과 금속층(230)의 접면을 향하여 갈수록 작아질 수 있다. 금속층(230)의 평균적인 제 2 방향(Y)의 폭(W2)은 실리콘층(210)의 평균적인 제 2 방향(Y)의 폭(W1)보다 작을 수 있다. 본 발명에 따르면, 제 2 방향(Y)의 폭이 가장 작은 비트 라인 콘택(DCC)의 중심부가 금속층(230)으로 이루어져 있으며, 비트 라인 콘택(DCC)은 작은 제 2 방향(Y)의 폭에도 높은 도전율을 유지할 수 있다. 이와는 다르게, 실리콘층(210)의 제 2 방향(Y)의 폭(W1)은 실리콘층(210)과 콘택 홀(240)의 접면으로부터 실리콘층(210)과 금속층(230)의 접면을 향하여 갈수록 작아지되, 금속층(230)의 제 2 방향(Y)의 폭(W2)은 일정할 수 있다. 즉, 금속층(230)의 제 2 방향(Y)의 폭(W2)은 실리콘층(210)과 콘택 홀(240)의 접면에서의 실리콘층(210)의 제 2 방향(Y)의 폭(W1)과 동일하거나 더 클 수 있다.
이와는 또 다르게, 비트 라인 콘택(DCC)은 제 2 방향(Y)의 폭이 상부에서 하부로 갈수록 커질 수 있다. 이하, 도 2a 및 도 2b를 기준으로 계속 설명한다.
도 1, 도 2a 및 도 2b를 계속 참조하여, 비트 라인 구조체들(BLS)이 제 1 층간 절연막(112) 상에 배치될 수 있다. 비트 라인 구조체들(BLS)은 제 1 방향(X)으로 연장되고, 제 2 방향(Y)으로 이격될 수 있다. 비트 라인 구조체들(BLS) 각각은 제 1 방향(X)으로 배열된 복수 개의 비트 라인 콘택(DCC) 상을 지날 수 있다. 하나의 비트 라인 구조체(BLS)는 제 1 방향(X)으로 배열된 복수 개의 비트 라인 콘택(DCC)과 전기적으로 연결될 수 있다. 비트 라인 구조체들(BLS)은 비트 라인 콘택(DCC)을 통하여 제 1 불순물 주입 영역(112a)에 전기적으로 접속될 수 있다.
비트 라인 구조체들(BLS) 각각은 비트 라인 콘택(DCC) 상에 차례로 적층된 제 2 배리어막(310), 비트 라인(BL) 및 절연 패턴(320)을 포함할 수 있다. 제 2 배리어막(310)은 타이타늄 질화물(TiN), 타이타늄 실리콘 질화물(TiSiN) 또는 코발트 규화물(CoSix)과 같은 도전 물질을 포함할 수 있다. 비트 라인(BL)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 니켈(Ni) 또는 코발트(Co)를 포함할 수 있다. 절연 패턴(320)은 비트 라인(BL) 상에 배치될 수 있다. 절연 패턴(320)은 실리콘 산화물을 포함할 수 있다.
기판(100) 상에 스페이서(330)가 제공될 수 있다. 스페이서(330)는 비트 라인 콘택(DCC)의 측벽 및 비트 라인 구조체들(BLS)의 측벽을 덮을 수 있다. 스페이서(330)는 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
기판(100) 상에 제 2 층간 절연막(114)이 제공될 수 있다. 구체적으로, 제 2 층간 절연막(114)은 제 2 방향(Y)으로 마주보는 비트 라인들(BL) 사이의 빈 공간을 채울 수 있다. 제 2 층간 절연막(114)은 SiBCN, SiCN, SiOCN 또는 SiN을 포함할 수 있다.
도 5a 및 도 5b는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 것들로, 도 5a는 도 1의 A-A'선을 따라 자른 단면도이고, 도 5b는 도 1의 B-B'선 따라 자른 단면도이다. 이하, 도 2a 및 도 2b를 참조하여 설명된 구성 요소들은 동일한 참조 부호들을 사용하며, 설명의 편의를 위하여 이에 대한 설명들은 생략되거나 간략히 설명한다.
도 1, 도 5a 및 도 5b를 참조하여, 서로 접하는 금속층들(230)과 비트 라인(BL)의 하나는 일체로 제공될 수 있다. 금속층들(230)은 제 2 배리어막(310)을 관통하여, 그의 상면이 비트 라인(BL)의 하면과 접할 수 있다. 이때, 금속층들(230)과 비트 라인(BL)은 연속적인 구성을 가질 수 있고, 금속층들(230)과 비트 라인(BL) 사이의 경계면은 시각적으로 보이지 않을 수 있다. 예를 들어, 금속층들(230)과 비트 라인(BL)은 동일한 물질로 구성되어, 금속층들(230)과 비트 라인(BL) 사이에 계면이 없을 수 있다. 즉, 금속층들(230)과 비트 라인(BL)은 하나의 구성 요소일 수 있다. 또는, 금속층들(230)과 비트 라인(BL) 사이의 경계면은 시각적으로 나타날 수 있다.
제 1 배리어막(220)은 제 2 배리어막(310)과 연결될 수 있다. 제 1 배리어막(220)의 상면은 제 2 배리어막(310)의 하면과 접할 수 있다. 제 1 배리어막(220)과 제 2 배리어막(310)은 연속적인 구성을 가질 수 있다. 제 1 배리어막(220)과 제 2 배리어막(310)은 동일한 물질로 구성될 수 있다.
실리콘층(210)은 비트 라인 콘택들(DCC)의 측면으로부터 비트 라인 구조체들(BLS)의 하면과 제 1 층간 절연막(112) 사이로 연장될 수 있다.
도 6a 내지 도 12a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 것들로, 도 1의 A-A'선을 따라 자른 단면도들에 해당한다. 도 6b 내지 도 12b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 것들로, 도 1의 B-B'선을 따라 자른 단면도들에 해당한다.
도 1, 도 6a 및 도 6b를 참조하여, 기판(100) 내에 절연 물질을 포함하는 소자 분리막(102)이 형성된다. 소자 분리막(102)은 기판(100)을 식각하여 기판(100) 내에 소자 분리 트렌치(미도시)를 형성하고, 상기 소자 분리 트렌치 내에 절연 물질을 채워 형성될 수 있다. 소자 분리막(102)은 기판(100)의 활성 영역들(ACT)을 정의할 수 있다. 활성 영역들(ACT)은 제 3 방향(S)으로 길쭉한 바(bar) 형태를 가지며, 서로 평행하게 배치될 수 있다.
활성 영역들(ACT) 내에 제 1 및 제 2 불순물 주입 영역들(112a, 112b)이 형성될 수 있다. 제 1 및 제 2 불순물 주입 영역들(112a, 112b)은 기판(100) 상에 제공된 이온 주입 마스크에 의해 노출된 활성 영역들(ACT) 내에 이온 주입 공정을 통해 불순물을 도핑하여 형성될 수 있다.
기판(100) 내에 활성 영역들(ACT)을 가로지르는 워드 라인 트렌치들(105)을 형성할 수 있다. 워드 라인 트렌치들(105)은 제 1 방향(X)으로 배열되며, 제 2 방향(Y)으로 연장될 수 있다. 두 개의 워드 라인 트렌치들(105)이 각각의 활성 영역들(ACT)을 가로지르며 형성될 수 있다. 워드 라인 트렌치들(105)의 바닥면은 소자 분리막(102)의 바닥면 보다 높은 레벨에 위치할 수 있다.
워드 라인 트렌치들(105)의 표면을 컨포말하게 덮는 워드 라인 절연막(108)이 형성될 수 있다. 워드 라인 절연막(108)은 절연 물질을 포함할 수 있으며, 예를 들어, 열 산화막을 포함할 수 있다.
워드 라인 절연막(108)으로 둘러싸인 워드 라인 트렌치들(105) 내에 워드 라인들(WL)이 형성될 수 있다. 예를 들어, 워드 라인 트렌치들(105) 내를 채우는 도전막을 형성할 수 있다. 이후, 상기 도전막 및 워드 라인 절연막(108)에 에치 백(etch-back)과 같은 공정을 수행하여, 워드 라인 트렌치들(105) 내에 국부적으로 잔여하는 워드 라인들(WL)이 형성될 수 있다. 워드 라인들(WL)은 도전 물질을 포함할 수 있다. 예를 들어, 워드 라인(WL)은 폴리 실리콘 또는 도핑된 폴리 실리콘, 금속 물질, 또는 금속 실리사이드 물질을 포함할 수 있다.
워드 라인 절연막(108) 및 워드 라인들(WL)의 상부 부분들이 제거되어 형성된 워드 라인 트렌치들(105)의 상부 공간 내에 캐핑 패턴들(110)이 형성될 수 있다. 캐핑 패턴들(110)은 워드 라인들(WL) 상에 형성되며, 워드 라인 트렌치들(105)을 완전히 채울 수 있다. 캐핑 패턴들(110)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
기판(100) 상에 제 1 층간 절연막(112)이 형성될 수 있다. 제 1 층간 절연막(112)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 이들 중 적어도 둘 이상을 포함하는 복수 개의 절연막들을 포함할 수 있다.
제 1 층간 절연막(112) 상에 제 1 층간 절연막(112)의 일부분을 노출시키는 제 1 마스크 패턴(MP1)을 형성할 수 있다.
제 1 마스크 패턴(MP1)에 노출된 제 1 층간 절연막(112) 일부분 및 기판(100)의 일부분을 식각하기 위한 식각 공정이 수행될 수 있다. 이에 따라, 기판(100)의 상부 부분 내에 콘택 홀들(240)이 형성될 수 있다. 구체적으로, 콘택 홀들(240)은 활성 영역들(ACT)의 중심부들에 위치하는 기판(100)의 일부 영역을 식각하여 형성될 수 있다. 평면적 관점에서, 콘택 홀들(240)은 하나의 활성 영역(ACT)과 오버랩되는 한 쌍의 워드 라인들(WL) 사이에 배치된 제 1 불순물 주입 영역(112a)을 노출시킬 수 있다. 콘택 홀들(240)을 형성하면서, 제 1 불순물 주입 영역(112a)과 인접하는 소자 분리막(102)의 상부 일부분 또는 캐핑 패턴들(110)의 상부 일부분이 함께 식각될 수 있다.
도 1, 도 7a 및 도 7b를 참조하여, 기판(100) 상에 예비 실리콘층(216)이 형성될 수 있다. 예비 실리콘층(216)은 제 1 마스크 패턴(MP1)의 상면 및 콘택 홀들(240)의 내벽들(240a, 240b)을 컨포말하게 덮을 수 있다. 예비 실리콘층(216)은 폴리 실리콘을 포함할 수 있다. 필요에 따라 예비 실리콘층(216)에 불순물을 도핑하는 도핑 공정이 수행될 수 있다.
예비 실리콘층(216) 상에 제 1 예비 배리어막(222)이 형성될 수 있다. 제 1 예비 배리어막(222)은 예비 실리콘층(216)의 상면을 따라 형성될 수 있다. 즉, 제 1 예비 배리어막(222)은 제 1 마스크 패턴(MP1)의 상면 및 콘택 홀들(240)의 내벽들(240a, 240b)을 컨포말하게 덮을 수 있다. 제 1 예비 배리어막(222)은 타이타늄 질화물(TiN), 타이타늄 실리콘 질화물(TiSiN) 또는 코발트 규화물(CoSix)과 같은 도전 물질을 포함할 수 있다.
도 1, 도 8a 및 도 8b를 참조하여, 기판(100) 상에 예비 금속층(232)이 형성될 수 있다. 예를 들어, 제 1 예비 배리어막(222) 상에 도전 물질을 증착하여 예비 금속층(232)이 형성될 수 있다. 예비 금속층(232)은 콘택 홀들(240)을 채우도록 형성될 수 있다. 예비 금속층(232)은 텅스텐(W) 또는 타이타늄(Ti)과 같은 금속 물질을 포함하거나, 타이타늄 질화물(TiN) 또는 타이타늄 실리콘 질화물(TiSiN)과 같은 도전 물질을 포함할 수 있다.
도 1, 도 9a 및 도 9b를 참조하여, 예비 실리콘층(216), 제 1 예비 배리어막(222) 및 예비 금속층(232)이 식각되어 비트 라인 콘택들(DCC)이 형성될 수 있다. 예를 들어, 예비 금속층(230) 상에 평탄화 공정(일 예로, CMP)이 수행될 수 있다. 상기 평탄화 공정을 통해 제 1 마스크 패턴(MP1)의 상면이 노출될 수 있다. 평탄화 공정 시, 제 1 층간 절연막(112)의 두께는 감소할 수 있다. 이후, 에치 백 공정을 수행하여, 콘택 홀들(240) 내에 국부적으로 잔여하는 비트 라인 콘택들(DCC)이 형성될 수 있다. 상기 에치 백 공정은 비트 라인 콘택들(DCC)의 상면이 제 1 층간 절연막(112)의 상면과 동일한 레벨에 이를 때까지 수행될 수 있다.
도 1, 도 10a 및 도 10b를 참조하여, 제 1 마스크 패턴(MP1)이 제거된 후, 기판(100) 상에 제 2 예비 배리어막(312)이 형성될 수 있다. 제 2 예비 배리어막(312)은 제 1 층간 절연막(112)의 상면 및 비트 라인 콘택들(DCC)의 상면 상에 타이타늄 질화물(TiN), 타이타늄 실리콘 질화물(TiSiN) 또는 코발트 규화물(CoSix)과 같은 도전 물질을 증착하여 형성될 수 있다.
이어서, 제 2 예비 배리어막(312) 상에 금속막(314)이 형성될 수 있다. 금속막(314)은 제 2 예비 배리어막(312) 상에 텅스텐(W), 알루미늄(Al), 구리(Cu), 니켈(Ni) 또는 코발트(Co)와 같은 금속 물질을 증착하여 형성될 수 있다.
도 1, 도 11a 및 도 11b를 참조하여, 절연 패턴들(320)이 금속막(314) 상에 형성될 수 있다. 절연 패턴들(320)은 제 1 방향(X)으로 연장되며, 서로 평행할 수 있다. 절연 패턴들(320) 각각은 제 1 방향(X)으로 배열된 비트 라인 콘택들(DCC) 상을 지나도록 활성 영역들(ACT)을 가로지를 수 있다. 절연 패턴들(320)은 예를 들어, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
이후, 절연 패턴들(320)을 식각 마스크로 사용하여, 제 2 예비 배리어막(312) 및 금속막(314)이 패터닝될 수 있다. 비트 라인 구조체들(BLS) 각각은 제 2 예비 배리어막(312) 및 금속막(314)이 패터닝되어 기판(100) 상에 차례로 형성된 제 2 배리어막(310) 및 비트 라인(BL)과 절연 패턴(320)을 포함할 수 있다. 하나의 비트 라인 구조체(BLS)은 제 1 방향(X)으로 배열된 복수 개의 비트 라인 콘택들(DCC) 상을 지나도록 활성 영역들(ACT)을 제 1 방향(X)으로 가로지를 수 있다.
도 1, 도 12a 및 도 12b를 참조하여, 비트 라인 구조체들(BLS)이 형성된 후에, 비트 라인 구조체들(BLS) 각각에 의해 노출된 비트 라인 콘택들(DCC)의 일부가 식각될 수 있다. 예를 들어, 비트 라인 구조체들(BLS)을 식각 마스크로 사용하여, 비트 라인 콘택들(DCC)의 노출된 부분을 식각할 수 있다. 상기 식각 공정에 의해 비트 라인 콘택들(DCC)의 폭이 감소될 수 있다. 이에 따라, 비트 라인 콘택들(DCC)은 비트 라인 구조체들(BLS) 아래의 콘택 홀들(240)의 일부 영역 내에 국부적으로 형성될 수 있다. 비트 라인 콘택들(DCC)의 폭이 감소됨에 따라, 콘택 홀들(240)과 비트 라인 콘택들(DCC) 사이에 빈 공간(EA)이 형성될 수 있다. 일 예로, 비트 라인 콘택들(DCC)은 비트 라인 구조체들(BLS)의 폭과 동일한 폭을 갖도록 형성될 수 있다.
실시예들에 따르면, 상기 식각 공정 중, 비트 라인 콘택들(DCC)의 측면이 과식각될 수 있다. 비트 라인 콘택들(DCC)의 하부가 중심부에 비하여 식각이 잘 되지 않을 수 있다. 예를 들어, 비트 라인 콘택들(DCC)은 상부로부터 하부를 향해 식각될 수 있다. 상기 식각 공정이 진행됨에 따라, 콘택 홀들(240)의 상부부터 빈 공간(EA)이 형성될 수 있다. 비트 라인 콘택들(DCC)의 중심부는 식각 공정에 노출되는 시간이 길 수 있으며, 비트 라인 콘택들(DCC)의 중심부가 하부에 비하여 과식각될 수 있다. 즉, 상기 식각 공정 후, 비트 라인 콘택들(DCC)의 중심부가 과식각되거나, 하부는 일부 식각이 되지 않을 수 있다. 더하여, 비트 라인 콘택들(DCC)의 상부는 마스크로 이용되는 비트 라인 구조체들(BLS)에 의해 과식각이 되지 않을 수 있다. 이에 따라, 비트 라인 콘택(DCC)의 제 2 방향(Y)의 측면은 오목한(concave) 형상을 갖도록 형성될 수 있다. 상기와 같이, 비트 라인 콘택들(DCC)의 측면이 과식각되는 경우, 도 4a 및 도 4b를 참조하여 설명한 반도체 장치가 제조될 수 있다. 이하, 비트 라인 콘택들(DCC)은 비트 라인 구조체들(BLS)의 폭과 동일한 폭을 갖도록 형성되는 것을 기준으로 계속 설명한다.
도 1, 도 2a 및 도 2b를 참조하여, 비트 라인 콘택들(DCC)의 측벽 및 비트 라인 구조체들(BLS)의 측벽 상에 스페이서(330)가 형성될 수 있다. 예를 들어, 기판(100) 상에 비트 라인 콘택들(DCC) 및 비트 라인 구조체들(BLS)을 컨포말하게 덮도록 절연막을 형성한 후, 상기 절연막에 이방성 식각 공정을 수행하여 스페이서(330)가 형성될 수 있다.
기판(100) 상에 제 2 층간 절연막(114)이 형성될 수 있다. 구체적으로, 제 2 층간 절연막(114)은 제 2 방향(Y)으로 마주보는 비트 라인 구조체들(BLS) 사이의 빈 공간과 제 2 방향(Y)으로 마주보는 비트 라인 콘택들(DCC) 사이의 빈 공간을 채울 수 있다. 제 2 층간 절연막(114)은 비트 라인 구조체들(BLS)의 절연 패턴(320)의 상부면들을 노출시킬 수 있다.
상기와 같이, 도 2a 및 도 2b의 반도체 장치가 제조될 수 있다.
도 13a 내지 도 15a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 것들로, 도 1의 A-A'선을 따라 자른 단면도들에 해당한다. 도 13b 내지 도 15b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 것들로, 도 1의 B-B'선을 따라 자른 단면도들에 해당한다.
도 1, 도 13a 및 도 13b를 참조하여, 도 9a 및 도 9b의 결과물에서 제 1 마스크 패턴(MP1)이 제거될 수 있다.
비트 라인 콘택들(DCC)의 일부가 식각될 수 있다. 예를 들어, 제 1 층간 절연막(112) 및 비트 라인 콘택들(DCC) 상에 제 2 마스크 패턴(MP2)이 형성될 수 있다. 제 2 마스크 패턴(MP2)은 비트 라인 콘택들(DCC)의 상면의 일부를 노출시킬 수 있다. 제 2 마스크 패턴(MP2)을 식각 마스크로 사용하여, 비트 라인 콘택들(DCC)의 노출된 부분을 식각할 수 있다. 상기 식각 공정에 의해 비트 라인 콘택들(DCC)의 폭이 감소될 수 있다. 비트 라인 콘택들(DCC)의 폭이 감소됨에 따라, 콘택 홀들(240)과 비트 라인 콘택들(DCC) 사이에 빈 공간(EA)이 형성될 수 있다.
도 1, 도 14a 및 도 14b를 참조하여, 상기 식각 공정 중, 비트 라인 콘택들(DCC)의 측면이 과식각될 수 있다. 비트 라인 콘택들(DCC)의 하부가 중심부에 비하여 식각이 잘 되지 않을 수 있다. 예를 들어, 비트 라인 콘택들(DCC)은 상부로부터 하부를 향해 식각될 수 있다. 비트 라인 콘택들(DCC)의 중심부는 식각 공정에 노출되는 시간이 길 수 있으며, 비트 라인 콘택들(DCC)의 중심부가 하부에 비하여 과식각될 수 있다. 이에 따라, 비트 라인 콘택(DCC)의 제 2 방향(Y)의 측면은 오목한(concave) 형상을 갖도록 형성될 수 있다.
도 1, 도 15a 및 도 15b를 참조하여, 제 2 마스크 패턴(MP2)이 제거된 후, 콘택 홀들(240)의 빈 공간(EA)에 절연 물질이 채워질 수 있다.
이후, 기판(100) 상에 비트 라인 구조체들(BLS)이 형성될 수 있다. 일 예로, 제 1 층간 절연막(112)의 상면 및 비트 라인 콘택들(DCC)의 상면 상에 제 2 예비 배리어막, 금속막 및 절연막을 순차적으로 증착한 후, 상기 제 2 예비 배리어막, 상기 금속막 및 상기 절연막을 식각하여 제 2 배리어막(310), 비트 라인(BL) 및 절연 패턴(320)이 형성될 수 있다.
도 1, 도 2a 및 도 2b를 참조하여, 비트 라인 콘택들(DCC)의 측벽 및 비트 라인 구조체들(BLS)의 측벽 상에 스페이서(330)가 형성될 수 있다. 기판(100) 상에 제 2 층간 절연막(114)이 형성될 수 있다. 구체적으로, 제 2 층간 절연막(114)은 제 2 방향(Y)으로 마주보는 비트 라인 구조체들(BLS) 사이의 빈 공간과 제 2 방향(Y)으로 마주보는 비트 라인 콘택들(DCC) 사이의 빈 공간을 채울 수 있다.
도 16a 및 도 17a은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 것들로, 도 1의 A-A'선을 따라 자른 단면도들에 해당한다. 도 16b 및 도 17b은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 것들로, 도 1의 B-B'선을 따라 자른 단면도들에 해당한다.
도 1, 도 16a 및 도 16b를 참조하여, 도 7a 및 도 7b의 결과물 상에 예비 금속층(232)이 형성될 수 있다. 예를 들어, 제 1 예비 배리어막(222) 상에 도전 물질을 증착하여 예비 금속층(232)이 형성될 수 있다. 예비 금속층(232)은 콘택 홀들(240)을 채우고, 제 1 예비 배리어막(222)의 상면을 덮도록 형성될 수 있다.
도 1, 도 17a 및 도 17b를 참조하여, 예비 금속층(232) 상에 절연 패턴들(320)이 형성될 수 있다. 절연 패턴들(320)은 제 1 방향(X)으로 연장되며, 서로 평행할 수 있다. 절연 패턴들(320) 각각은 제 1 방향(X)으로 배열된 콘택 홀들(7) 상을 지나도록 활성 영역들(ACT)을 가로지를 수 있다.
이후, 절연 패턴들(320)을 식각 마스크로 사용하여, 예비 실리콘층(216), 제 1 예비 배리어막(222) 및 예비 금속층(232)이 패터닝될 수 있다. 예비 실리콘층(216)은 패터닝되어 실리콘층(210)을 형성할 수 있다. 제 1 예비 배리어막(222)은 패터닝되어 일체로 구성되는 제 1 배리어막(220) 및 제 2 배리어막(310)을 형성할 수 있다. 예비 금속층(232)은 패터닝되어 일체로 구성되는 금속층(230) 및 비트 라인(BL)을 형성할 수 있다.
비트 라인 콘택들(DCC) 각각은 콘택 홀들(240)의 어느 하나 내에 제공되는 실리콘층(210), 제 1 배리어막(220) 및 금속층(230)을 포함할 수 있다.
비트 라인 구조체들(BLS) 각각은 제 1 방향(X)으로 배열된 복수 개의 비트 라인 콘택들(DCC) 상에 제공되는 제 2 배리어막(310) 및 비트 라인(BL)과 절연 패턴(320)을 포함할 수 있다.
도 1, 도 5a 및 도 5b를 참조하여, 비트 라인 콘택들(DCC)의 측벽 및 비트 라인 구조체들(BLS)의 측벽 상에 스페이서(330)가 형성될 수 있다. 기판(100) 상에 제 2 층간 절연막(114)이 형성될 수 있다. 구체적으로, 제 2 층간 절연막(114)은 제 2 방향(Y)으로 마주보는 비트 라인 구조체들(BLS) 사이의 빈 공간과 제 2 방향(Y)으로 마주보는 비트 라인 콘택들(DCC) 사이의 빈 공간을 채울 수 있다.
상기와 같이, 도 5a 및 도 5b의 반도체 장치가 제조될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 102: 소자 분리막
110: 캐핑 패턴 112: 제 1 층간 절연막
114: 제 2 층간 절연막 210: 실리콘층
220: 제 1 배리어막 230: 금속층
310: 제 2 배리어막 320: 절연 패턴
ACT: 활성 영역 BL: 비트 라인
BLS: 비트 라인 구조체 DCC: 비트 라인 콘택
WL: 워드 라인

Claims (10)

  1. 반도체 기판 내에 배치되며 서로 이격되는 제 1 불순물 주입 영역 및 제 2 불순물 주입 영역;
    상기 반도체 기판을 제 1 방향으로 가로지르는 비트 라인; 및
    상기 제 1 불순물 주입 영역과 상기 비트 라인을 연결하는 비트 라인 콘택을 포함하되,
    상기 비트 라인 콘택은:
    금속층; 및
    상기 금속층의 상기 제 1 방향의 측면들 상에 제공되고, 상기 금속층의 상기 제 1 방향과 교차하는 제 2 방향의 측면을 노출시키는 실리콘층을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 실리콘층은 상기 금속층의 상기 제 1 방향의 측면들 및 상기 금속층의 하면을 덮는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 비트 라인 콘택은 상기 반도체 기판의 상면에 형성된 리세스 내에 제공되는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 비트 라인 콘택은 상기 제 1 방향을 따라 상기 리세스의 내측면과 접하고,
    상기 제 2 방향을 따라 상기 리세스의 내측면과 이격되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 금속층의 상기 제 2 방향의 폭은 상기 실리콘층의 상기 제 2 방향의 폭보다 작은 반도체 장치.
  6. 제 1 항에 있어서,
    상기 실리콘층과 상기 금속층 사이에 제공되는 제 1 배리어막을 더 포함하는 반도체 장치.
  7. 반도체 기판 상에 제공되는 층간 절연막;
    상기 층간 절연막을 관통하여 상기 반도체 기판과 연결되는 비트 라인 콘택; 및
    상기 반도체 기판 상에서 제 1 방향으로 연장되고, 상기 비트 라인 콘택과 연결되는 비트 라인을 포함하되,
    상기 비트 라인 콘택은:
    상기 반도체 기판과 접하는 실리콘층; 및
    상기 실리콘층 내측에 제공되는 금속층을 포함하되,
    상기 실리콘층은 상기 금속층의 상기 제 1 방향과 교차하는 제 2 방향의 측면을 노출하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 실리콘층은:
    상기 반도체 기판과 접하고, 상기 제 1 방향으로 연장되는 바닥부; 및
    상기 바닥부의 양단에서 상기 비트 라인을 향하여 연장되는 측벽부들을 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 금속층은 상기 실리콘층의 상기 바닥부 상에 제공되되,
    상기 금속층은 상기 실리콘층의 상기 측벽부들 사이에 배치되는 반도체 장치.
  10. 제 8 항에 있어서,
    상기 금속층의 상면과 상기 실리콘층의 상기 측벽부들의 상면은 동일한 레벨에 위치하는 반도체 장치.

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