KR20020022630A - 낮은 저항 소스 영역들과 높은 소스 연결을 갖춘 부동게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는자기 정렬 방법 및, 그에의해 만들어진 메모리 어레이 - Google Patents
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Abstract
Description
Claims (24)
- 반도체 기판에 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법으로서, 각각의 메모리 셀은 부동 게이트, 제 1 단자, 그 사이에 채널 영역을 갖춘 제 2 단자 및, 제어 게이트를 갖는, 상기 방법에 있어서,a) 기판상에 서로 실질적으로 평행하며 제 1 방향으로 확장하는 복수의 이격된 아이솔레이션 영역들을 형성하는 단계로서, 인접한 아이솔레이션 영역들의 각각의 쌍사이에 활성 영역들을 갖추고, 상기 활성 영역들은 각각 상기 반도체 기판상의 절연재료의 제 1 층 및, 절연재료의 상기 제 1 층상의 도전성 재료의 제 1 층을 포함하는, 상기 아이솔레이션 영역들 형성 단계와,b) 상기 활성 영역들 및 아이솔레이션 영역들에 걸쳐 실질적으로 서로 평행하고 상기 제 1 방향에 실질적으로 수직인 제 2 방향으로 확장하는 복수의 이격된 제 1 트렌치들을 형성하는 단계로서, 상기 제 1 트렌치들 각각은 그 안에 형성된 함몰부(indentation)를 갖춘 측벽을 갖는, 상기 제 1 트렌치 형성 단계와,c) 도전성 재료의 제 1 블록들을 형성하도록 상기 제 1 트렌치들 각각을 도전성 재료로 채우는 단계로서, 각각의 활성 영역내의 상기 제 1 블록들 각각에 대해,상기 제 1 블록은 도전성 재료의 상기 제 1 층과 절연되고 그에 인접하여 배치된 상기 제 1 트렌치 측벽의 함몰부 아래에 형성된 하부 부분을 포함하고,상기 제 1 블록은 도전성 재료의 상기 제 1 층과 절연되고 그 위에 배치된상기 제 1 트렌치 측벽의 함몰부 위에 형성된 상부 부분을 포함하는, 상기 제 1 트렌치를 도전성 재료로 채우는 단계와,d) 상기 기판에 복수의 제 1 단자들을 형성하는 단계로서, 상기 활성 영역들 각각에서 상기 제 1 단자들 각각은 도전성 재료의 상기 제 1 블록들중 한 블록과 전기적으로 접속되고 인접하는, 상기 제 1 단자 형성 단계와,e) 상기 기판에 복수의 제 2 단자들을 형성하는 단계로서, 상기 활성 영역들 각각에서 상기 제 2 단자들 각각은 상기 제 1 단자들과 이격된, 상기 제 2 단자 형성 단계를 포함하는, 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법.
- 제 1 항에 있어서,도전성 재료의 상기 제 1 블록들은 실질적으로 T-형인, 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법.
- 제 1 항에 있어서,도전성 재료의 상기 제 1 블록들 각각의 위에 금속화된 실리콘의 층을 형성하는 단계를 더 포함하는, 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법.
- 제 1 항에 있어서,도전성 재료의 상기 제 1 블록들을 형성하기 전에 상기 제 1 트렌치들내에 도전성 재료의 제 2 층을 형성하는 단계를 더 포함하는, 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법.
- 제 1 항에 있어서,상기 제 1 트렌치들 각각의 측벽들을 따라 절연 재료의 제 2 층을 형성하는 단계로서, 상기 제 1 블록들 각각의 상기 상부 및 하부 부분들은 절연 재료의 상기 제 2 층에 의해 도전성 재료의 상기 제 1 층과 절연되는, 상기 절연재료의 제 2 층 형성 단계를 더 포함하는, 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법.
- 제 1 항에 있어서,서로 실질적으로 평행하고 상기 제 1 트렌치들에 실질적으로 평행한, 복수의 이격된 제 2 트렌치들을 형성하는 단계와,상기 제 2 트렌치들내에 도전성 재료의 제 2 블록들을 형성하는 단계로서, 도전성 재료의 상기 제 2 블록들 각각에 대해,상기 제 2 블록은 도전성 재료의 상기 제 1 층과 절연되고 그에 인접하여 배치된 하부 부분을 포함하고,상기 제 2 블록은 도전성 재료의 상기 제 1 층과 절연되고 그위에 배치된 상부 부분을 포함하는, 상기 도전성 재료의 제 2 블록 형성 단계를 더 포함하는, 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법.
- 제 6 항에 있어서,도전성 재료의 상기 제 2 블록들 각각의 위에 금속화된 실리콘의 층을 형성하는 단계를 더 포함하는, 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법.
- 제 1 항에 있어서,상기 제 1 트렌치들의 형성은,도전성 재료의 상기 제 1 층위에 제 1 재료의 적어도 한 층을 형성하는 단계와,상기 제 1 트렌치들의 최상부 부분들을 형성하도록 제 1 재료의 상기 적어도 한 층을 통해 선택적으로 에칭하는 단계와,상기 제 1 트렌티들의 바닥 표면들을 따라 제 2 재료의 적어도 한 층을 형성하는 단계와,상기 제 1 트렌치들 각각의 측벽들상에 측벽 스페이서들을 형성하는 단계와,도전성 재료의 상기 제 1 층의 부분들을 노출시키도록, 제 2 재료의 상기 적어도 한 층을 통해서 및, 상기 제 1 트렌치들 각각에서의 상기 측벽 스페이서들사이에서, 에칭하는 단계와상기 제 1 트렌치들의 바닥 부분들을 형성하도록 도전성 재료의 상기 제 1층의 노출된 부분들을 에칭하는 단계를 포함하고,상기 측벽 함몰부들은 상기 제 1 트렌치들의 최상부 및 바닥 부분들사이에 형성되는, 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법.
- 제 6 항에 있어서,도전성 재료의 상기 제 2 블록들 각각의 측벽을 따라 절연재료의 측벽 스페이서를 형성하는 단계와,상기 제 2 단자들 각각의 위에 금속화된 실리콘의 층을 형성하는 단계로서, 금속화된 실리콘의 상기 층들 각각은 상기 측벽 스페이서들중 한 측벽 스페이서에 자기 정렬된, 상기 금속화된 실리콘층 형성 단계를 더 포함하는, 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법.
- 제 9 항에 있어서,금속화된 실리콘의 상기 층들 각각 위에 및, 상기 층들에 자기 정렬된 상기 측벽 스페이서들에 대해서, 도전성 재료를 형성하는 단계를 더 포함하는, 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법.
- 제 9 항에 있어서,상기 측벽 스페이서들 각각의 형성은 도전성 재료의 상기 제 2 블록의 측벽과 상기 측벽 스페이서 사이에 절연 재료의 층을 형성하는 것을 포함하는, 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법.
- 제 6 항에 있어서,도전성 재료의 상기 제 2 블록들에 인접하여 상기 제 2 트렌치들내에 재료의 제 3 블록들을 형성하는 단계와,도전성 재료의 상기 제 2 블록들 각각의 위에 금속화된 실리콘의 층을 형성하는 단계로서, 상기 제 2 트렌치들 각각에 대해, 재료의 상기 제 3 블록들중 한 블록의 측벽은 상기 금속화된 실리콘 층의 엣지를 도전성 재료의 상기 제 2 블록의 엣지에 정렬시키는, 상기 금속화된 실리콘 층 형성 단계와,금속화된 실리콘의 상기 층위에 절연 재료의 제 2 층을 형성하는 단계로서, 상기 제 2 트렌치들 각각에 대해서, 재료의 상기 하나의 제 3 블록의 측벽이 절연 재료의 상기 제 2 층의 엣지를, 상기 금속화된 실리콘의 엣지에 및 도전성 재료의 상기 제 2 블록의 엣지에 정렬시키는, 상기 절연 재료의 제 2 층 형성 단계를 더 포함하는, 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법.
- 제 6 항에 있어서,상기 측벽 스페이서들의 쌍들이 실질적으로 그사이에서 상기 제 2 단자들중 한 단자와 인접하지만 서로 이격되도록, 도전성 재료의 상기 제 2 블록들 각각의측벽을 따라 절연 재료의 측벽 스페이서를 형성하는 단계와,금속화된 실리콘의 층이 측벽 스페이서들의 상기 대응하는 쌍에 의해 상기 하나의 제 2 단자에 자기 정렬되도록, 상기 하나의 제 2 단자에 대응하는 상기 측벽 스페이서들의 쌍 사이의 상기 제 2 단자들중 각각의 단자상에 금속화된 실리콘의 층을 형성하는 단계와,도전성 재료의 상기 제 2 블록들 위에 보호 절연 재료의 층을 형성하는 단계와,상기 활성 영역들 위에 패시베이션 재료의 층을 형성하는 단계와,상기 패시베이션 재료를 통해 접점 개구들을 형성하는 단계로서, 상기 접점 개구들 각각에 대해서,상기 접점 개구는 아래로 확장되며, 상기 금속화된 실리콘층들중 한 층을 노출시키고,상기 접점 개구는 측벽 스페이서들의 상기 대응하는 쌍에 의해 경계를 접하는 하부 부분을 가지고,상기 접점 개구는 측벽 스페이서들의 대응하는 쌍사이의 간격보다 더 넓은 상부 부분을 가지는, 상기 접점 개구 형성 단계와,도전성 재료로 상기 접점 개구들 각각을 채우는 단계를 더 포함하는, 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법.
- 제 1 항에 있어서,상기 제 1 트렌치들 각각은 상부 부분과 하부 부분을 가지고, 상기 상부 부분은 상기 하부 부분의 것보다 더 큰 폭을 가지며,상기 제 1 블록 하부 부분들 각각은 상기 제 1 트렌치들중 한 트렌치의 상기 하부 부분들중 한 부분에 형성되고,상기 제 1 블록 상부 부분들 각각은 상기 제 1 트렌치들중 한 트렌치의 상기 상부 부분들중 한 부분에 형성되는, 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬 방법.
- 전기적으로 프로그래밍가능하고 소거가능한 메모리 장치들의 어레이에 있어서,제 1 도전형의 반도체 재료의 기판과,실질적으로 서로 평행하고 제 1 방향으로 확장하는, 상기 기판상에 형성된 이격된 아이솔레이션 영역들로서, 인접한 아이솔레이션 영역들의 각각의 쌍사이에 활성 영역을 갖춘, 상기 아이솔레이션 영역들을 포함하며,각각의 상기 활성 영역들은 상기 제 1 방향으로 확장하는 메모리 셀들의 쌍들을 포함하며, 상기 메모리 셀 쌍들 각각은,제 2 도전형을 갖는 기판에서 이격된 제 2 영역들의 쌍과 제 1 영역으로서, 상기 제 1 영역과 상기 제 2 영역들사이의 기판에 형성된 채널 영역들을 갖춘, 상기 제 2 영역들의 쌍 및 제 1 영역과,상기 채널 영역들을 포함하는 상기 기판 위에 배치된 제 1 절연층과,각각 제 1 절연층 위에 배치되고, 상기 채널 영역들중 한 채널 영역의 일부분 위에서 및 상기 제 1 영역의 일부분 위에서 확장하는, 전기적으로 도전성인 부동 게이트들의 쌍과,상기 기판에서 상기 제 1 영역에 전기적으로 접속되고 그위에 배치된 전기적으로 도전성인 소스 영역으로서, 상기 소스 영역은 부동 게이트들의 상기 쌍과 절연되고 그에 인접하여 배치된 하부 부분과, 부동 게이트들의 상기 쌍과 절연되고 그위에 배치된 상부 부분을 갖는, 상기 도전성 소스 영역을 포함하는, 전기적으로 프로그래밍가능하고 소거가능한 메모리 장치들의 어레이.
- 제 15 항에 있어서,상기 소스 영역 상부 부분은 상기 소스 영역 하부 부분의 것보다 더 큰 폭을 갖는, 전기적으로 프로그래밍가능하고 소거가능한 메모리 장치들의 어레이
- 제 16 항에 있어서,상기 소스 영역은 실질적으로 T-형인 단면을 갖는, 전기적으로 프로그래밍가능하고 소거가능한 메모리 장치들의 어레이
- 제 15 항에 있어서,상기 소스 영역들 각각은, 상기 제 1 방향과 실질적으로 수직인 제 2 방향으로 상기 활성 영역들 및 아이솔레이션 영역들에 걸쳐 확장하며, 상기 활성 영역들각각에서 상기 메모리 셀 쌍들 중 한 쌍을 인터셉트(intercept)하는, 전기적으로 프로그래밍가능하고 소거가능한 메모리 장치들의 어레이.
- 제 15 항에 있어서,상기 메모리 셀 쌍들 각각은,상기 부동 게이트들 각각에 인접하고 그 위에 배치되며, 그것을 통하는 전하들의 파울러-노르다임(Fowler-Nordheim) 터널링을 허용하는 두께를 갖는, 제 2 절연층과,각각 제 1 부분과 제 2 부분을 갖는 전기적으로 도전성인 제어 게이트들의 쌍으로서, 상기 제 1 제어 게이트 부분은 상기 제 2 절연층과 상기 부동 게이트들중 한 부동 게이트에 인접하여 배치되고, 상기 제 2 제어 게이트 부분은 상기 제 2 절연층의 일부분과 상기 하나의 부동 게이트의 일부분 위에 배치된, 상기 도전성 제어 게이트들의 쌍을 더 포함하는, 전기적으로 프로그래밍가능하고 소거가능한 메모리 장치들의 어레이.
- 제 19 항에 있어서,상기 제어 게이트들 각각은 상기 제 1 방향에 실질적으로 수직인 제 2 방향으로 상기 활성 영역들 및 아이솔레이션 영역들에 걸쳐 확장하고, 상기 활성 영역들 각각에서 상기 메모리 셀 쌍들중 한 쌍과 인터셉트하는, 전기적으로 프로그래밍가능하고 소거가능한 메모리 장치들의 어레이.
- 전기적으로 프로그래밍가능하고 소거가능한 메모리 장치에 있어서,제 1 도전형의 반도체 재료의 기판과,제 2 도전형의 상기 기판에 있는 제 1 및 제 2 의 이격된 영역들로서, 그사이에 채널 영역을 갖춘, 상기 제 1 및 제 2 의 이격된 영역들과,상기 기판위에 배치된 제 1 절연층과,상기 제 1 절연층위에 배치되고, 상기 채널 영역의 일부분 위에서 및 상기 제 1 영역의 일부분 위에서 확장하는, 전기적으로 도전성인 부동 게이트와,상기 기판에서 상기 제 1 영역에 전기적으로 접속되고 그위에 배치된 전기적으로 도전성인 소스 영역으로서, 상기 소스 영역은, 상기 부동 게이트와 절연되고 그에 인접하여 배치된 하부 부분과, 상기 부동 게이트와 절연되고 그위에 배치된 상부 부분을 갖는, 상기 도전성 소스 영역을 포함하는, 전기적으로 프로그래밍가능하고 소거가능한 메모리 장치.
- 제 21 항에 있어서,상기 소스 영역 상부 부분은 상기 소스 영역 하부 부분의 것보다 더 큰 폭을 갖는, 전기적으로 프로그래밍가능하고 소거가능한 메모리 장치.
- 제 22 항에 있어서,상기 소스 영역은 실질적으로 T-형인 단면을 갖는, 전기적으로 프로그래밍가능하고 소거가능한 메모리 장치.
- 제 21 항에 있어서,상기 부동 게이트에 인접하며 그위에 배치되고, 그것을 통하는 전하들의 파울러-노르다임 터널링을 허용한는 두께를 갖는, 제 2 절연층과,제 1 부분과 제 2 부분을 갖는 전기적으로 도전성인 제어 게이트로서, 상기 제 1 제어 게이트 부분은 상기 제 2 절연층과 상기 부동 게이트에 인접하여 배치되고, 상기 제 2 제어 게이트 부분은 상기 제 2 절연 층의 일부분과 상기 부동 게이트의 일부분 위에 배치되는, 상기 도전성 제어 게이트를 더 포함하는, 전기적으로 프로그래밍가능하고 소거가능한 메모리 장치.
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7315057B2 (en) | 2005-03-14 | 2008-01-01 | Samsung Electronics Co., Ltd. | Split gate non-volatile memory devices and methods of forming same |
KR100800043B1 (ko) * | 2003-11-28 | 2008-01-31 | 인피니언 테크놀로지스 아게 | 집적 반도체 메모리 및 집적 반도체 메모리를 제조하는방법 |
KR100823694B1 (ko) * | 2002-11-21 | 2008-04-21 | 삼성전자주식회사 | 불휘발성 메모리 장치의 플로팅 게이트 구조물의 형성 방법 |
Families Citing this family (50)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100455379B1 (ko) * | 2002-02-21 | 2004-11-06 | 삼성전자주식회사 | 플래시 메모리 장치의 제조방법 |
US6734055B1 (en) * | 2002-11-15 | 2004-05-11 | Taiwan Semiconductor Manufactoring Company | Multi-level (4 state/2-bit) stacked gate flash memory cell |
KR100481871B1 (ko) * | 2002-12-20 | 2005-04-11 | 삼성전자주식회사 | 플로팅 게이트를 갖는 비휘발성 기억 셀 및 그 형성방법 |
US6706599B1 (en) * | 2003-03-20 | 2004-03-16 | Motorola, Inc. | Multi-bit non-volatile memory device and method therefor |
US7183163B2 (en) * | 2003-04-07 | 2007-02-27 | Silicon Storage Technology, Inc. | Method of manufacturing an isolation-less, contact-less array of bi-directional read/program non-volatile floating gate memory cells with independent controllable control gates |
US7550800B2 (en) * | 2003-06-06 | 2009-06-23 | Chih-Hsin Wang | Method and apparatus transporting charges in semiconductor device and semiconductor memory device |
US7613041B2 (en) * | 2003-06-06 | 2009-11-03 | Chih-Hsin Wang | Methods for operating semiconductor device and semiconductor memory device |
US7759719B2 (en) * | 2004-07-01 | 2010-07-20 | Chih-Hsin Wang | Electrically alterable memory cell |
US7105406B2 (en) * | 2003-06-20 | 2006-09-12 | Sandisk Corporation | Self aligned non-volatile memory cell and process for fabrication |
US7009244B2 (en) * | 2003-07-02 | 2006-03-07 | Integrated Memory Technologies, Inc. | Scalable flash EEPROM memory cell with notched floating gate and graded source region |
US6890821B2 (en) | 2003-07-11 | 2005-05-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and system for forming source regions in memory devices |
US6911704B2 (en) * | 2003-10-14 | 2005-06-28 | Advanced Micro Devices, Inc. | Memory cell array with staggered local inter-connect structure |
US6960506B2 (en) * | 2003-11-13 | 2005-11-01 | Macronix International Co., Ltd. | Method of fabricating a memory device having a self-aligned contact |
KR100526478B1 (ko) * | 2003-12-31 | 2005-11-08 | 동부아남반도체 주식회사 | 반도체 소자 및 그 제조방법 |
US7315056B2 (en) | 2004-06-07 | 2008-01-01 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with program/erase and select gates |
US20080203464A1 (en) * | 2004-07-01 | 2008-08-28 | Chih-Hsin Wang | Electrically alterable non-volatile memory and array |
KR100591768B1 (ko) * | 2004-07-12 | 2006-06-26 | 삼성전자주식회사 | 메모리 소자들 및 그 형성 방법들 |
JP2006032950A (ja) * | 2004-07-12 | 2006-02-02 | Samsung Electronics Co Ltd | メモリ素子及びその形成方法 |
JP2006093707A (ja) * | 2004-09-22 | 2006-04-06 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法 |
KR100621553B1 (ko) | 2004-09-22 | 2006-09-19 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
KR100598047B1 (ko) * | 2004-09-30 | 2006-07-07 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
US7411244B2 (en) | 2005-06-28 | 2008-08-12 | Chih-Hsin Wang | Low power electrically alterable nonvolatile memory cells and arrays |
US7265013B2 (en) * | 2005-09-19 | 2007-09-04 | International Business Machines Corporation | Sidewall image transfer (SIT) technologies |
CN100446186C (zh) * | 2006-10-09 | 2008-12-24 | 上海华虹Nec电子有限公司 | 用于分栅结构闪存的浮栅制作方法 |
US7641226B2 (en) * | 2006-11-01 | 2010-01-05 | Autoliv Development Ab | Side airbag module with an internal guide fin |
US8138524B2 (en) | 2006-11-01 | 2012-03-20 | Silicon Storage Technology, Inc. | Self-aligned method of forming a semiconductor memory array of floating memory cells with source side erase, and a memory array made thereby |
US8072023B1 (en) | 2007-11-12 | 2011-12-06 | Marvell International Ltd. | Isolation for non-volatile memory cell array |
US8120088B1 (en) | 2007-12-07 | 2012-02-21 | Marvell International Ltd. | Non-volatile memory cell and array |
CN101777519B (zh) * | 2010-01-12 | 2013-09-25 | 上海宏力半导体制造有限公司 | 分栅型非易失性存储器及其制造方法 |
CN101770991B (zh) * | 2010-01-12 | 2013-12-04 | 上海宏力半导体制造有限公司 | 分栅型埋入式浮栅的非易失性存储器及其制造方法 |
DE102011000818A1 (de) * | 2011-02-18 | 2012-08-23 | United Monolithic Semiconductors Gmbh | Verfahren zur Herstellung eines Halbleiterbauelements |
US8711636B2 (en) | 2011-05-13 | 2014-04-29 | Silicon Storage Technology, Inc. | Method of operating a split gate flash memory cell with coupling gate |
CN103579362B (zh) * | 2012-07-30 | 2018-03-27 | 联华电子股份有限公司 | 半导体装置及其制作方法 |
US20140110777A1 (en) | 2012-10-18 | 2014-04-24 | United Microelectronics Corp. | Trench gate metal oxide semiconductor field effect transistor and fabricating method thereof |
CN102983080B (zh) * | 2012-12-26 | 2017-02-08 | 上海华虹宏力半导体制造有限公司 | 改进分栅存储器的擦除及编程性能的方法 |
US9379121B1 (en) * | 2015-01-05 | 2016-06-28 | Silicon Storage Technology, Inc. | Split gate non-volatile flash memory cell having metal gates and method of making same |
US10141321B2 (en) * | 2015-10-21 | 2018-11-27 | Silicon Storage Technology, Inc. | Method of forming flash memory with separate wordline and erase gates |
CN107305892B (zh) * | 2016-04-20 | 2020-10-02 | 硅存储技术公司 | 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法 |
CN110021602B (zh) | 2018-01-05 | 2023-04-07 | 硅存储技术公司 | 在专用沟槽中具有浮栅的非易失性存储器单元 |
CN110010606B (zh) | 2018-01-05 | 2023-04-07 | 硅存储技术公司 | 衬底沟槽中具有浮栅的双位非易失性存储器单元 |
US10418451B1 (en) * | 2018-05-09 | 2019-09-17 | Silicon Storage Technology, Inc. | Split-gate flash memory cell with varying insulation gate oxides, and method of forming same |
US10838652B2 (en) | 2018-08-24 | 2020-11-17 | Silicon Storage Technology, Inc. | Programming of memory cell having gate capacitively coupled to floating gate |
US10998325B2 (en) | 2018-12-03 | 2021-05-04 | Silicon Storage Technology, Inc. | Memory cell with floating gate, coupling gate and erase gate, and method of making same |
CN112185970B (zh) * | 2019-07-02 | 2024-05-28 | 硅存储技术公司 | 形成分裂栅存储器单元的方法 |
CN112185815A (zh) | 2019-07-04 | 2021-01-05 | 硅存储技术公司 | 形成具有间隔物限定的浮栅和离散地形成的多晶硅栅的分裂栅闪存存储器单元的方法 |
US11017866B2 (en) | 2019-09-03 | 2021-05-25 | Silicon Storage Technology, Inc. | Method of improving read current stability in analog non-volatile memory using final bake in predetermined program state |
US11309042B2 (en) | 2020-06-29 | 2022-04-19 | Silicon Storage Technology, Inc. | Method of improving read current stability in analog non-volatile memory by program adjustment for memory cells exhibiting random telegraph noise |
CN113327926B (zh) * | 2021-05-27 | 2023-07-04 | 福建省晋华集成电路有限公司 | 动态随机存取存储器及其制作方法 |
US11769558B2 (en) | 2021-06-08 | 2023-09-26 | Silicon Storage Technology, Inc. | Method of reducing random telegraph noise in non-volatile memory by grouping and screening memory cells |
CN113611745B (zh) * | 2021-07-30 | 2024-05-14 | 上海华虹宏力半导体制造有限公司 | 半导体器件的制造方法 |
Family Cites Families (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5808328A (en) | 1977-02-21 | 1998-09-15 | Zaidan Hojin Handotai Kenkyu Shinkokai | High-speed and high-density semiconductor memory |
US4757360A (en) | 1983-07-06 | 1988-07-12 | Rca Corporation | Floating gate memory device with facing asperities on floating and control gates |
US4947221A (en) | 1985-11-29 | 1990-08-07 | General Electric Company | Memory cell for a dense EPROM |
IT1191566B (it) | 1986-06-27 | 1988-03-23 | Sgs Microelettronica Spa | Dispositivo di memoria non labile a semiconduttore del tipo a porta non connessa (floating gate) alterabile elettricamente con area di tunnel ridotta e procedimento di fabbricazione |
US4794565A (en) | 1986-09-15 | 1988-12-27 | The Regents Of The University Of California | Electrically programmable memory device employing source side injection |
KR910000139B1 (ko) | 1986-10-27 | 1991-01-21 | 가부시키가이샤 도시바 | 불휘발성 반도체기억장치 |
US5268319A (en) | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
JP2600301B2 (ja) | 1988-06-28 | 1997-04-16 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
US5051793A (en) | 1989-03-27 | 1991-09-24 | Ict International Cmos Technology, Inc. | Coplanar flash EPROM cell and method of making same |
KR940006094B1 (ko) | 1989-08-17 | 1994-07-06 | 삼성전자 주식회사 | 불휘발성 반도체 기억장치 및 그 제조방법 |
US5029130A (en) | 1990-01-22 | 1991-07-02 | Silicon Storage Technology, Inc. | Single transistor non-valatile electrically alterable semiconductor memory device |
US5572054A (en) * | 1990-01-22 | 1996-11-05 | Silicon Storage Technology, Inc. | Method of operating a single transistor non-volatile electrically alterable semiconductor memory device |
US5021848A (en) | 1990-03-13 | 1991-06-04 | Chiu Te Long | Electrically-erasable and electrically-programmable memory storage devices with self aligned tunnel dielectric area and the method of fabricating thereof |
JP3854629B2 (ja) * | 1991-04-09 | 2006-12-06 | シリコン・ストーリッジ・テクノロジー・インク | メモリーアレイ装置、メモリーセル装置及びそのプログラミング方法 |
US5211547A (en) * | 1991-06-17 | 1993-05-18 | Ford Motor Company | Fuel pump and fuel sender assembly |
JP2815495B2 (ja) | 1991-07-08 | 1998-10-27 | ローム株式会社 | 半導体記憶装置 |
US5544103A (en) | 1992-03-03 | 1996-08-06 | Xicor, Inc. | Compact page-erasable eeprom non-volatile memory |
WO1996017384A1 (en) * | 1994-11-28 | 1996-06-06 | National Semiconductor Corporation | High density contactless flash eprom array using channel erase |
JP3133667B2 (ja) | 1995-02-23 | 2001-02-13 | 三洋電機株式会社 | スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ |
US5780892A (en) | 1995-03-21 | 1998-07-14 | Winbond Electronics Corporation | Flash E2 PROM cell structure with poly floating and control gates |
KR0144906B1 (ko) | 1995-03-31 | 1998-07-01 | 김광호 | 불휘발성 메모리 소자 및 그 제조방법 |
US5597751A (en) | 1995-12-20 | 1997-01-28 | Winbond Electronics Corp. | Single-side oxide sealed salicide process for EPROMs |
US5814853A (en) | 1996-01-22 | 1998-09-29 | Advanced Micro Devices, Inc. | Sourceless floating gate memory device and method of storing data |
JP3081543B2 (ja) * | 1996-03-29 | 2000-08-28 | 三洋電機株式会社 | スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ |
JP3342338B2 (ja) * | 1996-07-22 | 2002-11-05 | 三洋電機株式会社 | 不揮発性半導体記憶装置の製造方法 |
US5780341A (en) | 1996-12-06 | 1998-07-14 | Halo Lsi Design & Device Technology, Inc. | Low voltage EEPROM/NVRAM transistors and making method |
US6211547B1 (en) * | 1997-11-24 | 2001-04-03 | Winbond Electronics Corporation | Semiconductor memory array with buried drain lines and processing methods therefor |
US6091104A (en) | 1999-03-24 | 2000-07-18 | Chen; Chiou-Feng | Flash memory cell with self-aligned gates and fabrication process |
US6140182A (en) | 1999-02-23 | 2000-10-31 | Actrans System Inc. | Nonvolatile memory with self-aligned floating gate and fabrication process |
US6103573A (en) | 1999-06-30 | 2000-08-15 | Sandisk Corporation | Processing techniques for making a dual floating gate EEPROM cell array |
US6222227B1 (en) | 1999-08-09 | 2001-04-24 | Actrans System Inc. | Memory cell with self-aligned floating gate and separate select gate, and fabrication process |
US6525371B2 (en) * | 1999-09-22 | 2003-02-25 | International Business Machines Corporation | Self-aligned non-volatile random access memory cell and process to make the same |
US6329685B1 (en) * | 1999-09-22 | 2001-12-11 | Silicon Storage Technology, Inc. | Self aligned method of forming a semiconductor memory array of floating gate memory cells and a memory array made thereby |
-
2001
- 2001-07-26 US US09/916,555 patent/US6727545B2/en not_active Expired - Lifetime
- 2001-09-19 EP EP01307993A patent/EP1191586A2/en not_active Withdrawn
- 2001-09-19 CN CNB011385049A patent/CN1222992C/zh not_active Expired - Lifetime
- 2001-09-19 JP JP2001284734A patent/JP5027365B2/ja not_active Expired - Lifetime
- 2001-09-20 KR KR1020010058313A patent/KR100855885B1/ko active IP Right Grant
-
2003
- 2003-10-20 US US10/690,204 patent/US6855980B2/en not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100823694B1 (ko) * | 2002-11-21 | 2008-04-21 | 삼성전자주식회사 | 불휘발성 메모리 장치의 플로팅 게이트 구조물의 형성 방법 |
KR100800043B1 (ko) * | 2003-11-28 | 2008-01-31 | 인피니언 테크놀로지스 아게 | 집적 반도체 메모리 및 집적 반도체 메모리를 제조하는방법 |
US7787279B2 (en) | 2003-11-28 | 2010-08-31 | Qimonda Ag | Integrated circuit having a resistive memory |
US7315057B2 (en) | 2005-03-14 | 2008-01-01 | Samsung Electronics Co., Ltd. | Split gate non-volatile memory devices and methods of forming same |
Also Published As
Publication number | Publication date |
---|---|
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