CN110021602B - 在专用沟槽中具有浮栅的非易失性存储器单元 - Google Patents

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Abstract

本发明题为“在专用沟槽中具有浮栅的非易失性存储器单元”。本发明提供了一对存储器单元，所述存储器单元包括：形成于半导体衬底的上表面中的间隔开的第一沟槽和第二沟槽，以及设置在所述第一沟槽和所述第二沟槽中的第一浮栅和第二浮栅。第一字线栅和第二字线栅分别设置在所述上表面的与所述第一浮栅和所述第二浮栅相邻的部分上方并与所述部分绝缘。源极区在所述衬底中横向地形成在所述第一浮栅和所述第二浮栅之间。第一沟道区和第二沟道区分别在所述第一沟槽和所述第二沟槽下方、分别沿着所述第一沟槽和所述第二沟槽的侧壁以及分别沿着所述上表面的设置在所述第一字线栅和所述第二字线栅下方的部分从所述源极区延伸。所述第一沟槽和所述第二沟槽分别仅包含所述第一浮栅和所述第二浮栅以及绝缘材料。

Description

在专用沟槽中具有浮栅的非易失性存储器单元
技术领域
本发明涉及非易失性存储器设备。
背景技术
目前，在半导体衬底的平坦表面上形成的非易失性存储器设备是众所周知的。参见例如美国专利5,029,130、6,747,310、6,855,980、7,315,056、7,868,375以及8,711,636。这些专利中的每一个专利都公开了一种分栅非易失性存储器单元，其中源极区和漏极区形成在衬底的表面处，使得在源极区和漏极区之间延伸的沟道区沿着衬底的表面延伸。沟道区的导电性由浮栅和设置在衬底的沟道区上方并与之绝缘的第二栅极(例如，字线栅)控制。
为了增加可在衬底表面的给定区域中形成的存储器单元的数量，可在衬底的表面中形成沟槽，其中一对存储器单元形成于沟槽的内部。参见例如美国专利6,952,034、7,151,021以及8,148,768。利用这些构型，源极区形成于沟槽下方，由此沟道区沿着沟槽的侧壁和衬底的表面延伸(即沟道区不是呈直线的)。通过在每个沟槽中掩埋一对浮栅，减小了作为衬底表面区域空间的函数的存储器单元的整体尺寸。而且，通过在每个沟槽中掩埋两个浮栅，共享每个沟槽的存储器单元对也意味着每对存储器单元占据的表面区域空间减小。
需要进一步减小作为衬底表面区域空间的函数的存储器单元对的尺寸，以使得可在衬底的任何给定的表面区域单元中形成更多的存储器单元。
发明内容
上述问题和需求是通过一对存储器单元来解决的，该存储器单元包括：具有上表面的半导体衬底；形成于上表面中并彼此间隔开的第一沟槽和第二沟槽；设置在第一沟槽中并且与衬底绝缘的导电材料的第一浮栅；设置在第二沟槽中并且与衬底绝缘的导电材料的第二浮栅；具有延伸到上表面中的第一部分的导电材料的擦除栅，并且该擦除栅横向地设置在第一浮栅和第二浮栅之间并与第一浮栅和第二浮栅绝缘；设置在上表面的与第一浮栅相邻的部分上方并与之绝缘的导电材料的第一字线栅；设置在上表面的与第二浮栅相邻的部分上方并与之绝缘的导电材料的第二字线栅；在衬底中横向地形成的源极区，该源极区介于第一浮栅和第二浮栅之间并且垂直地位于擦除栅的第一部分的下方；形成于上表面的与第一字线栅相邻的部分中的第一漏极区以及形成于上表面的与第二字线栅相邻的部分中的第二漏极区。衬底的第一沟道区从源极区延伸到第一漏极区，包括至少在第一沟槽下方延伸，沿着第一沟槽的侧壁延伸以及沿着设置在第一字线栅下方的上表面的一部分延伸。衬底的第二沟道区从源极区延伸到第二漏极区，包括至少在第二沟槽下方延伸，沿着第二沟槽的侧壁延伸以及沿着设置在第二字线栅下方的上表面的一部分延伸。
一对存储器单元包括：具有上表面的半导体衬底；形成于上表面中并彼此间隔开的第一沟槽和第二沟槽；设置在第一沟槽中并且与衬底绝缘的导电材料的第一浮栅；设置在第二沟槽中并且与衬底绝缘的导电材料的第二浮栅；设置在上表面的与第一浮栅相邻的部分上方并与之绝缘的导电材料的第一字线栅；设置在上表面的与第二浮栅相邻的部分上方并与之绝缘的导电材料的第二字线栅；在衬底中横向地形成的源极区，该源极区介于第一浮栅和第二浮栅之间；形成于上表面的与第一字线栅相邻的部分中的第一漏极区以及形成于上表面的与第二字线栅相邻的部分中的第二漏极区。衬底的第一沟道区从源极区延伸到第一漏极区，包括至少在第一沟槽下方延伸，沿着第一沟槽的侧壁延伸以及沿着设置在第一字线栅下方的上表面的一部分延伸。衬底的第二沟道区从源极区延伸到第二漏极区，包括至少在第二沟槽下方延伸，沿着第二沟槽的侧壁延伸以及沿着设置在第二字线栅下方的上表面的一部分延伸。
形成一对存储器单元的方法包括：将间隔开的第一沟槽和第二沟槽形成于半导体衬底的上表面中；在第一沟槽中形成导电材料的第一浮栅并与衬底绝缘；在第二沟槽中形成导电材料的第二浮栅并与衬底绝缘；形成具有延伸到上表面中的第一部分的导电材料的擦除栅，并且该擦除栅横向地设置在第一浮栅和第二浮栅之间并与第一浮栅和第二浮栅绝缘；在上表面的与第一浮栅相邻的部分上方形成导电材料的第一字线栅并与该部分绝缘；在上表面的与第二浮栅相邻的部分上方形成导电材料的第二字线栅并与该部分绝缘；在衬底中横向地形成源极区，该源极区介于第一浮栅和第二浮栅之间并且垂直地位于擦除栅的第一部分的下方；在上表面的与第一字线栅相邻的部分中形成第一漏极区并且在上表面的与第二字线栅相邻的部分中形成第二漏极区。衬底的第一沟道区从源极区延伸到第一漏极区，包括至少在第一沟槽下方延伸，沿着第一沟槽的侧壁延伸以及沿着设置在第一字线栅下方的上表面的一部分延伸。衬底的第二沟道区从源极区延伸到第二漏极区，包括至少在第二沟槽下方延伸，沿着第二沟槽的侧壁延伸以及沿着设置在第二字线栅下方的上表面的一部分延伸。
形成一对存储器单元的方法包括：将间隔开的第一沟槽和第二沟槽形成于半导体衬底的上表面中；在第一沟槽中形成导电材料的第一浮栅并与衬底绝缘；在第二沟槽中形成导电材料的第二浮栅并与衬底绝缘；在上表面的与第一浮栅相邻的部分上方形成导电材料的第一字线栅并与该部分绝缘；在上表面的与第二浮栅相邻的部分上方形成导电材料的第二字线栅并与该部分绝缘；在衬底中横向地形成源极区，该源极区介于第一浮栅和第二浮栅之间；在上表面的与第一字线栅相邻的部分中形成第一漏极区并且在上表面的与第二字线栅相邻的部分中形成第二漏极区。衬底的第一沟道区从源极区延伸到第一漏极区，包括至少在第一沟槽下方延伸，沿着第一沟槽的侧壁延伸以及沿着设置在第一字线栅下方的上表面的一部分延伸。衬底的第二沟道区从源极区延伸到第二漏极区，包括至少在第二沟槽下方延伸，沿着第二沟槽的侧壁延伸以及沿着设置在第二字线栅下方的上表面的一部分延伸。
通过查看说明书、权利要求和附图，本发明的其他目的和特征将变得显而易见。
附图说明
图1A至图1L是示出形成本发明的存储器单元的步骤的侧面剖视图。
图2A至图2E是示出形成本发明的第二个实施方案的存储器单元的步骤的侧面剖视图。
图3A至图3C是示出形成本发明的第三个实施方案的存储器单元的步骤的侧面剖视图。
图4A至图4D是示出形成本发明的第四个实施方案的存储器单元的步骤的侧面剖视图。
图5A至图5H是示出形成本发明的第五个实施方案的存储器单元的步骤的侧面剖视图。
图6A至图6C是示出形成本发明的第六个实施方案的存储器单元的步骤的侧面剖视图。
图7A至图7B是示出形成本发明的第七个实施方案的存储器单元的步骤的侧面剖视图。
图8A至图8B是示出形成本发明的第八个实施方案的存储器单元的步骤的侧面剖视图。
图9A至图9D是示出形成本发明的第九个实施方案的存储器单元的步骤的侧面剖视图。
图10A至图10D是示出形成本发明的第十个实施方案的存储器单元的步骤的侧面剖视图。
具体实施方式
本发明通过为每对存储器单元在衬底的表面中形成两个分开的沟槽并且在每个沟槽中形成浮栅并且仅形成浮栅来解决上述需求。如将在下文中进一步说明，该技术还形成了源极区的受控减小的尺寸。
一对存储器单元的形成从半导体衬底10开始。虽然仅示出和描述了一对存储器单元，应当理解，这种存储器单元对的阵列将在相同的衬底10上形成。在衬底上形成氧化物层12。在氧化层12上形成氮化物层14。所得结构如图1A所示。然后形成光刻掩模工艺以蚀刻穿过氮化物层14、氧化物层12并进入衬底10，从而形成一对沟槽18，其间具有源极区16。掩模步骤包括在氮化物层上形成光致抗蚀剂层，并选择性地曝露部分光致抗蚀剂。光致抗蚀剂的所选择的部分被去除，留下暴露的部分氮化物层14。进行一次或多次蚀刻以去除氮化物14的暴露部分以及氧化物12和衬底10的底层部分。所得结构如图1B所示(去除光致抗蚀剂之后)。沟槽蚀刻限定了源极区16的横向宽度。
进行倾斜和垂直注入以调整将成为浮栅下方的沟道区的衬底的表面。如图1C所示，进行氧化物沉积步骤以在该结构的暴露表面上(包括在氮化物层14的暴露表面和沟槽18的暴露表面上)形成氧化物层20。然后在该结构上方沉积多晶硅层22，用多晶硅22填充每个沟槽18，如图1D所示。去除衬底10上表面上方的多晶硅22、氮化物14和氧化物12部分(例如，蚀刻和化学机械抛光工艺)，留下填充衬底10中的沟槽18的多晶硅块22。多晶硅22的上表面可以与衬底的上表面平齐，或者可以在表面之外停止蚀刻，使得多晶硅22的一部分延伸出沟槽18，由此多晶硅22的上表面设置在衬底上表面的高度上方。然后在衬底10和多晶硅块22的暴露表面上形成氧化物层24。所得结构如图1E所示。
如图1F所示，进行另一个掩模步骤以在该结构上方形成光致抗蚀剂层26，并且在沟槽18之间的源极区16上方去除光致抗蚀剂26的该部分。然后进行蚀刻以去除沟槽之间的氧化物24和衬底10的上部，如图1G所示。进行注入以在沟槽18之间的衬底中形成源极区16(即，具有与衬底的第一导电类型不同的第二导电类型的区域)。在去除光致抗蚀剂26之后，优选地去除暴露的氧化物24。然后在该结构上方(包括沿着多晶硅块22的侧壁的暴露部分和顶部表面形成)形成氧化物层28，如图1H所示。该氧化物将用作存储器单元的隧道氧化物。
如图1I所示，在该结构上方沉积多晶硅层30。进行掩模步骤以在多晶硅层30上形成光致抗蚀剂层32，并且去除设置在多晶硅块22上方的光致抗蚀剂32部分以及与多晶硅块22间隔开的部分，暴露下面的多晶硅层30部分，如图1J所示。然后进行多晶硅刻蚀以去除多晶硅层30的暴露部分，留下介于多晶硅块22之间的多晶硅30的块30a以及位于多晶硅块22外面的多晶硅30的块30b，如图1K所示(去除光致抗蚀剂32之后)。进行注入以在靠近多晶硅块30b的外侧表面的衬底中形成漏极区34。最终结构示于图1L。
如图1L所示，这对存储器单元包括位于沟槽18中并且与衬底绝缘的一对浮栅22。浮栅的上表面优选地与衬底10的上表面平齐，但是如果需要的话，可以延伸到衬底上表面的高度上方。擦除栅30a设置在源极区16上方并与之绝缘。擦除栅30a具有延伸到衬底表面中的下部，所述下部具有面向并延伸到形成于浮栅的上表面中(即，在上拐角区域处)的凹口中的下拐角。擦除栅30a具有向上延伸到衬底表面水平上方并且优选地在浮栅上方的上部。每个存储器单元包括设置在衬底上表面上方并与之绝缘的字线栅30b。每个存储器单元还包括从源极区16，沿着沟槽18的底部，沿着沟槽18的侧壁以及沿着衬底的表面延伸到漏极区34的沟道区36。沟道区沿着沟槽的部分的导电性由浮栅控制。沟道区沿着衬底10的表面的部分的导电性由字线栅30b控制。由于沟道区的水平部分对准浮栅，这增强了热电子注入，从而浮栅的编程得到增强。由于擦除栅包括面向并延伸到形成于浮栅的上表面中的凹口中的下拐角，由此增强了擦除，以便在从浮栅到擦除栅的福勒-诺德海姆电子隧穿中获得更高的效率。最后，由于沟槽不仅从两个相对侧面限定了源极区16的横向宽度，而且还从两个相对侧面限定了每个浮栅的横向尺寸(因为每个浮栅和围绕它的绝缘层20完全填充了沟槽)并且限定了沟道区的对应部分，由此存储器单元对的小型化得到增强。
图2A至图2E示出了另一个实施方案的形成。该实施方案的形成始于图1I所示的相同结构。如图2A所示，进行掩模步骤以在多晶硅层30上形成光致抗蚀剂层40，并且去除设置在浮栅22上方和它们之间的光致抗蚀剂部分，暴露出下面的多晶硅层30。然后进行多晶硅蚀刻以去除多晶硅层30的暴露部分，留下字线栅30b，如图2B所示(去除光致抗蚀剂40之后)。如图2C所示，在该结构上形成氧化物层42(其可以包括先去除现有的暴露的氧化物层)。然后在该结构上形成多晶硅层44，如图2D所示。然后去除多晶硅44的上部(例如，使用CMP)，留下后面位于字线栅30b之间的多晶硅块44。然后通过注入形成漏极区34，得到图2E所示的最终结构。多晶硅块44是擦除栅，其具有与浮栅部分横向相邻并且面向上部浮栅拐角中的凹口的下部，以及向上延伸到浮栅上方的上部。
图3A至图3C示出了另一个实施方案的形成。该实施方案的形成始于图1L所示的结构。如图3A所示，在包括擦除栅30a和字线栅30b的暴露顶部和侧表面的结构上形成绝缘层(例如，氧化物)50。然后在该结构上方沉积多晶硅52，如图3B所示。然后进行多晶硅蚀刻以去除多晶硅52的顶部，留下多晶硅块52，每个多晶硅块都设置在浮栅22中的一个上方并与之绝缘，并且设置在擦除栅30a与字线栅30b中的一个之间并与之绝缘，如图3C所示。可以在形成多晶硅块52之前或之后形成漏极区。多晶硅块52构成控制栅，其可用于通过与浮栅电容耦合来更好地增强存储器单元的操作。
图4A至图4D示出了另一个实施方案的形成。该实施方案的形成始于图1L所示的结构。如图4A所示，使用多晶硅蚀刻去除擦除栅30a的上部(使用光刻工艺)。擦除栅30a的上表面可以与衬底上表面的高度平齐或者延伸高于衬底上表面的高度。然后在该结构上方形成绝缘层60。如图4B所示，该绝缘层可以是单一材料层，或者可以具有多个子层(例如，ONO，其为氧化物-氮化物-氧化物)。然后在该结构上方沉积多晶硅62，如图4C所示。然后进行多晶硅蚀刻以去除多晶硅62的顶部，留下多晶硅块62，该多晶硅块设置在浮栅22和擦除栅30a上方并与之绝缘，并且位于字线栅30b之间并与之绝缘，如图4D所示。多晶硅块62构成由两个存储器单元共享的控制栅，其可用于通过与浮栅电容耦合来更好地增强存储器单元的操作。
图5A至图5H示出了另一个实施方案的形成。该实施方案的形成始于图1C所示的结构。如图5A所示，使用多晶硅蚀刻去除上部多晶硅22，并且使多晶硅22的顶部表面凹陷，以使得其位于氮化物层14的顶部和底部表面之间(即，位于衬底表面的高度上方)。在多晶硅块22的暴露的顶部表面上形成绝缘层(例如，氧化物)70。然后进行多晶硅沉积，以在该结构上形成多晶硅层72，如图5C所示。进行多晶硅蚀刻或去除工艺(例如，CMP)以去除除了沟槽18中的部分之外的多晶硅层72，然后进行多晶硅回蚀使多晶硅块72的表面低于氧化物20，如图5D所示。多晶硅块72是擦除栅。如图5E所示，进行氧化物沉积，然后通过氧化物CMP从氮化物14的顶部表面去除氧化物20，留下位于擦除栅72的顶部表面上氧化物层74。如图5F所示，使用氮化物蚀刻去除氮化物14，并且使用氧化物蚀刻去除衬底表面上位于浮栅22之间的那部分氧化物12。如图5G所示，进行多晶硅沉积以在该结构上方形成多晶硅层76。进行多晶硅刻蚀以去除多晶硅76的上部，留下设置在衬底表面上(并且与衬底表面电接触)并且位于擦除栅72之间(并与之绝缘)的多晶硅块76a，并且留下位于擦除栅72外面并与之绝缘的多晶硅块76b。然后进行注入以形成漏极区34。最终结构如图5H所示。在该实施方案中，多晶硅块76a与源极区16电接触，并且形成了扩展源极线以得到更好的导电性。多晶硅块76b是字线栅。
图6A至图6C示出了另一个实施方案的形成。该实施方案的形成始于图5E所示的结构。该实施方案中的多晶硅72将构成控制栅。如图6A所示去除氮化物14。进行掩模步骤和注入以在多晶硅块22之间的衬底中形成源极区16。如图6B所示，进行多晶硅沉积以在该结构上方形成多晶硅层176。进行多晶硅蚀刻以去除多晶硅层176的上部，留下多晶硅块176a，该多晶硅块设置在衬底10的源极区16上方并与之绝缘，并且横向地位于多晶硅块72之间并与之绝缘，并且留下横向地位于多晶硅块72外面并与之绝缘的多晶硅块176b。然后进行注入以形成漏极区34。最终结构如图6C所示。在该实施方案中，多晶硅块176a是擦除栅，多晶硅块72是控制栅，并且多晶硅块176b是字线栅。
图7A至图7B示出了另一个实施方案的形成。该实施方案的形成始于图1E所示的结构。进行掩模步骤和注入以在多晶硅块22之间的衬底中形成源极区16。如图7A所示，进行多晶硅沉积以在该结构上方形成多晶硅层130。进行掩模步骤和多晶硅蚀刻以去除源极区16上方和多晶硅块22部分上方的多晶硅30部分，留下多晶硅块130a作为字线栅。然后进行注入以形成漏极区34。最终结构如图7B所示。这里，每个存储器单元只包括两个栅极：浮栅22和字线栅130a。
图8A至图8B示出了另一个实施方案的形成。该实施方案的形成始于图1E所示的结构。进行掩模步骤和注入以在多晶硅块22之间的衬底中形成源极区16。如图8A所示，进行多晶硅沉积以在该结构上方形成多晶硅层130。进行多晶硅蚀刻以去除多晶硅130部分，留下位于源极区16上方并与之绝缘的多晶硅块130a以及位于衬底上方并与之绝缘的多晶硅块130b。然后进行注入以形成漏极区34。最终结构如图8B所示。多晶硅块130a是字线栅，多晶硅块130b是擦除栅。
图9A至图9D示出了另一个实施方案的形成。该实施方案的形成始于图7B所示的结构，但是没有形成漏极区的多晶硅蚀刻和注入。然后在该结构上方形成绝缘层60。如图9A所示，该绝缘层可以是单一材料层，或者可以具有多个子层(例如，ONO，其为氧化物-氮化物-氧化物)。然后在该结构上方沉积多晶硅162，如图9B所示。然后进行多晶硅蚀刻以去除多晶硅162部分，留下多晶硅块162，该多晶硅块设置在浮栅22和源极区16上方并与之绝缘，并且位于字线栅30b之间并与之绝缘，如图9C所示。如
图9D所示，使用掩模步骤和蚀刻去除绝缘层60和多晶硅块30b部分，然后进行注入以形成漏极区34。多晶硅块162构成由两个存储器单元共享的擦除栅。
图10A至图10D示出了另一个实施方案的形成。该实施方案的形成始于图8B所示的结构，但是没有形成漏极区的多晶硅蚀刻和注入。如图10A所示，在包括擦除栅30a和字线栅30b的暴露顶部和侧表面的结构上形成绝缘层(例如，氧化物)150。然后在该结构上方沉积形成多晶硅152，如图10B所示。然后进行多晶硅蚀刻以去除多晶硅152的顶部，留下多晶硅块152，每个多晶硅块都设置在浮栅22中的一个上方并与之绝缘，并且设置在字线栅30b中的一个与擦除栅30a之间并与之绝缘，如图10C所示。如图10D所示，使用掩模步骤和蚀刻去除绝缘层150和多晶硅块30b部分，然后进行注入以形成漏极区34。多晶硅块152构成控制栅，其可用于通过与浮栅电容耦合来更好地增强存储器单元的操作。
应当理解，本发明不限于上述和本文所示的实施方案，而是包括落入任何权利要求范围内的任何和所有变型形式。例如，在此对本发明的引用并非旨在限制任何权利要求或权利要求的范围，而仅仅是为了参考可被一个或多个权利要求覆盖的一个或多个特征。上述材料、工艺和数字示例仅是示例性的，不应被视为限制权利要求。此外，从权利要求和说明书中显而易见的是，并不是所有的方法步骤都需要以所示或所要求的确切顺序来进行，而是以允许本发明的存储器单元构型的适当形成的任何顺序来进行。单层材料可以形成为这种或类似材料的多层，反之亦然。最后，在此所用的术语“形成”和“形成的”应包括材料沉积、材料生长或提供所公开或所要求的材料的任何其他技术。
应该指出的是，如本文所用，术语“在…上方”和“在…上”包含性地包括“直接在…上”(没有中间材料、元件或间隔设置在其间)和“间接在…上”(有中间材料、元件或间隔设置其间)。同样地，术语“相邻”包括“直接相邻”(其间未设置有中间材料、元件或间隔)和“间接相邻”(其间设置有中间材料、元件或间隔)，“安装到”包括“直接安装到”(其间未设置有中间材料、元件或间隔)和“间接安装到”(其间设置有中间材料、元件或间隔)，并且“电耦合”包括“直接电耦合到”(其间没有中间材料或元件将元件电连接在一起)和“间接电耦合到”(其间有中间材料或元件将元件电连接在一起)。例如，“在衬底上方”形成元件可包括直接在衬底上方形成元件且其间没有中间材料/元件，以及间接在衬底上方形成元件且其间有一种或多种中间材料/元件。

Claims (27)

1.一对存储器单元，包括：
具有上表面的半导体衬底；
形成于所述上表面中并彼此间隔开的第一沟槽和第二沟槽；
设置在所述第一沟槽中并与所述衬底绝缘的导电材料的第一浮栅；
设置在所述第二沟槽中并与所述衬底绝缘的导电材料的第二浮栅；
具有延伸到所述上表面中的第一部分的导电材料的擦除栅，并且所述擦除栅横向地设置在所述第一浮栅和所述第二浮栅之间并与所述第一浮栅和所述第二浮栅绝缘；
设置在所述上表面的与所述第一浮栅相邻的部分上方并与所述部分绝缘的导电材料的第一字线栅；
设置在所述上表面的与所述第二浮栅相邻的部分上方并与所述部分绝缘的导电材料的第二字线栅；
在所述衬底中横向地在所述第一沟槽和所述第二沟槽之间、横向地在所述第一浮栅和所述第二浮栅之间、并垂直地在所述擦除栅的所述第一部分下方而形成的源极区；
形成在所述上表面的与所述第一字线栅相邻的部分中的第一漏极区；
形成在所述上表面的与所述第二字线栅相邻的部分中的第二漏极区；
其中所述衬底的第一沟道区从所述源极区延伸到所述第一漏极区，包括至少在所述第一沟槽下方延伸、沿着所述第一沟槽的侧壁延伸以及沿着所述上表面的设置在所述第一字线栅下方的一部分延伸；并且
其中所述衬底的第二沟道区从所述源极区延伸到所述第二漏极区，包括至少在所述第二沟槽下方延伸、沿着所述第二沟槽的侧壁延伸以及沿着所述上表面的设置在所述第二字线栅下方的一部分延伸。
2.根据权利要求1所述的一对存储器单元，其中所述第一沟槽中仅包含所述第一浮栅以及使所述第一浮栅与所述衬底绝缘的绝缘材料，并且其中所述第二沟槽中仅包含所述第二浮栅以及使所述第二浮栅与所述衬底绝缘的绝缘材料。
3.根据权利要求1所述的一对存储器单元，其中所述擦除栅还包括向上延伸的第二部分，并且所述第二部分至少部分地垂直地位于所述第一浮栅和所述第二浮栅上方。
4.根据权利要求3所述的一对存储器单元，其中每个所述浮栅包括其中形成有凹口的上表面，并且其中所述擦除栅的下部延伸到每个所述凹口中。
5.根据权利要求3所述的一对存储器单元，还包括：
导电材料的第一控制栅，所述导电材料的第一控制栅横向地设置在所述擦除栅的所述第二部分和所述第一字线栅之间并与所述擦除栅的所述第二部分和所述第一字线栅绝缘，并且垂直地设置在所述第一浮栅上方并与所述第一浮栅绝缘；
导电材料的第二控制栅，所述导电材料的第二控制栅横向地设置在所述擦除栅的所述第二部分和所述第二字线栅之间并与所述擦除栅的所述第二部分和所述第二字线栅绝缘，并且垂直地设置在所述第二浮栅上方并与所述第二浮栅绝缘。
6.根据权利要求1所述的一对存储器单元，还包括：
导电材料的控制栅，所述导电材料的控制栅横向地设置在所述第一字线栅和所述第二字线栅之间并与所述第一字线栅和所述第二字线栅绝缘，并且垂直地设置在所述擦除栅以及所述第一浮栅和所述第二浮栅上方并与所述擦除栅以及所述第一浮栅和所述第二浮栅绝缘。
7.一对存储器单元，包括：
具有上表面的半导体衬底；
形成于所述上表面中并彼此间隔开的第一沟槽和第二沟槽；
设置在所述第一沟槽中并与所述衬底绝缘的导电材料的第一浮栅；
设置在所述第二沟槽中并与所述衬底绝缘的导电材料的第二浮栅；
设置在所述上表面的与所述第一浮栅相邻的部分上方并与所述部分绝缘的导电材料的第一字线栅；
设置在所述上表面的与所述第二浮栅相邻的部分上方并与所述部分绝缘的导电材料的第二字线栅；
在所述衬底中横向地在所述第一沟槽和所述第二沟槽之间、并横向地在所述第一浮栅和所述第二浮栅之间而形成的源极区；
形成在所述上表面的与所述第一字线栅相邻的部分中的第一漏极区；
形成在所述上表面的与所述第二字线栅相邻的部分中的第二漏极区；
其中所述衬底的第一沟道区从所述源极区延伸到所述第一漏极区，包括至少在所述第一沟槽下方延伸、沿着所述第一沟槽的侧壁延伸以及沿着所述上表面的设置在所述第一字线栅下方的一部分延伸；并且
其中所述衬底的第二沟道区从所述源极区延伸到所述第二漏极区，包括至少在所述第二沟槽下方延伸、沿着所述第二沟槽的侧壁延伸以及沿着所述上表面的设置在所述第二字线栅下方的一部分延伸。
8.根据权利要求7所述的一对存储器单元，其中所述第一沟槽中仅包含所述第一浮栅以及使所述第一浮栅与所述衬底绝缘的绝缘材料，并且其中所述第二沟槽中仅包含所述第二浮栅以及使所述第二浮栅与所述衬底绝缘的绝缘材料。
9.根据权利要求7所述的一对存储器单元，还包括：
设置在所述第一浮栅上方并与所述第一浮栅绝缘的导电材料的第一擦除栅，其中所述第一字线栅与所述第一擦除栅横向地相邻并与所述第一擦除栅绝缘；
设置在所述第二浮栅上方并与所述第二浮栅绝缘的导电材料的第二擦除栅，其中所述第二字线栅与所述第二擦除栅横向地相邻并与所述第二擦除栅绝缘。
10.根据权利要求9所述的一对存储器单元，还包括：
设置在所述源极区上方并与所述源极区电接触的导电材料块，并且所述导电材料块横向地设置在所述第一擦除栅和所述第二擦除栅之间并与所述第一擦除栅和所述第二擦除栅绝缘。
11.根据权利要求9所述的一对存储器单元，还包括：
设置在所述源极区上方并与所述源极区绝缘的导电材料块，并且所述导电材料块横向地设置在所述第一擦除栅和所述第二擦除栅之间并与所述第一擦除栅和所述第二擦除栅绝缘。
12.根据权利要求7所述的一对存储器单元，还包括：
设置在所述第一浮栅和所述第二浮栅上方并与所述第一浮栅和所述第二浮栅绝缘的导电材料的擦除栅。
13.根据权利要求12所述的一对存储器单元，其中所述导电材料的擦除栅通过氧化物、氮化物、氧化物层与所述第一浮栅和所述第二浮栅绝缘。
14.根据权利要求12所述的一对存储器单元，还包括：
导电材料的第一控制栅，所述导电材料的第一控制栅设置在所述第一浮栅上方并与所述第一浮栅绝缘，并且横向地位于所述擦除栅和所述第一字线栅之间并与所述擦除栅和所述第一字线栅绝缘；
导电材料的第二控制栅，所述导电材料的第二控制栅设置在所述第二浮栅上方并与所述第二浮栅绝缘，并且横向地位于所述擦除栅和所述第二字线栅之间并与所述擦除栅和所述第二字线栅绝缘。
15.一种形成一对存储器单元的方法，包括：
将间隔开的第一沟槽和第二沟槽形成于半导体衬底的上表面中；
在所述第一沟槽中形成导电材料的第一浮栅并与所述衬底绝缘；
在所述第二沟槽中形成导电材料的第二浮栅并与所述衬底绝缘；
形成具有延伸到所述上表面中的第一部分的导电材料的擦除栅，并且所述擦除栅横向地设置在所述第一浮栅和所述第二浮栅之间并与所述第一浮栅和所述第二浮栅绝缘；
在所述上表面的与所述第一浮栅相邻的部分上方形成导电材料的第一字线栅并与所述部分绝缘；
在所述上表面的与所述第二浮栅相邻的部分上方形成导电材料的第二字线栅并与所述部分绝缘；
在所述衬底中横向地在所述第一沟槽和所述第二沟槽之间、横向地在所述第一浮栅和所述第二浮栅之间、并且垂直地在所述擦除栅的所述第一部分下方形成源极区；
在所述上表面的与所述第一字线栅相邻的部分中形成第一漏极区；
在所述上表面的与所述第二字线栅相邻的部分中形成第二漏极区；
其中所述衬底的第一沟道区从所述源极区延伸到所述第一漏极区，包括至少在所述第一沟槽下方延伸、沿着所述第一沟槽的侧壁延伸以及沿着所述上表面的设置在所述第一字线栅下方的一部分延伸；并且
其中所述衬底的第二沟道区从所述源极区延伸到所述第二漏极区，包括至少在所述第二沟槽下方延伸、沿着所述第二沟槽的侧壁延伸以及沿着所述上表面的设置在所述第二字线栅下方的一部分延伸。
16.根据权利要求15所述的方法，其中所述第一沟槽中仅包含所述第一浮栅以及使所述第一浮栅与所述衬底绝缘的绝缘材料，并且其中所述第二沟槽中仅包含所述第二浮栅以及使所述第二浮栅与所述衬底绝缘的绝缘材料。
17.根据权利要求15所述的方法，其中所述擦除栅还包括向上延伸的第二部分，并且所述第二部分至少部分地垂直地位于所述第一浮栅和所述第二浮栅上方，并且其中每个所述浮栅包括其中形成有凹口的上表面，所述擦除栅的下部延伸到每个所述凹口中。
18.根据权利要求17所述的方法，还包括：
形成导电材料的第一控制栅，所述导电材料的第一控制栅横向地位于所述擦除栅的所述第二部分和所述第一字线栅之间并与所述擦除栅的所述第二部分和所述第一字线栅绝缘，并且垂直地位于所述第一浮栅上方并与所述第一浮栅绝缘；
形成导电材料的第二控制栅，所述导电材料的第二控制栅横向地位于所述擦除栅的所述第二部分和所述第二字线栅之间并与所述擦除栅的所述第二部分和所述第二字线栅绝缘，并且垂直地位于所述第二浮栅上方并与所述第二浮栅绝缘。
19.根据权利要求15所述的方法，还包括：
形成导电材料的控制栅，所述导电材料的控制栅横向地位于所述第一字线栅和所述第二字线栅之间并与所述第一字线栅和所述第二字线栅绝缘，并且垂直地位于所述擦除栅以及所述第一浮栅和所述第二浮栅上方并与所述擦除栅以及所述第一浮栅和所述第二浮栅绝缘。
20.一种形成一对存储器单元的方法，包括：
将间隔开的第一沟槽和第二沟槽形成于半导体衬底的上表面中；
在所述第一沟槽中形成导电材料的第一浮栅并与所述衬底绝缘；
在所述第二沟槽中形成导电材料的第二浮栅并与所述衬底绝缘；
在所述上表面的与所述第一浮栅相邻的部分上方形成导电材料的第一字线栅并与所述部分绝缘；
在所述上表面的与所述第二浮栅相邻的部分上方形成导电材料的第二字线栅并与所述部分绝缘；
在所述衬底中横向地在所述第一沟槽和所述第二沟槽之间、并横向地在所述第一浮栅和所述第二浮栅之间形成源极区；
在所述上表面的与所述第一字线栅相邻的部分中形成第一漏极区；
在所述上表面的与所述第二字线栅相邻的部分中形成第二漏极区；
其中所述衬底的第一沟道区从所述源极区延伸到所述第一漏极区，包括至少在所述第一沟槽下方延伸、沿着所述第一沟槽的侧壁延伸以及沿着所述上表面的设置在所述第一字线栅下方的一部分延伸；并且
其中所述衬底的第二沟道区从所述源极区延伸到所述第二漏极区，包括至少在所述第二沟槽下方延伸、沿着所述第二沟槽的侧壁延伸以及沿着所述上表面的设置在所述第二字线栅下方的一部分延伸。
21.根据权利要求20所述的方法，其中所述第一沟槽中仅包含所述第一浮栅以及使所述第一浮栅与所述衬底绝缘的绝缘材料，并且其中所述第二沟槽中仅包含所述第二浮栅以及使所述第二浮栅与所述衬底绝缘的绝缘材料。
22.根据权利要求20所述的方法，还包括：
在所述第一浮栅上方形成导电材料的第一擦除栅并与所述第一浮栅绝缘，其中所述第一字线栅与所述第一擦除栅横向地相邻并与所述第一擦除栅绝缘；
在所述第二浮栅上方形成导电材料的第二擦除栅并与所述第二浮栅绝缘，其中所述第二字线栅与所述第二擦除栅横向地相邻并与所述第二擦除栅绝缘。
23.根据权利要求22所述的方法，还包括：
在所述源极区上方形成导电材料块并与所述源极区电接触，并且所述导电材料块横向地位于所述第一擦除栅和所述第二擦除栅之间并与所述第一擦除栅和所述第二擦除栅绝缘。
24.根据权利要求22所述的方法，还包括：
在所述源极区上方形成导电材料块并与所述源极区绝缘，并且所述导电材料块横向地位于所述第一擦除栅和所述第二擦除栅之间并与所述第一擦除栅和所述第二擦除栅绝缘。
25.根据权利要求20所述的方法，还包括：
在所述第一浮栅和所述第二浮栅上方形成导电材料的擦除栅并与所述第一浮栅和所述第二浮栅绝缘。
26.根据权利要求25所述的方法，其中所述导电材料的擦除栅通过氧化物、氮化物、氧化物层与所述第一浮栅和所述第二浮栅绝缘。
27.根据权利要求25所述的方法，还包括：
在所述第一浮栅上方形成导电材料的第一控制栅并与所述第一浮栅绝缘，并且所述第一控制栅位于所述擦除栅和所述第一字线栅之间并与所述擦除栅和所述第一字线栅绝缘；
在所述第二浮栅上方形成导电材料的第二控制栅并与所述第二浮栅绝缘，并且所述第二控制栅横向地位于所述擦除栅和所述第二字线栅之间并与所述擦除栅和所述第二字线栅绝缘。
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