JP2021509774A - 専用トレンチ内に浮遊ゲートを有する不揮発性メモリセル - Google Patents

専用トレンチ内に浮遊ゲートを有する不揮発性メモリセル Download PDF

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Abstract

半導体基板の上面に形成された第１及び第２の離間したトレンチと、第１及び第２のトレンチ内に配設された第１及び第２の浮遊ゲートと、を含む、メモリセル対。第１及び第２のワード線ゲートは、それぞれ第１及び第２の浮遊ゲートに隣接する上面の一部の上方に配設され、第１及び第２の浮遊ゲートに隣接する上面の一部から絶縁されている。ソース領域は、第１の浮遊ゲートと第２浮遊ゲートとの間に横方向に、基板内に形成される。第１及び第２のチャネル領域は、ソース領域から、それぞれ第１及び第２のトレンチの下に、それぞれ第１及び第２のトレンチの側壁に沿って、かつそれぞれ第１及び第２のワード線ゲートの下に配設された上面の部分に沿って延在している。第１及び第２のトレンチは、それぞれ第１及び第２の浮遊ゲートと、絶縁材料とのみを含む。【選択図】図１Ｌ

Description

（関連出願）
本出願は、２０１８年１月５日に出願された中国特許出願第２０１８１００１３６３３．４号及び２０１８年１２月３日に出願された米国特許出願第１６／２０８，０７２号に対する利益を主張する。
本発明は、不揮発性メモリデバイスに関する。
現在、半導体基板の平面に形成された不揮発性メモリデバイスは周知である。例えば、米国特許第５，０２９，１３０号、米国特許第６，７４７，３１０号、米国特許第６，８５５，９８０号、米国特許第７，３１５，０５６号、米国特許第７，８６８，３７５号及び米国特許第８，７１１，６３６号を参照されたい。これらの特許のそれぞれは、ソース領域及びドレイン領域が基板の表面に形成されるスプリットゲート型不揮発性メモリセルを開示しており、ソース領域とドレイン領域との間に延在するチャネル領域は、基板の表面に沿って延在する。チャネル領域の導電性は、浮遊ゲートと、基板のチャネル領域の上方に配設され、基板のチャネル領域から絶縁された第２のゲート（例えば、ワード線ゲート）と、によって制御される。
基板表面の所与の領域に形成され得るメモリセルの数を増加させるために、トレンチを基板の表面に形成することができ、トレンチ内部に一対のメモリセルが形成される。例えば、米国特許第６，９５２，０３４号、米国特許第７，１５１，０２１号及び米国特許第８，１４８，７６８号を参照されたい。これらの構成により、ソース領域は、トレンチの下に形成され、チャネル領域は、トレンチの側壁及び基板の表面に沿って延在する（すなわち、チャネル領域は直線形ではない）。各トレンチ内に一対の浮遊ゲートを埋め込むことにより、基板表面積空間の関数としてのメモリセルの全体のサイズが低減される。また、各トレンチ内に２つの浮遊ゲートを埋め込むことによって、各トレンチを共有する対のメモリセルはまた、各対のメモリセルによって占有される表面積空間の低減を意味する。
基板表面積空間の関数としての対のメモリセルのサイズを更に低減する必要があり、それにより、より多くのメモリセルが、基板の任意の所与の表面積単位内に形成され得る。
上記の問題及び必要性は、上面を有する半導体基板と、上面に形成され、互いに離間した第１及び第２のトレンチと、第１のトレンチ内に配設され、基板から絶縁された導電性材料の第１の浮遊ゲートと、第２のトレンチ内に配設され、基板から絶縁された導電性材料の第２の浮遊ゲートと、上面内に延在する第１の部分を有し、第１の浮遊ゲートと第２の浮遊ゲートとの間に横方向に配設され、第１及び第２の浮遊ゲートから絶縁された導電性材料の消去ゲートと、第１の浮遊ゲートに隣接する上面の一部分の上方に配設され、第１の浮遊ゲートに隣接する上面の一部分から絶縁された導電性材料の第１のワード線ゲートと、第２の浮遊ゲートに隣接する上面の一部分の上方に配設され、第２の浮遊ゲートに隣接する上面の一部分から絶縁された導電性材料の第２のワード線ゲートと、第１の浮遊ゲートと第２の浮遊ゲートとの間に横方向に、かつ消去ゲートの第１の部分の下に垂直に、基板内に形成されたソース領域と、第１のワード線ゲートに隣接する上面の一部分内に形成された第１のドレイン領域と、第２のワード線ゲートに隣接する上面の一部分内に形成された第２のドレイン領域と、を含む、メモリセル対を用いて対処される。基板の第１のチャネル領域は、少なくとも第１のトレンチの下に、第１のトレンチの側壁に沿って、かつ第１のワード線ゲートの下に配設された上面の一部分に沿って延在することを含めて、ソース領域から第１のドレイン領域まで延在する。基板の第２のチャネル領域は、少なくとも第２のトレンチの下に、第２のトレンチの側壁に沿って、かつ第２のワード線ゲートの下に配設された上面の一部分に沿って延在することを含めて、ソース領域から第２のドレイン領域まで延在する。
メモリセル対は、上面を有する半導体基板と、上面に形成され、互いに離間した第１及び第２のトレンチと、第１のトレンチ内に配設され、基板から絶縁された導電性材料の第１の浮遊ゲートと、第２のトレンチ内に配設され、基板から絶縁された導電性材料の第２の浮遊ゲートと、第１の浮遊ゲートに隣接する上面の一部分の上方に配設され、第１の浮遊ゲートに隣接する上面の一部分から絶縁された導電性材料の第１のワード線ゲートと、第２の浮遊ゲートに隣接する上面の一部分の上方に配設され、第２の浮遊ゲートに隣接する上面の一部分から絶縁された導電性材料の第２のワード線ゲートと、第１の浮遊ゲートと第２の浮遊ゲートとの間に横方向に、基板内に形成されたソース領域と、第１のワード線ゲートに隣接する上面の一部分内に形成された第１のドレイン領域と、第２のワード線ゲートに隣接する上面の一部分内に形成された第２のドレイン領域と、を含む。基板の第１のチャネル領域は、少なくとも第１のトレンチの下に、第１のトレンチの側壁に沿って、かつ第１のワード線ゲートの下に配設された上面の一部分に沿って延在することを含めて、ソース領域から第１のドレイン領域まで延在する。基板の第２のチャネル領域は、少なくとも第２のトレンチの下に、第２のトレンチの側壁に沿って、かつ第２のワード線ゲートの下に配設された上面の一部分に沿って延在することを含めて、ソース領域から第２のドレイン領域まで延在する。
メモリセル対を形成する方法は、離間した第１及び第２のトレンチを半導体基板の上面に形成するステップと、第１のトレンチ内に基板から絶縁された導電性材料の第１の浮遊ゲートを形成するステップと、第２のトレンチ内に基板から絶縁された導電性材料の第２の浮遊ゲートを形成するステップと、上面内に延在する第１の部分を有し、第１の浮遊ゲートと第２の浮遊ゲートとの間に横方向に配設され、第１及び第２の浮遊ゲートから絶縁された導電性材料の消去ゲートを形成するステップと、第１の浮遊ゲートに隣接する上面の一部分の上方に、第１の浮遊ゲートに隣接する上面の一部分から絶縁された導電材料の第１のワード線ゲートを形成するステップと、第２の浮遊ゲートに隣接する上面の一部分の上方に、第２の浮遊ゲートに隣接する上面の一部分から絶縁された導電材料の第２のワード線ゲートを形成するステップと、第１の浮遊ゲートと第２の浮遊ゲートとの間に横方向に、かつ消去ゲートの第１の部分の下に垂直に、基板内にソース領域を形成するステップと、第１のワード線ゲートに隣接する上面の一部分に第１のドレイン領域を形成するステップと、第２のワード線ゲートに隣接する上面の一部分に第２のドレイン領域を形成するステップと、を含む。基板の第１のチャネル領域は、少なくとも第１のトレンチの下に、第１のトレンチの側壁に沿って、かつ第１のワード線ゲートの下に配設された上面の一部分に沿って延在することを含めて、ソース領域から第１のドレイン領域まで延在する。基板の第２のチャネル領域は、少なくとも第２のトレンチの下に、第２のトレンチの側壁に沿って、かつ第２のワード線ゲートの下に配設された上面の一部分に沿って延在することを含めて、ソース領域から第２のドレイン領域まで延在する。
メモリセル対を形成する方法は、離間した第１及び第２のトレンチを半導体基板の上面に形成するステップと、第１のトレンチ内に、基板から絶縁された導電性材料の第１の浮遊ゲートを形成するステップと、第２のトレンチ内に、基板から絶縁された導電性材料の第２の浮遊ゲートを形成するステップと、第１の浮遊ゲートに隣接する上面の一部分の上方に、第１の浮遊ゲートに隣接する上面の一部分から絶縁された導電材料の第１のワード線ゲートを形成するステップと、第２の浮遊ゲートに隣接する上面の一部分の上方に、第２の浮遊ゲートに隣接する上面の一部分から絶縁された導電性材料の第２のワード線ゲートを形成するステップと、第１の浮遊ゲートと第２の浮遊ゲートとの間に横方向に、基板内にソース領域を形成するステップと、第１のワード線ゲートに隣接する上面の一部分に第１のドレイン領域を形成するステップと、第２のワード線ゲートに隣接する上面の一部分に第２のドレイン領域を形成するステップと、を含む。基板の第１のチャネル領域は、少なくとも第１のトレンチの下に、第１のトレンチの側壁に沿って、かつ第１のワード線ゲートの下に配設された上面の一部分に沿って延在することを含めて、ソース領域から第１のドレイン領域まで延在する。基板の第２のチャネル領域は、少なくとも第２のトレンチの下に、第２のトレンチの側壁に沿って、かつ第２のワード線ゲートの下に配設された上面の一部分に沿って延在することを含めて、ソース領域から第２のドレイン領域まで延在する。
本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。
本発明のメモリセルを形成する工程を示す横断面図である。 本発明のメモリセルを形成する工程を示す横断面図である。 本発明のメモリセルを形成する工程を示す横断面図である。 本発明のメモリセルを形成する工程を示す横断面図である。 本発明のメモリセルを形成する工程を示す横断面図である。 本発明のメモリセルを形成する工程を示す横断面図である。 本発明のメモリセルを形成する工程を示す横断面図である。 本発明のメモリセルを形成する工程を示す横断面図である。 本発明のメモリセルを形成する工程を示す横断面図である。 本発明のメモリセルを形成する工程を示す横断面図である。 本発明のメモリセルを形成する工程を示す横断面図である。 本発明のメモリセルを形成する工程を示す横断面図である。 本発明の第２の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第２の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第２の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第２の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第２の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第３の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第３の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第３の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第４の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第４の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第４の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第４の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第５の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第５の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第５の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第５の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第５の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第５の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第５の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第５の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第６の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第６の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第６の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第７の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第７の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第８の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第８の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第９の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第９の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第９の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第９の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第１０の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第１０の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第１０の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第１０の実施形態のメモリセルを形成する工程を示す横断面図である。
本発明は、それぞれのメモリセル対のために２つの別個のトレンチを基板の表面に形成し、それぞれのトレンチ内に浮遊ゲート及び浮遊ゲートのみを形成することによって、上記の必要性を解決する。この技術はまた、以下で更に説明するように、制御された縮小サイズのソース領域を形成する。
メモリセル対の形成は、半導体基板１０で始まる。１つのみが示され説明されているが、そのようなメモリセル対のアレイは、同じ基板１０で形成されることを理解されたい。基板に、酸化物層１２が形成される。酸化物層１２に、窒化物層１４が形成される。結果として得られた構造物を図１Ａに示す。次いで、フォトリソグラフィマスキングプロセスが形成されて、窒化物層１４、酸化物層１２を通って基板１０がエッチングされ、間にソース領域１６を有する一対のトレンチ１８が形成される。マスキング工程は、窒化物層にフォトレジストの層を形成することと、フォトレジストの部分を選択的に露光させることと、を含む。フォトレジストの選択された部分が除去され、露出された窒化物層１４の部分が残される。１回以上のエッチングが実行されて、窒化物１４の露出部分と、下にある酸化物１２及び基板１０の部分が除去される。結果として得られる構造物を図１Ｂに示す（フォトレジストの除去後）。トレンチエッチングは、ソース領域１６の横幅を画定する。
傾斜及び垂直注入が実行されて、浮遊ゲートの下のチャネル領域となる基板の表面が調整される。図１Ｃに示すように、酸化物堆積工程が実行されて、窒化物層１４の露出面及びトレンチ１８の露出面を含む、構造体の露出面に酸化物２０の層が形成される。次いで、図１Ｄに示すように、ポリシリコン２２の層が構造体に堆積されて、それぞれのトレンチ１８にポリシリコン２２が充填される。基板１０の上面より上のポリシリコン２２、窒化物１４、及び酸化物１２の部分が除去され（例えば、エッチング及び化学機械研磨プロセス）、基板１０内のトレンチ１８を充填するポリシリコン２２のブロックが残される。ポリ２２の上面は、基板の上面と同じ高さであってもよく、又は、エッチングを表面の手前で停止して、ポリ２２の一部分がトレンチ１８から外に延在し、それによってポリ２２の上面が基板上面の高さより上に配設されるようにすることもできる。次いで、基板１０及びポリシリコンブロック２２の露出面に酸化物２４の層が形成される。この結果得られた構造体を図１Ｅに示す。
図１Ｆに示すように、別のマスキング工程が実行されて、構造体の上方にフォトレジスト２６の層が形成され、トレンチ１８間のソース領域１６の上方のフォトレジスト２６の部分が除去される。次いで、エッチングが実行されて、図１Ｇに示すように、トレンチ間の酸化物２４及び基板１０の上部が除去される。注入が実行されて、トレンチ１８間の基板内にソース領域１６（すなわち、基板の第１の導電型とは異なる第２の導電型を有する領域）が形成される。フォトレジスト２６が除去された後、好ましくは露出した酸化物２４が除去される。次いで、図１Ｈに示すように、酸化物層２８が、ポリブロック２２の側壁の露出部分及びその上面沿いを含む構造体の上方に形成される。この酸化物は、メモリセルのトンネル酸化物として機能することになる。
図１Ｉに示すように、ポリシリコン層３０が構造体の上方に体積される。図１Ｊに示すように、マスキング工程が実行されて、ポリ層３０にフォトレジスト３２の層が形成され、ポリブロック２２の上方に配設されたフォトレジスト３２の部分及びポリブロック２２から離間した部分が除去されて、下にあるポリ層３０の部分が露出する。次いで、図１Ｋ（フォトレジスト３２の除去後）に示すように、ポリエッチングが実行されて、ポリ層３０の露出部分が除去され、ポリブロック２２間のポリ３０のブロック３０ａと、ポリブロック２２の外側のポリ３０のブロック３０ｂと、が残される。注入が実行されて、ポリブロック３０ｂの外側表面近くの基板内にドレイン領域３４が形成される。最終構造体を図１Ｌに示す。
図１Ｌに示すように、メモリセル対は、トレンチ１８内に、基材から絶縁された一対の浮遊ゲート２２を含む。浮遊ゲートの上面は、好ましくは、基板１０の上面と同じ高さであるが、必要に応じて基板上面の高さよりも上方に延在してもよい。消去ゲート３０ａは、ソース領域１６の上方に配設され、ソース領域１６から絶縁される。消去ゲート３０ａは、基材の表面内に延在する下部を有し、その下側角部は、浮遊ゲートの上面内（すなわち、上側角部領域）に形成された切欠きに対向し、その中に延在する。消去ゲート３０ａは、基板表面の高さより上に、好ましくは浮遊ゲートの上方に延在する上部を有する。それぞれのメモリセルは、基板上面の上方に配設され、基板上面から絶縁されたワード線ゲート３０ｂを含む。それぞれのメモリセルはまた、ソース領域１６から、トレンチ１８の底部に沿って、トレンチ１８の側壁に沿って、かつ基板の表面に沿ってドレイン領域３４まで延在するチャネル領域３６を含む。トレンチに沿ったチャネル領域の部分の導電性は、浮遊ゲートによって制御される。基板１０の表面に沿ったチャネル領域の部分の導電性は、ワード線ゲート３０ｂによって制御される。チャネル領域の水平部分は浮遊ゲートに向けられており、ホットエレクトロン注入を強化するため、浮遊ゲートのプログラミングが強化される。消去ゲートは、浮遊ゲートから消去ゲートへの電子のファウラーノルドハイムトンネリングの効率を上げる目的で、浮遊ゲートの上面に形成された切欠きに対向し、その中に延在する下側角部を含むため、消去が強化される。最後に、トレンチが両方の対向する側面からソース領域１６の横幅を画定するだけでなく、更に両方の対向する側面からのそれぞれの浮遊ゲートの横寸法を画定し（それぞれの浮遊ゲート及びそれを取り囲む絶縁層２０は、トレンチを完全に充填するため）、チャネル領域の対応する部分を画定するため、メモリセル対の小型化が強化される。
図２Ａ〜図２Ｅは、別の実施形態の形成を示す。この実施形態の形成は、図１Ｉに示される構造体と同じ構造体で始まる。図２Ａに示すように、マスキング工程が実行されて、ポリ層３０にフォトレジスト４０の層が形成され、浮遊ゲート２２の上方及び浮遊ゲート２２間に配設されたフォトレジストの部分が除去されて、下にあるポリ層３０が露出する。次いで、図２Ｂ（フォトレジスト４０の除去後）に示すように、ポリエッチングが実行されて、ポリ層３０の露出部分が除去され、ワード線ゲート３０ｂが残される。図２Ｃに示すように、酸化物層４２が構造体の上方に形成される（既存の露出した酸化物層を最初に除去することを含み得る）。次いで、図２Ｄに示すように、ポリシリコン４４の層が構造体の上方に形成される。次いで、ポリ４４の上部が除去されて（例えば、ＣＭＰを使用して）、ワード線ゲート３０ｂ間にポリブロック４４が残される。次いで、ドレイン領域３４は注入によって形成されて、図２Ｅに示す最終構造体が得られる。ポリブロック４４は、浮遊ゲートの部分に横方向に隣接し、浮遊ゲート上側角部の切欠きに対向する下部と、浮遊ゲートの上方に、かつ上方で延在する上部と、を有する消去ゲートである。
図３Ａ〜図３Ｃは、別の実施形態の形成を示す。この実施形態の形成は、図１Ｌに示す構造体で始まる。図３Ａに示すように、絶縁層（例えば、酸化物）５０は、消去ゲート３０ａ及びワード線ゲート３０ｂの露出した上面及び側面を含む構造体に形成される。次いで、図３Ｂに示すように、ポリシリコン５２が構造体の上方に堆積される。次いで、図３Ｃに示すように、ポリエッチングが実行されてポリ５２の上部が除去され、それぞれが浮遊ゲート２２のうちの１つの上方に配設され、浮遊ゲート２２のうちの１つから絶縁され、かつ消去ゲート３０ａとワード線ゲート３０ｂのうちの１つとの間に配設され、消去ゲート３０ａとワード線ゲート３０ｂのうちの１つから絶縁されたポリブロック５２が残される。ドレイン領域は、ポリブロック５２の形成前又は形成後に形成され得る。ポリブロック５２は、浮遊ゲートへの容量結合を介してメモリセルの動作をより強化するために使用され得る制御ゲートを構成する。
図４Ａ〜図４Ｄは、別の実施形態の形成を示す。この実施形態の形成は、図１Ｌに示す構造体で始まる。図４Ａに示すように、ポリエッチングが使用されて、消去ゲート３０ａの上部が除去される（フォトリソグラフィープロセスを使用する）。消去ゲート３０ａの上面の高さは、基板上面の高さと同じであってもよく、又はそれより高く延在していてもよい。次いで、絶縁層６０が構造体の上方に形成される。この絶縁層は、単一材料の層であってもよく、又は図４Ｂに示すように、複数の副層（例えば、ＯＮＯ、すなわち酸化物−窒化物−酸化物）を有してもよい。次いで、図４Ｃに示すように、ポリシリコン６２が構造体の上方に堆積される。次いで、図４Ｄに示すように、ポリエッチングが実行されて、ポリ６２の上部が除去され、浮遊ゲート２２及び消去ゲート３０ａの上方に配設され、浮遊ゲート２２及び消去ゲート３０ａから絶縁され、かつワード線ゲート３０ｂ間に配設され、ワード線ゲート３０ｂから絶縁されたポリブロック６２が残される。ポリブロック６２は、浮遊ゲートとの容量結合を介してメモリセルの動作をより強化するために使用され得る、両方のメモリセルと共有される制御ゲートを構成する。
図５Ａ〜図５Ｈは、別の実施形態の形成を示す。この実施形態の形成は、図１Ｃに示す構造体で始まる。図５Ａに示すように、ポリエッチングが使用されて、上部ポリ２２が除去され、ポリ２２の上面が窒化物層１４の上面と底面との間に（すなわち、基板表面の高さより上に）なるように陥凹する。絶縁層（例えば、酸化物）７０の層が、ポリブロック２２の露出した上面に形成される。次いで、図５Ｃに示すように、ポリ堆積が実行されて、構造体の上方にポリ層７２が形成される。図５Ｄに示すように、ポリエッチング又は除去プロセスが実行されて（例えば、ＣＭＰ）、ポリ層７２がトレンチ１８内の部分を除いて除去され、続いてポリエッチバックが実行されてポリブロック７２の表面が酸化物２０よりも低くなる。ポリブロック７２は消去ゲートである。図５Ｅに示すように、酸化物堆積が実行され、次いで酸化物２０が酸化物ＣＭＰによって窒化物１４の上面から除去され、消去ゲート７２の上面に酸化物層７４が残される。図５Ｆに示すように、窒化物エッチングが使用されて窒化物１４が除去され、酸化物エッチングが使用されて、浮遊ゲート２２間の基板表面の酸化物１２の部分が除去される。図５Ｇに示すように、ポリシリコン堆積が実行されて、構造体上方にポリ層７６が形成される。ポリエッチングが実行されてポリ７６の上部が除去され、基板表面に（電気的に接触して）、消去ゲート７２の間に（それから絶縁されて）配設されたポリブロック７６ａが残され、消去ゲート７２の外側に、消去ゲート７２から絶縁されたポリブロック７６ｂが残される。次いで、注入が実行されて、ドレイン領域３４が形成される。最終構造体を図５Ｈに示す。この実施形態では、ポリブロック７６ａは、ソース領域１６と電気的に接触し、より良好な導電性のために拡張ソース線を形成する。ポリブロック７６ｂはワード線ゲートである。
図６Ａ〜図６Ｃは、別の実施形態の形成を示す。この実施形態の形成は、図５Ｅに示す構造体で始まる。この実施形態におけるポリ７２は、制御ゲートを構成することになる。図６Ａに示すように、窒化物１４が除去される。マスキング工程及び注入が実行されて、ポリブロック２２の間の基板内にソース領域１６が形成される。図６Ｂに示すように、ポリシリコン堆積が実行されて、構造体の上方にポリ層１７６が形成される。ポリエッチングが実行されて、ポリ１７６の上部が除去され、基板１０のソース領域１６の上方に配設され、基板１０のソース領域１６から絶縁され、かつポリブロック７２間に横方向に配設され、ポリブロック７２から絶縁されたポリブロック１７６ａが残され、ポリブロック７２の外側に横方向に、ポリブロック７２から絶縁されたポリブロック１７６ｂが残される。次いで、注入が実行されてドレイン領域３４が形成される。最終構造体を図６Ｃに示す。この実施形態では、ポリブロック１７６ａは消去ゲートであり、ポリブロック７２は制御ゲートであり、ポリブロック１７６ｂはワード線ゲートである。
図７Ａ〜図７Ｂは、別の実施形態の形成を示す。この実施形態の形成は、図１Ｅに示す構造体で始まる。マスキング工程及び注入が実行されて、ポリブロック２２の間の基板内にソース領域１６が形成される。図７Ａに示すように、ポリシリコン堆積が実行されて、構造体の上方にポリ層１３０が形成される。マスキング工程及びポリエッチングが実行されて、ソース領域１６の上方及びポリブロック２２の部分の上方のポリ３０の部分が除去され、ポリブロック１３０ａがワード線ゲートとして残される。次いで、注入が実行されてドレイン領域３４が形成される。最終構造体を図７Ｂに示す。ここで、それぞれのメモリセルは、浮遊ゲート２２及びワード線ゲート１３０ａの２ゲートのみを含む。
図８Ａ〜図８Ｂは、別の実施形態の形成を示す。この実施形態の形成は、図１Ｅに示す構造体で始まる。マスキング工程及び注入が実行されて、ポリブロック２２の間の基板内にソース領域１６が形成される。図８Ａに示すように、ポリシリコン堆積が実行されて、構造体の上方にポリ層１３０が形成される。ポリエッチングが実行されて、ポリ１３０の部分が除去され、ソース領域１６の上方に、ソース領域１６から絶縁されたポリブロック１３０ａと、基板に、基板から絶縁されたポリブロック１３０ｂが残される。次いで、注入が実行されてドレイン領域３４が形成される。最終構造体を図８Ｂに示す。ポリブロック１３０ａはワード線ゲートであり、ポリブロック１３０ｂは消去ゲートである。
図９Ａ〜図９Ｄは、別の実施形態の形成を示す。この実施形態の形成は、図７Ｂに示される構造体で始まるが、ドレイン領域のポリエッチング及び注入形成は行われない。次いで、絶縁層６０が構造体の上方に形成される。この絶縁層は、単一材料の層であってもよく、又は図９Ａに示すように、複数の副層（例えば、ＯＮＯ、すなわち、酸化物−窒化物−酸化物）を有してもよい。次いで、図９Ｂに示すように、ポリシリコン６２が構造体の上方に堆積される。次いで、図９Ｃに示すように、ポリエッチングが実行されてポリ１６２の部分が除去され、浮遊ゲート２２及びソース領域１６の上方に配設され、ソース領域１６から絶縁され、かつワード線ゲート３０ｂ間に配設され、ワード線ゲート３０ｂから絶縁されたポリブロック１６２が残される。図９Ｄに示すように、マスキング工程及びエッチングが使用されて絶縁層６０及びポリブロック３０ｂの部分が除去され、次いで、注入が実行されてドレイン領域３４が形成される。ポリブロック１６２は、両方のメモリセルと共有される消去ゲートを構成する。
図１０Ａ〜図１０Ｄは、別の実施形態の形成を示す。この実施形態の形成は、図８Ｂの構造体で始まるが、ドレイン領域のポリエッチング及び注入は行われない。絶縁層（例えば、酸化物）１５０は、図１０Ａに示すように、消去ゲート３０ａ及びワード線ゲート３０ｂの露出した上面及び側面を含む構造体に形成される。次いで、図１０Ｂに示すように、ポリシリコン１５２が構造体の上方に堆積される。次いで、図１０Ｃに示すように、ポリエッチングが実行されてポリ１５２の上部が除去され、それぞれ浮遊ゲート２２のうちの１つの上方に配設され、浮遊ゲート２２のうちの１つから絶縁され、かつ消去ゲート３０ａとワード線ゲート３０ｂのうちの１つとの間に配設され、消去ゲート３０ａとワード線ゲート３０ｂのうちの１つから絶縁されたポリブロック１５２が残される。図１０Ｄに示すように、マスキング工程及びエッチングが使用されて絶縁層１５０及びポリブロック３０ｂの部分が除去され、次いで、注入が実行されてドレイン領域３４が形成される。ポリブロック１５２は、浮遊ゲートへの容量結合を介してメモリセルの動作をより強化するために使用され得る制御ゲートを構成する。
本発明は、本明細書に図示した上記実施形態（複数可）に限定されるものではなく、任意の請求の範囲にあるあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書における本発明への言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上記で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものとみなされるべきではない。更に、特許請求及び明細書から明らかであるように、全ての方法のステップが例示又は請求した正確な順序で実施される必要はなく、むしろ任意の順序で本発明のメモリセル構成の適切な形成が可能である。単一の材料層は、複数のかかる又は類似の材料層として形成することができ、そして、逆もまた同様である。最後に、本明細書で使用される、用語「形成」及び「形成される」とは、材料堆積、材料化成、又は開示又は特許請求される材料を提供する際の任意の他の技法を含むものとする。
本明細書で使用される、用語「の上方に（over）」及び「に（on）」は共に、「に直接的に」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「の上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「取り付けられた」は、「直接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「直接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結していない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結している）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接的に基板にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。

Claims (27)

  1. メモリセル対であって、該メモリ対は、
    上面を有する半導体基板と、
    前記上面に形成され、互いに離間した第１及び第２のトレンチと、
    前記第１のトレンチ内に配設され、前記基板から絶縁された導電性材料の第１の浮遊ゲートと、
    前記第２のトレンチ内に配設され、前記基板から絶縁された導電性材料の第２の浮遊ゲートと、
    前記上面内に延在する第１の部分を有し、前記第１の浮遊ゲートと前記第２の浮遊ゲートとの間に横方向に配設され、前記第１及び第２の浮遊ゲートから絶縁された導電性材料の消去ゲートと、
    前記第１の浮遊ゲートに隣接する前記上面の一部分の上方に配設され、前記第１の浮遊ゲートに隣接する前記上面の前記一部分から絶縁された導電性材料の第１のワード線ゲートと、
    前記第２の浮遊ゲートに隣接する前記上面の一部分の上方に配設され、前記第２の浮遊ゲートに隣接する前記上面の前記一部分から絶縁された導電性材料の第２のワード線ゲートと、
    前記第１の浮遊ゲートと前記第２の浮遊ゲートとの間に横方向に、かつ前記消去ゲートの前記第１の部分の下に垂直に、前記基板内に形成されたソース領域と、
    前記第１のワード線ゲートに隣接する前記上面の一部分内に形成された第１のドレイン領域と、
    前記第２のワード線ゲートに隣接する前記上面の一部分内に形成された第２のドレイン領域と、を備え、
    前記基板の第１のチャネル領域は、少なくとも前記第１のトレンチの下に、前記第１のトレンチの側壁に沿って、かつ前記第１のワード線ゲートの下に配設された前記上面の一部分に沿って延在することを含めて、前記ソース領域から前記第１のドレイン領域まで延在し、
    前記基板の第２のチャネル領域は、少なくとも前記第２のトレンチの下に、前記第２のトレンチの側壁に沿って、かつ前記第２のワード線ゲートの下に配設された前記上面の一部分に沿って延在することを含めて、前記ソース領域から前記第２のドレイン領域まで延在している、メモリセル対。
  2. 前記第１のトレンチは内部に、前記第１の浮遊ゲートと、前記基板から前記第１の浮遊ゲートを絶縁する絶縁材料とのみを含み、前記第２のトレンチは内部に、前記第２の浮遊ゲートと、前記基板から前記第２の浮遊ゲートを絶縁する絶縁材料とのみを含む、請求項１に記載のメモリセル対。
  3. 前記消去ゲートは、前記第１及び第２の浮遊ゲートの上方に、かつ少なくとも部分的に垂直に延在する第２の部分を更に含む、請求項１に記載のメモリセル対。
  4. 前記浮遊ゲートのそれぞれは、切欠きが形成された上面を含み、前記消去ゲートの下部は、前記切欠きのそれぞれの中に延在している、請求項３に記載のメモリセル対。
  5. 前記消去ゲートの前記第２の部分と前記第１のワード線ゲートとの間に横方向に配設され、前記消去ゲートの前記第２の部分及び前記第１のワード線ゲートから絶縁され、かつ前記第１の浮遊ゲートの上方に垂直に配設され、前記第１の浮遊ゲートから絶縁された導電性材料の第１の制御ゲートと、
    前記消去ゲートの前記第２の部分と前記第２のワード線ゲートとの間に横方向に配設され、前記消去ゲートの前記第２の部分及び前記第２のワード線ゲートから絶縁され、かつ前記第２の浮遊ゲートの上方に垂直に配設され、前記第２の浮遊ゲートから絶縁された導電性材料の第２の制御ゲートと、を更に備える、請求項３に記載のメモリセル対。
  6. 前記第１のワード線ゲートと前記第２のワード線ゲートとの間に横方向に配設され、前記第１及び第２のワード線ゲートから絶縁され、かつ前記消去ゲート並びに前記第１及び第２の浮遊ゲートの上方に垂直に配設され、前記消去ゲート並びに前記第１及び第２の浮遊ゲートから絶縁された導電性材料の制御ゲートを更に備える、請求項１に記載のメモリセル対。
  7. メモリセル対であって、
    上面を有する半導体基板と、
    前記上面に形成され、互いに離間した第１及び第２のトレンチと、
    前記第１のトレンチ内に配設され、前記基板から絶縁された導電性材料の第１の浮遊ゲートと、
    前記第２のトレンチ内に配設され、前記基板から絶縁された導電性材料の第２の浮遊ゲートと、
    前記第１の浮遊ゲートに隣接する前記上面の一部分の上方に配設され、前記第１の浮遊ゲートに隣接する前記上面の前記一部分から絶縁された導電性材料の第１のワード線ゲートと、
    前記第２の浮遊ゲートに隣接する前記上面の一部分の上方に配設され、前記第２の浮遊ゲートに隣接する前記上面の前記一部分から絶縁された導電性材料の第２のワード線ゲートと、
    前記第１の浮遊ゲートと前記第２浮遊ゲートとの間に横方向に、前記基板内に形成されたソース領域と、
    前記第１のワード線ゲートに隣接する前記上面の一部分内に形成された第１のドレイン領域と、
    前記第２のワード線ゲートに隣接する前記上面の一部分内に形成された第２のドレイン領域と、を備え、
    前記基板の第１のチャネル領域は、少なくとも前記第１のトレンチの下に、前記第１のトレンチの側壁に沿って、かつ前記第１のワード線ゲートの下に配設された前記上面の一部分に沿って延在することを含めて、前記ソース領域から前記第１のドレイン領域まで延在し、
    前記基板の第２のチャネル領域は、少なくとも前記第２のトレンチの下に、前記第２のトレンチの側壁に沿って、かつ前記第２のワード線ゲートの下に配設された前記上面の一部分に沿って延在することを含めて、前記ソース領域から前記第２のドレイン領域まで延在している、メモリセル対。
  8. 前記第１のトレンチは内部に、前記第１の浮遊ゲートと、前記基板から前記第１の浮遊ゲートを絶縁する絶縁材料とのみを含み、前記第２のトレンチは内部に、前記第２の浮遊ゲートと、前記基板から前記第２の浮遊ゲートを絶縁する絶縁材料とのみを含む、請求項７に記載のメモリセル対。
  9. 前記第１の浮遊ゲートの上方に配設され、前記第１の浮遊ゲートから絶縁された導電性材料の第１の消去ゲートであって、前記第１のワード線ゲートは、前記第１の消去ゲートに横方向に隣接し、前記第１の消去ゲートから絶縁されている、第１の消去ゲートと、
    前記第２の浮遊ゲートの上方に配設され、前記第２の浮遊ゲートから絶縁された導電性材料の第２の消去ゲートであって、前記第２のワード線ゲートは、前記第２の消去ゲートに横方向に隣接し、前記第２の消去ゲートから絶縁されている、第２の消去ゲートと、を更に備える、請求項７に記載のメモリセル対。
  10. 前記ソース領域の上方に配設され、前記ソース領域と電気的に接触し、かつ前記第１の消去ゲートと前記第２の消去ゲートとの間に横方向に配設され、前記第１及び第２の消去ゲートから絶縁された導電性材料のブロックを更に備える、請求項９に記載のメモリセル対。
  11. 前記ソース領域の上方に配設され、前記ソース領域から絶縁され、かつ前記第１の消去ゲートと前記第２の消去ゲートとの間に横方向に配設され、前記第１及び第２の消去ゲートから絶縁された導電性材料のブロックを更に備える、請求項９に記載のメモリセル対。
  12. 前記第１及び第２の浮遊ゲートの上方に配設され、前記第１及び第２の浮遊ゲートから絶縁された導電性材料の消去ゲートを更に備える、請求項７に記載のメモリセル対。
  13. 導電性材料の前記消去ゲートは、酸化物、窒化物、酸化物層によって前記第１及び第２の浮遊ゲートから絶縁されている、請求項１２に記載のメモリセル対。
  14. 前記第１の浮遊ゲートの上方に配設され、前記第１の浮遊ゲートから絶縁され、かつ前記消去ゲートと前記第１のワード線ゲートとの間に横方向に配設され、前記消去ゲート及び前記第１のワード線ゲートから絶縁された導電性材料の第１の制御ゲートと、
    前記第２の浮遊ゲートの上方に配設され、前記第２の浮遊ゲートから絶縁され、かつ前記消去ゲートと前記第２のワード線ゲートとの間に横方向に配設され、前記消去ゲート及び前記第２のワード線ゲートから絶縁された導電性材料の第２の制御ゲートと、を更に備える、請求項１２に記載のメモリセル対。
  15. メモリセル対を形成する方法であって、
    離間した第１及び第２のトレンチを半導体基板の上面に形成するステップと、
    前記第１のトレンチ内に、前記基板から絶縁された導電性材料の第１の浮遊ゲートを形成するステップと、
    前記第２のトレンチ内に、前記基板から絶縁された導電性材料の第２の浮遊ゲートを形成するステップと、
    前記上面内に延在する第１の部分を有し、前記第１の浮遊ゲートと前記第２の浮遊ゲートとの間に横方向に配設され、前記第１及び第２の浮遊ゲートから絶縁された導電性材料の消去ゲートを形成するステップと、
    前記第１の浮遊ゲートに隣接する前記上面の一部分の上方に、前記第１の浮遊ゲートに隣接する前記上面の前記一部分から絶縁された導電性材料の第１のワード線ゲートを形成するステップと、
    前記第２の浮遊ゲートに隣接する前記上面の一部分の上方に、前記第２の浮遊ゲートに隣接する前記上面の前記一部分から絶縁された導電性材料の第２のワード線ゲートを形成するステップと、
    前記第１の浮遊ゲートと前記第２の浮遊ゲートとの間に横方向に、かつ前記消去ゲートの前記第１の部分の下に垂直に、前記基板内にソース領域を形成するステップと、
    前記第１のワード線ゲートに隣接する前記上面の一部分に第１のドレイン領域を形成するステップと、
    前記第２のワード線ゲートに隣接する前記上面の一部分に第２のドレイン領域を形成するステップと、を含み、
    前記基板の第１のチャネル領域は、少なくとも前記第１のトレンチの下に、前記第１のトレンチの側壁に沿って、かつ前記第１のワード線ゲートの下に配設された前記上面の一部分に沿って延在することを含めて、前記ソース領域から前記第１のドレイン領域まで延在し、
    前記基板の第２のチャネル領域は、少なくとも前記第２のトレンチの下に、前記第２のトレンチの側壁に沿って、かつ前記第２のワード線ゲートの下に配設された前記上面の一部分に沿って延在することを含めて、前記ソース領域から前記第２のドレイン領域まで延在している、方法。
  16. 前記第１のトレンチは内部に、前記第１の浮遊ゲートと、前記基板から前記第１の浮遊ゲートを絶縁する絶縁材料とのみを含み、前記第２のトレンチは内部に、前記第２の浮遊ゲートと、前記基板から前記第２の浮遊ゲートを絶縁する絶縁材料とのみを含む、請求項１５に記載の方法。
  17. 前記消去ゲートは、前記第１及び第２の浮遊ゲートの上方に、少なくとも部分的に垂直に延在する第２の部分を更に含み、前記浮遊ゲートのそれぞれは、切欠きが形成された上面を含み、前記消去ゲートの下部は、前記切欠きのそれぞれの中に延在している、請求項１５に記載の方法。
  18. 前記消去ゲートの前記第２の部分と前記第１のワード線ゲートとの間に横方向に、前記消去ゲートの前記第２の部分及び前記第１のワード線ゲートから絶縁された、かつ前記第１の浮遊ゲートの上方に垂直に、前記第１の浮遊ゲートから絶縁された導電性材料の第１の制御ゲートを形成するステップと、
    前記消去ゲートの前記第２の部分と前記第２のワード線ゲートとの間に横方向に、前記消去ゲートの前記第２の部分及び前記第２のワード線ゲートから絶縁された、かつ前記第２の浮遊ゲートの上方に垂直に、前記第２の浮遊ゲートから絶縁された導電性材料の第２の制御ゲートを形成するステップと、を更に含む、請求項１７に記載の方法。
  19. 前記第１のワード線ゲートと前記第２のワード線ゲートとの間に横方向に、前記第１及び第２のワード線ゲートから絶縁された、かつ前記消去ゲート並びに前記第１及び第２の浮遊ゲートの上方に垂直に、前記消去ゲート並びに前記第１及び第２の浮遊ゲートから絶縁された導電性材料の制御ゲートを形成するステップを更に含む、請求項１５に記載の方法。
  20. メモリセル対を形成する方法であって、
    離間した第１及び第２のトレンチを半導体基板の上面に形成するステップと、
    前記第１のトレンチ内に、前記基板から絶縁された導電性材料の第１の浮遊ゲートを形成するステップと、
    前記第２のトレンチ内に、前記基板から絶縁された導電性材料の第２の浮遊ゲートを形成するステップと、
    前記第１の浮遊ゲートに隣接する前記上面の一部分の上方に、前記第１の浮遊ゲートに隣接する前記上面の前記一部分から絶縁された導電性材料の第１のワード線ゲートを形成するステップと、
    前記第２の浮遊ゲートに隣接する前記上面の一部分の上方に、前記第２の浮遊ゲートに隣接する前記上面の前記一部分から絶縁された導電性材料の第２のワード線ゲートを形成するステップと、
    前記第１の浮遊ゲートと前記第２浮遊ゲートとの間に横方向に、前記基板内にソース領域を形成するステップと、
    前記第１のワード線ゲートに隣接する前記上面の一部分に第１のドレイン領域を形成するステップと、
    前記第２のワード線ゲートに隣接する前記上面の一部分に第２のドレイン領域を形成するステップと、を含み、
    前記基板の第１のチャネル領域は、少なくとも前記第１のトレンチの下に、前記第１のトレンチの側壁に沿って、かつ前記第１のワード線ゲートの下に配設された前記上面の一部分に沿って延在することを含めて、前記ソース領域から前記第１のドレイン領域まで延在し、
    前記基板の第２のチャネル領域は、少なくとも前記第２のトレンチの下に、前記第２のトレンチの側壁に沿って、かつ前記第２のワード線ゲートの下に配設された前記上面の一部分に沿って延在することを含めて、前記ソース領域から前記第２のドレイン領域まで延在している、方法。
  21. 前記第１のトレンチは内部に、前記第１の浮遊ゲートと、前記基板から前記第１の浮遊ゲートを絶縁する絶縁材料とのみを含み、前記第２のトレンチは内部に、前記第２の浮遊ゲートと、前記基板から前記第２の浮遊ゲートを絶縁する絶縁材料とのみを含む、請求項２０に記載の方法。
  22. 前記第１の浮遊ゲートの上方に、前記第１の浮遊ゲートから絶縁された導電性材料の第１の消去ゲートを形成するステップであって、前記第１のワード線ゲートは、前記第１の消去ゲートに横方向に隣接し、前記第１の消去ゲートから絶縁されている、形成するステップと、
    前記第２の浮遊ゲートの上方に、前記第２の浮遊ゲートから絶縁された導電性材料の第２の消去ゲートを形成するステップであって、前記第２のワード線ゲートは、前記第２の消去ゲートに横方向に隣接し、前記第２の消去ゲートから絶縁されている、形成するステップと、を更に含む、請求項２０に記載の方法。
  23. 前記ソース領域の上方に、前記ソース領域と電気的に接触する、かつ前記第１の消去ゲートと前記第２の消去ゲートとの間に横方向に、前記第１及び第２の消去ゲートから絶縁された導電性材料のブロックを形成するステップを更に含む、請求項２２に記載の方法。
  24. 前記ソース領域の上方に、前記ソース領域から絶縁された、かつ前記第１の消去ゲートと前記第２の消去ゲートとの間に横方向に、前記第１及び第２の消去ゲートから絶縁された導電性材料のブロックを形成するステップを更に含む、請求項２２に記載の方法。
  25. 前記第１及び第２の浮遊ゲートの上方に、前記第１及び第２の浮遊ゲートから絶縁された導電性材料の消去ゲートを形成するステップを更に含む、請求項２０に記載の方法。
  26. 導電性材料の前記消去ゲートは、酸化物、窒化物、酸化物層によって前記第１及び第２の浮遊ゲートから絶縁されている、請求項２５に記載の方法。
  27. 前記第１の浮遊ゲートの上方に、前記第１の浮遊ゲートから絶縁された、かつ前記消去ゲートと前記第１のワード線ゲートとの間に、前記消去ゲート及び前記第１のワード線ゲートから絶縁された導電性材料の第１の制御ゲートを形成するステップと、
    前記第２の浮遊ゲートの上方に、前記第２の浮遊ゲートから絶縁された、かつ前記消去ゲートと前記第２のワード線ゲートとの間に横方向に、前記消去ゲート及び前記第２のワード線ゲートから絶縁された導電性材料の第２の制御ゲートを形成するステップと、を更に含む、請求項２５に記載の方法。
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