CN104637946A - 非易失性半导体存储装置 - Google Patents
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- 238000003860 storage Methods 0.000 title claims abstract description 45
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 239000000758 substrate Substances 0.000 description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 21
- 229920005591 polysilicon Polymers 0.000 description 21
- 229910052751 metal Inorganic materials 0.000 description 19
- 239000002184 metal Substances 0.000 description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 17
- 229910052814 silicon oxide Inorganic materials 0.000 description 17
- 238000005229 chemical vapour deposition Methods 0.000 description 14
- 238000000034 method Methods 0.000 description 13
- 239000002245 particle Substances 0.000 description 13
- 230000004888 barrier function Effects 0.000 description 12
- 238000005530 etching Methods 0.000 description 12
- 239000011229 interlayer Substances 0.000 description 11
- 239000010410 layer Substances 0.000 description 10
- 229910052721 tungsten Inorganic materials 0.000 description 10
- 239000010937 tungsten Substances 0.000 description 10
- 210000004027 cell Anatomy 0.000 description 9
- 238000002955 isolation Methods 0.000 description 8
- 210000000352 storage cell Anatomy 0.000 description 8
- 239000012535 impurity Substances 0.000 description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 238000010276 construction Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000003321 amplification Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000003475 lamination Methods 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- -1 tungsten nitride Chemical class 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 239000004411 aluminium Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000008719 thickening Effects 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- MFHHXXRRFHXQJZ-UHFFFAOYSA-N NONON Chemical compound NONON MFHHXXRRFHXQJZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000012163 sequencing technique Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
一种非易失性半导体存储装置包括NAND串，该NAND串包括布置在第一方向上的存储基元和布置为在第一方向上与位于存储基元的末端的第一存储基元相邻的选择栅。第一间隙布置在存储基元之间，并且第二间隙布置在第一存储基元和选择栅之间。此外，在横截面形状中，第二间隙的上端高于第一间隙的上端，并且第二间隙的上部弯曲。
Description
相关申请的交叉引用
本申请是基于2013年11月13日提交的申请号为61/903,460的美国临时专利申请并要求该申请的优先权益，该申请的全部内容通过引用的方式并入于此。
技术领域
本文所公开的实施例一般地涉及一种非易失性半导体存储装置。
背景技术
一般要求减小诸如NAND闪存的非易失性半导体存储装置中的芯片尺寸。这通常是通过减小所谓的NAND串的长度来实现。减小存储基元（cell）和选择栅（gate）之间的距离对于减小NAND串的长度是有效的。然而，减小存储基元和选择栅之间的距离可能增大在存储基元和选择栅之间出现的漏电流的量。
发明内容
本发明的实施例实现一种在不增大存储基元和选择栅之间的漏电流量的情况下能够减小存储基元和选择栅之间距离的非易失性半导体存储装置。
在一个实施例中，非易失性半导体存储装置包括NAND串，该NAND串包括布置在第一方向上的存储基元和布置为在第一方向上与位于存储基元的末端的第一存储基元相邻的选择栅。第一间隙布置在存储基元之间，并且第二间隙布置在第一存储基元和选择栅之间。此外，在横截面形状中，第二间隙的上端高于第一间隙的上端，并且第二间隙的上部弯曲。
附图说明
图1是示意性说明在一个实施例的NAND闪存装置中设置的存储基元块的电气配置的方框图的一个实例。
图2是部分存储基元区域M的平面布局的一个示意性实例。
图3A和3B是示意性说明一个实施例的NAND闪存装置的垂直剖视图的实例。
图4A是气隙AG1的放大剖视图的一个示意性实例，而图4B是气隙AG2的放大剖视图的一个示意性实例。
图5A到5C是按照时间顺序说明选择栅SG附近的绝缘膜22的形成的剖视图的示意性实例。
图6A到14A和图6B到14B分别例示了一个实施例的NAND闪存装置的制造工艺流程的一个阶段。
图15是字线WL的接合部分的平面图的一个实例。
具体实施方式
（第一实施例）
通过参考图1至图15的NAND闪存装置应用在下文中描述非易失性半导体存储装置的第一实施例。在接下来的描述中，功能和结构相同的元件标以相同的附图标记。附图没有按照比例绘制，因此，不反映特征（例如厚度与平面尺寸的相互关系和不同层的相对厚度）的实际测量结果。此外，方向性术语（例如上、下、低、左、右）被用于带假设的相关上下文中，该假设是指后面所描述的半导体衬底的表面朝上，并在这个表面上形成了电路。这样，方向性术语不一定对应于基于重力加速度的方向。在接下来的描述中，为了便于说明而使用XYZ正交坐标系。在该坐标系中，X方向和Y方向指示方向平行于半导体衬底的表面的方向，并彼此正交。X方向指示的是字线WL延伸的方向，并且Y方向（正交于Y方向）指示的是位线BL延伸的方向。本实施例基于作为非易失性半导体存储装置的一个实例的NAND闪存来描述，并且在任何适用的时候将参考互换性技术。
图1是说明NAND闪存装置的存储基元块的电气配置的示意图的一个实例。如图1所示，NAND闪存装置1主要包含通过以矩阵布置的多个存储基元来配置的存储基元阵列Ar。
位于存储基元区域M中的存储基元阵列Ar包括多个单位（unit）存储基元UC。单位存储基元UC包括连接到位线BL0到BLn-1的选择晶体管STD和连接到源极线（source line）SL的选择晶体管STS。在选择晶体管STD和STS之间，m（m=2k，例如）个串联连接的存储基元晶体管MT0到MTm-1，布置在选择晶体管STD和STS之间。
单位存储基元UC构成存储基元块，并且多个存储基元块构成存储基元阵列Ar。单个块包含沿着行方向（如图1所示的左和右方向）排列的n个单位存储基元UC。存储基元阵列Ar构成沿着列方向（如图1所示的上和下方向）排列的多个块。为简单起见图1仅示出了一个块。
选择晶体管STD的栅极被连接到控制线SGD。连接到位线BL0到BLn-1的第m个存储基元晶体管MTm-1的控制栅极被连接到字线WLm-1。连接到位线BL0到BLn-1的第三存储基元晶体管MT2的控制栅极被连接到字线WL2。连接到位线BL0到BLn-1的第二个存储基元晶体管MT1的控制栅极被连接到字线WL1。连接到位线BL0到BLn-1的第一存储基元晶体管MT0的控制栅极被连接到字线WL0。连接到源极线SL的选择晶体管STS的栅极被连接到控制线SGS。控制线SGD、字线WL0至WLm-1、控制线SGS和源极线SL分别和位线BL0到BLn-1交叉（intersect）。位线BL0至BLn-1被连接到未示出的感测放大器。
在行方向上排列的单位存储基元UC的选择晶体管STD的栅电极被公共的控制线SGD电连接。类似地，在行方向上排列的单位存储基元UC的选择晶体管STS的栅电极被公共的控制线SGS电连接。每个选择晶体管STS的源极被连接到公共的源极线SL。在行方向上排列的单位存储基元UC的存储基元晶体管MT0至MTm-1的栅电极各自分别被字线WL0至WLm-1电连接。
图2是部分存储基元区域M的平面布局的一个示意性实例。为简单起见，字线WL0至WLm-1和存储基元晶体管MT0至MTm-1在下文中也被称为字线WL和存储基元晶体管MT。
如图2所示，源极线SL、控制线SGS和控制线SGD分别在X方向上（如图1所示的行方向）延伸，并且在Y方向上（如图1所示的列方向）彼此分隔。
元件隔离区域Sb在Y方向上延伸。该元件隔离区域Sb采用STI（浅沟槽隔离）结构，其中沟槽填充有绝缘膜。元件隔离区域Sb在X方向上彼此以预定的距离隔开。这样，在X方向上，元件隔离区域Sb隔离了沿Y方向形成在半导体衬底2的表层中的元件区域Sa。换句话说，元件隔离区域Sb位于元件隔离区域Sa之间，意味着半导体衬底，被元件隔离区域Sb划定为元件区域Sa。未示出的位线BL沿Y方向排列，从而被布置在元件区域Sa的上方，并且以预定距离彼此隔离。位线BL通过位线接头（contact）BLC而被连接到元件区域Sa。
字线WL延伸在正交于元件区域Sa的方向上（如图2所示的X方向）。字线WL在Y方向上彼此分隔预定的距离。在位于与字线WL的交叉处的元件区域Sa的上方，布置存储基元晶体管MT。在Y方向上相邻的存储基元晶体管MT构成也被称为存储基元串的NAND串的一部分。
在位于与控制线SGS和SGD的交叉处的元件区域Sa的上方，布置选择晶体管STS和STD。选择晶体管STS和STD被布置为在Y方向上与位于NAND串两端的存储基元晶体管MT（存储基元MG1）的外侧相邻。
连接到源极线SL的选择晶体管STS在X方向上排列，并且选择晶体管STS的栅电极通过控制线SGS而电互连。选择晶体管STS的栅电极形成在与控制线SGS交叉的元件区域Sa的上方。源极接头SLC被设置在源极线SL和位线BL的交叉处。
选择晶体管STD在X方向上排列，并且选择晶体管STD的栅电极通过控制线SGD而电互连。选择晶体管STD的栅电极形成在与控制线SGD交叉的元件区域Sa的上方。位线接头BLC被设置在位于相邻的选择晶体管STD之间的元件区域Sa中。
先前的描述概述了第一实施例的NAND闪存装置的基本结构。
第一实施例的结构将参照图3A和3B被详细描述。图3A和3B是示意性说明第一实施例的NAND闪存装置1的结构的垂直剖视图的实例。图3A是沿着图2的线3A-3A截取的横截面结构的剖视图的一个实例。图3B是沿着图2的线3B-3B截取的横截面结构的剖视图的一个实例。
图3A说明了存储基元区域的横截面结构。
参考图3A，存储基元MG被设置在半导体衬底10的上方。具有P导电性（conductivity）类型的硅衬底可以被用作半导体衬底10。在半导体衬底10的上方，形成栅极绝缘膜12，栅极绝缘膜12例如可以由通过热氧化半导体衬底10（硅衬底）获得的氧化硅膜来形成。
在栅极绝缘膜12的上方，通过层叠电荷存储层14、极间绝缘膜16和控制电极18来形成存储基元MG。例如，电荷存储层14可以由掺杂有杂质的多晶硅（第一多晶硅膜14a）来形成。杂质的实例包括磷、硼等。极间绝缘膜16的实例包括ONO（氧化物/氮化物/氧化物）膜（例如，由一个层叠在另一个之上的氧化硅膜、氮化硅膜和氧化硅膜来形成）；以及包括一个层叠在另一个之上的多晶硅和陷阱层（例如HfO）的结构。控制电极18，例如由掺杂有杂质的多晶硅（第二多晶硅膜18a）和层叠在第二多晶硅膜18a上方的金属膜18b来形成。第二多晶硅膜18a可以用诸如磷或硼的杂质掺杂。金属膜18b例如可以由通过溅射法所形成的钨（W）来形成。金属膜18b在其下部（换句话说，在与第二多晶硅膜18a的接触界面上）具有阻挡金属膜。例如，该阻挡金属膜可以由例如通过溅射法所形成的氮化钨（WN）来形成。在这种情况下，金属膜18b例如可以由氮化钨和钨的叠层来形成。该阻挡金属膜例如用于防止在构成第二多晶硅膜18a的多晶硅与构成金属膜18b的钨之间发生硅化物反应。极间绝缘膜16被设置在电荷存储层14和控制电极18之间。电荷存储层14和控制电极18通过极间绝缘膜16而彼此绝缘。
间隙存在于存储基元MG之间，并且用于覆盖该间隙的绝缘膜22被形成为在存储基元MG的上部之间延伸。因为该间隙的上部由起到盖子作用的绝缘膜22封闭，所以置于存储基元MG之间的该间隙是气隙AG1。绝缘膜22例如可以由通过等离子体CVD法所形成的氧化硅膜来形成。因为绝缘膜22是在提供较低覆盖率的情况下形成的，所以气隙AG1没有被绝缘膜22完全填充。其结果是，绝缘膜22可以在气隙AG1中形成，从而沿着存储基元MG的侧壁延伸。气隙AG1降低了存储基元MG之间的寄生电容。
在绝缘膜22的上方，第一层间绝缘膜24、阻挡膜26和第二层间绝缘膜28被设置。第一层间绝缘膜24和第二层间绝缘膜28可以由通过例如使用TEOS（四乙氧基硅烷）作为源气体的CVD法所形成的氧化硅膜来形成。阻挡膜26可以由例如通过CVD法所形成的氮化硅膜来形成。
图3B说明了沿着图2的线3B-3B截取的一部分（换句话说，相邻的单位存储基元UC的横截面结构）的一个实例。更具体地，图3B说明了沿着彼此相邻设置的各个单位存储基元UC的选择晶体管STS和存储基元MG截取的横截面的一个实例。单位存储基元UC的选择栅晶体管STD侧以类似的方式构成。图3B示出了设置在半导体衬底10上方的一对选择栅SG。在这对选择栅SG的Y方向侧，设置存储基元MG。在Y方向上与选择栅SG相邻的存储基元MG在下文中被称为存储基元MG1。在半导体衬底10的上方，形成栅极绝缘膜12。如图3B所示的存储基元MG的结构与基于图3A所述的存储基元MG基本上相同。选择栅SG包括设置在栅极绝缘膜12上方的下电极34、极间膜16和上电极38的叠层。下电极34包含第一多晶硅膜14a。上电极38包含第二多晶硅膜18a和层叠在第二多晶硅膜18a上方的金属膜18b。金属膜18b在其下部（换句话说，正如存储基元MG的情况那样，在与第二多晶硅膜18a的接触界面上）可以包括阻挡金属膜。
极间绝缘膜16被设置在下电极34和上电极38之间。极间绝缘膜16具有位于选择栅SG的Y方向中心的开口30。下电极34和上电极38通过开口30而电连接。盖式绝缘膜20被形成在上电极38的上方。掩模绝缘膜40被形成在盖式绝缘膜20的上方。选择栅叠层包含选择栅SG、盖式绝缘膜20和掩模绝缘膜40，因此比存储基元MG和盖式绝缘膜20的层叠结构高出在选择栅SG中增加的掩模绝缘膜40的厚度。
间隙存在于存储基元MG1和选择栅SG之间，并且用于覆盖该间隙的绝缘膜22被形成为在存储基元MG1和选择栅SG的上部之间延伸。因为该间隙的上部由起到盖子作用的绝缘膜22封闭，所以置于存储基元MG1和选择栅SG之间的间隙是气隙AG2。气隙AG2的上边缘的高度高于气隙AG1的上边缘的高度。在存储基元MG的底面（电荷存储层14的底面部分）的高度上，Y方向上的存储基元MG和选择栅SG之间的距离d1等于或窄于（小于）Y方向上的相邻的存储基元MG之间的距离d2。
在层间绝缘膜22的上方，设置第一层间绝缘膜24、阻挡膜26和第二层间绝缘膜28。在一对选择栅SG之间，形成接头44。侧壁绝缘膜42被形成为与绝缘膜22、掩模绝缘膜40和选择栅SG的侧壁接触。接头44的下部被连接到半导体衬底10。布线46设置在半导体衬底10的上方。正如后面将要描述的，第一实施例的接头44和布线46通过双嵌刻（dualdamascene）的方法来形成，这样被形成为一体。在半导体衬底10中，在接头44的下部形成源/漏区域48，该区域掺杂有杂质，例如磷和砷。
接下来，关于图中所示的气隙AG1和AG2的横截面形状的描述将被给出。气隙AG1在Z方向上延伸为细长形状。气隙AG1在左和右方向上（Y方向）基本上是线对称的。气隙AG2比气隙AG1高。气隙AG1在上和下方向上（Z方向）是非对称的。气隙AG1的下部基本上沿着相邻的存储基元MG和半导体衬底10（栅极绝缘膜12）的表面轮廓延伸，并且近似为矩形。
气隙AG2在上和下方向（Z方向）与左和右方向（Y方向）上都是不对称的。气隙AG2的下部在形状上近似为矩形，正如气隙AG1的情况那样。气隙AG2的上部朝着存储基元MG弯曲（在与选择栅SG相反的方向上）。
接下来，关于气隙AG1和AG2的上部的形状的描述将被给出。图4A是示意性说明气隙AG1的上部的形状的放大剖视图的一个实例。图4B是示意性说明气隙AG2的上部的形状的放大剖视图的一个实例。图4A是如图3A所示的区域E1的放大视图，而图4B是如图3B所示的区域E2的放大视图。如图4A和4B所示，气隙AG1和AG2被成形以便它们的上部分别具有三个或更多个的拐点（inflection point），尽管仅示出了三个，如拐点H1、H2和H3。
在气隙AG1的上部的上边缘中，该气隙被在相邻的存储基元（存储基元MG1）的层叠结构之上沉积的绝缘膜22封闭。该气隙的上边缘（拐点之中在Z方向上的高度最高的拐点H2所在的部分）终止于一个尖端。在气隙AG2的上边缘中，该气隙被在相邻的存储基元的层叠结构和选择栅的层叠结构之上沉积的绝缘膜22封闭。该气隙的上边缘（拐点之中在Z方向上的高度最高的拐点H2所在的部分）终止于一个尖端。气隙AG2的拐点H2（该间隙的尖端部分）在沿着Z方向的高度上高于气隙AG1的拐点H2，并在朝着存储基元MG1的Y方向上偏离存储基元MG1和选择栅SG之间的中点。气隙AG2的拐点H2可以位于在Y方向上与选择栅SG相邻的存储基元的层叠结构的上方。气隙AG2的拐点H2在Z方向上位于一部分阻挡膜26的下方，该部分阻挡膜从阻挡膜26的平面部分升起。
由于绝缘膜22按照以下的方式来形成，因此被认为导致上述的成形。图5A至5C是示意性地按时间顺序说明在选择栅SG附近怎样形成绝缘膜22的垂直剖视图的实例。与图3B中所示元件相同的图5A至5C中所示的元件通过相同的附体标记来标识，并且没有被重新描述。
图5A说明了正在开始的绝缘膜22的沉积。例如使用TEOS作为源气体来形成绝缘膜22，该源气体通过在制造设备的反应室中产生的等离子体进行分解，以产生氧化硅膜的沉积物颗粒50的沉积。沉积物颗粒50从各个不同的方向沉积在存储基元MG或选择栅SG的表面上。为了便于说明，仅仅示出了相对于Z方向斜着下降（倾斜部分）的沉积物颗粒50。掩模绝缘膜40被设置在选择栅SG的上方，这样选择栅叠层比存储基元的层叠结构高出掩模绝缘膜40的厚度。因此，在沉积物颗粒50之中，从ZY平面的右上方传输到左下方的倾斜部分沉积物颗粒50（50b）被覆盖选择栅SG的掩模绝缘膜40阻挡，这样就不容易沉积在存储基元MG1的表面上。尤其是在存储基元MG1的面向选择栅SG的侧壁上，沉积物颗粒50几乎不会沉积。在另一方面，从ZY平面的左上方传输到右下方的倾斜部分沉积物颗粒50（50a）大量沉积在掩模绝缘膜40的面向存储基元MG1的侧壁上。其结果是，朝着存储基元MG1突出的厚绝缘膜22被形成在如图5B所示的掩模绝缘膜40的侧壁部分上。这样，被形成在掩模绝缘膜40的侧壁部分上的绝缘膜22阻挡的沉积物颗粒50，几乎不会沉积在存储基元MG1的面向选择栅SG的侧壁上。其结果是，沉积在位于选择栅SG旁边的存储基元MG1上的沉积物颗粒50留下在Y方向上向左（在与选择栅SG相反的方向上）弯曲的沉积轨迹。因为沉积物颗粒50通过前面讨论过的阻挡效应而相对少量地沉积在存储基元MG1和选择栅SG之间，在选择栅SG旁边的间隙与存储基元MG之间的间隙相比在Z方向上进一步向上方延伸。因为沉积物颗粒50相对大量地沉积在覆盖选择栅SG的掩模绝缘膜40的侧壁上，在选择栅SG旁边的间隙被形成为朝着存储基元MG1弯曲（在与选择栅SG相反的方向上朝着如图5B所示的左向）。当沉积物颗粒50的沉积进一步进行时，在相邻的存储基元MG之间和在存储基元MG1与选择栅SG之间的间隙的上部被如图5C所示的绝缘膜22封闭以形成气隙AG1和AG2。气隙AG2朝着存储基元GM1弯曲，并且气隙AG2的上边缘在高度上高于气隙AG1的上边缘。因为沉积物颗粒50几乎以相等的量沉积在存储基元MG之间，所导致的气隙AG1的形状在左和右的方向上实质上是对称的。
上述气隙AG1和AG2的形状提供了以下的效应。在气隙中大多数的绝缘击穿和漏电流通常以界面泄漏的形式发生，其中气隙的内壁作为泄漏路径。这样，可以通过增加界面泄漏路径来更有效地抑制绝缘击穿和漏电流。在第一实施例中，可以通过增加如图3B所示的气隙AG2的高度来增加存储基元MG1和选择栅SG之间的界面泄漏路径Y的距离。可以进一步通过设置在存储基元MG1上方的气隙AG2的拐点H2来增加界面泄漏路径Y。其结果是，可以进一步缓和施加给存储基元MG的栅电极和选择栅SG的边缘的电场。在NAND闪存装置中，绝缘膜击穿或漏电流的可能性在擦除操作期间很大。漏电流甚至发生在存储基元MG1不用于数据存储的空基元中。这是因为在擦除操作期间，在选择栅SG和与选择栅SG相邻的存储基元MG1之间产生了大的电位差（例如，0V可以被施加给存储基元MG1，而10V可以被施加给选择栅SG）。然而，通过采用上述结构，可以提高存储基元MG1和选择栅SG之间的击穿电压。其结果是，可以减小存储基元MG1和选择栅SG之间的距离，并因此减小NAND串的长度。换句话说，为了减小NAND串的长度，通过减小存储基元MG1和选择栅SG之间的距离，可以实现抑制存储基元MG1和选择栅SG之间的击穿电压减小的气隙结构。
接下来，关于参照图3A和3B、图6A和6B至图14A和14B制造第一实施例的半导体存储装置的处理流程的描述被给出。图6A和6B至图14A至14B是说明第一实施例的制造处理流程的一个阶段的实例的剖视图。
首先，如图6A和6B所示，抗蚀剂58形成在半导体衬底10的上方，该半导体衬底10具有形成在其上方的栅极绝缘膜12、第一多晶硅膜14a、极间绝缘膜16、第二多晶硅膜18a、金属膜18b、间隙绝缘膜20、掩模绝缘膜40、第一掩模膜52、第二掩模膜54、第三掩模膜56。具有p导电性类型的硅衬底例如可以被用作半导体衬底10。栅极绝缘膜12例如可以由通过热氧化半导体衬底10的表面所形成的氧化硅膜来形成。第一多晶硅膜14a例如可以通过使用CVD（化学气相沉积）法形成多晶硅并引入诸如磷或硼的杂质来形成。极间绝缘膜16例如可以由ONO膜来形成。该ONO膜例如可以通过使用例如CVD法一个接一个地形成氧化硅膜/氮化硅膜/氧化硅膜来形成。极间绝缘膜16在后来形成选择栅SG的部分中形成有通孔30。第二多晶硅膜18a例如可以通过使用CVD法形成多晶硅并引入诸如磷或硼的杂质来形成。金属膜18b可以由例如通过溅射法所形成的钨来形成。当将金属膜18b形成为阻挡金属膜和金属膜的叠层时，该阻挡金属膜例如可以通过溅射氮化钨、此后溅射钨来形成。盖式绝缘膜20例如可以由通过CVD法所形成的氮化硅膜来形成。盖式绝缘膜20可以由氧化硅膜来形成，替代氮化硅膜。掩模绝缘膜40例如也可以由通过CVD法所形成的氧化硅膜来形成。第一掩模膜52例如可以由通过CVD法所形成的非晶硅膜来形成。第二掩模膜54例如可以由通过CVD法所形成的碳膜来形成。第三掩模膜56例如可以由通过CVD法所形成的氮氧化硅膜（SiON）来形成。抗蚀剂58可以通过以预定厚度在半导体衬底10上涂覆抗蚀剂并借助光刻技术对抗蚀剂构图来形成。
接下来，如图7A和7B所示，使用抗蚀剂58作为掩模通过RIE（反应离子蚀刻）法以各向异性的方式蚀刻第三掩模膜56和第二掩模膜54。使用抗蚀剂58作为掩模首先对第三掩模膜56进行蚀刻。当对第二掩模膜54进行蚀刻时，抗蚀剂58可能被消耗掉。然后，使用已构图的第三掩模膜56作为掩模来对第二掩模膜54进行蚀刻，并且当露出第一掩模膜52的表面时，终止蚀刻。位于后来形成存储基元MG的区域中的第三掩模膜56a的Y方向上的图案的尺寸，被配置为小于在后来形成选择栅SG的区域中所形成的第三掩模膜56b的Y方向上的图案的尺寸。通过蚀刻的微负载效应容易蚀刻小尺寸的图案。其结果是，第三掩模膜56a变薄，而第三掩模膜56b变厚。
接下来，如图8A和8B所示，使第二掩模膜54变细。例如，可以使用氧等离子体通过各向同性干法蚀刻来使第二掩模膜54变细。如上所述，例如，当第二掩模膜54由碳制成时，例如通过氧等离子体来执行蚀刻。这样，减小了第二掩模膜54的横向尺寸。对于第三掩模膜56和第一掩模膜52使用低蚀刻速率来执行蚀刻。其结果是，仅仅第二掩模膜54减小，而第三掩模膜56和第一掩模膜52几乎不减小。
接下来，如图9A和9B所示，绝缘膜60被形成为覆盖第三掩模膜56a和56b、第二掩模膜54和第一掩模膜52。绝缘膜60例如可以由氧化硅膜形成。绝缘膜60例如可以通过在提供良好的覆盖性和低的膜形成温度的条件下执行的CVD法来形成。
接下来，如图10A和10B所示，绝缘膜60被回蚀，以沿着第二掩模膜54的侧壁由绝缘膜60形成绝缘膜60a和60b。在对绝缘膜60进行回蚀期间，第三掩模膜56a和56b也被蚀刻。因为第三掩模膜56a的尺寸很小，通过微负载效应增加了第三掩模膜56a的蚀刻速率，这样在回蚀期间就消耗了绝缘膜60。因为第三掩模膜56b的尺寸很大，第三掩模膜56b仍沿第二掩模膜54存留，尽管在某种程度上被去除。绝缘膜60沿着第三掩模膜56b和第二掩模膜54的侧壁被连续形成。位于第三掩模膜56b之下的第二掩模膜54被第三绝缘膜56b和绝缘膜60b所覆盖，因此没有被暴露。
接下来，如图11A和11B所示，第二掩模膜54被选择性地去除。第二掩模膜54（碳）例如可以通过氧等离子体灰化被去除。其结果是，形成了绝缘膜60a的支柱。第二掩模膜54留存在第三掩模膜56b之下。
接下来，使用绝缘膜60a和第三掩模膜56b、以及沿着第三掩模膜56b的侧壁布置的绝缘膜60b作为掩模，第一掩模膜52、掩模绝缘膜40、盖式绝缘膜20、金属膜18b、第二多晶硅膜18a、极间绝缘膜16和电荷存储层14被相继蚀刻，如图12A和12B所示。其结果是，形成了存储基元MG和后来被形成在选择栅SG中的图案SGP。依靠蚀刻目标，在不同的情况中，在RIE方法下，各向异性地进行蚀刻。蚀刻在栅极绝缘膜12上停止。假使第三掩模膜56b在蚀刻期间消耗，下面的第二掩模膜54用作蚀刻掩模。假使绝缘膜60a和60b（氧化硅膜）和第二掩模膜54（碳）在掩模绝缘膜40（氧化硅膜）的蚀刻期间消耗，下面的第一掩模膜52（非晶硅）用作用于掩模绝缘膜40的蚀刻的掩模。因为被布置在存储基元MG上方的掩模绝缘膜40（在下文中由40a表示）的尺寸很小，掩模绝缘膜40a在蚀刻期间通过微负载效应而减小，从而变薄。因为被布置在图案SGP（在下文中由40b表示）上方的掩模绝缘膜40的尺寸很大，掩模绝缘膜40b在蚀刻期间不容易减小，因此保持为厚的。作为蚀刻的结果，掩模绝缘膜40a的厚度变薄，掩模绝缘膜40b的厚度变厚。这可以被重新描述为掩模绝缘膜40b比掩模绝缘膜40a高。
接下来，如图13A和13B所示，使用稀氢氟酸将掩模绝缘膜40a蚀刻掉。在此实例中，掩模绝缘膜40b也各向同性地减小。其结果是，在盖式绝缘膜20和掩模绝缘膜40b之间的界面可以是阶梯状的。
接下来，如图14A和14B所示，绝缘膜22被形成在存储基元GM和图案SGP的上方。绝缘膜22例如在提供低覆盖率的条件下可以由通过等离子体CVD法所形成的氧化硅膜来形成。这样可以通过上述处理流程形成气隙AG1和AG2。绝缘膜22形成的细节正如早先参照图5A至5C所提及的那样。因为气隙AG2的上端可以被制得比气隙AG1的上端更高，可以减小存储基元MG1和选择栅SG之间的漏电流。而且，由于在存储基元MG1和选择栅SG之间的距离可以被减小，因此可以减小NAND串的长度。
接下来，如图3A和3B所示，第一层间绝缘膜24被完全形成在下面的结构之上，随后图案SGP的中心部分通过光刻技术和RIE方法而被去除。第一层间绝缘膜24可以由使用例如TEOS（四乙氧基硅烷）作为源气体通过CVD法所形成的氧化硅膜来形成。然后，在形成侧壁绝缘膜42之后，形成阻挡膜26，随后形成第二层间绝缘绝缘膜28，然后整个表面通过CMP（化学机械抛光）来平滑化。侧壁绝缘膜42例如由氮化硅膜来形成。第二层间绝缘膜28例如由氧化硅膜来形成。然后，例如通过双嵌刻的方法形成接头44和布线46。第一实施例的半导体装置可以通过上述处理流程来形成。
在参照图12A、12B、13A和13B所描述的处理步骤中，在存储基元MG上方的掩模绝缘膜40a被去除，以免残留在存储基元MG的上方。这是因为如果掩模绝缘膜40a与布置在图案SGP上方的掩模绝缘膜40b基本上一样厚，将导致气隙AG也很高。
接下来，关于最高的气隙所形成的位置的描述被给出。图15是说明对于字线WL的接合部分的模式的平面图的一个实例。在图15中，字线WL在X方向上延伸，从图2所示的布局来看向上取向，以便在Y方向上彼此具有预定的间隔。从图2延伸的字线WL被规定路线，以便在Y方向弯曲，从而允许与衬垫（pad）62连接。图15中的圆圈P指示了字线WL之间的间隔突然增大的部分。如果与留存在选择栅SG上方的掩模绝缘膜40b一样厚的掩模绝缘膜40a留存在存储基元MG的上方，气隙AG1的上端在由圆圈P所指示的位置处可能变得与气隙AG2的上端一样高或更高。这是因为绝缘膜22封闭间隙所在的高度，与窄间隔所在的位置相比较，在宽间隔所在的位置上变得更高。应当指出的是，位于存储基元区域M中的气隙AG1的上端高于位于由圆圈P所指示的部分中的气隙AG1的上端。因为位于由圆圈P所指示的部分中的气隙AG1的高度很高，通过早先参照图3A和3B所述的CMP对第二层间绝缘膜28的抛光可能打开气隙AG1的上部。当气隙AG1的上部被打开时，化学液体等可以在诸如清洗步骤的处理步骤中通过开口进入气隙AG1中，并且在干燥已经进入气隙AG1的化学液体失败时可能作为残留物留存。而且，当在诸如布线处理的处理步骤中所使用的金属材料进入气隙AG1时，布线短路（wiring short）可能会发生。因此，布置在存储基元MG上方的掩模绝缘膜40a优选是尽可能地被降低或被去除，以防止位于由圆圈P所指示的部分中的气隙AG1的高度变高。布置在存储基元MG上方的掩模绝缘膜40a不需要被完全移除，而是可以一定的厚度留存，该厚度与位于图案SGP上方的掩模绝缘膜40b的厚度具有足够的差异（高度上的差异）。
如上所述，在第一实施例中，可以通过增加气隙AG2的高度来提高存储基元MG和选择栅SG之间的击穿电压。其结果是，可以减小存储基元MG1和选择栅SG之间的距离和减小NAND串的长度。因此，可以实现能够减小芯片尺寸的NAND闪存装置。
（其它的实施例）
可以对上述的实施例进行以下修改。
ONO膜作为极间绝缘膜16的一个实例被应用。但是，替代地，可以应用NONON（氮化物-氧化物-氮化物-氧化物-氮化物）膜或具有高介电常数的绝缘膜等。
钨被用作构成金属膜18b的金属材料的一个实例。然而，钨可以用铝（AL）或钛（Ti）来替代。
上述实施例通过NAND闪存应用的实例来描述，而其它的实施例可以通过诸如NOR闪存装置或EEPROM的其它的非易失性半导体存储装置的实例来描述。
虽然某些实施例已经被描述，这些实施例仅仅通过举例的方式来呈现，并不旨在为限制本发明的范围。事实上，本文所述的新颖的实施例可以用各种其它的形式来体现；此外，可以在不脱离本发明的精神的情况下对本文所述的实施例的形式进行各种省略、替换和改变。所附的权利要求书和其等同物旨在覆盖这种落在本发明的范围和精神内的形式或修改。
Claims (15)
1.一种非易失性半导体存储装置，包含：
NAND串，其包括布置在第一方向上的存储基元和布置为与位于第一方向上的存储基元的末端的第一存储基元相邻的选择栅；
布置在存储基元之间的第一间隙；和
布置在第一存储基元和选择电极之间的第二间隙；
其中，在沿着第一方向的横截面形状中，第二间隙的上端高于第一间隙的上端，并且第二间隙的上部弯曲。
2.根据权利要求1的装置，其中，在沿着第一方向截取的横截面形状中，第二间隙的上部朝着第一存储基元弯曲。
3.根据权利要求1的装置，其中，在沿着第一方向截取的横截面形状中，第二间隙的底部基本上为矩形，第二间隙的上部朝着第一存储基元弯曲，第二间隙的上端部是尖的。
4.根据权利要求1的装置，其中，在沿着第一方向截取的横截面形状中，第二间隙在其上部中包括三个或更多个拐点。
5.根据权利要求1的装置，其中，在沿着第一方向截取的横截面形状中，第一间隙的底部基本上为矩形，并且第一间隙的上端部的顶端部是尖的。
6.根据权利要求1的装置，其中，在沿着第一方向截取的横截面形状中，第一间隙在其上部中包括三个或更多个拐点。
7.根据权利要求1的装置，其中，在沿着第一方向截取的横截面形状中，第二间隙的上端部位于第一存储基元的上方。
8.一种非易失性半导体存储装置，包含：
NAND串，其包括布置在第一方向上的存储基元和布置为与位于第一方向上的存储基元的末端的第一存储基元相邻的选择栅；
布置在存储基元之间的第一间隙；和
布置在第一存储基元和选择栅之间的第二间隙；
其中，各个存储基元包括电荷存储层，和
其中，在沿着第一方向截取的横截面形状中，第二间隙的上端高于第一间隙的上端，和
其中，当对电荷存储层的底面的高度进行测量时，在第一方向上第一存储基元和选择栅之间的距离基本上等于或小于在第一方向上存储基元之间的距离。
9.根据权利要求8的装置，其中，在沿着第一方向截取的横截面形状中，第二间隙的上部弯曲。
10.根据权利要求8的装置，其中，在沿着第一方向截取的横截面形状中，第二间隙的上部朝着第一存储基元弯曲。
11.根据权利要求8的装置，其中，在沿着第一方向截取的横截面形状中，第二间隙的底部基本上为矩形，第二间隙的上部朝着第一存储基元弯曲，第二间隙的上端部的顶部是尖的。
12.根据权利要求8的装置，其中，在沿着第一方向截取的横截面形状中，第二间隙在其上部中包括三个或更多个拐点。
13.根据权利要求8的装置，其中，在沿着第一方向截取的横截面形状中，第一间隙的底部基本上为矩形，并且第一间隙的上端部的顶部是尖的。
14.根据权利要求8的装置，其中，在沿着第一方向截取的横截面形状中，第一间隙在其上部中包括三个或更多个拐点。
15.根据权利要求8的装置，其中，在沿着第一方向截取的横截面形状中，第二间隙的上端部位于第一存储基元的上方。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201361903460P | 2013-11-13 | 2013-11-13 | |
| US61/903,460 | 2013-11-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN104637946A true CN104637946A (zh) | 2015-05-20 |
Family
ID=53043008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410072672.3A Pending CN104637946A (zh) | 2013-11-13 | 2014-02-28 | 非易失性半导体存储装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20150129947A1 (zh) |
| JP (1) | JP2015095650A (zh) |
| CN (1) | CN104637946A (zh) |
| TW (1) | TW201519370A (zh) |
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|---|---|
| US20150129947A1 (en) | 2015-05-14 |
| TW201519370A (zh) | 2015-05-16 |
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|
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