TWI804899B - 半導體裝置及其製造方法 - Google Patents

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Abstract

實施形態是提供一種一面抑制配線短路等的不良，一面可形成具有高寬高比的接點(contact)之半導體裝置及其製造方法。 本實施形態的半導體裝置是具備第1電極膜。 層間絕緣膜是被設於第1電極膜上。 接觸插塞是貫通層間絕緣膜而被設在到達至第1電極膜的接觸孔內。 接觸插塞是具備被覆接觸孔內的上部內壁之第1金屬膜及第1導電膜。 接觸插塞是具備被覆接觸孔內的上部內壁的第1導電膜，且被覆接觸孔內的下部內壁之第2金屬膜。 接觸插塞是具備充填接觸孔內的第2金屬膜的內側之第2導電膜。

Description

半導體裝置及其製造方法
本實施形態是有關半導體裝置及其製造方法。 [關聯申請案]
本案享有以日本專利申請案2021-043775號(申請日：2021年3月17日)作為基礎申請案的優先權。本案是藉由參照此基礎申請案而包含基礎申請案的全部的內容。
NAND型快閃記憶體等的半導體記憶裝置是有三維配列複數的記憶格的立體型記憶格陣列的情況。如此的立體型記憶格陣列的字元線的層疊數是近年來有增大的趨勢。因此，為了被連接至各字元線的接觸插塞的形成，需要高寬高比的接觸孔。
如此的高寬高比的接觸孔是上部內壁會某程度被蝕刻而在上部擴大，隨著往底部而直徑變窄的方式形成錐形狀。因此，接觸孔是在其上部有非意圖地接觸於其他的構造的情況。這是成為配線間的短路等的不良的原因。
本發明所欲解決的課題是在於提供一種一面抑制配線短路等的不良，一面可形成具有高寬高比的接點之半導體裝置及其製造方法。
本實施形態的半導體裝置是具備第1電極膜。 層間絕緣膜是被設於第1電極膜上。 接觸插塞是貫通層間絕緣膜而被設在到達至第1電極膜的接觸孔內。 接觸插塞是具備被覆接觸孔內的上部內壁之第1金屬膜及第1導電膜。 接觸插塞是具備被覆接觸孔內的上部內壁的第1導電膜，且被覆接觸孔內的下部內壁之第2金屬膜。 接觸插塞是具備充填接觸孔內的第2金屬膜的內側之第2導電膜。
以下，參照圖面說明本發明的實施形態。本實施形態是不限定本發明者。在以下的實施形態中，半導體基板的上下方向是表示以設有半導體元件的面作為上面時的相對方向，有時與按照重力加速度的上下方向不同。圖面是模式性或概念性者，各部分的比率等是不限與現實者相同。在說明書與圖面中，關於既出的圖面，與前述者同樣的要素是附上同樣的符號，詳細的說明是適當省略。
圖1是舉例表示本實施形態的半導體裝置(例如半導體記憶裝置100a)的模式立體圖。圖2是表示圖1中的層疊體2的模式平面圖。在本說明書中，將層疊體2的層疊方向設為Z方向。將與Z方向交叉，例如正交的1個的方向設為Y方向。將與Z及Y方向的各者交叉例如正交的1個的方向設為X方向。圖3及圖4的各者是舉例表示三維構造的記憶格的模式剖面圖。
如圖1~圖4所示般，第1實施形態的半導體記憶裝置100a是具有三維構造的記憶格的非揮發性記憶體。
半導體記憶裝置100a是包含基體部1、層疊體2、深的縫隙ST(板狀部3)、淺的縫隙SHE(板狀部4)及複數的柱狀部CL。
基體部1是包含基板10、層間絕緣膜11、導電層12及半導體部13。層間絕緣膜11是被設在基板10上。導電層12是被設在層間絕緣膜11上。半導體部13是被設在導電層12上。
基板10是半導體基板例如矽基板。矽(Si)的導電型是例如p型。在基板10的表面區域是、例如設有元件分離區域10i。元件分離區域10i是例如含矽氧化物(SiO 2)的絕緣區域，在基板10的表面區域區劃主動區域AA。在主動區域AA是設有電晶體Tr的源極及汲極區域。電晶體Tr是構成非揮發性記憶體的周邊電路(CMOS (Complementary Metal Oxide Semiconductor)電路)。CMOS電路是被設在埋入源極層BSL的下方，被設在基板10上。層間絕緣膜11是例如含矽氧化物，將電晶體Tr絕緣。在層間絕緣膜11內是設有配線11a。配線11a的一部分是與電晶體Tr電性連接。導電層12是含導電性金屬例如鎢(W)。半導體部13是例如含矽。矽的導電型是例如n型。半導體部13會藉由複數的層所構成，其一部分是亦可包含未摻雜矽。又，導電層12及半導體部13的任一方亦可被省略。
導電層12及半導體部13是作為記憶格陣列(圖2的2m)的共通源極線機能。導電層12及半導體部13是作為一體的導電膜電性連接，亦總稱為埋入源極層BSL。
層疊體2是被設在基板10的上方，對於導電層12及半導體部13(埋入源極層BSL)而言，位於Z方向。層疊體2是沿著Z方向來交替層疊複數的電極膜21及複數的絕緣層22而構成。電極膜21是含導電性金屬例如鎢。絕緣層22是例如含矽氧化物。絕緣層22是將電極膜21彼此間絕緣。電極膜21及絕緣層22的各個的層疊數是為任意。絕緣層22是例如亦可為空氣間隙。在層疊體2與半導體部13之間是例如設有絕緣膜2g。絕緣膜2g是例如含矽氧化物。絕緣膜2g是亦可含比矽氧化物更介電常數高的高介電質。高介電質是例如金屬氧化物即可。
電極膜21是包含至少1個的源極側選擇閘SGS、複數的字元線WL、及至少1個的汲極側選擇閘SGD。源極側選擇閘SGS是源極側選擇電晶體STS的閘極電極。字元線WL是記憶格MC的閘極電極。汲極側選擇閘SGD是汲極側選擇電晶體STD的閘極電極。源極側選擇閘SGS是被設在層疊體2的下部區域。汲極側選擇閘SGD是被設在層疊體2的上部區域。下部區域是意指層疊體2的接近基體部1的側的區域，上部區域是意指層疊體2的遠離基體部1的側的區域。字元線WL是被設在源極側選擇閘SGS與汲極側選擇閘SGD之間。
複數的絕緣層22之中，將源極側選擇閘SGS與字元線WL絕緣的絕緣層22的Z方向的厚度是亦可例如比將字元線WL與字元線WL絕緣的絕緣層22的Z方向的厚度更厚。進一步，亦可在最離開基體部1的最上層的絕緣層22上設置護罩絕緣膜(未圖示)。護罩絕緣膜是例如含矽氧化物。
半導體記憶裝置100a是具有被串聯至源極側選擇電晶體STS與汲極側選擇電晶體STD之間的複數的記憶格MC。串聯源極側選擇電晶體STS、記憶格MC及汲極側選擇電晶體STD的構造是被稱為“記憶體串”或“NAND串”。記憶體串是例如經由接點Cb來連接至位元線BL。位元線BL是被設在層疊體2的上方，延伸於Y方向。
在層疊體2內是設有複數的深的縫隙ST及複數的淺的縫隙SHE的各者。深的縫隙ST是延伸於X方向，從層疊體2的上端到基體部1，邊貫通層疊體2邊設於層疊體2內。板狀部3是被設在深的縫隙ST內的配線(圖2)。板狀部3是藉由被設在深的縫隙ST的內壁的絕緣膜(未圖示)來與層疊體2電性絕緣，且以和被埋入至深的縫隙ST內的埋入源極層BSL電性連接的導電膜所構成。另外，板狀部3是亦有例如以矽氧化膜等的絕緣材料來充填的情況。另一方面，淺的縫隙SHE是延伸於X方向，從層疊體2的上端設至層疊體2的途中。淺的縫隙SHE是貫通設有汲極側選擇閘SGD的層疊體2的上部區域。在淺的縫隙SHE內是例如設有板狀部4(圖2)。板狀部4是例如矽氧化物。
如圖2所示般，層疊體2是包含階梯部分2s及記憶格陣列2m。階梯部分2s是被設在層疊體2的緣部。記憶格陣列2m是藉由階梯部分2s來夾著或包圍。深的縫隙ST是從層疊體2的一端的階梯部分2s經由記憶格陣列2m來設至層疊體2的另一端的階梯部分2s為止。淺的縫隙SHE是至少被設在記憶格陣列2m。
藉由圖2所示的2個的板狀部3所夾著的層疊體2的部分是被稱為區塊(BLOCK)。區塊是例如構成資料消去的最小單位。板狀部4是被設在區塊內。板狀部3與板狀部4之間的層疊體2是被稱為突指(finger)。汲極側選擇閘SGD是按每個突指劃分。因此，在資料寫入及讀出時，可藉由汲極側選擇閘SGD來將區塊內的1個的突指設為選擇狀態。
如圖3所示般，複數的柱狀部CL的各者是被設在層疊體2內所形成的記憶體孔MH內。各柱狀部CL是沿著Z方向來從層疊體2的上端貫通層疊體2，被設置於層疊體2內及埋入源極層BSL內。複數的柱狀部CL是分別包含半導體基體(Body)210、記憶體膜220及核心層230。柱狀部CL是包含被設在其中心部的核心層230、被設在該核心層230的周圍的半導體基體210、及被設在該半導體基體210的周圍的記憶體膜220。半導體基體210是與埋入源極層BSL電性連接。作為電荷蓄積構件的記憶體膜220是在半導體基體210與電極膜21之間具有電荷捕獲部。從各突指分別各選擇1個的複數的柱狀部CL是經由接點Cb來共通連接至1條的位元線BL。柱狀部CL的各者是例如被設在單元區域(Cell)。
如圖4所示般，X-Y平面的記憶體孔MH的形狀是例如圓或橢圓。在電極膜21與絕緣層22之間是亦可設有構成記憶體膜220的一部分的區塊絕緣膜21a。區塊絕緣膜21a是例如矽氧化物膜或金屬氧化物膜。金屬氧化物之一例是鋁氧化物。在電極膜21與絕緣層22之間及電極膜21與記憶體膜220之間是亦可設有屏障膜21b。屏障膜21b是例如電極膜21為鎢時，例如選擇氮化鈦。區塊絕緣膜21a是抑制從電極膜21往記憶體膜220側的電荷的反向隧道效應(back-tunneling)。屏障膜21b是使電極膜21與區塊絕緣膜21a的緊貼性提升。
半導體基體210的形狀是例如具有底的筒狀。半導體基體210是例如含矽。矽是例如使非晶質矽結晶化的多晶矽。半導體基體210是例如未摻雜矽。又，半導體基體210是亦可為p型矽。半導體基體210是成為汲極側選擇電晶體STD、記憶格MC及源極側選擇電晶體STS的各個的通道。
記憶體膜220是區塊絕緣膜21a以外的部分會被設在記憶體孔MH的內壁與半導體基體210之間。記憶體膜220的形狀是例如筒狀。複數的記憶格MC是在半導體基體210與成為字元線WL的電極膜21之間具有記憶區域，被層疊於Z方向。記憶體膜220是例如包含護罩(cover)絕緣膜221、電荷捕獲膜222及隧道絕緣膜223。半導體基體210、電荷捕獲膜222及隧道絕緣膜223的各者是延伸於Z方向。
護罩絕緣膜221是被設在絕緣層22與電荷捕獲膜222之間。護罩絕緣膜221是例如含矽氧化物。護罩絕緣膜221是在將犧牲膜(未圖示)置換(Replace)成電極膜21時(置換工程)，保護成電荷捕獲膜222不會被蝕刻。護罩絕緣膜221是亦可在置換工程中，從電極膜21與記憶體膜220之間除去。此情況，如圖3及圖4所示般，在電極膜21與電荷捕獲膜222之間是例如設有區塊絕緣膜21a。並且，在電極膜21的形成，不利用置換工程的情況，是亦可無護罩絕緣膜221。
電荷捕獲膜222是被設在區塊絕緣膜21a及護罩絕緣膜221與隧道絕緣膜223之間。電荷捕獲膜222是例如含矽氮化物，具有在膜中誘捕電荷的誘捕地點。電荷捕獲膜222之中，被夾在成為字元線WL的電極膜21與半導體基體210之間的部分是構成記憶格MC的記憶區域，作為電荷捕獲部。記憶格MC的臨界值電壓是依電荷捕獲部中的電荷的有無或被捕獲於電荷捕獲部中的電荷的量而變化。藉此，記憶格MC保持資訊。
隧道絕緣膜223是被設在半導體基體210與電荷捕獲膜222之間。隧道絕緣膜223是例如含矽氧化物或矽氧化物及矽氮化物。隧道絕緣膜223是半導體基體210與電荷捕獲膜222之間的電位障壁。例如，從半導體基體210往電荷捕獲部注入電子時(寫入動作)及從半導體基體210往電荷捕獲部注入電洞時(消去動作)，電子及電洞會分別通過隧道絕緣膜223的電位障壁(隧道效應(tunneling))。
核心層230是埋入筒狀的半導體基體210的內部空間。核心層230的形狀是例如柱狀。核心層230是例如含矽氧化物，為絕緣性。
圖5是表示記憶格陣列2m與階梯部分2s的境界部的構成例的平面圖。在記憶格陣列2m是複數的柱狀部CL會被設在記憶體孔MH內。另外，圖5是比例尺不同，表示圖2的虛線框B5的平面佈局。
複數的柱狀部CL的各者是被設在層疊體2內所設的記憶體孔MH內。記憶體孔MH是沿著層疊體2的層疊方向(Z軸方向)來從層疊體2的上端貫通層疊體2，延伸於層疊體2內及半導體部13內。複數的柱狀部CL是如圖3及圖4所示般，分別包含作為半導體柱的半導體基體210、記憶體膜220及核心層230。半導體基體210是在層疊體2內延伸於其層疊方向(Z方向)，與半導體部13電性連接。記憶體膜220是在半導體基體210與電極膜21之間具有電荷捕獲部。從各突指分別各選擇1個的複數的柱狀部CL是經由圖1的接點Cb來共通連接至1條的位元線BL。柱狀部CL的各者是被設在記憶格陣列2m。
在記憶格陣列2m以外的階梯部分2s，設有分接區域Tap、階梯區域SSA。分接區域Tap是被設在相對於階梯區域SSA隔著深的縫隙ST來鄰接於Y方向的區塊BLK。分接區域Tap是亦可在X方向被設於單元區域彼此之間。階梯區域SSA也亦可在X方向被設於單元區域彼此之間。階梯區域SSA是設有複數的接觸插塞CC的區域。階梯區域SSA是亦可包含電性連接隔著階梯區域SSA來臨接於X方方向的複數的區塊BLK的各字元線WL之橋接區域。分接區域Tap是設有接觸插塞C4的區域。接觸插塞CC、C4的各者是例如延伸於Z軸方向。接觸插塞CC是分別例如與電極膜21(亦即字元線WL)電性連接。接觸插塞C4是為了往電晶體Tr的電源供給等，例如與配線11a電性連接。在接 觸插塞CC、C4是例如使用銅、鎢等的低電阻金屬。淺的縫隙SHE是將記憶格陣列2m延伸於X方向，按每個突指電性分離汲極側選擇閘SGD。
在接觸插塞CC的周圍是設有複數的絕緣體柱HR。絕緣體柱HR的各者是被設在層疊體2內所設的孔內。絕緣體柱HR是沿著Z軸方向來從層疊體2的上端貫通層疊體2，被設於層疊體2內及半導體部13內。在絕緣體柱HR是例如使用矽氧化膜等的絕緣物。又，絕緣體柱HR的各者是亦可與柱狀部CL同構造。絕緣體柱HR的各者是例如被設在分接區域Tap及階梯區域SSA。絕緣體柱HR是將犧牲膜(未圖示)置換成電極膜21時(置換工程)，作為用以保持被形成於階梯區域及分接區域的空隙之支撐構件機能。絕緣體柱HR是具有比柱狀部CL更大的徑(X方向或Y方向的寬度)。
圖6是表示接觸插塞CC及其周圍的絕緣體柱HR的配置例的概略平面圖。在本實施形態中，從Z方向看的平面視，6個的絕緣體柱HR會均等地被配置於接觸插塞CC的周圍。從接觸插塞CC的中心到其周圍的6個的絕緣體柱HR的中心的距離是幾乎相等。從Z方向看時，若將該6個的絕緣體柱HR的中心結線，則形成正六角形。
圖7是表示接觸插塞CC的構成例的概略剖面圖。圖8是表示接觸插塞CC的構成例的概略平面圖。
接觸插塞CC是從層間絕緣膜24的上面貫通至底面，被電性連接至第1電極膜21(字元線WL)。層間絕緣膜24是在階梯部分2s中，被設於電極膜21(字元線WL)上，將電極膜21與位於層間絕緣膜24上的配線層(例如位元線BL等)電性絕緣。
接觸插塞CC是貫通層間絕緣膜24而被設在到達電極膜21的接觸孔CH內。接觸插塞CC是具備：作為第1金屬膜的屏障金屬BM1、作為第1導電膜的接點材料CM1、作為第2金屬膜的屏障金屬BM2、及作為第2導電膜的接點材料CM2。
屏障金屬BM1是被覆接觸孔CH內的上部內壁，接觸孔CH內的下部內壁是未被覆。亦即，屏障金屬BM1是在接觸孔CH的上部內壁與下部內壁之間的途中間斷，未連續至接觸孔CH的下部。在屏障金屬BM1是例如使用含氮化鈦(TiN)、氮化鎢(WN)、鉭(Ta)、氮化鉭(TaN)、鎢(W)的至少1個的金屬材料。屏障金屬BM1是在減少製程氣體的電漿CVD(Chemical Vapor Deposition)法或PVD(Physical Vapor Deposition)法等的覆蓋(coverage)差的成膜條件下被形成。藉此，屏障金屬BM1是只被形成於接近接觸孔CH的開口端(上端)的上部內壁，在比此更下方是幾乎不被形成。屏障金屬BM1是遍及內周被覆接觸孔CH內的上部內壁。
接點材料CM1是被覆接觸孔CH內的上部內壁的屏障金屬BM1，未被覆接觸孔CH內的下部內壁。亦即，接點材料CM1也在接觸孔CH的上部內壁與下部內壁之間的途中間斷，未連續至接觸孔CH的下部。接點材料CM1是例如使用含鎢(W)、鈷(Co)、鎳(Ni)、鉬(Mo)、鈦(Ti)的至少1個的金屬材料。接點材料CM1是在屏障金屬BM1上選擇性地成長而形成的膜。藉此，接點材料CM1是在屏障金屬BM1上選擇性地形成。接點材料CM1是與屏障金屬BM1同樣地被形成於接近接觸孔CH的開口端(上端)之上部內壁，在接近比此更下方的接觸孔CH的下端之下部內壁是幾乎不被形成。接點材料CM1是遍及內周被覆接觸孔CH內的上部內壁。
屏障金屬BM2是被覆接觸孔CH內的上部內壁的接點材料CM1，且將接觸孔CH內的下部內壁也被覆。亦即，屏障金屬BM2是從接觸孔CH的上部內壁連續至下部內壁，被覆接觸孔CH的內壁全體。屏障金屬BM2是與屏障金屬BM1同樣，例如使用含氮化鈦(TiN)、氮化鎢(WN)、鉭(Ta)、氮化鉭(TaN)、鎢(W)的至少1個的金屬材料。但，屏障金屬BM1、BM2是可用同一材料構成，或亦可用彼此不同的材料構成。屏障金屬BM2是利用充分的流量的製程氣體之CVD法等，在覆蓋良好的成膜條件下被形成。藉此，屏障金屬BM2是從接觸孔CH的開口端(上端)形成至下端。屏障金屬BM2是遍及內周被覆接觸孔CH內的內壁全體。
接點材料CM2是在接觸孔CH內，充填屏障金屬BM2的內側。接點材料CM2是從接觸孔CH的上部內壁連續至下部內壁。接點材料CM2是與接點材料CM1同樣，例如可使用含鎢(W)、鈷(Co)、鎳(Ni)、鉬(Mo)、鈦(Ti)的至少1個的金屬材料。但，接點材料CM1、CM2是可用同一材料構成，或亦可用彼此不同的材料構成。接點材料CM2是在屏障金屬BM2上選擇性的成長形成。由於屏障金屬BM2是從接觸孔CH的開口端(上端)形成至下端的內壁全體，因此接點材料CM2是與屏障金屬BM2同樣從接觸孔CH的開口端(上端)埋入至下端的內壁全體。
如圖8所示般，從Z方向看的平面視，接觸孔CH是在層間絕緣膜24中，具有圓形的形狀，從外側朝向中心，依屏障金屬BM1、接點材料CM1、屏障金屬BM2、接點材料CM2的順序層疊。接觸孔CH的平面形狀是不被限定於圓形，亦可為橢圓形、四角形。屏障金屬BM1、BM2是分別為了使接點材料CM1、CM2成長而設的膜，比接點材料CM1、CM2的厚度更薄即可。
若根據本實施形態，則形成接觸孔CH的上部之後，以屏障金屬BM1及接點材料CM1來保護接觸孔CH的上部內壁。藉此，之後可不擴大接觸孔CH的上部的寬度，往下挖接觸孔CH的下部。亦即，屏障金屬BM1及接點材料CM1是作為接觸孔CH的上部內壁的遮罩機能，可抑制接觸孔CH的上部擴大至必要以上。藉此，接觸孔CH是可不接觸於如圖6所示般的絕緣體柱HR，貫通層間絕緣膜24。
絕緣體柱HR是如圖17所示般，以絕緣體充填，但有時在內部具有空隙。假如接觸孔CH接觸於絕緣體柱HR，連通至空隙時，恐有被埋入至接觸孔CH的接點 材料會經由接觸孔CH來進入至絕緣體柱HR內的空隙內之虞。此情況，接點材料會將在Z方向鄰接的複數的電極膜21(亦即字元線WL)電性短路。
對於此，若根據本實施形態，則藉由屏障金屬BM1及接點材料CM1，可抑制接觸孔CH的上部過度地擴大，抑制接觸孔CH接觸於絕緣體柱HR。藉此，可抑制在Z方向鄰接的複數的電極膜21(亦即字元線WL)電性短路。
其次，說明有關根據本實施形態的半導體裝置的製造方法。
圖9~圖14是表示本實施形態的半導體裝置的製造方法之一例的概略平面圖。首先，在被設於階梯部分2s的電極膜21上的層間絕緣膜24上，形成屏障金屬25及遮罩材26。屏障金屬25是為了使遮罩材26成長而設的屏障金屬，例如氮化鈦等的薄膜。遮罩材26是例如使用鎢等的金屬材料。遮罩材26及屏障金屬25是被加工成將接觸孔CH的形成區域開口。藉此，可取得圖9所示的構造。
其次，如圖10所示般，使用遮罩材26作為遮罩，以RIE(Reactive Ion Etching)法等來蝕刻層間絕緣膜24的上部。藉此，接觸孔CH的上部CH_U會被形成於層間絕緣膜24內。在此階段，接觸孔CH是不貫通層間絕緣膜24，未到達至電極膜21。
其次，如圖11所示般，利用CVD法等，在接觸孔CH內的上部CH_U的內壁堆積屏障金屬BM1(例如TiN)。此時，屏障金屬BM1是在減少製程氣體的電漿CVD(Chemical Vapor Deposition)法或PVD(Physical Vapor Deposition)法等的覆蓋差的成膜條件下被形成。藉此，屏障金屬BM1是被形成於接近接觸孔CH的開口端(上端)的上部CH_U的內壁，在比此更下方是幾乎不被形成。屏障金屬BM1是將接觸孔CH內的上部CH_U的內壁予以被覆於周方向全體。
另外，接觸孔CH內的屏障金屬BM1的Z方向的長度是可藉由屏障金屬BM1的成膜條件來控制。屏障金屬BM1是被設置至不設屏障金屬BM1及接點材料CM1地形成的接觸孔CH的內徑成為最大的深度位置為理想。
其次，如圖12所示般，使接點材料CM1(例如鎢)在屏障金屬BM1上選擇性地成長。藉此，接點材料CM1是在屏障金屬BM1上選擇性地形成，與屏障金屬BM1同樣地被形成於接近接觸孔CH的開口端(上端)之上部內壁。接點材料CM1是在比此更下方的內壁幾乎不被形成。接點材料CM1也遍及周方向全體被覆接觸孔CH內的上部CH_U的內壁。
其次，如圖13所示般，使用接點材料CM1及/或屏障金屬BM1作為遮罩，以RIE法來蝕刻層間絕緣膜24的下部，使接觸孔CH貫通至電極膜21。此時，接點材料CM1及/或屏障金屬BM1也某程度被蝕刻，但在接觸孔的上部CH_U的內壁所形成的接點材料CM1及屏障金屬BM1是藉由RIE法的異方性來留置。藉此，接觸孔的上部CH_U的內壁是藉由接點材料CM1及屏障金屬BM1來保護，在X-Y面內的方向是不被蝕刻，不擴大。因此，接觸孔的上部CH_U的內徑是幾乎被維持於上部CH_U的形成工程的內徑。
其次，如圖14所示般，以被覆接觸孔CH的上部CH_U的接點材料CM1，且該接觸孔CH內的下部內壁也被覆的方式堆積屏障金屬BM2(例如TiN)。亦即，屏障金屬BM2是被形成為從接觸孔CH的上部內壁連續至下部內壁，被連接至電極膜21。屏障金屬BM2是以充分的流量的製程氣體，利用高溫CVD法，在覆蓋良好的成膜條件下被形成。藉此，屏障金屬BM2是從接觸孔CH的開口端(上端)形成至下端，被覆接觸孔CH內的內壁全體。
其次，使接點材料CM2(例如鎢)選擇性地成長於接觸孔CH內的屏障金屬BM2上。屏障金屬BM2是被設在接觸孔CH的內壁全體，因此接點材料CM2是被埋入至接觸孔CH的內部全體。
其次，如圖7所示般，利用CMP(Chemical Mechanical Polishing)法等，研磨層間絕緣膜24上的接點材料CM2、屏障金屬BM2、遮罩材26等。此時，屏障金屬BM1、接點材料CM1、屏障金屬BM2及接點材料CM2是從Z方向看的平面視，被層疊成以接觸孔CH的中心為中心的同心圓狀。因此，接觸孔CH的內壁與其內部構成的緊貼性會變高。藉此，在CMP法的研磨中，屏障金屬BM1、接點材料CM1、屏障金屬BM2及接點材料CM2是即使被露出於研磨表面，也難從接觸孔CH的內壁剝落。
然後，藉由將其他的層間絕緣膜、配線層(未圖示)等形成於層間絕緣膜24上，完成根據本實施形態的半導體裝置。
若根據本實施形態，則如圖12及圖13所示般，在接觸孔CH的形成工程中，一面接點材料CM1及屏障金屬BM1會保護上部CH_U的內壁，一面可使接觸孔CH在層間絕緣膜24中貫通至電極膜21。藉此，可不過度擴大接觸孔CH的上部CH_U的X-Y面內的寬度(內徑)，形成高寬高比的接觸孔CH。
倘若不設接點材料CM1及屏障金屬BM1，則使用遮罩材26作為遮罩來形成接觸孔CH時，如圖15及圖16所示般，接觸孔CH的上部內壁會藉由RIE法的蝕刻氣體來某程度被切削。另外，圖15是比較例的接觸孔CH的構成例的概略剖面圖。圖16是表示比較例的接觸插塞CC的構成例的概略剖面圖。如此，接觸孔CH的上部內壁的X-Y面內的寬度(內徑)Wch_u會擴大。將如此的接觸孔CH適用在圖6所示的接觸插塞CC的情況，如圖17所示般，恐有接觸插塞CC接觸於絕緣體柱HR之虞。圖17是表示比較例的接觸插塞CC及鄰接於彼的1個絕緣體柱HR的構成例的概略剖面圖。若接觸插塞CC接觸於絕緣體柱HR，則恐有接點材料CM1進入至絕緣體柱HR內的空隙BD內之虞。若接點材料CM1經由空隙BD來連接至層疊體2的電極膜21(字元線WL)，則恐有接觸插塞CC會與字元線WL短路，或字元線WL彼此間短路之虞。
對於此，若根據本實施形態，則接點材料CM1及屏障金屬BM1會一面保護上部CH_U的內壁，一面形成接觸孔CH。因此，可邊維持上部CH_U的寬度(內徑)，邊形成高寬高比(high‐aspect‐ratio)的接觸插塞。將如此的接觸插塞適用在接觸插塞CC時，如圖6所示般，可維持接觸插塞CC與絕緣體柱HR之間的間隔，可抑制接觸插塞CC與絕緣體柱HR之間的接觸。藉此，可抑制接點材料CM1與字元線WL的短路，或字元線WL彼此間的短路。
又，當接點材料CM1、CM2例如為鎢時，由於鎢是含有多量氟，因此恐有來自接點材料CM1、CM2的氟會往記憶格或CMOS電路擴散之虞。但，在本實施形態中，由於屏障金屬BM1、BM2會在接觸孔CH內被覆接點材料CM1、CM2的外周，因此氟會難擴散。特別是在接觸孔CH的上部CH_U，屏障金屬BM1、BM2會雙重地被覆接點材料CM2。藉由如此的構成，在接觸孔CH的上部CH_U，可更有效地抑制來自接點材料CM2的氟的擴散。
圖18是表示將本實施形態的接觸插塞適用在階梯部分2s的接觸插塞CC、C4的例子的概略剖面圖。另外，接觸插塞CC、C4的內部構成是具有參照圖7及圖8說明的構成，但在圖18是省略其圖示。在階梯部分2s是電極膜21會被設成階梯狀。複數的接觸插塞CC是將層間絕緣膜24貫通於Z方向，被連接至各個的電極膜21的露台(terrace)部分。層間絕緣膜24是如圖18所示般，不僅電極膜21的層疊體2的上方(Z方向)，在階梯部分2s側方(X或Y方向)也設置。
例如，接觸插塞CCa是被連接至電極膜21_a。接觸插塞CCb是被連接至電極膜21_b。接觸插塞CCc是被連接至電極膜21_c。電極膜21_a、21_b、21_c是分別被設成不同的高度(Z方向的位置)，接觸插塞CCa、CCb、CCc的深度也對應於此而不同。接觸插塞CCc是為了被連接至最下段的電極膜21_c，在接觸插塞CC之中被形成最深。藉由將本實施形態的接觸插塞適用在如此的高寬高比的接觸插塞CCc，接觸插塞CCc是可不接觸於絕緣體柱HR，連接至電極膜21_c。當然，即使將本實施形態的接觸插塞適用在接觸插塞CCa、CCb，也可取得同樣的效果。
另外，絕緣體柱HR是在圖18中，在各接觸插塞CCa、CCb、CCc分別各顯示1個。但，如參照圖5及圖6說明般，複數的絕緣體柱HR會被配置於各接觸插塞CCa、CCb、CCc的周圍。藉此，複數的絕緣體柱HR是在上述置換工程中，將犧牲膜(例如矽氮化膜)置換成電極膜21(例如鎢)時，發揮作為絕緣層22的支撐構件的機能。
例如，記憶格陣列2m是被形成為以下般。
首先將複數的絕緣層22及複數的犧牲膜交替地層疊於Z方向而形成層疊體2。其次，以在層疊體2內延伸於Z方向的方式形成記憶體孔MH，在其內部形成柱狀部CL。其次，除去犧牲膜，在Z方向鄰接的絕緣層22間形成空間。此時，絕緣體柱HR是以絕緣層22不會彎曲於Z方向擠破的方式支撐絕緣層22。其次，在絕緣層22間的空間埋入電極膜21的材料，在絕緣層22間形成電極膜21(字元線WL)。藉此，對應於柱狀部CL與層疊體2的交叉點來設置記憶格MC。其次，層間絕緣膜24會被形成於層疊體的上方或側方。階梯部分2s形成後，接觸插塞CC會被形成為在層間絕緣膜24內延伸於Z方向，被連接至複數的電極膜21的各者。如此，記憶格陣列2m被形成。
進一步，接觸插塞C4是連接位於記憶格陣列2m的上方的配線層(未圖示)與位於其下方的CMOS電路的配線11a之間。在如此的接觸插塞C4也亦可適用本實施形態的接觸插塞。藉此，接觸插塞C4是可不接觸於鄰接的其他的構造，連接至配線11a。
說明了本發明的幾個的實施形態，但該等的實施形態是舉例提示者，未意圖限定發明的範圍。該等實施形態是可以其他各種的形態實施，可在不脫離發明的要旨的範圍進行各種的省略、置換、變更。該等實施形態或其變形為發明的範圍或主旨所包含，且為申請專利範圍記載的發明及其均等的範圍所包含。
100a:半導體記憶裝置 1:基體部 2:層疊體 ST:深的縫隙 SHE:淺的縫隙 CL:柱狀部 2m:記憶格陣列 2s:階梯部分 21:電極膜 22:絕緣層 CC:接觸插塞 HR:絕緣體柱 24:層間絕緣膜 BM1,BM2:屏障金屬 CM1,CM2:接點材料
[圖1]是舉例表示本實施形態的半導體裝置的模式立體圖。 [圖2]是表示圖1中的層疊體的模式平面圖。 [圖3]是舉例表示三維構造的記憶格的模式剖面圖。 [圖4]是舉例表示三維構造的記憶格的模式剖面圖。 [圖5]是表示第1實施形態的半導體記憶裝置之一例的平面圖。 [圖6]是表示接觸插塞及其周圍的絕緣體柱的配置例的概略平面圖。 [圖7]是表示接觸插塞的構成例的概略剖面圖。 [圖8]是表示接觸插塞的構成例的概略平面圖。 [圖9]是表示本實施形態的半導體裝置的製造方法之一例的概略平面圖。 [圖10]是接續於圖9，表示製造方法之一例的概略平面圖。 [圖11]是接續於圖10，表示製造方法之一例的概略平面圖。 [圖12]是接續於圖11，表示製造方法之一例的概略平面圖。 [圖13]是接續於圖12，表示製造方法之一例的概略平面圖。 [圖14]是接續於圖13，表示製造方法之一例的概略平面圖。 [圖15]是表示比較例的接觸孔的構成例的概略剖面圖。 [圖16]是表示比較例的接觸插塞的構成例的概略剖面圖。 [圖17]是表示比較例的接觸插塞及鄰接於彼的1個的絕緣體柱的構成例的概略剖面圖。 [圖18]是表示將本實施形態的接觸插塞適用於階梯部分的接觸插塞的例子的概略剖面圖。
21:電極膜
24:層間絕緣膜
BM1,BM2:屏障金屬
CM1,CM2:接點材料
CC:接觸插塞
CH:接觸孔
WL:字元線

Claims (12)

  1. 一種半導體裝置，其特徵係具備：第1電極膜；被設在前述第1電極膜上的層間絕緣膜；及貫通前述層間絕緣膜而被設在到達至前述第1電極膜的接觸孔內之接觸插塞，前述接觸插塞，係具備：被覆前述接觸孔內的上部內壁之第1金屬膜及第1導電膜；被覆前述接觸孔內的前述上部內壁的前述第1導電膜，且被覆該接觸孔內的下部內壁之第2金屬膜；及充填前述接觸孔內的前述第2金屬膜的內側之第2導電膜，前述第1金屬膜及前述第1導電膜，係在前述接觸孔的前述上部內壁與前述下部內壁之間的途中間斷，前述第2金屬膜及前述第2導電膜，係從前述接觸孔的前述上部內壁連續至前述下部內壁。
  2. 一種半導體裝置，其特徵係具備：複數的第1電極膜；被設在前述複數的第1電極膜上的層間絕緣膜；貫通前述層間絕緣膜而被設在到達至前述複數的第1電極膜的接觸孔內之接觸插塞；於第1方向交替層疊複數的第1絕緣膜與複數的前述第1電極膜之第1層疊體； 包含：在前述第1層疊體內延伸於前述第1方向的第1絕緣體柱、被設在前述第1絕緣體柱的外周面上的第1半導體部、及被設在前述第1半導體部的外周面上的電荷捕獲膜之第1柱狀體；及在前述第1層疊體內延伸於前述第1方向，從前述第1方向看時，均等地被配置於前述接觸插塞的周圍之複數的絕緣體柱，前述接觸插塞，係具備：被覆前述接觸孔內的上部內壁之第1金屬膜及第1導電膜；被覆前述接觸孔內的前述上部內壁的前述第1導電膜，且被覆該接觸孔內的下部內壁之第2金屬膜；及充填前述接觸孔內的前述第2金屬膜的內側之第2導電膜，前述層間絕緣膜，係被設在前述第1層疊體的上方或側方，前述接觸插塞，係被連接至前述複數的第1電極膜的1個，前述第1金屬膜及前述第1導電膜，係在前述接觸孔的前述上部內壁與前述下部內壁之間的途中間斷，前述第2金屬膜及前述第2導電膜，係從前述接觸孔的前述上部內壁連續至前述下部內壁。
  3. 如請求項2記載的半導體裝置，其中，前述接觸插塞係設置複數個，以1對1的關係來連接至前述複 數的第1電極膜的各者。
  4. 如請求項1或請求項2記載的半導體裝置，其中，前述第1及第2金屬膜係以同一材料所構成，前述第1及第2導電膜係以同一材料所構成。
  5. 如請求項1或請求項2記載的半導體裝置，其中，在前述第1及第2金屬膜使用含氮化鈦(TiN)、氮化鎢(WN)、鉭(Ta)、氮化鉭(TaN)、鎢(W)的至少1個的金屬材料，在前述第1及第2導電膜使用含鎢(W)、鈷(Co)、鎳(Ni)、鉬(Mo)、鈦(Ti)的至少1個的金屬材料。
  6. 如請求項1或請求項2記載的半導體裝置，其中，前述第1導電膜，係被選擇性地形成於前述第1金屬膜上的膜，前述第2導電膜，係被選擇性地形成於前述第2金屬膜上的膜。
  7. 一種半導體裝置的製造方法，其特徵係具備：將被設在複數的第1電極膜上的層間絕緣膜的上部予以加工而形成接觸孔的上部；在前述接觸孔內的上部內壁形成第1金屬膜；以選擇性地被覆前述第1金屬膜的方式形成第1導電膜； 使用前述第1導電膜或前述第1金屬膜作為遮罩來加工前述層間絕緣膜的下部而使前述接觸孔貫通至前述複數的第1電極膜，形成被覆前述接觸孔內的前述上部內壁的前述第1導電膜，且被覆該接觸孔內的下部內壁之第2金屬膜；在前述接觸孔內的前述第2金屬膜的內側埋入第2導電膜，前述第1金屬膜及前述第1導電膜，係在前述接觸孔的前述上部內壁與前述下部內壁之間的途中間斷，前述第2金屬膜及前述第2導電膜，係從前述接觸孔的前述上部內壁連續至前述下部內壁。
  8. 如請求項7記載的方法，其中，更具備：將複數的第1絕緣膜與複數的犧牲膜交替層疊於第1方向而形成第1層疊體；形成包含：在前述第1層疊體內延伸於前述第1方向的第1絕緣體柱、被設在前述第1絕緣體柱的外周面上的第1半導體部、及被設在前述第1半導體部的外周面上的電荷捕獲膜，之第1柱狀體；將前述複數的犧牲膜置換成前述複數的第1電極膜，前述層間絕緣膜，係被形成於前述第1層疊體的上方或側方，接觸插塞，係被連接至前述複數的第1電極膜的1個。
  9. 如請求項7或請求項8記載的方法，其中， 前述第1金屬膜，係被形成於前述上部內壁，前述第1導電膜，係被選擇性地形成於前述第1金屬膜上，前述第2金屬膜，係被形成為從前述接觸孔的前述上部內壁連續至前述下部內壁，前述第2導電膜，係被選擇性地形成於前述第2金屬膜上。
  10. 如請求項8記載的方法，其中，前述接觸插塞被設置複數，被連接至前述複數的第1電極膜的各者。
  11. 如請求項7記載的方法，其中，前述第1及第2金屬膜係以同一材料所構成，前述第1及第2導電膜係以同一材料所構成。
  12. 如請求項7記載的方法，其中，在前述第1及第2金屬膜使用含氮化鈦(TiN)、氮化鎢(WN)、鉭(Ta)、氮化鉭(TaN)、鎢(W)的至少1個的金屬材料，在前述第1及第2導電膜使用含鎢(W)、鈷(Co)、鎳(Ni)、鉬(Mo)、鈦(Ti)的至少1個的金屬材料。
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