KR20170065290A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 반도체 장치는 제1 소스 시드막; 상기 제1 소스 시드막으로부터 이격되어 상기 제1 소스 시드막 상에 배치된 제2 소스 시드막; 상기 제2 소스 시드막 상에 형성된 적층구조; 상기 적층구조를 관통하여 상기 제1 소스 시드막 내부로 연장된 채널막들; 및 상기 채널막들 각각, 상기 제1 소스 시드막 및 상기 제2 소스 시드막에 접촉되어 상기 제1 소스 시드막 및 상기 제2 소스 시드막 사이의 공간을 향해 연장된 층간 소스막을 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 데이터를 저장할 수 있는 다수의 메모리 셀들을 포함할 수 있다. 반도체 장치의 고집적화를 위해 3차원으로 배열된 메모리 셀들을 포함하는 3차원 반도체 메모리 장치가 제안된 바 있다.
3차원 반도체 메모리 장치의 메모리 셀들은 서로 상에 적층될 수 있다. 메모리 셀들은 채널막을 통해 메모리 스트링 단위로 직렬 연결될 수 있다. 채널막은 비트 라인과 소스막에 연결될 수 있다.
메모리 셀들의 적층 수가 증가할수록 채널막과 소스막을 연결하는 공정의 난이도의 높아지고 있다. 또한, 소스막의 전기적인 특성을 안정적으로 확보하기가 어려워지고 있다.
본 발명의 실시 예는 제조 공정의 난이도를 낮추고, 소스막의 전기적 특성을 안정적으로 확보할 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 장치는 제1 소스 시드막; 상기 제1 소스 시드막으로부터 이격되어 상기 제1 소스 시드막 상에 배치된 제2 소스 시드막; 상기 제2 소스 시드막 상에 형성된 적층구조; 상기 적층구조를 관통하여 상기 제1 소스 시드막 내부로 연장된 채널막들; 및 상기 채널막들 각각, 상기 제1 소스 시드막 및 상기 제2 소스 시드막에 접촉되어 상기 제1 소스 시드막 및 상기 제2 소스 시드막 사이의 공간을 향해 연장된 층간 소스막을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 순차로 적층된 제1 소스 시드막, 희생막, 및 제2 소스 시드막을 포함하는 예비 소스 적층구조를 형성하는 단계; 상기 제2 소스 시드막 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들을 관통하여 상기 제1 소스 시드막 내부로 연장되고, 각각이 다층막으로 둘러싸인 채널막들을 형성하는 단계; 상기 채널막들 사이의 상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 슬릿을 형성하는 단계; 상기 슬릿을 통해 노출된 상기 제2 소스 시드막을 관통하여 상기 희생막을 노출하는 소스 관통홀을 형성하는 단계; 상기 소스 관통홀을 통해 상기 희생막 및 상기 다층막을 제거함으로써, 상기 다층막을 제1 및 제2 다층 패턴으로 분리하고 상기 채널막을 노출하는 소스 영역을, 상기 제1 소스 시드막과 상기 제2 소스 시드막 사이에 형성하는 단계; 및 상기 소스 영역을 통해 노출된 상기 채널막, 상기 제1 소스 시드막 및 상기 제2 소스 시드막으로부터 층간 소스막을 성장시키는 단계를 포함할 수 있다.
본 발명의 실시 예는 제1 및 제2 소스 시드막들 사이에서 개구되는 소스 영역을 통해 채널막을 감싸는 다층막을 제거함으로써, 층간 소스막의 성장 시드가 되는 채널막을 노출시킬 수 있고, 층간 소스막을 통해 소스막과 채널막을 전기적으로 연결할 수 있다. 이는 좁고 긴 채널홀을 통해 다층막의 일부를 제거하여 채널막과 소스막을 연결시키는 기술에 비해 난이도가 낮다. 따라서, 본 발명의 실시 예는 반도체 장치의 제조 수율을 높일 수 있다.
본 발명의 실시 예는 제1 및 제2 소스 시드막들의 손실을 방지할 수 있도록 공정을 진행하고, 제1 및 제2 소스 시드막들 사이의 소스 영역을 제1 및 제2 소스 시드막들로부터 성장된 층간 소스막으로 채운다. 이로써, 본 발명의 실시 예는 층간 소스막을 상하부 방향에서 성장시킬 수 있으므로, 층간 소스막의 성장 두께를 줄이더라도 소스 영역을 층간 소스막으로 완전히 채울 수 있고, 소스 영역에 보이드가 형성되는 현상을 방지할 수 있다.
본 발명의 실시 예는 층간 소스막의 성장 두께를 줄일 수 있으므로 층간 소스막의 성장시간을 줄여 반도체 장치의 제조 시간을 줄일 수 있다.
본 발명의 실시 예는 제1 및 제2 소스 시드막들의 손실을 방지하고, 층간 소스막 내에 보이드 형성을 방지할 수 있으므로, 제1 및 제2 소스 시드막들과 층간 소스막을 포함하는 소스막의 전기적 특성을 안정적으로 확보할 수 있다.
도 1a 및 도 1b는 본 발명의 실시 예들에 따른 반도체 장치를 나타내는 단면도들이다.
도 2는 본 발명의 실시 예에 따른 다중막 구조의 측벽 절연막을 설명하기 위한 단면도이다.
도 3a 내지 도 3m은 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 5는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 6은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 및 도 1b는 본 발명의 실시 예들에 따른 반도체 장치를 나타내는 단면도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 실시 예들에 따른 반도체 장치는 다층 소스막(SL), 적층구조(STA), 채널막들(CH), 슬릿 절연막(SI) 및 측벽 절연막(SWI)을 포함한다. 도면에 도시되진 않았으나, 본 발명의 실시 예에 따른 반도체 장치의 다층 소스막(SL) 하부에 반도체 장치의 메모리 스트링을 구동하기 위한 회로를 구성하는 구동 트랜지스터들이 배치될 수 있다. 또한, 구동 트랜지스터들 중 일부와 다층 소스막(SL)은 그들 사이에 배치된 라우팅 배선 또는 콘택 플러그를 통해 전기적으로 연결될 수 있다.
도 1a에 도시된 바와 같이, 다층 소스막(SL)은 제1 소스 시드막(SS1), 층간 소스막(ILS), 및 제2 소스 시드막(SS2)을 포함할 수 있다. 또는 도 1b에 도시된 바와 같이, 다층 소스막(SL)은 제1 소스 시드막(SS1), 층간 소스막(ILS), 제2 소스 시드막(SS2), 및 식각 정지 소스막(ESS)을 포함할 수 있다.
도 1a 및 도 1b를 참조하면, 제2 소스 시드막(SS2)은 제1 소스 시드막(SS1)으로부터 이격되어 제1 소스 시드막(SS1) 상부에 배치된다. 층간 소스막(ILS)은 제1 소스 시드막(SS1)과 제2 소스 시드막(SS2) 사이의 공간에 배치된다.
제1 소스 시드막(SS1) 및 제2 소스 시드막(SS2)은 층간 소스막(ILS)의 성장시드 역할이 가능한 물질로 형성될 수 있으며, 서로 동일한 물질로 형성될 수 있다. 예를 들어, 제1 소스 시드막(SS1) 및 제2 소스 시드막(SS2)은 실리콘을 포함할 수 있다. 또한, 제1 소스 시드막(SS1) 및 제2 소스 시드막(SS2)은 층간 소스막(ILS)에 불순물을 공급할 수 있는 물질로 형성될 수 있다. 예를 들어, 제1 소스 시드막(SS1) 및 제2 소스 시드막(SS2)은 n타입 또는 p타입 불순물을 포함할 수 있다.
층간 소스막(ILS)은 제1 소스 시드막(SS1) 및 제2 소스 시드막(SS2)으로부터 성장된 물질막으로서, 실리콘을 포함할 수 있다. 층간 소스막(ILS)은 제1 소스 시드막(SS1) 및 제2 소스 시드막(SS2)으로부터 공급된 불순물을 포함할 수 있다. 예를 들어, 층간 소스막(ILS)은 n타입 또는 p타입 불순물을 포함할 수 있다. 층간 소스막(ILS)은 후술될 채널막(CH)에 접촉되어 채널막(CH)에 불순물을 공급할 수 있다.
제2 소스 시드막(SS2)은 산화물에 대한 식각 선택비가 높은 폴리 실리콘으로 형성되므로 후술될 슬릿들(SA, SB)을 형성하는 과정에서 식각 정지막 역할을 할 수 있다. 식각 정지막 역할을 하는 제2 소스 시드막(SS2)은 도 1a에 도시된 바와 같이 제1 두께로 형성될 수 있다. 또는 제2 소스 시드막(SS2)은 도 1b에 도시된 바와 같이 제1 두께보다 얇은 제2 두께로 형성될 수 있다.
도 1b에 도시된 식각 정지 소스막(ESS)은 제2 소스 시드막(SS2)에 비해 산화물에 대한 식각 선택비가 더 높은 도전물로 형성될 수 있다. 예를 들어, 식각 정지 소스막(ESS)은 카본 도프트 폴리 실리콘으로 형성될 수 있다. 이로써, 식각 정지 소스막(ESS)은 제2 두께로 형성된 제2 소스 시드막(SS2)의 식각 정지막 기능을 보완할 수 있다. 제2 소스 시드막(SS2)의 두께가 얇을수록, 층간 소스막(ILS)과 후술될 적층 구조(STA)의 도전 패턴들(CP) 중 최하층 도전 패턴 사이의 거리가 가까워진다. 그 결과, 층간 소스막(ILS)으로부터 채널막(CH)으로 공급된 불순물이 최하층 도전 패턴이 배치된 높이까지 도달하기가 용이해진다. 이로써, 채널막(CH)내 불순물 공급 영역인 정션과 최하층 도전 패턴 사이의 오버랩 영역을 용이하게 형성할 수 있다.
도 1a 및 도 1b를 참조하면, 다층 소스막(SL)은 제1 소스 시드막(SS1) 하부에 배치된 메탈 소스막(MS)을 더 포함할 수 있다. 메탈 소스막(MS)은 제1 소스 시드막(SS1), 제2 소스 시드막(SS2) 및 층간 소스막(ILS)보다 저항이 낮은 물질로 형성될 수 있다. 예를 들어, 메탈 소스막(MS)은 텅스텐을 포함할 수 있다.
메탈 소스막(MS)은 제1 소스 절연막(SD1)에 의해 관통되어 다수의 패턴으로 분리될 수 있다. 제1 소스 시드막(SS1) 및 제2 소스 시드막(SS2)은 제2 소스 절연막(SD2)에 의해 관통되어 다수의 패턴으로 분리될 수 있다. 제2 소스 절연막(SD2)은 제1 소스 절연막(SD1) 상에 배치될 수 있다. 층간 소스막(ILS)은 제2 소스 절연막(SD2)의 측벽을 향해 제1 소스 시드막(SS1) 및 제2 소스 시드막(SS2) 각각의 측벽보다 돌출될 수 있다.
제1 소스 절연막(SD1)의 측벽과 메탈 소스막(MS)의 측벽 사이 및 메탈 소스막(MS)의 바닥면을 따라 제1 베리어 메탈막(BM1)이 더 형성될 수 있다. 즉, 제1 베리어 메탈막(BM1)은 메탈 소스막(MS)의 측벽 및 바닥면을 감쌀 수 있다. 제1 소스 시드막(SS1)과 메탈 소스막(MS) 사이에 제2 베리어 메탈막(BM2)이 더 형성될 수 있다. 제2 베리어 메탈막(BM2)은 제2 소스 절연막(SD2)에 의해 관통될 수 있다.
적층 구조(STA)는 다층 소스막(SL) 및 제2 소스 절연막(SD2) 상에 배치된다. 적층 구조(STA)는 교대로 적층된 층간 절연막들(ILD) 및 도전 패턴들(CP)을 포함한다. 도전 패턴들(CP)은 셀렉트 트랜지스터들 및 메모리 셀들의 게이트 전극들로 이용될 수 있다. 층간 절연막들(ILD)은 도전 패턴들(CP)을 절연시키기 위한 것이다. 도전 패턴들(CP)은 폴리 실리콘, 금속 또는 금속 실리사이드물 중 적어도 어느 하나를 포함할 수 있다. 층간 절연막들(ILD)은 산화물을 포함할 수 있다.
적층 구조(STA)는 슬릿들(SA, SB)에 의해 관통될 수 있다. 슬릿들(SA, SB)은 제1 슬릿(SA) 및 제2 슬릿(SB)을 포함할 수 있다. 제1 슬릿(SA)은 다층 소스막(SL)에 중첩되게 배치되고, 다층 소스막(SL)의 제2 소스 시드막(SS2) 및 식각 정지 소스막(ESS)을 관통하도록 형성될 수 있다. 제2 슬릿(SB)은 제2 소스 절연막(SD2)에 중첩되게 배치될 수 있다. 슬릿들(SA, SB) 각각의 내부에 측벽 절연막(SWI) 및 슬릿 절연막(SI)이 형성될 수 있다. 측벽 절연막(SWI)은 슬릿들(SA, SB) 각각의 측벽 상에 형성되고, 슬릿 절연막(SI)은 측벽 절연막(SWI) 상에서 슬릿들(SA, SB) 각각의 내부를 채우도록 형성될 수 있다. 슬릿 절연막(SI)은 측벽 절연막(SWI)보다 깊게 형성될 수 있다. 예를 들어, 제1 슬릿(SA)을 채우는 슬릿 절연막(SI)은 층간 소스막(ILS) 상부로 연장될 수 있고, 제2 슬릿(SB)을 채우는 슬릿 절연막(SI)은 제2 소스 절연막(SD2) 내부로 연장될 수 있다. 측벽 절연막(SWI)은 층간 절연막들(ILD), 도전 패턴들(CP) 및 제2 소스 시드막(SS2)을 식각 공정으로부터 보호하기 위해 형성되는 것으로서, 층간 절연막들(ILD), 도전 패턴들(CP) 및 제2 소스 시드막(SS2)과 다른 물질로 형성될 수 있다. 측벽 절연막(SWI)은 단일막으로 형성되거나, 다중막으로 형성될 수 있다. 측벽 절연막(SWI)이 단일막으로 형성된 경우, 측벽 절연막(SWI)은 질화막으로 형성될 수 있다. 측벽 절연막(SWI)이 다중막으로 형성된 경우, 측벽 절연막(SWI)은 후술될 제1 및 제2 다층 패턴들(ML1 및 ML2) 각각과 다른 구조로 형성될 수 있다. 다중막 구조의 측벽 절연막(SWI)에 대해서는 도 2를 참조하여 후술하기로 한다.
채널막들(CH) 각각은 적층 구조(STA)를 관통하여 제1 소스 시드막(SS1) 내부로 연장된다. 채널막들(CH) 각각은 코어 절연막(CO)을 감싸는 튜브형으로 형성될 수 있다. 이 경우, 코어 절연막(CO)의 높이를 채널막들(CH)보다 낮게 형성할 수 있다. 코어 절연막(CO) 상부에 캡핑막(CAP)이 더 형성될 수 있다. 캡핑막(CAP)은 그에 대응하는 채널막들(CH) 중 어느 하나의 상단에 의해 둘러싸일 수 있다. 채널막들(CH) 및 캡핑막(CAP)은 반도체물로 형성될 수 있다. 캡핑막(CAP)은 채널막들(CH)에 비해 높은 농도의 불순물을 포함할 수 있다. 도면에 도시되진 않았으나, 캡핑막(CAP) 및 코어 절연막(CO)은 형성되지 않을 수 있다. 이 경우 채널막들(CH) 각각은 캡핑막(CAP) 및 코어 절연막(CO)이 차지하는 공간을 채우는 매립형으로 형성될 수 있다. 채널막들(CH) 각각은 메모리 스트링의 채널로 이용될 수 있다. 서로 이웃한 채널막들(CH) 사이에 제1 슬릿(SA)이 배치될 수 있다.
채널막들(CH) 각각은 제1 내지 제3 부분(P1 내지 P3)으로 구분될 수 있다. 제1 부분(P1)은 적층 구조(STA) 및 제2 소스 시드막(SS2)을 관통한다. 제2 부분(P2)은 제1 소스 시드막(SS1)의 상부 일부를 관통한다. 제3 부분(P3)은 제1 부분(P1)과 제2 부분(P2) 사이에 배치된다. 채널막들(CH) 각각의 제3 부분(P3)은 층간 소스막(ILS)에 접촉된다. 층간 소스막(ILS)은 채널막들(CH) 각각의 제3 부분(P3)으로부터 성장될 수 있다.
상술한 바와 같이 층간 소스막(ILS)은 채널막들(CH) 각각의 제3 부분(P3), 제1 소스 시드막(SS1), 및 제2 소스 시드막(SS2)으로부터 성장된 막이다. 이에 따라, 층간 소스막(ILS)은 채널막들(CH) 각각의 제3 부분(P3), 제1 소스 시드막(SS1), 및 제2 소스 시드막(SS2)에 접촉되어 제1 소스 시드막(SS1) 및 제2 소스 시드막(SS2) 사이의 공간을 향해 균일한 두께로 연장될 수 있다. 층간 소스막(ILS)은 제1 소스 시드막(SS1)으로부터 상부 방향을 향해 성장될 수 있고, 제2 소스 시드막(SS2)으로부터 하부 방향을 향해 성장될 수 있고, 채널막들(CH) 각각의 제3 부분(P3)으로부터 측부로 성장될 수 있다. 이와 같이 층간 소스막(ILS)의 성장 방향이 다양해지면, 층간 소스막(ILS)을 보이드 없이 두꺼운 두께로 형성하기가 용이해진다. 특히, 본 발명의 실시 예는 층간 소스막(ILS)을 층간 소스막(ILS)의 하부 및 상부에 각각 배치된 제1 소스 시드막(SS1) 및 제2 소스 시드막(SS2)으로부터 성장시킨다. 이로써, 층간 소스막(ILS)을 상부 방향 또는 하부 방향 중 어느 하나의 방향을 향해 성장시키는 경우에 비해 본 발명의 실시 예는 층간 소스막(ILS)의 성장 두께를 절반으로 줄이더라도 원하는 두께의 층간 소스막(ILS)을 제공할 수 있다.
채널막들(CH) 각각의 제1 부분(P1)의 외벽은 제1 다층 패턴(ML1)으로 둘러싸일 수 있다. 제1 다층 패턴(ML1)은 제1 부분(P1)의 외벽을 감싸는 제1 터널 절연 패턴(TI1), 제1 터널 절연 패턴(TI1)을 감싸는 제1 데이터 저장 패턴(DS1), 및 제1 데이터 저장 패턴(DS1)을 감싸는 제1 블로킹 절연 패턴(BI1)을 포함할 수 있다. 채널막들(CH) 각각의 제2 부분(P2)의 외벽은 제2 다층 패턴(ML2)으로 둘러싸일 수 있다. 제2 다층 패턴(ML2)은 제2 부분(P2)의 외벽을 감싸는 제2 터널 절연 패턴(TI2), 제2 터널 절연 패턴(TI2)을 감싸는 제2 데이터 저장 패턴(DS2), 및 제2 데이터 저장 패턴(DS2)을 감싸는 제2 블로킹 절연 패턴(BI2)을 포함할 수 있다.
제1 다층 패턴(ML1) 및 제2 다층 패턴(ML2)은 층간 소스막(ILS)에 의해 분리될 수 있다. 제1 터널 절연 패턴(TI1)과 제2 터널 절연 패턴(TI2)은 층간 소스막(ILS)을 통해 분리된 터널 절연막의 부분들이다. 제1 데이터 저장 패턴(DS1) 및제2 데이터 저장 패턴(DS2)은 층간 소스막(ILS)을 통해 분리된 데이터 저장막의 부분들이다. 제1 블로킹 절연 패턴(BI1) 및 제2 블로킹 절연 패턴(BI2)은 층간 소스막(ILS)을 통해 분리된 블로킹 절연막의 부분들이다. 데이터 저장막은 실리콘, 질화물, 상변화 물질, 나노닷 등을 포함할 수 있다. 터널 절연막은 터널링이 가능한 실리콘 산화막을 포함할 수 있다. 블로킹 절연막은 전하 차단이 가능한 산화막을 포함할 수 있다.
상술한 본 발명의 실시 예에 따르면, 도전 패턴들(CP) 중 셀렉트 라인과 채널막(CH)의 교차부에 셀렉트 트랜지스터가 형성되고, 도전 패턴들(CP) 중 워드 라인과 채널막(CH)의 교차부에 메모리 셀이 형성된다. 도전 패턴들(CP) 중 최상층 도전 패턴과 최하층 도전 패턴은 각각 상부 셀렉트 라인 및 하부 셀렉트 라인으로 이용될 수 있다. 도전 패턴들(CP) 중 최상층 도전 패턴과 최하층 도전 패턴 사이에 배치된 패턴들은 워드 라인들로 이용될 수 있다. 이러한 구조에 따르면, 채널막들(CH) 각각은 상부 셀렉트 라인에 연결된 상부 셀렉트 트랜지스터와, 하부 셀렉트 라인에 연결된 하부 셀렉트 트랜지스터와, 워드 라인들에 연결된 메모리 셀들을 직렬로 연결할 수 있다. 메모리 스트링은 직렬로 연결된 상부 셀렉트 트랜지스터, 메모리 셀들, 및 하부 셀렉트 트랜지스터를 포함한다.
도 2는 본 발명의 실시 예에 따른 다중막 구조의 측벽 절연막을 설명하기 위한 단면도이다. 특히, 도 2는 도 1a 및 도 1b에 도시된 A 영역을 확대한 단면도이다.
도 2를 참조하면, 측벽 절연막(SWI)은 슬릿(예를 들어, SB) 내부의 슬릿 절연막(SI)을 둘러싸는 다중막으로 형성될 수 있다. 보다 구체적으로 측벽 절연막(SWI)은 제1 내지 제3 측벽 절연막들(SWI1 내지 SWI3)을 포함할 수 있다
제3 측벽 절연막(SWI3)은 슬릿 절연막(SI)을 에워쌀 수 있다. 제2 측벽 절연막(SWI2)은 제3 측벽 절연막(SWI3)을 에워쌀 수 있다. 제1 측벽 절연막(SWI1)은 제2 측벽 절연막(SWI2)을 에워쌀 수 있다.
측벽 절연막(SWI)의 최외측에 배치된 제1 측벽 절연막(SWI1)은 도 1a 및 도 1b에서 상술한 블로킹 절연막과 다른 물질로 형성될 수 있다. 예를 들어, 제1 측벽 절연막(SWI1)은 질화막으로 형성될 수 있다.
측벽 절연막(SWI)의 최내측에 배치된 제3 측벽 절연막(SWI3)은 도 1a 및 도 1b에서 상술한 터널 절연막과 다른 물질로 형성될 수 있다. 예를 들어, 제3 측벽 절연막(SWI3)은 질화막으로 형성될 수 있다.
제1 측벽 절연막(SWI1)과 제3 측벽 절연막(SWI3) 사이의 제2 측벽 절연막(SWI2)은 도 1a 및 도 1b에서 상술한 데이터 저장막과 다른 물질로 형성될 수 있다. 예를 들어, 제2 측벽 절연막(SWI2)은 산화막으로 형성될 수 있다.
상술한 물질들을 포함하는 다중의 측벽 절연막(SWI)은 채널막을 노출시키기 위해 블로킹 절연막, 데이터 저장막 및 터널 절연막을 식각하는 공정을 진행하는 동안, 보호막 역할을 할 수 있다.
도 3a 내지 도 3m은 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 보다 구체적으로, 도 3a 내지 도 3m은 도 1a에 도시된 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 하부 구조를 포함하는 기판(미도시) 상에 메탈 소스막(113)을 형성할 수 있다. 도면에 도시되진 않았으나, 하부 구조는 반도체 장치의 메모리 스트링을 구동하기 위한 회로를 구성하는 구동 트랜지스터들, 및 구동 트랜지스터들에 연결된 라우팅 배선 및 콘택 플러그들을 포함할 수 있다.
메탈 소스막(113)은 후속에서 형성될 제1 및 제2 소스 시드막들보다 저항이 낮은 금속으로 형성될 수 있다. 예를 들어, 메탈 소스막(113)은 텅스텐을 포함할 수 있다.
메탈 소스막(113)은 다마신 공정으로 형성될 수 있다. 예를 들어, 하부 구조를 포함하는 기판 상에 제1 소스 절연막(101)을 형성한다. 이어서, 제1 소스 절연막(101)을 식각하여 트렌치들(103)을 형성한다. 이 후, 트렌치들(103) 각각의 내부를 메탈 소스막(113)으로 채운다. 메탈 소스막(113) 형성 전 제1 베리어 메탈막(111)을 더 형성할 수 있다. 제1 베리어 메탈막(111)은 트렌치들(103) 각각의 표면 상에 형성될 수 있다. 메탈 소스막(113)은 제1 베리어 메탈막(111) 상에 배치되고, 트렌치들(103) 각각을 완전히 채운다. 제1 베리어 메탈막(111) 및 메탈 소스막(113)을 형성한 후, 제1 소스 절연막(101)이 노출될 때까지 메탈 소스막(113) 및 제1 베리어 메탈막(111)을 평탄화할 수 있다.
도 3b를 참조하면, 메탈 소스막(113)을 포함하는 제1 소스 절연막(101) 상에 예비 소스 적층구조(PS)를 형성할 수 있다. 예비 소스 적층구조(PS)를 형성하기 전, 메탈 소스막(113)으로부터의 금속 확산을 방지하기 위해, 메탈 소스막(113)을 포함하는 제1 소스 절연막(101) 상에 제2 베리어 메탈막(121)을 더 형성할 수 있다.
예비 소스 적층구조(PS)는 제1 소스 시드막(123), 희생막(127) 및 제2 소스 시드막(131)을 순차로 적층하여 형성될 수 있다. 제1 소스 시드막(123) 및 제2 소스 시드막(131)은 후속에서 층간 소스막의 성장 시드층으로 이용될 수 있으며, 서로 동일한 물질로 형성될 수 있다. 제1 소스 시드막(123) 및 제2 소스 시드막(131)은 후속에서 층간 소스막에 불순물을 공급할 수 있는 물질로 형성될 수 있다. 희생막(127)은 후속 공정에서 선택적으로 제거가능한 물질로 형성될 수 있다. 보다 구체적으로, 희생막(127)은 제1 소스 시드막(123) 및 제2 소스 시드막(131)과 다른 식각 선택비를 갖는 물질로 형성될 수 있다. 제1 소스 시드막(123) 및 제2 소스 시드막(131)은 층간 소스막의 성장 시드층 역할을 할 수 있으며, 층간 소스막으로 불순물을 공급할 수 있는 도프트 실리콘막으로 형성될 수 있다. 도프트 실리콘막은 n타입 또는 p타입 불순물을 포함할 수 있다. 불순물은 제1 소스 시드막(123) 및 제2 소스 시드막(1301) 각각을 증착한 후 임플란트 공정을 통해 추가될 수 있다. 희생막(127)은 언도프트 폴리 실리콘막으로 형성될 수 있다.
예비 소스 적층구조(PS)는 제1 및 제2 보호막들(123, 129)을 더 포함할 수 있다. 희생막(127)이 제1 보호막(123) 및 제2 보호막(129) 사이에 개재될 수 있도록, 제1 보호막(123)은 희생막(127)을 형성하기 전 증착되고, 제2 보호막(129)은 희생막(123)을 형성한 후 증착된다. 제1 보호막(123)은 희생막(127)과 제1 소스 시드막(123) 사이에 배치되고, 제2 보호막(129)은 희생막(127)과 제2 소스 시드막(131) 사이에 배치된다. 제1 보호막(123) 및 제2 보호막(129)은 제1 소스 시드막(123), 희생막(127) 및 제2 소스 시드막(131)과 다른 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 제1 보호막(123) 및 제2 보호막(129)은 산화막으로 형성될 수 있다.
예비 소스 적층구조(PS) 형성 후, 예비 소스 적층구조(PS)를 관통하여 제1 소스 절연막(101) 상에 접촉된 제2 소스 절연막(133)을 더 형성할 수 있다.
도 3c를 참조하면, 제2 소스 시드막(131) 및 제2 소스 절연막(133) 상에 제1 물질막들(141) 및 제2 물질막들(143)을 교대로 적층한다.
제2 물질막들(143)은 제1 물질막들(141)과 다른 물질로 형성된다. 예를 들어, 제1 물질막들(141)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(143)은 도전 패턴용 도전물로 형성될 수 있다.
또는 제1 물질막들(141)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(143)은 희생막으로서 이용되며 제1 물질막들(141)과 다른 식각 선택비를 갖는 희생용 절연물로 형성될 수 있다. 이 경우, 제1 물질막들(141)은 실리콘 산화막으로 형성되고, 제2 물질막들(143)은 실리콘 질화막으로 형성될 수 있다. 제1 및 제2 물질막들(141, 143)이 모두 절연물로 형성되는 경우, 채널홀 또는 슬릿을 형성하기 위한 식각 공정들의 난이도를 낮출 수 있다.
또는 제1 물질막들(141)은 희생막으로서 이용되며 제2 물질막들(143)과 다른 식각 선택비를 갖는 희생용 도전물로 형성되고, 제2 물질막들(143)은 도전 패턴용 도전물로 형성될 수 있다. 이 경우, 제1 물질막들(141)은 언도프트 폴리 실리콘막으로 형성되고, 제2 물질막들(143)은 도프트 폴리 실리콘막으로 형성될 수 있다. 제1 및 제2 물질막들(141, 143)이 모두 도전물로 형성되는 경우, 채널홀 또는 슬릿을 형성하기 위한 식각 공정들의 난이도를 낮출 수 있다.
도 3d를 참조하면, 제1 및 제2 물질막들(141, 143)과 예비 소스 적층 구조(PS)를 관통하는 채널홀들(H)을 형성한다. 채널홀들(H)은 예비 소스 적층 구조(PS)의 제2 소스 시드막(131), 제2 보호막(131), 희생막(127) 및 제1 보호막(125)을 완전히 관통하도록 연장될 수 있다. 채널홀들(H)은 예비 소스 적층 구조(PS)의 제1 소스 시드막(123)의 일부를 관통할 수 있다.
이어서, 채널홀들(H) 각각의 내부에 다층막(ML)으로 둘러싸인 채널막(CH)을 형성한다. 다층막(ML)은 블로킹 절연막(BI), 데이터 저장막(DL) 및 터널 절연막(TI)을 순차로 적층하여 형성될 수 있다. 블로킹 절연막(BI), 데이터 저장막(DL) 및 터널 절연막(TI)은 채널홀들(H) 각각의 표면 상에 형성될 수 있다. 채널막(CH)은 터널 절연막(TI) 상에 형성될 수 있다. 채널막(CH)은 채널홀들(H) 각각의 내부를 완전히 채우도록 형성되거나, 채널홀들(H) 각각의 중심영역을 개구하도록 형성될 수 있다. 채널막(CH)에 의해 채널홀들(H) 각각의 중심 영역이 개구된 경우, 채널홀들(H) 각각의 중심 영역을 코어 절연막(CO)으로 채울 수 있다. 코어 절연막(CO)은 채널홀들(H) 각각 보다 낮게 형성될 수 있다. 이 경우, 코어 절연막(CO) 상에 캡핑막(CAP)을 더 형성하여 채널홀들(H) 각각의 상단을 채울 수 있다.
도 3e를 참조하면, 제1 및 제2 물질막들(141, 143)을 식각하여 이들을 관통하는 슬릿들(SA, SB)을 형성한다. 슬릿들(SA, SB)은 채널막들(CH) 사이의 제1 및 제2 물질막들(141, 143)을 관통하는 제1 슬릿(SA)과, 제2 소스 절연막(133)에 중첩된 제1 및 제2 물질막들(141, 143)을 관통하는 제2 슬릿(SB)을 포함할 수 있다.
제1 물질막들(141)이 층간 절연막용 절연물로 형성되고, 제2 물질막들(143)이 희생용 절연물로 형성된 경우, 도프트 실리콘등과 같은 도전물로 형성된 제2 소스 시드막(131)과 절연물로 형성된 제1 및 제2 물질막들(141, 143) 간의 식각 선택비 차이를 이용할 수 있다. 보다 구체적으로, 절연물로 형성된 제1 및 제2 물질막들(141, 143)의 식각 공정 진행 시, 도전물로 형성된 제2 소스 시드막(131)을 식각 정지막으로 이용할 수 있다. 이로써, 슬릿들(SA, SB)을 균일한 깊이로 형성할 수 있다.
이하의 도 3f 및 도 3g는 제1 물질막들(141)이 층간 절연막용 절연물로 형성되고, 제2 물질막들(143)이 희생용 절연물로 형성된 경우를 예로 들어 후속 공정을 도시한 것이다.
도 3f를 참조하면, 슬릿들(SA, SB)을 통해 제2 물질막들(143)을 선택적으로 제거하여 도전 패턴 영역들(CPA)을 개구한다. 이 때, 채널막들(CH)은 예비 소스 적층 구조(PS)에 의해 지지되므로 그 구조를 안정적으로 유지할 수 있다.
도 3g를 참조하면, 슬릿들(SA, SB)을 통해 도전 패턴 영역들(CPA) 각각을 제3 물질막으로 채울 수 있다. 제3 물질막은 도전물일 수 있다. 이로써, 도전 패턴 영역들(CPA) 내부에 도전 패턴들(CP)이 형성된다. 도전 패턴들(CP)은 텅스텐 등을 포함할 수 있다. 도면에 도시하진 않았으나, 도전 패턴들(CP)을 형성하기 전, 도전 패턴 영역들(CPA) 각각의 표면을 따라 베리어막 또는 블로킹 절연막 중 적어도 어느 하나가 더 형성될 수 있다.
도 3f 및 도 3g에서 상술한 바와 다르게, 제1 물질막들(141)이 층간 절연막용 절연물로 형성되고, 제2 물질막들(143)이 도전 패턴용 도전물로 형성된 경우, 제2 물질막들(143)이 슬릿들(SA, SB)에 의해 도전 패턴들(CP)로 분리될 수 있다.
또는 제1 물질막들(141)이 희생용 도전물로 형성되고, 제2 물질막들(143)이 도전 패턴용 도전물로 형성된 경우, 슬릿들(SA, SB)을 통해 제1 물질막들(141) 각각을 절연물인 제3 물질막으로 대체할 수 있고, 제2 물질막들(143)이 슬릿들(SA, SB)을 통해 도전 패턴들(CP)로 분리될 수 있다.
도 3h를 참조하면, 제1 슬릿(SA)을 통해 노출된 제2 소스 시드막(131)을 식각하여 제2 소스 시드막(131)을 관통하는 제1 소스 관통홀(SH1)을 형성한다. 이 때, 제2 소스 시드막(131)과 제2 보호막(129)의 식각 선택비 차이를 이용하여 제2 보호막(129)을 식각 정지막으로 이용할 수 있다. 이로써, 희생막(127)의 불규칙적인 손실을 방지할 수 있다.
이 후, 슬릿들(SA, SB) 및 제1 소스 관통홀(SH1)의 측벽을 상에 희생막(127)과 식각 선택비가 다른 측벽 절연막(151)을 형성할 수 있다. 예를 들어, 측벽 절연막(151)은 질화막의 단일층으로 형성되거나, 도 2에서 상술한 바와 같이 제1 내지 제3 측벽 절연막들을 포함하는 다중막 구조로 형성될 수 있다. 측벽 절연막(151)은 희생막(127)을 제거하는 후속 공정을 진행하는 동안, 도전 패턴들(CP) 및 제2 소스 시드막(131)을 보호할 수 있다.
도 3i를 참조하면, 제1 소스 관통홀(SH1)을 통해 노출된 제2 보호막(129)을 식각하는 단계 및 희생막(127)을 식각하는 단계를 순차로 실시하여 제2 소스 관통홀(SH2)을 형성한다. 이 때, 제2 슬릿(SB)을 통해 노출된 제2 소스 절연막(133)의 일부가 식각되어 제2 소스 절연막(133) 상에 오목한 제1 홈(CA1)이 형성될 수 있다.
희생막(127)을 식각하는 단계에서 희생막(127)과 제1 보호막(125)의 식각 선택비 차이를 이용하여 제1 보호막(125)을 식각 정지막으로 이용할 수 있다. 이로써, 제1 소스 시드막(123)의 손실을 방지할 수 있다.
경우에 따라 희생막(127)을 수직으로 관통하는 제2 소스 관통홀(SH)을 형성하는 식각 공정은 생략될 수 있다.
도 3j를 참조하면, 제1 및 제2 소스 관통홀(SH1 및 SH2)을 통해 노출된 희생막(127)을 제거하여 제1 보호막(125) 및 제2 보호막(129) 사이에 제1 개구부(OP1)를 형성한다. 희생막(127)을 제거하는 과정에서 희생막(127)과 제1 및 제2 보호막들(125 및 129) 사이의 식각 선택비 차이를 이용하여 제1 및 제2 보호막들(125 및 129)을 식각 정지막으로 이용할 수 있다. 이로써, 제1 소스 시드막(123) 및 제2 소스 시드막(131)의 손실을 방지할 수 있다.
희생막(127)을 제거하여 형성된 제1 개구부(OP1)를 통해 다층막(ML)의 일부가 노출될 수 있다.
도 3k를 참조하면, 제1 개구부(OP1)를 통해 노출된 제1 보호막(125) 및 제2 보호막(129)을 제거한다. 이로써, 제2 개구부(OP2)가 형성된다. 제1 보호막(125) 및 제2 보호막(129)을 제거하는 과정에서 제1 및 제2 보호막들(125 및 129)과 제1 및 제2 소스 시드막들(123 및 131) 사이의 식각 선택비 차이를 이용하여 제1 및 제2 소스 시드막들(123 및 131)을 식각 정지막으로 이용할 수 있다. 이로써, 제2 개구부(OP2)의 높이를 제1 소스 시드막(123)과 제2 소스 시드막(131) 사이의 이격 거리로 균일하게 제어할 수 있다.
제2 개구부(OP2)를 형성하기 위한 식각 공정 동안, 블로킹 절연막(BI)이 식각되어 제1 및 제2 블로킹 절연 패턴들(BI1 및 BI2)로 분리될 수 있다. 이로써, 데이터 저장막(DS)이 노출될 수 있다. 측벽 절연막(151)은 도 2에서 상술한 물질들을 포함하는 다중막 구조로 형성되고, 측벽 절연막(151)의 최내측에 형성된 제3 측벽 절연막(도 2의 SWI3)은 블로킹 절연막(BI)과 제1 및 제2 보호막들(125 및 129)에 대한 식각 선택비가 높은 물질로 형성될 수 있다. 예를 들어, 제3 측벽 절연막은 질화막으로 형성될 수 있다. 이에 따라, 블로킹 절연막(BI)과 제1 및 제2 보호막들(125 및 129)이 식각되는 동안 제3 측벽 절연막이 제거되지 않고 잔류하여 보호막 역할을 할 수 있다.
도 3l을 참조하면, 제2 개구부(OP2)를 통해 데이터 저장막(DS) 및 터널 절연막(TI)을 식각하여 채널막들(CH) 각각을 노출하는 소스 영역(OPS)을 제1 소스 시드막(123) 및 제2 소스 시드막(131) 사이에서 개구한다. 이로써, 데이터 저장막(DS)은 소스 영역(OPS)에 의해 제1 데이터 저장 패턴(DS1) 및 제2 데이터 저장 패턴(DS2)으로 분리되고, 터널 절연막(TI)은 소스 영역(OPS)에 의해 제1 터널 절연 패턴(TI1) 및 제2 터널 절연 패턴(TI2)으로 분리될 수 있다. 즉, 다층막이 소스 영역(OPS)에 의해 제1 다층 패턴(ML1) 및 제2 다층 패턴(ML2)으로 분리될 수 있다. 측벽 절연막(151)이 도 2에서 상술한 물질들을 포함하는 다중막 구조로 형성된 경우, 측벽 절연막(151)은 제1 내지 제3 측벽 절연막들을 포함할 수 있다. 또한, 제1 및 제3 측벽 절연막들 사이의 제2 측벽 절연막은 데이터 저장막(DS)에 대한 식각 선택비가 높은 물질로 형성될 수 있고, 측벽 절연막(151) 최외측의 제1 측벽 절연막은 터널 절연막(TI)에 대한 식각 선택비가 높은 물질로 형성될 수 있다. 예를 들어, 제2 측벽 절연막은 산화막으로 형성될 수 있고, 제1 측벽 절연막은 질화막으로 형성될 수 있다. 이에 따라, 데이터 저장막(DS)이 식각되는 동안 제2 측벽 절연막이 제거되지 않고 잔류하여 보호막 역할을 할 수 있고, 터널 절연막(TI)이 식각되는 동안 제1 측벽 절연막이 제거되지 않고 잔류하여 보호막 역할을 할 수 있다.
상술한 바와 같이, 소스 영역(OPS)은 식각 선택비 차이를 이용한 식각 공정으로 희생막(127)을 제거하여 제1 개구부(OP1)를 형성하는 단계, 식각 선택비 차이를 이용한 식각 공정으로 제1 및 제2 보호막들(125 및 129)을 제거하여 제2 개구부(OP2)를 형성하는 단계, 및 데이터 저장막(DS) 및 터널 절연막(TI)을 식각하는 단계를 순차로 실시함으로써, 형성될 수 있다. 소스 영역(OPS)의 높이는 식각 선택비 차이를 이용한 제1 개구부(OP1) 형성 공정 및 제2 개구부(OP2) 형성 공정에 의해 균일하게 제어될 수 있다. 소스 영역(OPS)의 높이는 제1 소스 시드막(123)과 제2 소스 시드막(131) 사이의 이격 거리와 동일하다.
본 발명의 실시 예에 따르면, 제1 소스 시드막(123) 및 제2 소스 시드막(131)의 손실이 방지되므로 제1 소스 시드막(123) 및 제2 소스 시드막(131) 사이의 이격 거리가 균일하게 유지될 수 있다.
제1 소스 시드막(123) 및 제2 소스 시드막(131) 사이의 이격 거리로 정의되는 소스 영역(OPS)의 높이가 균일하게 유지되는 경우, 채널막들(CH)이 소스 영역(OPS)에 의해 균일한 높이로 노출될 수 있다.
도 3k에서 상술한 제1 보호막(125) 및 제2 보호막(129)을 제거하는 과정과, 도 3l에서 상술한 데이터 저장막(DS) 및 터널 절연막(TI)을 식각하는 과정에서 제2 소스 절연막(133)의 측벽이 식각되어 제2 소스 절연막(133)의 측벽에 오목한 제2 홈부(CA2)가 형성될 수 있다.
도 3m을 참조하면, 소스 영역(OPS)을 통해 노출된 제1 소스 시드막(123), 제2 소스 시드막(131) 및 채널막들(CH)로부터 층간 소스막(153)을 성장시킨다. 이로써, 소스 영역(OPS) 내부가 층간 소스막(153)으로 채워질 수 있다. 소스 영역(OPS)을 통해 노출되는 채널막들(CH)의 높이가 균일하므로, 채널막들(CH)에 접촉되는 층간 소스막(153)의 면적 또한 균일해질 수 있다.
이어서, 열 공정을 통해 제1 소스 시드막(123) 및 제2 소스 시드막(131)으로부터의 불순물을 층간 소스막(153)으로 확산시킬 수 있다. 채널막들(CH)과 층간 소스막(153)의 접촉 면적이 균일하므로, 층간 소스막(153)으로부터 채널막들(CH)에 확산되는 불순물의 확산 거리를 균일하게 제어할 수 있다. 이로써, 본 발명의 실시 예는 메모리 스트링의 동작 특성을 균일하게 제어할 수 있다.
이어서, 도 1a에서 상술한 슬릿 절연막을 형성할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다. 보다 구체적으로, 도 4는 도 1b에 도시된 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 4를 참조하면, 도 3a에서 상술한 바와 동일한 물질들 및 동일한 공정을 이용하여 도 3a에서 상술한 바와 동일한 구조의 제1 베리어 메탈막(111), 메탈 소스막(113) 및 제1 소스 절연막(101)을 형성한다.
이어서, 메탈 소스막(113)을 포함하는 제1 소스 절연막(101) 상에 예비 소스 적층구조(PS)를 형성할 수 있다. 예비 소스 적층구조(PS)를 형성하기 전, 메탈 소스막(113)으로부터의 금속 확산을 방지하기 위해, 메탈 소스막(113)을 포함하는 제1 소스 절연막(101) 상에 제2 베리어 메탈막(121)을 더 형성할 수 있다.
예비 소스 적층구조(PS)는 제1 소스 시드막(123), 희생막(127), 제2 소스 시드막(131A) 및 식각 정지 소스막(131B)을 순차로 적층하여 형성될 수 있다. 예비 소스 적층구조(PS)는 제1 및 제2 보호막들(123, 129)을 더 포함할 수 있다. 제1 소스 시드막(123), 희생막(127), 제1 및 제2 보호막들(123, 129)의 물성 및 구조는 도 3b에서 상술한 바와 동일하다.
제2 소스 시드막(131A)은 도 3b에서 상술한 제2 소스 시드막과 동일한 물질로 형성될 수 있으며, 도 3b에서 상술한 제2 소스 시드막에 비해 얇은 두께로 형성될 수 있다. 식각 정지 소스막(131B)은 제2 소스 시드막(131A) 상에 형성될 수 있다. 식각 정지 소스막(131B)과 제2 소스 시드막(131A)의 총 두께는 도 3b에서 상술한 제2 소스 시드막에 비해 얇을 수 있다. 식각 정지 소스막(131B)은 제2 소스 시드막(131A)에 비해 산화막에 대한 식각 선택비가 더 높은 물질로 형성될 수 있으며, 예를 들어, 카본 도프트 폴리 실리콘으로 형성될 수 있다.
이어지는 후속 공정은 도 3c 내지 도 3m에서 상술한 바와 동일하다.
도 4에 도시된 실시 예의 경우, 도 3e에 도시된 슬릿들의 형성을 위한 식각 공정 동안 식각 정지 소스막(131B)을 이용하여, 슬릿들(특히, 도 3e의 SA)의 깊이를 균일하게 제어할 수 있다.
도 5는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 5를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1a, 도 1b 및 도 2에서 상술한 구조를 포함할 수 있다. 예를 들어, 메모리 소자(1120)는 제1 소스 시드막과 제2 소스 시드막 사이에 샌드위치 구조로 배치된 층간 소스막을 포함할 수 있다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 6은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 5를 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
SS1, 123: 제1 소스 시드막 SS2, 131: 제2 소스 시드막
ESS: 식각 정지 소스막
127: 희생막 ILS, 153: 층간 소스막
MS, 113: 메탈 소스막 BM1, BM2, 111, 121: 베리어 메탈막
125, 129: 제1 및 제2 보호막 SWI, 151: 측벽 절연막
SI: 슬릿 절연막 SA, SB: 슬릿
SH1, SH2: 소스 관통홀 OPS: 소스 영역
141: 제1 물질막 143: 제2 물질막
CP: 도전 패턴 ILD: 층간 절연막
CH: 채널막 ML1, ML2: 다층 패턴
ML: 다층막 TI: 터널 절연막
DS: 데이터 저장막 BI: 블로킹 절연막

Claims (28)

  1. 제1 소스 시드막;
    상기 제1 소스 시드막으로부터 이격되어 상기 제1 소스 시드막 상에 배치된 제2 소스 시드막;
    상기 제2 소스 시드막 상에 형성된 적층구조;
    상기 적층구조를 관통하여 상기 제1 소스 시드막 내부로 연장된 채널막들; 및
    상기 채널막들 각각, 상기 제1 소스 시드막 및 상기 제2 소스 시드막에 접촉되어 상기 제1 소스 시드막 및 상기 제2 소스 시드막 사이의 공간을 향해 연장된 층간 소스막을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제1 소스 시드막, 상기 제2 소스 시드막, 및 상기 층간 소스막은 n타입 또는 p타입의 불순물을 포함하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제1 소스 시드막, 상기 제2 소스 시드막, 및 상기 층간 소스막은 실리콘을 포함하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제2 소스 시드막 상에 형성되고, 상기 제2 소스 시드막보다 산화막에 대한 식각 선택비가 높은 물질로 형성된 식각 정지 소스막을 더 포함하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 식각 정지 소스막은 카본 도프트 폴리 실리콘을 포함하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 적층구조는 교대로 적층된 층간 절연막들 및 도전 패턴들을 포함하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 채널막들 사이에서 상기 적층구조 및 상기 제2 소스 시드막들 관통하는 슬릿;
    상기 슬릿의 측벽 상에 형성된 측벽 절연막; 및
    상기 슬릿 내부를 채우고, 상기 측벽 절연막 상에 형성되고, 상기 층간 소스막 상부로 연장된 슬릿 절연막을 더 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 측벽 절연막은 질화막의 단일층으로 형성된 반도체 장치.
  9. 제 7 항에 있어서,
    상기 측벽 절연막은
    질화막을 포함하는 제1 측벽 절연막;
    상기 제1 측벽 절연막에 의해 둘러싸이며, 산화막을 포함하는 제2 측벽 절연막; 및
    상기 제2 측벽 절연막에 의해 둘러싸이며, 질화막을 포함하는 제3 측벽 절연막을 포함하는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 적층구조 및 상기 제2 소스 시드막을 관통하는 상기 채널막들 각각의 제1 부분의 외벽을 감싸는 제1 다층 패턴; 및
    상기 제1 소스 시드막의 상부 일부를 관통하는 상기 채널막들 각각의 제2 부분의 외벽을 감싸는 제2 다층 패턴을 포함하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 제1 다층 패턴과 상기 제2 다층 패턴은 상기 층간 소스막에 의해 분리되는 반도체 장치.
  12. 제 10 항에 있어서,
    상기 제1 다층 패턴 및 상기 제2 다층 패턴 각각은
    상기 채널막들 각각의 외벽을 감싸는 터널 절연막;
    상기 터널 절연막을 감싸는 데이터 저장막; 및
    상기 데이터 저장막을 감싸는 블로킹 절연막을 포함하는 반도체 장치.
  13. 제 1 항에 있어서,
    상기 제1 소스 시드막 하부에 배치되고, 상기 제1 소스 시드막 및 상기 제2 소스 시드막보다 저항이 낮은 물질로 형성된 메탈 소스막을 더 포함하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 메탈 소스막의 측벽 및 바닥면을 감싸는 제1 베리어 메탈막; 및
    상기 제1 소스 시드막과 상기 메탈 소스막 사이에 배치된 제2 베리어 메탈막을 더 포함하는 반도체 장치.
  15. 순차로 적층된 제1 소스 시드막, 희생막, 및 제2 소스 시드막을 포함하는 예비 소스 적층구조를 형성하는 단계;
    상기 제2 소스 시드막 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들을 관통하여 상기 제1 소스 시드막 내부로 연장되고, 각각이 다층막으로 둘러싸인 채널막들을 형성하는 단계;
    상기 채널막들 사이의 상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 슬릿을 형성하는 단계;
    상기 슬릿을 통해 노출된 상기 제2 소스 시드막을 관통하여 상기 희생막을 노출하는 소스 관통홀을 형성하는 단계;
    상기 소스 관통홀을 통해 상기 희생막 및 상기 다층막을 제거함으로써, 상기 다층막을 제1 및 제2 다층 패턴으로 분리하고 상기 채널막을 노출하는 소스 영역을, 상기 제1 소스 시드막과 상기 제2 소스 시드막 사이에 형성하는 단계; 및
    상기 소스 영역을 통해 노출된 상기 채널막, 상기 제1 소스 시드막 및 상기 제2 소스 시드막으로부터 층간 소스막을 성장시키는 단계를 포함하는 반도체 장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 희생막은 상기 제1 소스 시드막 및 상기 제2 소스 시드막과 식각 선택비가 다른 물질로 형성되는 반도체 장치의 제조방법.
  17. 제 15 항에 있어서,
    상기 제1 소스 시드막 및 상기 제2 소스 시드막은 n타입 또는 p타입의 불순물이 도핑된 도프트 실리콘막을 포함하는 반도체 장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 제1 소스 시드막 및 상기 제2 소스 시드막으로부터의 상기 불순물을 상기 층간 소스막으로 확산시키는 단계를 더 포함하는 반도체 장치의 제조방법.
  19. 제 15 항에 있어서,
    상기 예비 소스 적층 구조는 상기 제2 소스 시드막 상에 배치되고, 상기 제2 소스 시드막보다 산화막에 대한 식각 선택비가 높은 물질을 포함하는 식각 정지 소스막을 더 포함하도록 형성되는 반도체 장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 식각 정지 소스막은 카본 도프트 폴리 실리콘을 포함하는 반도체 장치의 제조방법.
  21. 제 15 항에 있어서,
    상기 희생막은 언도프트 실리콘막을 포함하는 반도체 장치의 제조방법.
  22. 제 15 항에 있어서,
    상기 다층막은 상기 채널막들 각각을 감싸는 터널 절연막, 상기 터널 절연막을 감싸는 데이터 저장막, 상기 데이터 저장막을 감싸는 블로킹 절연막을 포함하는 반도체 장치의 제조방법.
  23. 제 15 항에 있어서,
    상기 희생막을 제거하는 단계 이전, 상기 슬릿 및 상기 소스 관통홀의 측벽상에 상기 희생막과 식각 선택비가 다른 측벽 절연막을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  24. 제 23 항에 있어서,
    상기 측벽 절연막은 질화막의 단일층으로 형성되는 반도체 장치의 제조방법.
  25. 제 23 항에 있어서,
    상기 측벽 절연막은
    질화막을 포함하는 제1 측벽 절연막, 상기 제1 측벽 절연막에 의해 둘러싸이며, 산화막을 포함하는 제2 측벽 절연막, 및 상기 제2 측벽 절연막에 의해 둘러싸이며 질화막을 포함하는 제3 측벽 절연막을 갖는 다중막으로 형성되는 반도체 장치의 제조방법.
  26. 제 15 항에 있어서,
    상기 소스 관통홀을 형성하는 단계 이전,
    상기 슬릿을 통해 상기 제1 물질막들 또는 상기 제2 물질막들을 제3 물질막들로 대체하는 단계를 더 포함하는 반도체 장치의 제조방법.
  27. 제 15 항에 있어서,
    상기 예비 소스 적층구조는 상기 제1 소스 시드막과 상기 희생막 사이에 배치된 제1 보호막과 상기 제2 소스 시드막과 상기 희생막 사이에 배치된 제2 보호막을 더 포함하고,
    상기 제1 보호막 및 상기 제2 보호막은 상기 제1 소스 시드막, 상기 희생막 및 상기 제2 소스 시드막과 다른 식각 선택비를 갖는 물질로 형성되며, 상기 소스 영역을 형성하는 단계에서 제거되는 반도체 장치의 제조방법.
  28. 제 15 항에 있어서,
    상기 예비 소스 적층구조는 상기 제1 소스 시드막 및 상기 제2 소스 시드막보다 저항이 낮은 메탈 소스막 상에 형성되는 반도체 장치의 제조방법.
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9978771B2 (en) 2016-06-30 2018-05-22 SK Hynix Inc. Manufacturing method of semiconductor device including multi-layered source layer and channel extending therethrough
US10062707B2 (en) 2016-11-14 2018-08-28 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US20190096905A1 (en) 2017-09-25 2019-03-28 SK Hynix Inc. Semiconductor device and method of fabricating the same
US10263010B2 (en) 2017-06-16 2019-04-16 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US10418372B2 (en) 2017-06-16 2019-09-17 SK Hynix Inc. Semiconductor device and method of manufacturing the same
KR20190109787A (ko) * 2018-03-19 2019-09-27 삼성전자주식회사 채널 구조체를 갖는 메모리 장치
KR20190132742A (ko) * 2018-05-21 2019-11-29 삼성전자주식회사 지지대를 갖는 3d 반도체 소자 및 그 형성 방법
KR20200011852A (ko) * 2018-07-25 2020-02-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10950613B2 (en) 2019-07-08 2021-03-16 SK Hynix Inc. Semiconductor device and a method of manufacturing a semiconductor device
KR20210116666A (ko) * 2019-02-15 2021-09-27 마이크론 테크놀로지, 인크 메모리 어레이 및 메모리 어레이 형성에 사용되는 방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102499564B1 (ko) * 2015-11-30 2023-02-15 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR20180138403A (ko) * 2017-06-21 2018-12-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102414294B1 (ko) * 2017-09-08 2022-06-28 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR102424990B1 (ko) * 2017-09-12 2022-07-26 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102344895B1 (ko) * 2017-11-13 2021-12-29 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법
KR102549967B1 (ko) * 2017-11-21 2023-06-30 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102631939B1 (ko) 2018-02-07 2024-02-02 삼성전자주식회사 3차원 반도체 메모리 장치
JP2019192663A (ja) * 2018-04-18 2019-10-31 東芝メモリ株式会社 半導体メモリ
KR102629202B1 (ko) * 2018-04-23 2024-01-26 삼성전자주식회사 3차원 반도체 메모리 장치
KR102624619B1 (ko) 2018-04-30 2024-01-15 삼성전자주식회사 3차원 반도체 메모리 장치
KR102624170B1 (ko) 2018-04-30 2024-01-12 삼성전자주식회사 3차원 반도체 메모리 장치
KR102644525B1 (ko) 2018-11-07 2024-03-07 삼성전자주식회사 수직형 반도체 소자
US10629613B1 (en) * 2018-11-20 2020-04-21 Sandisk Technologies Llc Three-dimensional memory device having vertical semiconductor channels including source-side boron-doped pockets and methods of making the same
KR20200065688A (ko) * 2018-11-30 2020-06-09 삼성전자주식회사 수직형 메모리 장치
US10797061B2 (en) * 2018-12-17 2020-10-06 Sandisk Technologies Llc Three-dimensional memory device having stressed vertical semiconductor channels and method of making the same
US11721727B2 (en) 2018-12-17 2023-08-08 Sandisk Technologies Llc Three-dimensional memory device including a silicon-germanium source contact layer and method of making the same
EP3711091A4 (en) 2018-12-17 2021-11-24 SanDisk Technologies LLC THREE-DIMENSIONAL STORAGE DEVICE WITH TENSIONED VERTICAL SEMICONDUCTOR CHANNELS AND PROCESS FOR THEIR PRODUCTION
US10797060B2 (en) * 2018-12-17 2020-10-06 Sandisk Technologies Llc Three-dimensional memory device having stressed vertical semiconductor channels and method of making the same
JP2020155543A (ja) * 2019-03-19 2020-09-24 キオクシア株式会社 半導体記憶装置
US11244956B2 (en) 2019-04-11 2022-02-08 SK Hynix Inc. Vertical semiconductor device and method for fabricating the vertical semiconductor device
KR20200126826A (ko) 2019-04-30 2020-11-09 삼성전자주식회사 반도체 메모리 소자
KR20210016215A (ko) 2019-08-02 2021-02-15 삼성전자주식회사 3차원 반도체 메모리 장치
KR20210064870A (ko) * 2019-11-26 2021-06-03 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20210083806A (ko) 2019-12-27 2021-07-07 삼성전자주식회사 반도체 장치
KR20210092090A (ko) * 2020-01-15 2021-07-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20210098141A (ko) 2020-01-31 2021-08-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조 방법
KR20210148460A (ko) 2020-05-28 2021-12-08 삼성전자주식회사 반도체 소자
KR20210151373A (ko) 2020-06-05 2021-12-14 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
CN112071858B (zh) * 2020-09-03 2024-05-24 长江存储科技有限责任公司 三维存储器及其制备方法
US11723196B2 (en) * 2020-10-05 2023-08-08 Micron Technology, Inc. Microelectronic devices with support pillars spaced along a slit region between pillar array blocks, and related systems

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130095622A1 (en) * 2011-10-18 2013-04-18 Junggeun Jee Method of manufacturing a semiconductor device
KR20140062636A (ko) * 2012-11-14 2014-05-26 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20140117211A (ko) * 2013-03-26 2014-10-07 에스케이하이닉스 주식회사 반도체 장치
US20160071926A1 (en) * 2014-09-10 2016-03-10 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130038032A (ko) 2011-10-07 2013-04-17 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
KR20150067811A (ko) * 2013-12-09 2015-06-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102190350B1 (ko) * 2014-05-02 2020-12-11 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR20160020210A (ko) 2014-08-13 2016-02-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130095622A1 (en) * 2011-10-18 2013-04-18 Junggeun Jee Method of manufacturing a semiconductor device
KR20140062636A (ko) * 2012-11-14 2014-05-26 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20140117211A (ko) * 2013-03-26 2014-10-07 에스케이하이닉스 주식회사 반도체 장치
US20160071926A1 (en) * 2014-09-10 2016-03-10 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9978771B2 (en) 2016-06-30 2018-05-22 SK Hynix Inc. Manufacturing method of semiconductor device including multi-layered source layer and channel extending therethrough
US10062707B2 (en) 2016-11-14 2018-08-28 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US10418372B2 (en) 2017-06-16 2019-09-17 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US10644014B2 (en) 2017-06-16 2020-05-05 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US10263010B2 (en) 2017-06-16 2019-04-16 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US10546877B2 (en) 2017-09-25 2020-01-28 SK Hynix Inc. Semiconductor device and method of fabricating the same
KR20190034864A (ko) * 2017-09-25 2019-04-03 에스케이하이닉스 주식회사 반도체 장치 및 이의 제조 방법
US10559589B2 (en) 2017-09-25 2020-02-11 SK Hynix Inc. Semiconductor device and method of fabricating the same
US20190096905A1 (en) 2017-09-25 2019-03-28 SK Hynix Inc. Semiconductor device and method of fabricating the same
US10644029B1 (en) 2017-09-25 2020-05-05 SK Hynix Inc. Semiconductor device and method of fabricating the same
KR20190109787A (ko) * 2018-03-19 2019-09-27 삼성전자주식회사 채널 구조체를 갖는 메모리 장치
KR20190132742A (ko) * 2018-05-21 2019-11-29 삼성전자주식회사 지지대를 갖는 3d 반도체 소자 및 그 형성 방법
KR20200011852A (ko) * 2018-07-25 2020-02-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US11871568B2 (en) 2018-07-25 2024-01-09 SK Hynix Inc. Semiconductor device
KR20210116666A (ko) * 2019-02-15 2021-09-27 마이크론 테크놀로지, 인크 메모리 어레이 및 메모리 어레이 형성에 사용되는 방법
US10950613B2 (en) 2019-07-08 2021-03-16 SK Hynix Inc. Semiconductor device and a method of manufacturing a semiconductor device
US11889672B2 (en) 2019-07-08 2024-01-30 SK Hynix Inc. Semiconductor device and a method of manufacturing a semiconductor device

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