KR20210016215A - 3차원 반도체 메모리 장치 - Google Patents

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Abstract

3차원 반도체 메모리 장치가 제공된다. 주변 회로 구조체 상에서 기판의 상면에 수평한 방향으로 이격되어 배치된 수평 패턴들 및 상기 수평 패턴들 상에 각각 제공되는 메모리 구조체들이 제공된다. 상기 메모리 구조체들은 소오스 구조체들 및 상기 소오스 구조체들 상의 전극 구조체들을 포함한다. 인접하는 상기 수평 패턴들 사이에 제공되며, 인접하는 메모리 구조체들의 상기 소오스 구조체들을 분리하는 분리 구조체가 제공된다. 상기 수평 패턴들 사이에서 상기 소오스 구조체들보다 낮은 레벨에 배치되고 상기 분리 구조체의 하부에 연결되는 식각 정지 패턴이 제공된다.

Description

3차원 반도체 메모리 장치{THREE-DIMENSIONAL SEMICONDUCTOR MEORY DEVICE}
본 발명은 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 보다 고집적화된 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 집적도가 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 과제는 공정 불량을 줄일 수 있는 3차원 반도체 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 주변 회로 구조체 상에서 기판의 상면에 수평한 방향으로 이격되어 배치된 수평 패턴들; 상기 수평 패턴들 상에 각각 제공되는 메모리 구조체들로서, 상기 메모리 구조체들은 소오스 구조체들 및 상기 소오스 구조체들 상의 전극 구조체들을 포함하고; 인접하는 상기 수평 패턴들 사이에 제공되며, 인접하는 메모리 구조체들의 상기 소오스 구조체들을 분리하는 분리 구조체; 및 상기 수평 패턴들 사이에서 상기 소오스 구조체들보다 낮은 레벨에 배치되고 상기 분리 구조체의 하부에 연결되는 식각 정지 패턴을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 주변 회로 구조체 상에서 제 1 관통 절연막을 사이에 두고 이격되어 배치된 수평 패턴들; 상기 수평 패턴들 상에 각각 제공되는 메모리 구조체들로서, 상기 메모리 구조체들은 소오스 구조체들 및 상기 소오스 구조체들 상의 전극 구조체들을 포함하고; 상기 전극 구조체들을 관통하고 상기 소오스 구조체들과 연결되는 수직 구조체들; 인접하는 상기 수평 패턴들 사이의 분리 영역에 제공되며, 인접하는 메모리 구조체들의 상기 소오스 구조체들을 분리하는 분리 구조체; 상기 수평 패턴들 사이에서 상기 수평 패턴들보다 낮은 레벨에 배치되고 상기 분리 구조체의 하부에 연결되는 식각 정지 패턴; 상기 메모리 구조체들과 상기 주변 회로 구조체를 연결하는 관통 플러그들을 포함하고, 상기 소오스 구조체들은 상기 수평 패턴들 상의 제 1 소오스 도전 패턴들 및 상기 제 1 소오스 도전 패턴들과 상기 수평 패턴들 사이의 제 2 소오스 도전 패턴들을 포함하고, 상기 제 1 소오스 도전 패턴들은 상기 분리 영역으로 연장되어 상기 분리 구조체의 측벽들과 연결될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 주변 회로 구조체 상에서 기판의 상면에 수평한 방향으로 이격되어 배치된 수평 패턴들; 상기 수평 패턴들 상에 각각 제공되는 메모리 구조체들로서, 상기 메모리 구조체들은 소오스 구조체들 및 상기 소오스 구조체들 상의 전극 구조체들을 포함하고; 인접하는 상기 수평 패턴들 사이에 제공되며, 인접하는 메모리 구조체들의 상기 소오스 구조체들을 분리하는 분리 구조체; 상기 수평 패턴들 사이에서 상기 소오스 구조체들보다 낮은 레벨에 배치되고 상기 분리 구조체의 하부에 연결되는 식각 정지 패턴; 및 상기 메모리 구조체들과 상기 주변 회로 구조체를 연결하는 관통 플러그들을 포함하고, 상기 식각 정지 패턴과 상기 분리 구조체는 상기 관통 플러그들과 이격될 수 있다.
본 발명의 실시예들에 따르면, 복수 개의 매트 영역들을 포함하는 수평 패턴들은 고주파 전력을 사용하는 공정들을 수행하는 동안 소오스 구조체들을 통하여 접지될 수 있다. 이에 따라 3차원 반도체 메모리 장치들을 형성하는 고주파 전력을 사용하는 공정들에서 수평 패턴들 양전하들이 축적되어 아킹(arcing) 현상이 발생되는 것을 방지할 수 있다.
본 발명의 실시예들에 따르면, 수평 패턴들의 분리 시, 주변 회로 배선들이 노출되어 발생되는 배선 손상 및 손상된 배선으로부터 발생된 금속 물질에 의한 오염 문제를 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치들이 집적된 기판을 나타내는 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 장치의 개략적인 사시도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 평면도이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이 구조체를 개략적으로 나타내는 평면도이다.
도 5는 도 4a의 Q 영역의 확대도이다.
도 6 내지 도 8은 도 5의 I-I'선 Ⅱ-Ⅱ'선, 및 Ⅲ-Ⅲ'선에 따른 단면도들이다.
도 9a는 도 8의 P영역의 확대도이다.
도 9b는 도 7의 R영역의 확대도이다.
도 10 내지 도 12는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이 구조체를 개략적으로 나타내는 평면도들이다.
도 13 및 도 14는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 5의 I-I'선 및 II-II'선을 따라 자른 단면들이다.
도 15, 도 18, 도 21 및 도 24는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 도 5의 I-I'선을 따라 자른 단면들이다.
도 16, 도 19, 도 22 및 도 25는 도 5의 II-II'선을 따라 자른 단면들이다.
도 17, 도 20, 도 23 및 도 26는 도 5의 Ⅲ-Ⅲ'선을 따라 자른 단면들이다.
도 27은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로, 도 5의 II-II'선을 따라 자른 단면이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치들이 집적된 기판을 나타내는 도면이다.
도 1을 참조하면, 반도체 기판(1; 예를 들어, 웨이퍼)은 반도체 칩들이 각각 형성되는 칩 영역들(10) 및 칩 영역들(10) 사이의 스크라이브 라인(scribe line:20) 영역을 포함한다. 칩 영역들(10)은 서로 교차하는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 각각의 칩 영역들(10)은 스크라이브 라인 영역(20)에 의해 둘러싸일 수 있다. 즉, 제 1 방향(D1)으로 인접하는 칩 영역들(10) 사이와 제 2 방향(D2)으로 인접하는 칩 영역들(10) 사이에 스크라이브 라인 영역(20)이 배치될 수 있다.
반도체 기판(1)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다. 실시예들에 따르면, 반도체 기판(1)의 칩 영역들(10) 각각에 3차원적으로 배열된 메모리 셀들을 포함하는 3차원 반도체 메모리 장치가 형성될 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 장치의 개략적인 사시도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 주변 회로 구조체(PS) 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS)를 포함할 수 있다. 셀 어레이 구조체(CS)는, 평면적 관점에서, 주변 회로 구조체(PS)와 오버랩될 수 있다.
실시예들에서, 주변 회로 구조체(PS)는 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로들과 주변 로직 회로들을 포함할 수 있다. 주변 회로 구조체(PS)를 구성하는 주변 로직 회로들은 반도체 기판 상에 집적될 수 있다.
셀 어레이 구조체(CS)는 3차원적으로 배열된 복수의 메모리 셀들을 포함한다. 셀 어레이 구조체(CS)는 하나 또는 복수 개의 매트들(mat)을 포함하고, 매트들 각각은 복수 개의 메모리 블록들(BLK0~BLKn)을 포함할 수 있다. 메모리 블록들(BLK0~BLKn) 각각은 3차원적으로 배열된 메모리 셀들을 포함할 수 있다.
예를 들면, 메모리 블록들(BLK0~BLKn) 각각은 차례로 적층된 전극 구조체들, 전극 구조체들을 수직하게 가로지르는 수직 패턴들, 전극 구조체들 및 수직 패턴들의 측벽들 사이에 개재되는 메모리 요소들을 포함할 수 있다. 전극 구조체들 각각은 도전성 물질(예를 들면, 도핑된 실리콘 또는 금속)으로 형성될 수 있으며, 라인 또는 판의 형태로 제공될 수 있다.
주변 회로 구조체(PS)와 셀 어레이 구조체(CS)는 동일 웨이퍼 상에 차례로 형성될 수 있으나 이와는 달리, 주변 회로 구조체(PS)를 포함하는 제 1 웨이퍼가 별도로 준비되고, 상기 제 1 웨이퍼를 셀 어레이 구조체(CS)가 형성된 제 2 웨이퍼와 본딩하여 반도체 소자를 형성할 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 평면도이다.
도 1 및 도 3을 참조하면, 반도체 기판(1)의 칩 영역들(10) 각각에 도 2를 참조하여 설명된 주변 회로 구조체(도 2의 PS) 및 셀 어레이 구조체(도 2의 CS)가 배치될 수 있다.
각각의 칩 영역들(10)에서, 반도체 기판(1) 상에 주변 회로 구조체(도 2의 PS 참조)를 구성하는 로우 및 칼럼 디코더들(ROW DEC, COL DEC), 페이지 버퍼(PBR), 및 제어 회로들(CTRL)이 배치될 수 있다.
각 칩 영역(10)에서, 셀 어레이 구조체(도 2의 CS 참조)를 구성하는 복수 개의 매트 영역들(MTR)이 배치될 수 있다. 복수 개의 매트 영역들(MTR)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다. 복수 개의 매트 영역들(MTR)은 주변 회로 구조체(도 2의 PS 참조)와 중첩되도록 배치될 수 있다. 로우 및 칼럼 디코더들(ROW DEC, COL DEC), 페이지 버퍼(PBR), 및 제어 회로들(CTRL)은 각 매트 영역들(MTR) 아래에 도시되었으나, 이와 달리 복수의 매트 영역들(MTR)이 주변 회로 구조체를 공유할 수 있다. 실시예들에 따르면, 매트 영역들(MTR) 아래에서 주변 회로 구조체를 구성하는 주변 로직 회로들은 자유롭게 배치될 수 있다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이 구조체를 개략적으로 나타내는 평면도이다. 도 5는 도 4의 Q 영역의 확대도이다.
도 4a 및 도 5를 참조하면, 셀 어레이 구조체(CS)는 복수 개의 수평 패턴들(100a, 100b)을 포함할 수 있다. 상기 수평 패턴들(100a, 100b) 각각은 도 3의 매트 영역들(MTR)의 위치에 상응할 수 있다. 즉, 상기 수평 패턴들(100a, 100b) 각각 상의 메모리 구조체(MS)가 하나의 매트 영역(MTR)에 해당할 수 있다. 이와는 달리, 제 2 방향(D2)으로 인접한 한 쌍의 제 1 수평 패턴들(100a) 및 이들 상의 메모리 구조체들(MS)이 하나의 매트 영역(MTR)를 구성하고, 제 2 방향(D2)으로 인접한 한 쌍의 제 2 수평 패턴들(100b) 및 이들 상의 메모리 구조체들(MS)이 다른 하나의 매트 영역(MTR)를 구성할 수 있다. 일 예로, 상기 제 1 수평 패턴들(100a)은 도 2의 주변 회로 구조체를 공유할 수 있고, 상기 제 2 수평 패턴들(100b)은 이와는 다른 주변 회로 구조체를 공유할 수 있다.
상기 수평 패턴들(100a, 100b)은 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 이격될 수 있다. 이하, 상기 수평 패턴들(100a, 100b)이 배치되는 영역들은 매트 영역들(MTR)로 호칭되고, 상기 매트 영역들(MTR) 사이의 영역들은 분리 영역(DV)으로 호칭된다.
본 발명의 실시예들에 있어서, 하나의 칩은 4개 이상의 매트 영역들(MTR)을 포함할 수 있다. 일 예로, 8개의 매트 영역들(MTR)이 하나의 칩을 구성할 수 있다. 다른 실시예에 있어서, 4개의 매트 영역들(MTR)이 하나의 칩을 구성할 수 있다. 이 경우, 도 4b에 도시된 것과 같이, 칩의 외각에 해당하는 부분에는 도 1을 참조하여 설명된 스크라이브 라인 영역(20)이 형성되어 도 4a와는 달리 일부 구조들이 제거될 수 있다. 이하, 도 4a를 기준으로 설명된다.
각 수평 패턴들(100a, 100b) 상에 서로 분리된 소오스 구조체들(SC)이 제공될 수 있다. 상기 소오스 구조체들(SC)은 이하 설명될 메모리 구조체의 일부일 수 있다. 각 소오스 구조체들(SC)은 상기 매트 영역들(MTR)로부터 상기 분리 영역(DV)으로 돌출된 돌출 패턴들(PP)을 포함할 수 있다. 상기 소오스 구조체들(SC)은 상기 분리 영역(DV)에 제공되는 분리 구조체들(DIT)을 사이에 두고 서로 분리될 수 있다. 식각 정지 패턴(ES)이 상기 분리 영역(DV)에 제공될 수 있다. 상기 식각 정지 패턴(ES)은 상기 분리 구조체들(DIT) 아래에 배치될 수 있다. 일 실시예에 있어서, 상기 식각 정지 패턴(ES)은 제 1 방향(D1)으로 연장되는 제1 서브 패턴들(ES1) 및 제 2 방향(D2)으로 연장되는 제 2 서브 패턴들(ES2)을 포함할 수 있다. 상기 제 1 서브 패턴들(ES1)은 상기 수평 패턴들(100a, 100b)의 제 1 방향(D1)과 평행한 제 1 에지들(EG1)을 따라 연장되고, 상기 제 2 서브 패턴들(ES2)은 상기 수평 패턴들(100a, 100b)의 제 2 방향(D2)과 평행한 제 2 에지들(EG2)을 따라 연장될 수 있다. 일 실시예에 있어서, 상기 식각 정지 패턴(ES)은 상기 제1 서브 패턴들(ES1) 및 상기 제2 서브 패턴들(ES2)이 서로 교차하는 그리드(grid) 형상을 가질 수 있다.
도 6 내지 도 8은 도 5의 I-I'선 Ⅱ-Ⅱ'선, 및 Ⅲ-Ⅲ'선에 따른 단면도들이다. 도 9a는 도 8의 P영역의 확대도이다. 도 9b는 도 7의 R영역의 확대도이다. 이하, 도 4a, 도 5 내지 도 9b를 참조하여, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치가 보다 상세히 설명된다.
도 4a, 도 5 내지 도 9b를 참조하여, 반도체 기판(1) 상에 주변 로직 회로들(PTR)을 포함하는 주변 회로 구조체(PS)가 배치될 수 있으며, 주변 회로 구조체(PS) 상에 셀 어레이 구조체(CS)가 배치될 수 있다. 상세하게, 주변 회로 구조체(PS)는 반도체 기판(1) 상에 집적되는 주변 로직 회로들(PTR) 및 주변 로직 회로들(PTR)을 덮은 하부 층간 절연막(50)을 포함할 수 있다.
반도체 기판(1)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 반도체 기판(1)은 소자 분리막(11)에 의해 정의된 활성 영역들을 포함할 수 있다.
주변 로직 회로들(PTR)은, 앞서 설명한 바와 같이, 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로 등일 수 있으며, 반도체 기판(1) 상에 집적된 NMOS 및 PMOS 트랜지스터들, 저전압 및 고전압 트랜지스터들, 및 저항 등을 포함할 수 있다. 주변 회로 배선들(33)이 주변 콘택 플러그들(31)을 통해 주변 로직 회로들(PTR)과 전기적으로 연결될 수 있다. 예를 들어, NMOS 및 PMOS 트랜지스터들에 주변 콘택 플러그들(31) 및 주변 회로 배선들(33)이 접속될 수 있다.
하부 층간 절연막(50)은 주변 게이트 전극들, 주변 회로 플러그들(31), 및 주변회로 배선들(33)을 덮을 수 있다. 하부 층간 절연막(50)은 다층으로 적층된 절연막들을 포함할 수 있다. 예를 들어, 하부 층간 절연막(50)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
하부 층간 절연막(50) 상에 식각 정지막(60) 및 중간 층간 절연막(65)이 차례로 제공될 수 있다. 상기 식각 정지막(60)은 하부 층간 절연막(50)과 식각 선택성을 갖는 절연 물질로 이루어질 수 있다. 일 예로, 상기 식각 정지막(60)은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 일 예로, 상기 중간 층간 절연막(65)은 상기 하부 층간 절연막(50)과 동일한 물질을 포함할 수 있다.
셀 어레이 구조체(CS)는 상기 수평 패턴들(100a, 100b) 상에 각각 제공되는 매트 영역들(MTR), 및 상기 매트 영역들(MTR) 사이의 분리 영역(DV)을 포함할 수 있다. 상기 매트 영역들(MTR) 각각은 전극 구조체들(ST), 및 전극 구조체들(ST)을 관통하는 수직 구조체들(VS)을 포함할 수 있다. 상기 전극 구조체들(ST)은 도 5에 도시된 바와 같이 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함할 수 있다.
보다 상세하게, 상기 중간 층간 절연막(65) 상에 수평 패턴들(100a, 100b)이 배치될 수 있다. 상기 수평 패턴들(100a, 100b)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 상기 수평 패턴들(100a, 100b)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 일 예로, 상기 수평 패턴들(100a, 100b)은 n형 불순물들이 도핑된 폴리실리콘막으로 이루어질 수 있다. 상기 수평 패턴들(100a, 100b)은 금속층을 더 포함할 수도 있다. 상기 수평 패턴들(100a, 100b)은 셀 어레이 영역(CAR) 및 연결 영역(CNR) 상에 제공될 수 있다. 상기 수평 패턴들(100a, 100b) 사이의 분리 영역(DV)에 제 1 관통 절연막(105)이 제공될 수 있다. 일 예로, 상기 제 1 관통 절연막(105)은 실리콘 산화물을 포함할 수 있다.
상기 전극 구조체들(ST) 각각은 제 1 및 제 2 방향들(D1, D2)에 대해 수직하는 제 3 방향(D3; 즉, 수직 방향)을 따라 번갈아 적층된 절연막들(ILD) 및 전극들(EL)을 포함할 수 있다. 각 전극 구조체(ST)에서, 상기 전극들(EL)은 각 매트 영역(MTR)의 가장자리 즉, 상기 연결 영역(CNR)에서 계단식 구조를 가질 수 있다.
각 전극 구조체의(ST) 상기 전극들(EL)은 상기 수평 패턴들(100a, 100b)로부터 멀어질수록 제 1 방향(D1)으로의 길이가 감소할 수 있다. 상기 전극들(EL) 각각은 양단에 패드부들을 가질 수 있으며, 상기 전극들(EL) 각각의 패드부는 그것의 바로 위에 위치하는 전극에 의해 노출될 수 있다. 상기 전극들(EL)의 패드부들은 수평적으로 및 수직적으로 서로 다른 위치에 위치할 수 있다. 상기 전극들(EL)은 도전 물질을 포함할 수 있으며, 예를 들어, 반도체막, 금속 실리사이드막, 금속막, 금속 질화막, 또는 이들의 조합막 중 적어도 하나를 포함할 수 있다. 상기 절연막들(ILD)은 실리콘 산화물을 포함할 수 있다.
상기 수직 구조체들(VS)은 각 매트 영역(MTR)에서 상기 전극 구조체(ST)을 관통하여 상기 수평 패턴들(100a, 100b)과 연결될 수 있다. 상기 수직 구조체들(VS)은, 평면적 관점에서, 일 방향을 따라 배열되거나, 지그재그 형태로 배열될 수 있다. 상기 수직 구조체들(VS)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 또한, 수직 구조체들(VS)은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 반도체 물질을 포함하는 수직 구조체들(VS)은 낸드 셀 스트링들을 구성하는 트랜지스터들의 채널들로써 사용될 수 있다. 상기 수직 구조체들(VS)의 내부를 채우는 매립 패턴들(VI)이 제공될 수 있다. 일 예로, 상기 매립 패턴들(VI)은 실리콘 산화물을 포함할 수 있다. 상기 수직 구조체들(VS)의 상부에 콘택 패드들(128)이 제공될 수 있다. 일 예로, 상기 콘택 패드들(128)은 도핑된 다결정 실리콘을 포함할 수 있다.
상기 전극 구조체(ST)와 상기 수평 패턴들(100a, 100b) 사이에 소오스 구조체(SC)가 제공될 수 있다. 상기 소오스 구조체(SC)는 제 1 및 제 2 소오스 도전 패턴들(SCP1, SCP2)을 포함할 수 있다. 상기 제 2 소오스 도전 패턴들(SCP2)은 상기 수평 패턴들(100a, 100b)의 상면과 접촉할 수 있으며, 제 1 소오스 도전 패턴들(SCP1)은 제 2 소오스 도전 패턴들(SCP2)의 상면과 접촉할 수 있다.
제 1 및 제 2 소오스 도전 패턴들(SCP1, SCP2)은 상기 반도체 기판(1)과 반대의 제 2 도전형을 갖는 도펀트들(예를 들어, 인(P) 또는 비소(As))이 도핑된 반도체 물질로 이루어질 수 있다. 실시예들에서, 제 1 및 제 2 소오스 도전 패턴들(SCP1, SCP2)은 n형 도펀트들이 도핑된 폴리실리콘으로 이루어질 수 있으며, n형 도펀트들의 농도는 제 1 소오스 도전 패턴들(SCP1)에서보다 제 2 소오스 도전 패턴들(SCP2)에서 클 수 있다. 상기 제 2 소오스 도전 패턴들(SCP2)의 측벽들은 상기 수평 패턴들(100a, 100b) 상에 제공되고, 상기 제 1 소오스 도전 패턴들(SCP1)의 측벽들은 이하 설명될 분리 구조체들의 측벽들과 직접 접할 수 있다.
상기 제 2 소오스 도전 패턴들(SCP2)은 상기 수직 구조체들(VS)의 측벽 일부분들과 직접 접촉할 수 있다. 보다 상세하게, 도 9를 참조하면, 제 2 소오스 도전 패턴들(SCP2)은 수직 구조체들(VS)과 접촉하며 수직 구조체들(VS)의 측벽 일부분을 둘러싸는 측벽부(SP) 및 전극 구조체(ST) 아래에 제공되는 수평부(HP)를 포함할 수 있다. 제 2 소오스 도전 패턴들(SCP2)에서, 수평부(HP) 상면은 제 1 소오스 도전 패턴들(SCP1)의 바닥면과 접촉할 수 있다. 제 2 소오스 도전 패턴들(SCP2)의 측벽부(SP)는 제 1 소오스 도전 패턴들(SCP1)의 측벽 일부 및 상기 수평 패턴들(100a, 100b)의 측벽 일부를 덮을 수 있다. 상기 전극들(EL) 중 상기 소오스 구조체(SC)와 인접한 전극은 소거 제어 게이트 전극일 수 있으며, 상기 소거 제어 게이트 전극 바로 위의 전극은 접지 선택 게이트 전극일 수 있다. 상기
상기 소오스 구조체(SC)로부터 상기 분리 영역(DV)으로 돌출된 돌출 패턴들(PP)이 제공될 수 있다. 보다 상세하게, 상기 돌출 패턴들(PP)은 상기 제 1 소오스 도전 패턴들(SCP1)의 일부일 수 있다. 상기 제 2 소오스 도전 패턴들(SCP2)은 상기 분리 영역(DV)으로 연장되지 않을 수 있다. 상기 돌출 패턴들(PP)과 상기 제 1 관통 절연막(105) 사이에는 잔여 몰드 패턴들(RM)이 제공될 수 있다. 상기 잔여 몰드 패턴들(RM)은 제 1 내지 제 3 희생 잔류 패턴들(52, 54, 56)을 포함할 수 있다. 일 예로, 상기 제 1 및 제 3 희생 잔류 패턴들(52, 56)은 실리콘 산화물을 포함할 수 있다. 상기 제 2 희생 잔류 패턴(54)은 실리콘 질화물 또는 다결정 실리콘을 포함할 수 있다. 상기 잔여 몰드 패턴들(RM)은 상기 제 2 소오스 도전 패턴들(SCP2)과 동일 레벨에 배치될 수 있다. 상기 잔여 몰드 패턴들(RM)의 상면은 상기 제 1 소오스 도전 패턴들(SCP1)의 하면들과 접할 수 있다.
인접한 소오스 구조체들(SC) 사이의 영역에 제 2 관통 절연막(107)이 제공될 수 있다. 일 예로, 상기 제 2 관통 절연막(107)은 실리콘 산화물을 포함할 수 있다. 상기 제 2 관통 절연막(107)은 상기 소오스 구조체들(SC)로부터 상기 분리 영역(DV)으로 돌출된 돌출 패턴들(PP)이 제공되지 않은 영역을 채울 수 있다.
데이터 저장 패턴(DSP)이 전극 구조체(ST)와 수직 구조체들(VS) 사이에 배치될 수 있다. 데이터 저장 패턴(DSP)은 제 3 방향(D3)으로 연장되며 각 수직 구조체(VS)의 측벽을 둘러쌀 수 있다. 즉, 데이터 저장 패턴(DSP)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 상기 데이터 저장 패턴(DSP)의 바닥면은 상기 제 2 소오스 도전 패턴(SCP1)의 측벽부(SP)와 접할 수 있다. 일 예에서, 데이터 저장 패턴(DSP)의 하부 부분이 상기 수직 구조체(VS)와 상기 제 1 소오스 도전 패턴(SCP1) 사이에 배치될 수 있다.
상기 데이터 저장 패턴(DSP)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 데이터 저장 패턴(DSP)은 데이터 저장막의 일부일 수 있다. 예를 들어, 데이터 저장 패턴(DSP)은 NAND 플래시 메모리 장치의 데이터 저장막으로서, 수직 구조체(VS)의 측벽 상에 차례로 적층된 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다. 예를 들어, 전하 저장막(CIL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 더 구체적으로, 전하 저장막(CIL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막(TIL)은 전하 저장막(CIL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 블록킹 절연막(BLK)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막일 수 있다.
실시예들에 따르면, 더미 데이터 저장 패턴(DSPa)이 데이터 저장 패턴(DSP)과 수직적으로 이격되어 상기 수평 패턴들(100a, 100b) 내에 배치될 수 있다. 상기 더미 데이터 저장 패턴(DSPa)은 실질적으로 U자 형태의 단면을 가질 수 있다. 상기 더미 데이터 저장 패턴(DSPa)은 상기 수직 구조체(VS)의 바닥면과 상기 수평 패턴들(100a, 100b) 사이에 배치될 수 있다. 상기 더미 데이터 저장 패턴(DSPa)은, 상기 데이터 저장 패턴(DSP)과 실질적으로 동일한 박막 구조를 가질 수 있다. 즉, 상기 더미 데이터 저장 패턴(DSPa)은 차례로 적층된 터널 절연막(TILa), 전하 저장막(CILa), 및 블록킹 절연막(BLKa)을 포함할 수 있다.
실시예들에서, 3차원 반도체 메모리 장치는 3차원 낸드 플래시 메모리 장치일 수 있으며, 상기 수평 패턴들(100a, 100b) 상에 낸드 셀 스트링들이 집적될 수 있다. 즉, 전극 구조체(ST), 수직 구조체들(VS), 및 데이터 저장 패턴(DSP)은 상기 수평 패턴들(100a, 100b) 상에 3차원적으로 배열되는 메모리 셀들을 구성할 수 있다.
상부 층간 절연막(150)이 계단식 구조를 갖는 전극들(EL)의 단부들을 덮으며 상기 수평 패턴들(100a, 100b), 상기 제 2 관통 절연막(107), 및 상기 돌출 패턴들(PP)을 덮을 수 있다. 상기 상부 층간 절연막(150) 상에 상기 수직 구조체들(VS)의 상면들을 덮는 제 1 층간 절연막(160)이 제공될 수 있다.
도 8 및 도 9에 도시된 바와 같이, 공통 소오스 전극(CSP)이 전극 구조체(ST)를 제 3 방향(D3)으로 관통하며 제 1 방향으로 연장될 수 있으며, 상기 수평 패턴들(100a, 100b)과 연결될 수 있다. 상기 공통 소오스 전극(CSP)은 상기 소오스 구조체(SC)를 관통할 수 있다. 상기 공통 소오스 전극(CSP)과 전극 구조체들(ST) 사이에 제 1 절연 스페이서(SS1)가 개재될 수 있다. 상기 제 1 절연 스페이서(SS1)는 실리콘 산화물을 포함할 수 있다.
상기 분리 영역(DV)에서, 인접한 상기 소오스 구조체들(SC)의 돌출 패턴들(PP) 사이에 분리 구조체들(DIT)이 제공될 수 있다. 상기 분리 구조체들(DIT)은 바(bar) 또는 직사각형 형상을 가질 수 있다. 도 5에 도시된 바와 같이, 상기 분리 구조체들(DIT)의 제 2 방향(D2)으로의 폭(w1)은 상기 돌출 패턴(PP)의 폭(w2)보다 클 수 있다. 상기 분리 구조체들(DIT)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물을 포함할 수 있다. 상기 분리 구조체들(DIT)은 도 4a와 같이 상기 수평 패턴들(100a, 100b) 각각의 4개의 에지들과 인접하여 배치될 수 있으나, 이에 한정되지 않는다.
상기 분리 구조체들(DIT)의 측벽은 도 9b에 도시된 것과 같이 이와 접하는 층들에 따라 그 폭이 다를 수 있다. 일 예로, 상기 분리 구조체들(DIT)은 상기 상부 층간 절연막(150)과 접하는 영역에서 제 1 폭(t1)을 갖고, 상기 제 1 소오스 도전 패턴들(SCP1)과 접하는 영역에서 상기 제 1 폭(t1)보다 작은 제 2 폭(t2)을 가질 수 있다. 상기 분리 구조체들(DIT)은 상기 식각 정지 패턴(ES)과 접하는 영역에서 제 3 폭(t3)을 갖고, 상기 제 3 폭(t3)은 상기 제 2 폭(t2)보다 작을 수 있다. 일 예로, 상기 상기 분리 구조체들(DIT)은 상기 상부 층간 절연막(150)과 상기 제 1 소오스 도전 패턴들(SCP1)의 경계에서 제 1 단차 구조(TS1)를 가질 수 있고, 상기 중간 층간 절연막(65)과 상기 식각 정지 패턴(ES)의 경계에서 제 1 단차 구조(TS1)를 가질 수 있다.
상기 주변 회로 구조체(PS)와 상기 소스 구조체(SC) 사이에 상기 분리 구조체(DIT)의 하부에 연결되는 식각 정지 패턴(ES)이 제공될 수 있다. 본 실시예에 있어서, 상기 식각 정지 패턴(ES)의 상면은 상기 수평 패턴들(100a, 100b)의 하면들보다 낮은 레벨일 수 있다. 일 예로, 상기 식각 정지 패턴(ES)은 상기 중간 층간 절연막(65) 내에 배치될 수 있다. 상기 식각 정지 패턴(ES)은 상기 절연막들(ILD) 및 이하 설명될 희생막들과 식각 선택성이 있는 물질을 포함할 수 있다. 일 예로, 상기 식각 정지 패턴(ES)은 실리콘 산화물 및 실리콘 질화물과 식각 선택성 있는 물질을 포함할 수 있다. 상기 식각 정지 패턴(ES)은 금속 이외의 원소들로 구성될 수 있다. 즉, 상기 식각 정지 패턴(ES)은 실질적으로 금속 물질을 포함하지 않을 수 있다. 일 예로, 상기 식각 정지 패턴(ES)은 다결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 상기 식각 정지 패턴(ES)은 그 주변의 배선 및 콘택들과 전기적으로 연결되지 않고 전기적으로 고립된 상태일 수 있다.
상기 식각 정지 패턴(ES)의 제 1 방향(D1)으로의 폭(w4)은 상기 분리 구조체(DIT)의 제 1 방향(D1)으로의 폭(w3)보다 클 수 있다. 상기 식각 정지 패턴(ES)은 제 1 방향(D1)으로 연장되는 제1 서브 패턴들(ES1) 및 제 2 방향(D2)으로 연장되는 제 2 서브 패턴들(ES2)을 포함할 수 있다. 본 실시예에 있어서, 상기 식각 정지 패턴(ES)의 두께는 상기 수평 패턴들(100a, 100b)보다 얇을 수 있다. 일 예로 상기 식각 정지 패턴(ES)의 두께는 상기 수평 패턴들(100a, 100b)의 두께의 약 1/6 내지 약 1/2일 수 있다. 일 예로, 상기 식각 정지 패턴(ES)의 두께는 약 800Å 내지 약2000Å일 수 있다. 일 예로, 상기 수평 패턴들(100a, 100b)의 두께는 약 3000Å 내지 약 7000Å일 수 있다. 상기 식각 정지 패턴(ES)은 상기 식각 정지막(60) 보다 두꺼울 수 있다. 일 예로, 상기 식각 정지 패턴(ES)의 두께는 상기 식각 정지막(60)의 두께의 약 10배 내지 약 90배일 수 있다.
상기 제 1 층간 절연막(160) 상에 제 2 층간 절연막(165), 제 3 층간 절연막(170), 및 제 4 층간 절연막(175)이 차례로 제공될 수 있다. 셀 콘택 플러그들(PLG)이 제 1 및 제 2 층간 절연막들(160, 165) 및 상부 층간 절연막(150)을 관통하여 전극들(EL)의 끝단들에 각각 접속될 수 있다. 비트 라인들(BL)이 상기 제 2 층간 절연막(165) 상에 배치되며, 상기 전극 구조체들(ST)을 가로질러 제 2 방향(D2)으로 연장될 수 있다. 상기 비트 라인들(BL)은 비트라인 콘택 플러그(BPLG)를 통해 수직 구조체(VS)와 전기적으로 연결될 수 있다. 상부 배선들(TW)이 상기 제 3 층간 절연막(170) 상에 배치될 수 있다. 상기 상부 배선들(TW)은 비아들을 통하여 상기 비트라인들(BL) 또는 연결 배선들(CL)과 연결될 수 있다. 일 예로, 상기 제 1 내지 제 4 층간 절연막들(160, 165, 170, 175)은 실리콘 산화물을 포함할 수 있다.
복수의 관통 플러그들(TPLG)을 포함하는 관통 플러그 영역(TVS)이 제공될 수 있다. 상기 관통 플러그들(TPLG)은 상기 제 1 및 제 2 층간 절연막들(160, 165), 상기 상부 층간 절연막(150), 상기 제 1 및 제 2 관통 절연막들(105, 107), 및 중간 층간 절연막(65) 및 식각 정지막(60)을 관통하여 주변 회로 배선들(33)에 접속될 수 있다. 상기 관통 플러그들(TPLG) 각각은 절연 물질로 이루어진 제 2 절연 스페이서(SS2)에 의해 둘러싸일 수 있다. 상기 관통 플러그들(TPLG)은 제 2 층간 절연막(165) 상의 연결 배선들(CL)을 통해 셀 콘택 플러그들(PLG)과 각각 연결될 수 있다. 즉, 관통 플러그들(TPLG)은 전극 구조체들(ST)의 전극들(EL)과 주변 회로 배선들(33)을 전기적으로 연결할 수 있다. 상기 관통 플러그들(TPLG), 상기 셀 콘택 플러그들(PLG) 및 상기 비트라인 콘택 플러그(BPLG)은 일 예로 텅스텐 또는 알루미늄과 같은 금속 물질을 포함할 수 있다. 상기 관통 플러그들(TPLG)은 상기 식각 정지 패턴(ES) 및 상기 분리 구조체(DIT)와 수평적으로 이격될 수 있다. 일 예로, 상기 분리 구조체(DIT)의 바닥면은 상기 관통 플러그들(TPLG)의 바닥면들보다 높은 레벨에 배치될 수 있다. 상기 수직 구조체들(VS)의 바닥면들은 상기 분리 구조체(DIT)의 바닥면보다 높은 레벨에 배치될 수 있다. 일 예로, 상기 분리 구조체(DIT)의 바닥면은 상기 관통 플러그들(TPLG)의 바닥면들과 상기 수직 구조체들(VS)의 바닥면들 사이에 배치될 수 있다.
상기 관통 플러그 영역(TVS)은 도 5에 도시된 것과 같이 분리 영역(DV)에서 상기 식각 정지 패턴(ES) 및 상기 소오스 구조체(SC)가 제공되지 않는 영역에 배치될 수 있다. 이와는 달리, 상기 관통 플러그 영역(TVS)은 상기 연결 영역(CNR) 또는 상기 셀 어레이 영역(CAR)에 제공될 수 있다.
도 10 내지 도 12는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이 구조체를 개략적으로 나타내는 평면도들이다. 설명의 간소화를 위하여 도 4a와 동일한 부분에 대한 설명은 생략된다.
도 10 내지 도 12를 참조하면, 상기 식각 정지 패턴(ES)의 다양한 형상들이 개시된다. 도 10은 제 1 방향(D1)으로 연장되는 제1 서브 패턴들(ES1) 및 제 2 방향(D2)으로 연장되는 제 2 서브 패턴들(ES2) 모두 서로 분리되는 아일랜드형(island type)의 배치를 보여준다. 이와는 달리, 도 11 및 도 12는 제1 서브 패턴들(ES1) 및 제 2 서브 패턴들(ES2) 중 하나만이 라인 형상을 갖는 실시예를 보여준다. 상기 식각 정지 패턴(ES)의 형상은 개시된 내용에 한정되지 않으며 상기 분리 구조체들(DIT)의 배치 및 형상에 따라 변형될 수 있다.
도 13 및 도 14는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 5의 I-I'선 및 II-II'선을 따라 자른 단면들이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략된다.
도 13 및 도 14를 참조하면, 상기 주변 회로 구조체(PS)와 상기 소스 구조체(SC) 사이에 상기 분리 구조체(DIT)의 하부에 연결되는 식각 정지 패턴(ES)이 제공될 수 있다. 본 실시예에 있어서, 상기 식각 정지 패턴(ES)은 상기 수평 패턴들(100a, 100b)과 동일 레벨에 배치될 수 있다. 일 예로, 상기 식각 정지 패턴(ES)의 상면은 상기 수평 패턴들(100a, 100b)의 상면과 동일 레벨이고, 상기 식각 정지 패턴(ES)의 하면은 상기 수평 패턴들(100a, 100b)의 하면과 동일 레벨일 수 있다. 본 실시예에 있어서, 상기 식각 정지 패턴(ES)은 상기 수평 패턴들(100a, 100b)과 동일한 물질로 동시에 형성된 후 패터닝되어 서로 분리될 수 있다. 일 예로, 상기 식각 정지 패턴(ES)은 상기 수평 패턴들(100a, 100b)과 동일한 두께를 가질 수 있다. 일 예로, 상기 식각 정지 패턴(ES)과 상기 수평 패턴들(100a, 100b)의 두께는 약 3000Å 내지 약 7000Å일 수 있다.
도 15, 도 18, 도 21 및 도 24는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 도 5의 I-I'선을 따라 자른 단면들이다. 도 16, 도 19, 도 22 및 도 25는 도 5의 II-II'선을 따라 자른 단면들이다. 도 17, 도 20, 도 23 및 도 26는 도 5의 Ⅲ-Ⅲ'선을 따라 자른 단면들이다.
도 15 내지 도 17을 참조하여, 반도체 기판(1) 상에 주변 회로 구조체(PS)가 형성될 수 있다. 상기 반도체 기판(1)은, 앞서 도 1을 참조하여 설명한 바와 같이, 칩 영역들 및 스크라이브 라인 영역을 포함할 수 있다. 상기 반도체 기판(1)은 실리콘 웨이퍼일 수 있다. 상기 주변 회로 구조체(PS)를 형성하는 것은, 상기 반도체 기판(1) 상에 상기 주변 로직 회로들(PTR)을 형성하는 것, 상기 주변 로직 회로들(PTR)과 연결되는 주변 배선 구조체들(31, 33)을 형성하는 것, 및 하부 층간 절연막(50)을 형성하는 것을 포함할 수 있다. 다른 실시예에 있어서, 상기 주변 회로 구조체(PS)를 포함하는 제 1 웨이퍼가 별도로 준비되고, 이하 설명될 셀 어레이 구조체(CS)는 제 2 웨이퍼 상에 형성된 후, 본딩 공정에 의하여 상기 제 1 웨이퍼와 상기 제 2 웨이퍼를 부착하여 반도체 소자를 형성할 수 있다.
주변 로직 회로들(PTR)로서 로우 및 컬럼 디코더들, 페이지 버퍼들, 및 제어 회로들이 각 칩 영역의 상기 반도체 기판(1) 상에 형성될 수 있다. 일 예로, 상기 주변 로직 회로들(PTR)을 형성하는 것은, 활성 영역들을 정의하는 소자 분리막(11)을 반도체 기판(1) 내에 형성하는 것, 및 반도체 기판(1) 상에 주변 게이트 전극을 형성하는 것을 포함할 수 있다.
주변 배선 구조체들(31, 33)을 형성하는 것은 하부 층간 절연막(50)의 일부분들을 관통하는 주변 콘택 플러그들(31)을 형성하는 것 및 주변 콘택 플러그들(31)과 연결되는 주변 회로 배선들(33)을 형성하는 것을 포함할 수 있다. 주변 로직 회로들(PTR) 및 주변 배선 구조체(31, 33)를 형성한 후, 반도체 기판(1)의 전면을 덮는 하부 층간 절연막(50)이 형성될 수 있다. 하부 층간 절연막(50)은 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있으며, 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및/또는 저유전막을 포함할 수 있다.
상기 하부 층간 절연막(50) 상에 식각 정지막(60) 및 중간 층간 절연막(65)이 차례로 형성될 수 있다. 상기 식각 정지막(60)은 하부 층간 절연막(50)과 식각 선택성을 갖는 절연 물질로 이루어질 수 있다. 일 예로, 상기 식각 정지막(60)은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 일 예로, 상기 중간 층간 절연막(65)은 상기 하부 층간 절연막(50)과 동일한 물질을 포함할 수 있다.
상기 식각 정지막(60) 상에 식각 정지 패턴(ES)이 형성될 수 있다. 일 예로, 상기 식각 정지 패턴(ES)은 상기 식각 정지막(60) 상에 다결정 실리콘층을 형성한 후, 패터닝 공정을 수행하여 형성될 수 있다. 이후, 상기 중간 층간 절연막(65)이 형성될 수 있다. 이와는 달리, 도 13 및 도 14를 참조하여 설명한 것과 같이, 상기 식각 정지막(60)은 이후 설명될 수평 패턴들과 함께 형성되고 패터닝되어 서로 분리될 수 있다.
주변 회로 구조체(PS)를 형성한 후, 주변 회로 구조체(PS)를 덮는 수평 패턴들(100a, 100b)이 형성될 수 있다. 상기 수평 패턴들(100a, 100b)은 상기 중간 층간 절연막(65) 상에 반도체층을 형성한 후 패터닝 공정을 수행하여 형성될 수 있다. 일 예로, 상기 수평 패턴들(100a, 100b)은 반도체 기판(1)의 전면을 덮도록 폴리실리콘막을 증착하여 형성될 수 있다. 일 예에 따르면, 폴리실리콘막을 증착하는 동안 제 1 도전형의 불순물이 도핑될 수 있다.
일 예로 도 4a와 같이, 상기 수평 패턴들(100a, 100b)은 제 1 방향(D1) 및 제 2 방향(D2)으로 상호 분리되도록 형성될 수 있다. 상기 수평 패턴들(100a, 100b) 사이를 채우는 제 1 관통 절연막(105)이 제공될 수 있다. 일 예로, 상기 제 1 관통 절연막(105)은 실리콘 산화물을 포함할 수 있다. 이후, 상기 수평 패턴들(100a, 100b)의 상면이 노출되도록 평탄화 공정이 수행될 수 있다. 상기 수평 패턴들(100a, 100b)은 매트 영역들(MTR)에 배치되고, 상기 매트 영역들(MTR) 사이의 분리 영역(DV)에 상기 제 1 관통 절연막(105)이 형성될 수 있다.
상기 수평 패턴들(100a, 100b) 상에 제 1 희생 패턴(51) 및 제 2 희생 패턴(53)을 차례로 형성한 후, 상기 제 2 희생 패턴(53)을 관통하는 오프닝(OP1)이 형성될 수 있다. 상기 오프닝(OP1)은 상기 제 1 희생 패턴(51)을 노출할 수 있다. 이후, 상기 오프닝(OP1)을 채우고 상기 제 2 희생 패턴(53)을 덮는 제 3 희생 패턴(55)이 형성될 수 있다. 일 예로, 상기 제 1 희생 패턴(51) 및 상기 제 3 희생 패턴(55)은 실리콘 산화물을 포함할 수 있다. 일 예로, 상기 제 2 희생 패턴(53)은 실리콘 질화물 또는 다결정 실리콘을 포함할 수 있다.
상기 제 3 희생 패턴(55) 상에 예비 소오스 도전 패턴(PSC)이 형성될 수 있다. 상기 예비 소오스 도전 패턴(PSC)은 상기 매트 영역들(MTR)에서 상기 수평 패턴들(100a, 100b)을 덮을 수 있다. 상기 예비 소오스 도전 패턴(PSC)은 상기 분리 영역(DV)으로 연장될 수 있다. 일 예로, 상기 예비 소오스 도전 패턴(PSC)은 상기 분리 영역(DV)으로 연장되는 돌출 패턴들(PP)을 통하여 복수의 매트 영역들(MTR) 사이에서 서로 연결된 구조를 가질 수 있다. 상기 제 1 내지 제 3 희생 패턴들(51,53,55)은 상기 예비 소오스 도전 패턴(PSC)의 형성을 위한 패터닝 공정 시, 함께 패터닝되고 그 결과 상기 예비 소오스 도전 패턴(PSC)과 실질적으로 동일한 평면적 형상을 가질 수 있다.
일 예에 따르면, 상기 예비 소오스 도전 패턴(PSC)은 웨이퍼의 외각에서 반도체 기판(1)의 가장자리 상면을 덮을 수 있다. 즉, 상기 예비 소오스 도전 패턴(PSC)은 웨이퍼의 가장자리에서 반도체 기판(1)과 직접 접촉할 수 있다.
이어서, 상기 제 1 관통 절연막(105) 상에 상기 예비 소오스 도전 패턴(PSC) 및 상기 제 1 내지 제 3 희생 패턴들(51, 53, 55)이 형성되지 않은 영역을 채우는 제 2 관통 절연막(107)이 형성될 수 있다. 일 예로, 상기 제 2 관통 절연막(107)은 실리콘 산화물을 포함할 수 있다.
도 18 내지 도 20을 참조하여, 상기 예비 소오스 도전 패턴(PSC) 상에 몰드 구조체들(120)이 형성될 수 있다. 상기 몰드 구조체들(120)은 상기 수평 패턴들(100a, 100b) 각각 상에 배치될 수 있다. 상기 몰드 구조체들(120) 각각은 번갈아 반복적으로 적층된 희생막들(SL) 및 절연막들(ILD)을 포함할 수 있다. 희생막들(SL) 및 절연막들(ILD)은 열적 화학기상 증착(Thermal CVD) 공정, 플라즈마 인핸스드 화학기상 증착(Plasma enhanced CVD) 공정, 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 형성될 수 있다. 상기 희생막들(SL)은 상기 절연막들(ILD)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 상기 희생막들(SL) 및 상기 절연막들(ILD)은 케미컬 용액을 이용한 습식 식각 공정에서의 높은 식각 선택비를 가지며, 식각 가스를 이용한 건식 식각 공정에서 낮은 식각 선택비를 가질 수 있다. 일 예로, 희생막들(SL) 및 절연막들(ILD)은 절연 물질로 형성되되, 서로 식각 선택성을 가질 수 있다. 예를 들어, 예를 들어, 상기 희생막들(SL)은 실리콘 질화막으로 형성될 수 있으며, 상기 절연막들(ILD)은 실리콘 산화막으로 형성될 수 있다.
상기 몰드 구조체들(120)을 형성하는 것은 트리밍(trimming) 공정을 수행하는 것을 포함할 수 있다. 여기서, 트리밍 공정은 박막 구조체 상에 마스크 패턴(미도시)을 형성하는 공정, 박막 구조체의 일 부분을 식각하는 공정, 마스크 패턴의 수평적 면적을 축소시키는 공정, 및 박막 구조체의 일 부분을 식각하는 공정과 마스크 패턴의 수평적 면적을 축소시키는 공정을 번갈아 반복하는 것을 포함할 수 있다. 트리밍 공정을 수행함에 따라 몰드 구조체들(120) 각각은 매트 영역들(MTR) 각각의 가장자리 부분에서 계단식 구조를 가질 수 있다.
상기 몰드 구조체들(120) 사이를 채우는 상부 층간 절연막(150)이 형성될 수 있다. 상부 층간 절연막(150)은 몰드 구조체들(120)을 덮도록 두꺼운 절연막을 증착한 후, 절연막에 대한 평탄화 공정을 수행하여 형성될 수 있다. 상부 층간 절연막(150)은 희생막들(SL)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다.
도 21 내지 도 23을 참조하여, 상기 몰드 구조체들(120)을 관통하는 복수 개의 수직 구조체들(VS)이 형성될 수 있다. 상기 수직 구조체들(VS)의 형성은 상기 몰드 구조체들(120)을 관통하는 수직 홀들(VH)을 형성하는 것을 포함할 수 있다. 상기 수직 홀들(VH)은 상기 몰드 구조체들(120)을 덮는 하드 마스크 패턴을 형성한 후, 이를 식각 마스크로 상기 몰드 구조체들(120)을 이방성 식각하는 것을 포함할 수 있다. 여기서, 상기 몰드 구조체들(120)에 대한 이방성 식각 공정은 예를 들어, 플라즈마 식각(plasma etching), 반응성 이온 식각(RIE, Reactive Ion Etching), 고주파 유도 플라즈마 반응성 이온 식각(inductively coupled plasma reactive ion etching, ICP-RIE), 또는 이온빔 식각(IBE, Ion Beam Etching) 공정일 수 있다.
실시예들에 따르면, 고에너지(high-power) 플라즈마를 이용한 이방성 식각 공정시 플라즈마에 포함된 이온들 및/또는 라디칼들로부터 유도된 양전하들(positive charges)이 수직 홀들(VH)에 노출된 상기 수평 패턴들(100a, 100b)의 표면에 축적(charging)될 수 있다. 나아가, 실시예들에 따르면, 3차원 반도체 장치를 제조하는 동안 반도체 기판(1)은 반도체 제조 장비의 서포터(미도시) 상에 위치할 수 있으며, 수직 홀들(VH) 형성하는 이방성 식각 동안 서포터로부터 반도체 기판(1)에 접지 전압이 인가될 수 있다.
플라즈마를 이용한 이방성 식각 공정 동안, 상기 수평 패턴들(100a, 100b)은 상기 돌출 패턴들(PP)을 포함하는 상기 예비 소오스 도전 패턴(PSC)에 의하여 서로 연결되어 있으며, 웨이퍼의 외각에서 반도체 기판(1)의 가장자리 상면과 직접 접촉하고 있으므로, 수직 홀들(VH)을 형성하는 축적된 양전하들은 상기 반도체 기판(1)을 통해 배출(discharge)될 수 있다.
이와 같이, 수직 홀들(VH)을 형성하는 동안 상기 예비 소오스 도전 패턴(PSC)에 접지 전압이 인가될 수 있으므로, 상기 수평 패턴들(100a, 100b)에 축적된 양전하들에 의해 아킹(arcing)이 발생하는 것을 방지할 수 있다.
이어서, 수직 홀들(VH) 내에 수직 구조체들(VS)이 형성될 수 있다. 수직 구조체들(VS)은, 앞서 설명한 것처럼, 반도체 물질 또는 도전성 물질을 포함할 수 있다. 상기 수직 구조체들(VS)을 형성하기 전, 도 9를 참조하여 설명된 데이터 저장 패턴들(DSP)이 상기 수직 홀들(VH) 내에 형성될 수 있다.
계속하여, 상기 수직 구조체들(VS)을 덮는 제 1 층간 절연막(160)이 형성된 후, 상기 분리 영역(DV)에 분리 트렌치들(DH)이 형성될 수 있다. 상기 분리 트렌치들(DH)은 상기 제 1 층간 절연막(160) 및 상기 상부 층간 절연막(150)을 관통하고 상기 예비 소오스 도전 패턴(PSC)을 상기 분리 영역(DV)에서 서로 분리된 제 1 소오스 도전 패턴들(SCP1)로 분리할 수 있다. 상기 분리 트렌치들(DH)은 상기 식각 정지 패턴(ES)의 상면을 노출할 수 있다. 즉, 상기 분리 트렌치들(DH)은 상기 식각 정지 패턴(ES)을 관통하지 않으며, 상기 식각 정지 패턴(ES)은 상기 분리 트렌치들(DH)의 형성 시에 주변 회로 배선들(33)이 노출되어 발생되는 배선 손상 및 손상된 배선으로부터 발생된 금속 물질에 의한 오염 문제를 방지할 수 있다.
계속하여, 상기 매트 영역들(MTR)에서 제 1 방향(D1)으로 연장되며 상기 몰드 구조체들(120)을 관통하는 게이트 분리 영역들(GIR)이 형성될 수 있다. 상기 게이트 분리 영역들(GIR)은 상기 분리 트렌치들(DH)과 동일 식각 공정에 의하여 형성될 수 있으나, 이에 한정되지 않는다. 상기 게이트 분리 영역들(GIR)은 상기 제 1 소오스 도전 패턴들(SCP1)을 관통하여 상기 수평 패턴들(100a, 100b)을 노출할 수 있다. 상기 게이트 분리 영역들(GIR) 중 적어도 일부는 상기 제 1 내지 제 3 희생 패턴들(51, 53, 55)을 노출할 수 있다.
도 24 내지 도 26을 참조하여, 상기 제 1 내지 제 3 희생 패턴들(51,53,55)이 제 2 소오스 도전 패턴들(SCP2)로 교체될 수 있다. 즉, 상기 제 1 내지 제 3 희생 패턴들(51,53,55)이 제거되고, 그 자리에 제 2 소오스 도전 패턴들(SCP2)이 형성될 수 있다. 상기 제 1 내지 제 3 희생 패턴들(51,53,55)은 선택적으로 제거될 수 있다. 일 예로, 상기 분리 영역(DV)에 의하여 노출된 상기 제 2 희생 패턴(53)이 먼저 선택적으로 제거되고, 그 후 상기 제 1 및 제 3 희생 패턴들(54, 56)이 함께 선택적으로 제거될 수 있다. 상기 게이트 분리 영역들(GIR)로부터 상대적으로 먼 거리에 위치한 상기 제 1 내지 제 3 희생 패턴들(51,53,55)의 일부는 상기 분리 영역(DV)에 잔류될 수 있다. 즉, 제 1 내지 제 3 희생 잔류 패턴들(52, 54, 56)을 포함하는 잔여 몰드 패턴(RM)이 형성될 수 있다. 상기 제 1 내지 제 3 희생 패턴들(51,53,55)이 제거되는 동안, 상기 희생막들(SL)과 상기 상기 절연막들(ILD)의 측벽은 보호막(미도시)으로 덮여있을 수 있다.
도 5 내지 도 9를 다시 참조하여, 상기 몰드 구조체들(120)의 희생막들(SL)을 전극들(EL)로 대체하는 공정들이 수행될 수 있다. 이에 따라, 수평 패턴들(100a, 100b) 상에 수직적으로 적층된 전극들(EL)을 포함하는 전극 구조체들(ST)이 형성될 수 있다. 보다 상세하게, 상기 분리 트렌치들(DH)에 의하여 노출된 상기 희생막들(SL)을 제거하여 상기 절연막들(ILD) 사이에 게이트 영역들이 형성될 수 있다. 예를 들어, 상기 희생막들(SL)이 실리콘 질화막이고, 상기 절연막들(ILD)이 실리콘 산화막인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하는 등방성 식각 공정을 포함할 수 있다.
이어서, 게이트 영역들 내에 전극들(EL)이 형성될 수 있다. 전극들(EL) 각각은 차례로 증착된 배리어 금속막 및 금속막을 포함할 수 있다. 상기 전극 구조체(ST)는 각 매트 영역들(MTR)의 가장자리에서 계단식 구조를 가질 수 있다.
계속하여, 상기 게이트 분리 영역들(GIR) 각각 내에 제 1 절연 스페이서(SS1) 및 공통 소스 전극(CSP)을 형성할 수 있다. 상기 공통 소스 전극(CSP)은 상기 수평 패턴들(100a, 100b)과 연결될 수 있다. 일 예로, 상기 공통 소스 전극(CSP)은 도핑된 다결정 실리콘, 금속 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 공통 소스 전극(CSP)을 덮는 제 2 층간 절연막(165)이 형성될 수 있다.
상기 제 1 및 제 2 층간 절연막들(160, 165), 상기 상부 층간 절연막(150), 상기 제 1 및 제 2 관통 절연막들(105, 107), 상기 중간 층간 절연막(65) 및 식각 정지막(60)을 관통하여 주변 회로 배선들(33)에 연결되는 관통 플러그들(TPLG)이 형성될 수 있다. 상기 관통 플러그들(TPLG)의 형성 전, 관통 홀들의 측벽을 덮는 제 2 절연 스페이서(SS2)가 형성될 수 있다.
이어서, 제 1 및 제 2 층간 절연막들(160, 165) 및 상부 층간 절연막(150)을 관통하여 전극들(EL)의 끝단들에 각각 접속되는 셀 콘택 플러그들(PLG)이 형성될 수 있다. 또한, 수직 구조체(VS)와 전기적으로 연결되는 비트라인 콘택 플러그들(BPLG)이 형성될 수 있다.
이어서, 제 2 층간 절연막(165) 상에 앞서 설명된 비트 라인들(BL) 및 연결 배선들(CL)이 형성될 수 있다. 이후, 컷팅 또는 쏘잉 머신(sawing machine)을 이용하여, 반도체 기판(1)은 스크라이브 라인 영역(도 1의 20 참조)을 따라 절단될 수 있으며, 이에 따라, 반도체 기판(1) 상에 형성된 3차원 반도체 장치들은 복수 개의 반도체 칩들로 분리될 수 있다.
도 27은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로, 도 5의 II-II'선을 따라 자른 단면이다.
도 27을 참조하여, 본 실시예에 따른 전극 구조체는 제 1 전극 구조체(ST1) 및 상기 제 1 전극 구조체(ST1) 상의 제 2 전극 구조체(ST2)를 포함할 수 있다. 상기 제 1 전극 구조체(ST1)의 최상층 전극(EL)과 상기 제 2 전극 구조체(ST2)의 최하층 전극(EL) 사이의 거리는 상기 제 1 전극 구조체(ST1)의 전극들(EL) 사이의 거리보다 클 수 있다.
상기 제 1 및 제 2 전극 구조체들(ST1, ST2)을 관통하는 데이터 저장 패턴들(DSP) 및 수직 구조체들(VS)은 상기 제 1 전극 구조체(ST1)와 상기 제 2 전극 구조체(ST2)의 경계에서 단차 구조(TS3)를 가질 수 있다. 이와 같은 단차 구조(TS3)는 상기 데이터 저장 패턴들(DSP) 및 상기 수직 구조체들(VS)이 제공되는 채널홀들이 상기 제 1 전극 구조체(ST1)와 상기 제 2 전극 구조체(ST2) 각각을 별도로 식각 하는 복수의 패터닝 공정에 의해 형성되는 것에 기인할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 주변 회로 구조체 상에서 기판의 상면에 수평한 방향으로 이격되어 배치된 수평 패턴들;
    상기 수평 패턴들 상에 각각 제공되는 메모리 구조체들로서, 상기 메모리 구조체들은 소오스 구조체들 및 상기 소오스 구조체들 상의 전극 구조체들을 포함하고;
    인접하는 상기 수평 패턴들 사이에 제공되며, 인접하는 메모리 구조체들의 상기 소오스 구조체들을 분리하는 분리 구조체; 및
    상기 수평 패턴들 사이에서 상기 소오스 구조체들보다 낮은 레벨에 배치되고 상기 분리 구조체의 하부에 연결되는 식각 정지 패턴을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 식각 정지 패턴은 제 1 방향으로 연장되는 제 1 서브 패턴 및 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 서브 패턴을 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 수평 패턴들 각각은 상기 제 1 방향과 평행한 제 1 에지 및 상기 제 2 방향과 평행한 제 2 에지를 포함하고,
    상기 제 1 서브 패턴은 상기 제 1 에지를 따라 연장되고 상기 제 2 서브 패턴은 상기 제 2 에지를 따라 연장되는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제 1 서브 패턴과 상기 제 2 서브 패턴은 각각 복수개가 제공되고,
    상기 식각 정지 패턴은 복수 개의 제 1 서브 패턴들과 복수 개의 제 2 서브 패턴들이 서로 교차되어 그리드 형상을 갖는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 식각 정지 패턴은 금속 이외의 원소들로 구성되고, 실리콘 산화막 및 실리콘 질화막과 식각 선택성이 있는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 식각 정지 패턴은 다결정 실리콘을 포함하는 반도체 메모리 장치.
  7. 제 2 항에 있어서,
    상기 식각 정지 패턴의 상기 제 1 방향으로의 폭은 상기 분리 구조체의 상기 제 1 방향으로의 폭보다 큰 반도체 메모리 장치.
  8. 제 2 항에 있어서,
    상기 식각 정지 패턴의 상기 제 2 방향으로의 폭은 상기 분리 구조체의 상기 제 2 방향으로의 폭보다 큰 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 분리 구조체는 바(bar) 또는 직사각형 형상인 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 식각 정지 패턴의 상면은 상기 수평 패턴들의 하면들 보다 낮은 레벨인 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 식각 정지 패턴의 상면은 상기 수평 패턴들의 상면들과 동일 레벨이고, 상기 식각 정지 패턴의 하면은 상기 수평 패턴들의 하면들과 동일 레벨인 반도체 메모리 장치.
  12. 제 1 항에 있어서,
    인접하는 상기 수평 패턴들 사이에 제공되며, 상기 소오스 구조체들과 상기 식각 정지 패턴 사이에 제공되는 잔여 몰드 패턴들을 더 포함하고,
    상기 분리 구조체는 상기 잔여 몰드 패턴들을 수평적으로 분리하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 소오스 구조체들은 상기 수평 패턴들 상의 제 1 소오스 도전 패턴들 및 상기 제 1 소오스 도전 패턴들과 상기 수평 패턴들 사이의 제 2 소오스 도전 패턴들을 포함하고,
    상기 제 2 소오스 도전 패턴들은 상기 잔여 몰드 패턴들과 동일 레벨에 배치되는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 잔여 몰드 패턴들의 상면들은 상기 제 1 소오스 도전 패턴들의 하면들과 접하는 반도체 메모리 장치.
  15. 제 13 항에 있어서,
    상기 제 2 소오스 도전 패턴들의 측벽들은 상기 수평 패턴들 상에 제공되고,
    상기 제 1 소오스 도전 패턴들의 측벽들은 상기 분리 구조체의 측벽들과 접하는 반도체 메모리장치.
  16. 제 1 항에 있어서,
    상기 메모리 구조체들과 상기 주변 회로 구조체를 연결하는 관통 플러그들을 더 포함하고,
    상기 관통 플러그들은 상기 식각 정지 패턴 및 상기 분리 구조체와 이격되는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 분리 구조체의 바닥면은 상기 관통 플러그들의 바닥면들보다 높은 레벨에 위치하는 반도체 메모리 장치.
  18. 제 1 항에 있어서,
    상기 식각 정지 패턴의 두께는 800Å 내지 2000Å인 반도체 메모리 장치.
  19. 주변 회로 구조체 상에서 제 1 관통 절연막을 사이에 두고 이격되어 배치된 수평 패턴들;
    상기 수평 패턴들 상에 각각 제공되는 메모리 구조체들로서, 상기 메모리 구조체들은 소오스 구조체들 및 상기 소오스 구조체들 상의 전극 구조체들을 포함하고;
    상기 전극 구조체들을 관통하고 상기 소오스 구조체들과 연결되는 수직 구조체들;
    인접하는 상기 수평 패턴들 사이의 분리 영역에 제공되며, 인접하는 메모리 구조체들의 상기 소오스 구조체들을 분리하는 분리 구조체;
    상기 수평 패턴들 사이에서 상기 수평 패턴들보다 낮은 레벨에 배치되고 상기 분리 구조체의 하부에 연결되는 식각 정지 패턴;
    상기 메모리 구조체들과 상기 주변 회로 구조체를 연결하는 관통 플러그들을 포함하고,
    상기 소오스 구조체들은 상기 수평 패턴들 상의 제 1 소오스 도전 패턴들 및 상기 제 1 소오스 도전 패턴들과 상기 수평 패턴들 사이의 제 2 소오스 도전 패턴들을 포함하고, 상기 제 1 소오스 도전 패턴들은 상기 분리 영역으로 연장되어 상기 분리 구조체의 측벽들과 연결되는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 제 1 소오스 도전 패턴들과 상기 제 1 관통 절연막 사이에서 상기 제 2 소오스 도전 패턴들과 동일한 레벨에 배치되는 잔여 몰드 패턴들을 더 포함하고,
    상기 분리 구조체는 상기 잔여 몰드 패턴들을 수평적으로 분리하는 반도체 메모리 장치.
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