CN112310089A - 三维半导体存储器件 - Google Patents

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Abstract

半导体存储器件包括设置在外围电路结构上并且在第一方向上彼此间隔开的水平图案。存储器结构设置在水平图案上。存储器结构包括源结构和电极结构。划分结构设置在第一方向上相邻的水平图案之间，并且被配置为将相邻的存储器结构的源结构彼此分开。蚀刻停止图案在低于源结构的高度的高度处设置在水平图案之间。蚀刻停止图案连接到划分结构的下部。

Description

三维半导体存储器件
相关申请的交叉引用
本申请要求于2019年8月2日向韩国专利局提交的韩国专利申请第10-2019-0094346号的优先权，其全部内容通过引用结合在此。
技术领域
本发明构思涉及三维半导体存储器件及其制造方法，并且具体地，涉及高度集成的三维半导体存储器件及其制造方法。
背景技术
消费者对提供优异性能并且相对便宜的电子器件的需求导致了对半导体设备的更高集成度的需求。在二维或平面半导体器件的情况下，由于它们的集成度主要由单位存储单元所占据的面积决定，因此集成度受精细图案形成技术的水平的极大影响。然而，增加图案精细度需要非常昂贵的设备，并且在图案精细度上存在实际限制。因此，近来提出了包括三维布置的存储单元的三维半导体存储器件。
发明内容
本发明构思的示例性实施方式提供一种具有增大的集成密度的三维半导体存储器件。
本发明构思的示例性实施方式提供一种在制造三维半导体存储器件的工艺中减少工艺失败的方法。
根据本发明构思的示例性实施方式，半导体存储器件包括设置在外围电路结构上并且在第一方向上彼此间隔开的水平图案。存储器结构设置在水平图案上。存储器结构包括源结构和电极结构。划分结构设置在第一方向上相邻的水平图案之间，并且被配置为将相邻的存储器结构的源结构彼此分开。蚀刻停止图案在低于源结构的高度的高度处设置在水平图案之间。蚀刻停止图案连接到划分结构的下部。
根据本发明构思的示例性实施方式，半导体存储器件包括设置在外围电路结构上并且彼此间隔开的水平图案，其中划分区域在第一方向上插置在水平图案之间。划分区域包括第一绝缘穿透层。存储器结构设置在水平图案上。存储器结构包括源结构和在源结构上的电极结构。垂直结构穿透电极结构并连接到源结构。划分结构设置在划分区域中，并且被配置为将相邻的存储器结构的源结构彼此分离。蚀刻停止图案设置在水平图案之间并且设置在低于水平图案的高度的高度处。蚀刻停止图案连接到划分结构的下部。穿透插塞被配置为将存储器结构连接到外围电路结构。源结构包括设置在水平图案上的第一导电源图案和设置在第一导电源图案与水平图案之间的第二导电源图案。第一导电源图案延伸到划分区域并且连接到划分结构的侧壁。
根据本发明构思的示例性实施方式，半导体存储器件可以包括设置在外围电路结构上并且在第一方向上彼此间隔开的水平图案。存储器结构设置在水平图案上。存储器结构包括源结构和在源结构上的电极结构。划分结构设置在第一方向上相邻的水平图案之间。划分结构被配置为将相邻的存储器结构的源结构彼此分离。蚀刻停止图案设置在水平图案之间，并且连接到划分结构的下部。穿透插塞将存储器结构连接到外围电路结构。蚀刻停止图案设置在与水平图案的高度相同的高度处。
根据本发明构思的示例性实施方式，用于制造半导体存储器件的方法包括在衬底上形成外围电路结构。水平图案形成在外围电路结构上并且在第一方向上彼此间隔开。水平图案的一部分接触衬底的边缘。存储器结构形成在水平图案上。存储器结构包括源结构和在源结构上的电极结构。垂直结构被形成使得穿透电极结构并连接到源结构。划分结构形成在第一方向上相邻的水平图案之间。划分结构被配置为将相邻的存储器结构的源结构彼此分离。蚀刻停止图案形成在水平图案之间，并且设置在低于源结构的高度的高度处。蚀刻停止图案连接到划分结构的下部。水平图案被配置为将水平图案的表面上的电荷释放到半导体衬底。
附图说明
通过结合附图进行的以下简要描述，将更清楚地理解示例性实施方式。附图表示本文所述的非限制性的示例性实施方式。
图1是示出根据本发明构思的示例性实施方式的衬底的俯视图，该衬底包括集成在其上的三维半导体存储器件。
图2是示出根据本发明构思的示例性实施方式的三维半导体器件的透视图。
图3是示出根据本发明构思的示例性实施方式的三维半导体存储器件的俯视图。
图4A和图4B是示出根据本发明构思的示例性实施方式的三维半导体存储器件的单元阵列结构的俯视图。
图5是根据本发明构思的示例性实施方式的图4A的区域“Q”的放大俯视图。
图6至图8是根据本发明构思的示例性实施方式的分别沿图5的线I-I'、II-II'和III-III'截取的剖视图。
图9A是示出根据本发明构思的示例性实施方式的图8的部分“P”的放大剖视图。
图9B是示出根据本发明构思的示例性实施方式的图7的部分“R”的放大剖视图。
图10至图12是示出根据本发明构思的示例性实施方式的三维半导体存储器件的单元阵列结构的俯视图。
图13和图14是根据本发明构思的示例性实施方式的分别沿着图5的线I-I'和II-II'截取的三维半导体存储器件的剖视图。
图15、图18、图21和图24是剖视图，示出了根据本发明构思的示例性实施方式的沿图5的线I-I'截取的制造三维半导体存储器件的方法。
图16、图19、图22和图25是示出根据本发明构思的示例性实施方式的沿图5的线II-II'截取的制造三维半导体存储器件的方法的剖视图。
图17、图20、图23和图26是示出根据本发明构思的示例性实施方式的沿图5的线III-III'截取的制造三维半导体存储器件的方法的剖视图。
图27是根据本发明构思的示例性实施方式的沿图5的线II-II'截取的三维半导体存储器件的剖视图。
应当注意，这些附图旨在说明在某些示例性实施方式中使用的方法、结构和/或材料的一般特性，并补充以下提供的书面描述。但是，这些附图可能不是按比例绘制的，并且可能无法精确反映任何给定实施方式的精确结构特性或性能特性，并且不应解释为定义或限制由本发明构思的示例性实施方式所涵盖的值或性能的范围。例如，为了清楚起见，可以减小或夸大分子、层、区域和/或结构元件的相对厚度和位置。在不同附图中使用相似或相同的附图标记旨在指示相似或相同的元件或特征的存在。
具体实施方式
图1是示出衬底的俯视图，根据本发明构思的示例性实施方式的三维半导体存储器件被集成在该衬底上。
参照图1，半导体衬底1(例如，晶片等)可以包括：芯片区10，包括形成在其上的半导体芯片；以及划线区20，位于芯片区10之间。在示例性实施方式中，半导体衬底1可以包括在两个不同方向(例如，第一方向D1和第二方向D2)上二维布置的多个离散芯片区。每个芯片区10可以被划线区20围绕。换句话说，划线区20可以设置在芯片区10中的在第一方向D1和/或第二方向D2上彼此相邻的每对相邻的芯片区10之间。尽管芯片区10在图1的示例性实施方式中示出为包括以行和列布置的多个正方形芯片区，但是本发明构思的示例性实施方式不限于此。例如，芯片区10在平面图中(例如，当从第三方向D3看时)可以具有不同的形状，并且多个芯片区可以具有各种不同的布置。
在示例性实施方式中，半导体衬底1可以是块体硅晶片、绝缘体上硅(SOI)晶片、锗晶片、绝缘体上锗(GOI)晶片、硅锗晶片、包括通过选择性外延生长(SEG)工艺形成的外延层的薄晶片等。在根据本发明构思的示例性实施方式的三维半导体存储器件中，存储单元可以三维地布置在半导体衬底1的每个芯片区10上。
图2是示意性地示出根据本发明构思的实施方式的三维半导体器件的透视图。
参照图2，根据本发明构思的示例性实施方式的三维半导体存储器件可以包括外围电路结构PS和在外围电路结构PS上的单元阵列结构CS。当在平面图中看时，单元阵列结构CS可以与外围电路结构PS重叠。例如，如图2的示例性实施方式中所示，单元阵列结构CS可以(例如，在第三方向D3上)直接设置在外围电路结构上。
在示例性实施方式中，外围电路结构PS可以包括行解码器和列解码器、页面缓冲器、控制电路以及外围逻辑电路。然而，本发明构思的示例性实施方式不限于此，外围电路结构PS可以不包括这些部件中的一个或更多个，或者可以包括附加部件。外围电路结构PS的外围逻辑电路可以集成在半导体衬底上。
单元阵列结构CS可以包括三维布置的多个存储单元。单元阵列结构CS可以包括一个或更多个簇(mat)，每个簇包括多个存储块BLK0-BLKn。存储块BLK0-BLKn中的每个可以包括三维布置的多个存储单元。
例如，在示例性实施方式中，存储块BLK0-BLKn中的每个可以包括多个电极结构、与电极结构垂直交叉的垂直图案、以及存储元件，该存储元件插置在电极结构的侧壁和垂直图案之间。每个电极结构可以由诸如掺杂的硅或金属材料的至少一种导电材料形成，或包括诸如掺杂的硅或金属材料的至少一种导电材料，并且可以以线的形式或板的形式提供。然而，本发明构思的示例性实施方式不限于此。
外围电路结构PS和单元阵列结构CS可以顺序地形成在同一晶片上。然而，在其他示例性实施方式中，可以分别准备具有外围电路结构PS的第一晶片和具有单元阵列结构CS的第二晶片，然后，可以将第一晶片接合到第二晶片以形成半导体器件。
图3是示意性示出根据本发明构思的示例性实施方式的三维半导体存储器件的俯视图。
参照图1和图3，参考图2描述的外围电路结构PS和单元阵列结构CS可以设置在半导体衬底1的每个芯片区10上。
在每个芯片区10中，外围电路结构PS(例如，见图2)可以设置在半导体衬底1上。如图3的示例性实施方式中所示，外围电路结构PS可以包括行解码器ROW DEC和列解码器COLDEC、页面缓冲器PBR以及控制电路CTRL。然而，本发明构思的示例性实施方式不限于此。
构成单元阵列结构CS(例如，见图2)的多个簇区域MTR可以设置在每个芯片区10中。多个簇区域MTR可以在第一方向D1和第二方向D2上布置。多个簇MTR可以设置为与外围电路结构PS(例如，见图2)重叠。例如，多个簇MTR可以在第三方向D3上设置在外围电路结构PS上。如图3的示例性实施方式中所示，外围电路结构PS的部件，诸如行解码器ROW DEC和列解码器COL DEC、页面缓冲器PBR以及控制电路CTRL，可以设置在每个簇区域MTR的下方。但是，在其他示例性实施方式中，多个簇区域MTR可以共用单个外围电路结构。根据本发明构思的示例性实施方式，构成外围电路结构PS的外围逻辑电路可以(例如，在第三方向D3上)自由地设置在簇区域MTR下方。
图4A和图4B是俯视图，其中的每个示意性地示出了根据本发明构思的示例性实施方式的三维半导体存储器件的单元阵列结构。图5是图4A的区域“Q”的放大图。
参照图4A和图5，单元阵列结构CS可以包括多个水平图案100a和100b。水平图案100a和100b可以设置在与图3的簇区域MTR相对应的各个区域中。例如，在水平图案100a和100b的每个上的存储器结构MS可以每个对应于单个簇区域MTR。备选地，在第二方向D2上彼此相邻的一对第一水平图案100a和其上的存储器结构MS可以一起构成第一簇区域MTR，以及在第二方向D2上彼此相邻的一对第二水平图案100b和其上的存储器结构MS可以一起构成第二簇区域MTR。在示例性实施方式中，第一水平图案100a共用图2的外围电路结构，第二水平图案100b可以共用另一外围电路结构。
多个水平图案100a和100b可以在第一方向D1和/或第二方向D2上彼此间隔开。在下文中，包括水平图案100a和100b的区域将被称为簇区域MTR，并且在簇区域MTR之间的区域将被称为划分区域DV。
在示例性实施方式中，一个芯片区10可以包括四个或更多个簇区域MTR。举例来说，一个芯片区10可以包括八个簇区域MTR。如图4B的示例性实施方式中所示，一个芯片区10可以包括四个簇区域MTR。在此示例性实施方式中，如图4B所示，参考图1描述的划线区20可以形成在与芯片的边缘区相对应的区域中，并因此，与图4A的结构不同，可以在芯片的边缘区附近去除一些结构。以下描述将参照图4A的示例。
彼此分离的源结构SC可以设置在水平图案100a和100b的每个上。例如，如图6-7的示例性实施方式所示，分离的源结构SC可以(例如，在第三方向D3上)直接设置在水平图案110a上。源结构SC可以是存储器结构的一部分，这将在下面进行描述。每个源结构SC可以包括从簇区域MTR突出并延伸到划分区域DV的突出图案PP。源结构SC可以通过划分结构DIT彼此分开，划分结构DIT设置在划分区域DV中并且插置在源结构SC之间。例如，源结构SC的来自相邻簇区域MTR的突出图案PP可以直接接触划分结构DIT的相反的侧面。蚀刻停止图案ES可以提供在划分区域DV中。蚀刻停止图案ES可以(例如，在第三方向D3上)设置在划分结构DIT下方。如图4A的示例性实施方式中所示，蚀刻停止图案ES可以包括在第一方向D1上延伸的第一子图案ES1和在第二方向D2上延伸的第二子图案ES2。第一子图案ES1可以沿着水平图案100a和100b的平行于第一方向D1的第一边缘EG1延伸，第二子图案ES2可以沿着水平图案100a和100b的平行于第二方向D2的第二边缘EG2延伸。在示例性实施方式中，蚀刻停止图案ES可以是网格形图案，在其中第一子图案ES1和第二子图案ES2被提供为彼此交叉。
图6至图8是分别沿图5的线I-I'、II-II'和III-III'截取的剖视图。图9A是示出图8的部分“P”的放大剖视图。图9B是示出图7的部分“R”的放大剖视图。在下文中，将参考图4A、图5至图8、图9A和图9B更详细地描述根据本发明构思的示例性实施方式的三维半导体存储器件。
参照图4A、图5至图8、图9A和图9B，包括外围逻辑电路PTR的外围电路结构PS可以设置在半导体衬底1上，单元阵列结构CS可以设置在外围电路结构PS上。外围电路结构PS可以包括集成在半导体衬底1上的外围逻辑电路PTR和提供为覆盖外围逻辑电路PTR的下部层间绝缘层50。
在示例性实施方式中，半导体衬底1可以是硅晶片、硅锗晶片、锗晶片或在单晶硅晶片上生长的单晶外延层。
如上所述，外围逻辑电路PTR可以是行解码器和列解码器、页面缓冲器以及控制电路。外围逻辑电路PTR可以包括集成在半导体衬底1上的NMOS晶体管和PMOS晶体管、低压晶体管和高压晶体管以及电阻器。外围电路线33可以通过外围接触插塞31电连接到外围逻辑电路PTR。例如，外围接触插塞31和外围电路线33可以联接到NMOS晶体管和PMOS晶体管。
下部层间绝缘层50可以覆盖外围逻辑电路PTR、外围接触插塞31和外围电路线33。在示例性实施方式中，下部层间绝缘层50可以包括被堆叠的多个绝缘层。例如，下部层间绝缘层50可以包括选自硅氧化物层、硅氮化物层、硅氮氧化物层和低k电介质层中的至少一层。
蚀刻停止层60和中间层间绝缘层65可以顺序地堆叠在下部层间绝缘层50上。例如，如图6的示例性实施方式中所示，蚀刻停止层60的底表面可以直接接触下部层间绝缘层50的顶表面。中间层间绝缘层65的底表面可以直接接触蚀刻停止层60的顶表面。在示例性实施方式中，蚀刻停止层60可以由相对于下部层间绝缘层50具有蚀刻选择性的绝缘材料形成，或包括相对于下部层间绝缘层50具有蚀刻选择性的绝缘材料。例如，蚀刻停止层60可以包括硅氮化物层或硅氮氧化物层。然而，本发明构思的示例性实施方式不限于此。在示例性实施方式中，中间层间绝缘层65可以由与下部层间绝缘层50相同的材料形成，或包括与下部层间绝缘层50相同的材料。
单元阵列结构CS可以包括分别提供在水平图案100a和100b上的簇区域MTR、以及(例如，在第一方向Dl上)提供在簇区域MTR之间的划分区域DV。每个簇区域MTR可以包括电极结构ST和穿透电极结构ST的垂直结构VS。电极结构ST可以包括单元阵列区域CAR和连接区域CNR，如图5所示。例如，如图5的示例性实施方式中所示，单元阵列区域CAR和连接区域CNR可以在第一方向D1上间隔开。连接区域CNR可以在第一方向D1上与划分区域DV相邻。
水平图案100a和100b可以设置在中间层间绝缘层65上。例如，如图6的示例性实施方式中所示，水平图案100a、100b可以(例如，在第三方向D3上)直接设置在中间层间绝缘层65上。在示例性实施方式中，水平图案100a和100b可以由诸如硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)或其组合的至少一种半导体材料形成或包括所述至少一种半导体材料。水平图案100a和100b可以具有单晶结构、非晶结构和多晶结构中的至少一种。作为示例，水平图案100a和100b可以由掺有n型杂质的多晶硅层形成。水平图案100a和100b可以还包括金属层。水平图案100a和100b可以提供在单元阵列区域CAR和连接区域CNR上。第一绝缘穿透层105可以(例如，在第一方向D1上)提供在水平图案100a和100b之间的划分区域DV中。在示例性实施方式中，第一绝缘穿透层105可以由硅氧化物形成或包括硅氧化物。
每个电极结构ST可以包括在垂直于第一方向D1和第二方向D2的第三方向D3(例如，垂直方向)上交替堆叠的绝缘层ILD和电极EL。在每个电极结构ST中，电极EL可以在簇区域MTR的边缘区域中(例如，在连接区域CNR中)具有阶梯结构。
每个电极结构ST的电极EL可以具有随着与水平图案100a或100b的距离增加而减小的长度(例如，在第一方向D1上朝向划分区域DV延伸的长度)。每个电极EL可以具有位于最靠近划分区域DV的端部处的垫部分，并且每个电极EL的垫部分可以由直接位于其上的具有减小的长度(例如，在第一方向D1上的减小的长度)的另一个电极暴露。电极EL的垫部分可以位于在水平方向和垂直方向上的不同的位置。在示例性实施方式中，电极EL可以由诸如掺杂的半导体材料、金属硅化物、金属材料、金属氮化物等的至少一种导电材料形成或包括所述至少一种导电材料。绝缘层ILD可以由硅氧化物形成或包括硅氧化物。然而，本发明构思的示例性实施方式不限于此。
垂直结构VS可以被提供成在每个簇区域MTR中穿透电极结构ST，并且可以被连接到水平图案100a和100b。当在平面图中看时，垂直结构VS可以在特定方向上布置或可以布置成之字形。例如，垂直结构VS可以在第三方向D3上延伸到水平图案100a、100b，并且可以穿透电极结构ST的在第一方向D1上延伸的电极。垂直结构VS可以包括半导体材料，诸如硅(Si)、锗(Ge)或其组合。在示例性实施方式中，垂直结构VS可以由掺杂半导体材料或本征半导体材料形成，或包括掺杂半导体材料或本征半导体材料。包括半导体材料的垂直结构VS可以用作构成NAND单元串的晶体管的沟道区。可以提供间隙填充图案VI以填充垂直结构VS的内部空间。间隙填充图案VI可以由例如硅氧化物形成或包括例如硅氧化物。接触垫128可以设置在垂直结构VS的上部上或在垂直结构VS的上部中。接触垫128可以由例如掺杂的多晶硅形成或包括例如掺杂的多晶硅。
源结构SC可以(例如，在第三方向D3上)提供在电极结构ST与水平图案100a和100b之间。源结构SC可以包括第一导电源图案SCP1和第二导电源图案SCP2。如图6的示例性实施方式中所示，第二导电源图案SCP2的底表面可以与水平图案100a和100b的顶表面接触。第一导电源图案SCP1的底表面可以与第二导电源图案SCP2的顶表面接触。
在示例性实施方式中，第一导电源图案SCP1和第二导电源图案SCP2可以由掺杂的半导体材料形成或包括掺杂的半导体材料，该掺杂的半导体材料掺有与半导体衬底1中的掺杂剂不同的掺杂剂，诸如磷(P)或砷(As)，并因此具有与半导体衬底1的导电性不同的第二导电类型。在示例性实施方式中，第一导电源图案SCP1和第二导电源图案SCP2可以由n型掺杂的多晶硅层形成。在此示例性实施方式中，在第二导电源图案SCP2中的n型掺杂剂的浓度可以高于在第一导电源图案SCP1中的n型掺杂剂的浓度。第二导电源图案SCP2的侧壁可以设置在水平图案100a和100b上，并且第一导电源图案SCP1的侧壁可以与划分结构的侧壁直接接触，这将在下面描述。
第二导电源图案SCP2可以与垂直结构VS的侧壁的部分直接接触。例如，如图9A和图9B的示例性实施方式中所示，第二导电源图案SCP2可以包括侧壁部分SP，其与垂直结构VS接触并且包围垂直结构VS的侧壁的部分。例如，如图9A的示例性实施方式中所示，侧壁部分SP可以包括在第三方向D3上延伸的横向端部，该横向端部直接接触垂直结构VS的外壁表面。第二导电源图案SCP2可以还包括水平部分HP，其可以在第二方向D2上延伸并且(例如，在第三方向D3上)提供在电极结构ST下方。在第二导电源图案SCP2中，水平部分HP的顶表面可以与第一导电源图案SCP1的底表面接触。第二导电源图案SCP2的侧壁部分SP可以具有比水平部分HP的宽度更大的宽度(例如，在第三方向D3上的长度)，并且可以延伸为覆盖第一导电源图案SCP1的侧壁(例如，在第三方向D3上延伸的侧壁)的部分以及水平图案100a和100b的侧壁(例如，在第三方向D3上延伸的侧壁)的部分。与源结构SC相邻(例如，在第三方向D3上相邻)的电极EL中的至少一个可以用作擦除控制栅电极，并且直接设置在擦除控制栅电极上(例如，在第三方向D3上设置在擦除控制栅电极上的绝缘层ILD正上方)的电极可以用作接地选择栅电极。
突出图案PP(例如，在第一方向D1上)从源结构SC突出到划分区域DV。在示例性实施方式中，突出图案PP可以是第一导电源图案SCP1的在划分区域DV内延伸的部分。在示例性实施方式中，第二导电源图案SCP2可以不延伸到划分区域DV。例如，第二导电源图案SCP2可以终止于或邻近与划分区域DV相邻的簇区域MTR的边缘。剩余模图案RM可以(例如，在第三方向D3上)提供在突出图案PP和第一绝缘穿透层105之间。例如，如图9B的示例性实施方式中所示，剩余模图案RM可以包括第一至第三剩余牺牲图案52、54和56。第一至第三剩余牺牲图案52、54、56可以(例如，在第三方向D3上)彼此直接堆叠。第一剩余牺牲图案52可以(例如，在第三方向D3上)直接设置在第一绝缘穿透层105上。突出图案PP可以(例如，在第三方向D3上)直接设置在第三剩余牺牲图案56上。第二剩余牺牲图案54可以(例如，在第三方向D3上)设置在第一剩余牺牲图案52和第三剩余牺牲图案56之间。在示例性实施方式中，第一剩余牺牲图案52和第三剩余牺牲图案56可以由硅氧化物形成，或包括硅氧化物。第二剩余牺牲图案54可以由硅氮化物或多晶硅形成，或包括硅氮化物或多晶硅。剩余模图案RM可以设置在与簇区域MTR中的第二导电源图案SCP2的高度相同的高度(例如，在第三方向D3上距衬底1的距离)处。剩余模图案RM的顶表面(例如，第三剩余牺牲图案56的顶表面)可以与第一导电源图案SCP1的底表面接触。
第二绝缘穿透层107可以提供在相邻的源结构SC之间的区域中。例如，如图6的示例性实施方式中所示，第二绝缘穿透层107可以形成在直接在相邻簇区域MTR中的(例如，在第一方向D1上的)源结构SC之间的划分区域DV中。如图6的示例性实施方式中所示，第二绝缘穿透层107可以具有与相邻的源结构SC相同的宽度(例如，在第三方向D3上的长度)。在示例性实施方式中，第二绝缘穿透层107可以由例如硅氧化物形成，或包括例如硅氧化物。第二绝缘穿透层107可以填充其中没有提供从源结构SC突出到划分区域DV的突出图案PP的区域。
如图9A的示例性实施方式中所示，数据存储图案DSP可以提供在电极结构ST和垂直结构VS之间。数据存储图案DSP可以在第三方向D3上延伸以包围每个垂直结构VS的侧壁(例如，外侧壁)。例如，在示例性实施方式中，数据存储图案DSP可以是具有敞开的顶部和底部的管状图案。数据存储图案DSP的底表面可以与第二导电源图案SCP2的侧壁部分SP直接接触。例如，如图9A的示例性实施方式中所示，数据存储图案DSP的底表面可以直接接触侧壁部分SP的(例如，在第三方向D3上的)顶边缘。在示例性实施方式中，数据存储图案DSP的下部可以(例如，在第二方向D2上)设置在垂直结构VS和第一导电源图案SCP1之间。
数据存储图案DSP可以由一层或更多层组成。在示例性实施方式中，数据存储图案DSP可以是数据存储层的一部分。例如，如图9A的示例性实施方式中所示，数据存储图案DSP可以包括隧道绝缘层TIL、电荷存储层CIL和阻挡绝缘层BLK，它们顺序堆叠在垂直结构VS的侧壁上以用作NAND闪存器件的数据存储层。在示例性实施方式中，电荷存储层CIL可以是捕获绝缘层、浮置栅电极或具有导电纳米点的绝缘层。在示例性实施方式中，电荷存储层CIL可以包括硅氮化物层、硅氮氧化物层、富硅氮化物层、纳米晶体硅层或层叠捕获层中的至少一个。隧道绝缘层TIL可以由具有比电荷存储层CIL的带隙大的带隙的至少一种材料形成，阻挡绝缘层BLK可以由高k电介质材料(例如，铝氧化物、铪氧化物等)形成。
根据本发明构思的示例性实施方式，虚设数据存储图案DSPa可以设置在水平图案100a和100b中，并可以与数据存储图案DSP垂直地间隔开并且侧壁部分SP(例如，在第三方向D3上)位于它们之间。虚设数据存储图案DSPa可以具有基本上“U”形的截面。虚设数据存储图案DSPa可以设置在垂直结构VS的底表面与水平图案100a和100b之间。例如，如图9A的示例性实施方式中所示，虚设数据存储图案DSPa的顶表面可以与第二导电源图案SCP2的侧壁部分SP的底边缘直接接触。水平图案100a和100b可以在第二方向D2和第三方向D3上围绕虚设存储图案DSPa。虚设数据存储图案DSPa可以具有与数据存储图案DSP基本相同的层结构。例如，虚设数据存储图案DSPa可以包括依次堆叠的隧道绝缘层TILa、电荷存储层CILa和阻挡绝缘层BLKa。
在示例性实施方式中，三维半导体存储器件可以是三维NAND闪存器件，并且可以包括集成在水平图案100a和100b上的NAND单元串。换句话说，电极结构ST、垂直结构VS和数据存储图案DSP可以构成存储单元，该存储单元三维地布置在水平图案100a和100b上。
上部层间绝缘层150可以覆盖电极EL的设置为形成阶梯结构的端部，并且可以覆盖水平图案100a和100b、第二绝缘穿透层107和突出图案PP。第一层间绝缘层160可以设置在上部层间绝缘层150上，以覆盖垂直结构VS的顶表面。
如图8和图9A所示，公共源电极CSP可以在第三方向D3上穿透电极结构ST，可以在第一方向D1上延伸，以及可以连接到水平图案100a和100b。公共源电极CSP可以在第三方向D3上穿透整个源结构SC，然后可以延伸到水平图案100a和100b。第一绝缘间隔物SS1可以(例如，在第二方向D2上)插置在公共源电极CSP和电极结构ST之间。在示例性实施方式中，第一绝缘间隔物SS1可以由硅氧化物形成或包括硅氧化物。
在划分区域DV中，划分结构DIT可以提供在相邻的源结构SC的突出图案PP之间。在示例性实施方式中，划分结构DIT可以具有条形或矩形形状。如图5所示，划分结构DIT在第二方向D2上的宽度W1可以大于突出图案PP的宽度W2。在示例性实施方式中，划分结构DIT可以由硅氧化物，硅氮化物或硅氮氧化物中的至少一种形成，或包括硅氧化物，硅氮化物或硅氮氧化物中的至少一种。如图4A所示，划分结构DIT可以邻近于水平图案100a和100b中的每个的四个边缘设置。然而，本发明构思的示例性实施方式不限于此。
如图9B所示，划分结构DIT的宽度(例如，横向侧表面之间在第一方向D1上的距离)可以取决于与划分结构DIT接触的层而变化。例如，划分结构DIT可以在上部层间绝缘层150的高度处具有第一宽度t1，并且可以在第一导电源图案SCP1的高度处具有第二宽度t2，第二宽度t2小于第一宽度t1。此外，划分结构DIT可以在蚀刻停止图案ES的高度处具有第三宽度t3，第三宽度t3小于第二宽度t2。在示例性实施方式中，划分结构DIT可以在上部层间绝缘层150与第一导电源图案SCP1之间的界面处或附近具有第一阶梯结构TS1，并且可以在中间层间绝缘层65与蚀刻停止图案ES之间的界面处或附近具有第二阶梯结构TS2。
连接到划分结构DIT的下部的蚀刻停止图案ES可以设置在外围电路结构PS和源结构SC之间。如图7和图9B的示例性实施方式中所示，蚀刻停止图案ES的顶表面可以位于比水平图案100a和100b的底表面更低的高度。例如，蚀刻停止图案ES可以设置在中间层间绝缘层65中，并且中间层间绝缘层65可以覆盖蚀刻停止图案ES的顶表面和侧表面。在示例性实施方式中，蚀刻停止图案ES可以由被选择为相对于绝缘层ILD和牺牲层具有蚀刻选择性的材料形成，或包括所述材料，这将在下面描述。例如，蚀刻停止图案ES可以由相对于硅氧化物和硅氮化物具有蚀刻选择性的材料形成，或包括所述材料。蚀刻停止图案ES可以由非金属元素(例如，基本上无金属的材料)形成。作为示例，蚀刻停止图案ES可以包括诸如多晶硅的半导体材料。蚀刻停止图案ES可以不电连接到相邻的互连线和接触，并且可以处于电隔离状态。
如图5的示例性实施方式中所示，蚀刻停止图案ES在第一方向D1上的宽度W4可以大于划分结构DIT在第一方向D1上的宽度W3。如图4A的示例性实施方式中所示，蚀刻停止图案ES可以包括在第一方向D1上延伸的第一子图案ES1和在第二方向D2上延伸的第二子图案ES2。在示例性实施方式中，蚀刻停止图案ES可以比水平图案100a和100b薄(例如，在第一方向D1上的长度)。在示例性实施方式中，蚀刻停止图案ES的厚度可以是水平图案100a和100b的厚度的大约1/6至1/2。例如，在示例性实施方式中，蚀刻停止图案ES的厚度可以在从大约
Figure BDA0002536287500000141
至大约
Figure BDA0002536287500000142
的范围内。在另一示例性实施方式中，蚀刻停止图案ES的厚度可以在从大约
Figure BDA0002536287500000143
至大约
Figure BDA0002536287500000144
的范围内。在示例性实施方式中，水平图案100a和100b的厚度可以在从大约
Figure BDA0002536287500000145
至大约
Figure BDA0002536287500000146
的范围内。在另一示例性实施方式中，水平图案100a和100b的厚度可以在从大约
Figure BDA0002536287500000147
到大约
Figure BDA0002536287500000148
的范围内。蚀刻停止图案ES可以比蚀刻停止层60厚。在示例性实施方式中，蚀刻停止图案ES的厚度可以是蚀刻停止层60的厚度的大约10倍至90倍。
第二层间绝缘层165、第三层间绝缘层170和第四层间绝缘层175可以顺序地堆叠在第一层间绝缘层160上。如图6的示例性实施方式中所示，单元接触插塞PLG可以(例如，在第三方向D3上)垂直地延伸并可以穿透第一和第二层间绝缘层160和165以及上部层间绝缘层150，以及可以分别联接到电极EL的端部。位线BL可以设置在第二层间绝缘层165上以与电极结构ST交叉并且在第二方向D2上延伸。位线BL可以通过延伸穿过第一和第二层间绝缘层160和165的位线接触插塞BPLG电连接到垂直结构VS。第三层间绝缘层170可以覆盖位线BL。上互连线TW可以设置在第三层间绝缘层170上。例如，如图6的示例性实施方式中所示，上互连线TW的底部可以直接接触第三层间绝缘层170的顶部。上互连线TW可以通过通孔插塞连接到位线BL或连接线CL。在示例性实施方式中，第一至第四层间绝缘层160、165、170和175中的至少一个可以由硅氧化物形成或包括硅氧化物。
穿透插塞区域TVS包括多个穿透插塞TPLG。穿透插塞TPLG可以(例如，在第三方向D3上)垂直地延伸以穿透第一层间绝缘层160和第二层间绝缘层165、上部层间绝缘层150、第一绝缘穿透层105和第二绝缘穿透层107、中间层间绝缘绝缘层65和蚀刻停止层60，并且可以联接到外围电路线33。每个穿透插塞TPLG可以由第二绝缘间隔物SS2围绕，第二绝缘间隔物SS2由绝缘材料形成。穿透插塞TPLG可以通过第二层间绝缘层165上的连接线CL分别连接到单元接触插塞PLG，连接线CL可以(例如，在第一方向D1上)从簇区域MTR延伸到穿透插塞TPLG。穿透插塞TPLG可以将电极结构ST的电极EL电连接到外围电路线33。穿透插塞TPLG、单元接触插塞PLG和位线接触插塞BPLG可以由至少一种金属材料(例如钨、铝等)形成或包括至少一种金属材料(例如钨、铝等)。穿透插塞TPLG可以(例如，在第一方向D1上)与蚀刻停止图案ES和划分结构DIT水平地间隔开。在示例性实施方式中，划分结构DIT的底表面可以定位在比穿透插塞TPLG的底表面高的高度。垂直结构VS的底表面可以定位在比划分结构DIT的底表面高的高度。在示例性实施方式中，划分结构DIT的底表面可以放置在穿透插塞TPLG的底表面和垂直结构VS的底表面之间。
如图5的示例性实施方式中所示，穿透插塞区域TVS可以设置在划分区域DV的其中未提供蚀刻停止图案ES和源结构SC的部分中，如图5所示。但是，本发明构思的示例性实施方式不限于此。例如，在一些示例性实施方式中，穿透插塞区域TVS可以提供在簇区域MTR中的连接区域CNR或单元阵列区域CAR中。
图10至图12是俯视图，其每个示意性地示出了根据本发明构思的示例性实施方式的三维半导体存储器件的单元阵列结构。为了简洁描述，先前描述的元件可以由相同的附图标记标识，而没有重复其重复描述。
如图10至图12所示，蚀刻停止图案ES可以以不同的形状提供。图10示出了岛型的蚀刻停止图案ES，其中沿第一方向D1和第二方向D2延伸的所有第一子图案ES1和第二子图案ES2彼此间隔开。可替代地，图11和图12示出了蚀刻停止图案ES的两种结构，其中第一子图案ES1和第二子图案ES2中的一个具有线形形状。例如，在图11所示的示例性实施方式中，第一子图案ES1具有线形形状并且在第一方向D1上连续地延伸。第二子图案ES2具有其中每个第二子图案(例如，在第一方向D1和/或第二方向D2上)彼此分开的岛状构造。在图12的示例性实施方式中，第二子图案ES2具有线形形状并且在第二方向D2上连续地延伸，第一子图案ES1具有其中每个子图案(例如，在第一方向D1上)彼此分离的岛状构造。然而，本发明构思的示例性实施方式不限于蚀刻停止图案ES的这些示例结构，蚀刻停止图案ES的结构可以根据划分结构DIT的布置和形状而被不同地改变。
图13和图14是剖视图，其分别沿图5的线I-I'和II-II'截取以示出根据本发明构思的示例性实施方式的三维半导体存储器件。为了简洁描述，先前描述的元件可以由相同的附图标记标识，而没有重复其重复描述。
参照图13和图14，连接到划分结构DIT的下部的蚀刻停止图案ES可以设置在外围电路结构PS和源结构SC之间。在图13和图14所示的示例性实施方式中，蚀刻停止图案ES可以设置在与水平图案100a和100b相同的高度处。例如，蚀刻停止图案ES可以具有位于与水平图案100a和100b的顶表面相同的高度处的顶表面，并且可以具有位于与水平图案100a和100b的底表面相同的高度处的底表面。与其中蚀刻停止图案ES直接设置在蚀刻停止层60的顶表面上并且中间层间绝缘层65覆盖蚀刻停止图案ES的顶表面和侧表面的图6的示例性实施方式相比，蚀刻停止图案ES的底表面可以(例如，在第三方向D3上)设置在中间层间绝缘层65的顶表面上。在示例性实施方式中，蚀刻停止图案ES以及水平图案100a和100b可以使用相同的材料同时形成，并且可以被图案化以形成彼此分离的图案。在示例性实施方式中，蚀刻停止图案ES可以具有与水平图案100a和100b相同的厚度(例如，在第三方向D3上的长度)。例如，蚀刻停止图案ES以及水平图案100a和100b的厚度可以在从大约
Figure BDA0002536287500000161
至大约
Figure BDA0002536287500000162
的范围内。
图15、图18、图21和图24是根据本发明构思的示例性实施方式的剖视图，其沿图5的线I-I'截取以示出制造三维半导体存储器件的方法。图16、图19、图22和图25是沿图15的线II-II'截取的剖视图。图17、图20、图23和图26是沿图5的线III-III'截取的剖视图。
参照图15至图17，外围电路结构PS可以形成在半导体衬底1上。半导体衬底1可以包括芯片区和划线区，如先前参考图1所述。半导体衬底1可以是硅晶片。外围电路结构PS的形成可以包括：在半导体衬底1上形成外围逻辑电路PTR；形成外围互连结构，诸如连接到外围逻辑电路PTR的外围接触插塞31和外围电路线33；以及形成下部层间绝缘层50。在示例性实施方式中，可以单独地准备包括外围电路结构PS的第一晶片，并且可以在第二晶片上形成下面将描述的单元阵列结构CS。然后可以执行接合工艺以将第一晶片和第二晶片彼此接合以形成半导体器件。
用作外围逻辑电路PTR的行解码器和列解码器、页面缓冲器和控制电路可以形成在半导体衬底1的每个芯片区上。在示例性实施方式中，外围逻辑电路PTR的形成可以包括：在半导体衬底1中形成器件隔离层11以限定有源区；然后在半导体衬底1上形成外围栅电极。
外围互连结构的形成可以包括：形成外围接触插塞31以穿透下部层间绝缘层50的部分；以及形成连接到外围接触插塞31的外围电路线33。在形成外围逻辑电路PTR以及外围互连结构31和33之后，下部层间绝缘层50可以形成为(例如，在第三方向D3上)覆盖半导体衬底1的整个顶表面。下部层间绝缘层50可以包括单个绝缘层或多个堆叠的绝缘层。在示例性实施方式中，下部层间绝缘层50可以包括硅氧化物层、硅氮化物层、硅氮氧化物层和低k电介质层中的至少一个。
蚀刻停止层60和中间层间绝缘层65可以顺序地形成在下部层间绝缘层50上。例如，蚀刻停止层60可以(例如，在第三方向D3上)直接形成在下部层间绝缘层上。中间层间绝缘层65可以(例如，在第三方向D3上)直接形成在蚀刻停止层60上。在示例性实施方式中，蚀刻停止层60可以由相对于下部层间绝缘层50具有蚀刻选择性的绝缘材料形成，或包括所述绝缘材料。例如，蚀刻停止层60可包括硅氮化物层或硅氮氧化物层。在示例性实施方式中，中间层间绝缘层65可以由与下部层间绝缘层50相同的材料形成，或包括与下部层间绝缘层50相同的材料。
蚀刻停止图案ES可以形成在蚀刻停止层60上。例如，蚀刻停止图案ES可以通过直接在蚀刻停止层60的顶表面上形成多晶硅层并且图案化该多晶硅层来形成。此后，中间层间绝缘层65可以形成在提供有蚀刻停止图案ES的蚀刻停止层60上。在替代实施方式中，蚀刻停止层60可以与水平图案同时形成，这将在下面描述，然后可以被图案化以形成彼此分离的图案。
在形成外围电路结构PS之后，可以形成水平图案100a和100b以(例如，在第三方向D3上)覆盖外围电路结构PS。在示例性实施方式中，可以通过在中间层间绝缘层65上形成半导体层并图案化该半导体层来形成水平图案100a和100b。在示例性实施方式中，可以通过沉积多晶硅层以(例如，在第三方向D3上)覆盖半导体衬底1的整个顶表面来形成水平图案100a和100b。在示例性实施方式中，在多晶硅层的沉积期间，多晶硅层可以被掺有第一导电类型的杂质。
在示例性实施方式中，水平图案100a和100b可以形成为在第一方向D1和/或第二方向D2上彼此间隔开，如图4A所示。第一绝缘穿透层105可以形成为填充水平图案100a和100b之间的区域。在示例性实施方式中，第一绝缘穿透层105可以由硅氧化物形成或包括硅氧化物。此后，可以执行平坦化工艺以暴露水平图案100a和100b的顶表面。在示例性实施方式中，水平图案100a和100b可以形成在簇区域MTR中，并且第一绝缘穿透层105可以形成在簇区域MTR(例如，在第一方向D1和/或第二方向D2上的簇区域MTR)之间的划分区域DV中。
第一牺牲图案51和第二牺牲图案53可以顺序地形成在水平图案100a和100b上，并且开口OP1可以形成为穿透第二牺牲图案53。如图17的示范性实施方式中所示，开口OP1可以暴露第一牺牲图案51(例如，第一牺牲图案的顶表面)。此后，可以形成第三牺牲图案55以填充开口OP1并覆盖第二牺牲图案53。在示例性实施方式中，第一牺牲图案51和第三牺牲图案55可以由硅氧化物形成或包括硅氧化物。第二牺牲图案53可以由例如硅氮化物或多晶硅形成，或包括例如硅氮化物或多晶硅。
初始导电源图案PSC可以形成在第三牺牲图案55上。在簇区域MTR中，初始导电源图案PSC可以形成为覆盖水平图案100a和100b。初始导电源图案PSC可以延伸到划分区域DV以形成突出图案PP。在示例性实施方式中，相邻簇区域MTR中的初始导电源图案PSC可以通过延伸到划分区域DV的突出图案PP彼此连接。第一至第三牺牲图案51、53和55也可以通过用于形成初始导电源图案PSC的图案化工艺来图案化，因此，第一至第三牺牲图案51、53和55可以具有与初始导电源图案PSC基本相同的平面形状。
在示例性实施方式中，初始导电源图案PSC可以在晶片的边缘处覆盖半导体衬底1的边缘的顶表面。换句话说，初始导电源图案PSC可以在晶片的边缘处与半导体衬底1直接接触。
第二绝缘穿透层107可以形成在第一绝缘穿透层105上以填充其中没有形成初始导电源图案PSC以及第一至第三牺牲图案51、53和55的区域。第二绝缘穿透层107可以由例如硅氧化物形成或包括例如硅氧化物。
参照图18至图20，可以在初始导电源图案PSC上形成模结构120。模结构120可以分别形成在水平图案100a和100b上。每个模结构120可包括(例如，在第三方向D3上)交替且重复地堆叠的牺牲层SL和绝缘层ILD。在示例性实施方式中，可以使用热化学气相沉积(热CVD)工艺、等离子体增强化学气相沉积(PE-CVD)工艺或原子层沉积(ALD)工艺形成牺牲层SL和绝缘层ILD。牺牲层SL可以由这样的材料形成：其可以以相对于绝缘层ILD的蚀刻选择性被蚀刻。例如，牺牲层SL可以由能被选择性地蚀刻而不会过度蚀刻绝缘层ILD的材料形成。在示例性实施方式中，牺牲层SL和绝缘层ILD在使用化学溶液的湿蚀刻工艺中可以具有高的蚀刻选择性，并且在使用蚀刻气体的干蚀刻工艺中可以具有低的蚀刻选择性。在示例性实施方式中，牺牲层SL和绝缘层ILD可以由相对于彼此具有蚀刻选择性的不同绝缘材料形成。例如，牺牲层SL可以由硅氮化物层形成，绝缘层ILD可以由硅氧化物层形成。
模结构120的形成可以包括执行修整工艺。在示例性实施方式中，修整工艺可以包括以下步骤：在层状结构上形成掩模图案；蚀刻层状结构的一部分；减小掩模图案的水平区域；以及去除掩模图案。在去除掩模图案的步骤之前，可以重复几次蚀刻层状结构的一部分并减小掩模图案的水平区域的步骤。作为修整工艺的结果，每个模结构120可以具有在每个簇区域MTR的边缘部分中的阶梯结构。
上部层间绝缘层150可以形成为填充模结构120之间的区域。上部层间绝缘层150的形成可以包括厚沉积绝缘层以覆盖模结构120并对该绝缘层执行平坦化工艺。上部层间绝缘层150可以由相对于牺牲层SL具有蚀刻选择性的绝缘材料形成。
参照图21至图23，可以形成多个垂直结构VS以穿透模结构120。垂直结构VS的形成可以包括形成(例如，在第三方向D3上)穿透模结构120的垂直孔VH。例如，垂直孔VH的形成可以包括形成硬掩模图案以覆盖模结构120，并且使用硬掩模图案作为蚀刻掩模来各向异性地蚀刻模结构120。在示例性实施方式中，在模结构120上的各向异性蚀刻工艺可以是等离子体蚀刻工艺、反应离子蚀刻(RIE)工艺、电感耦合等离子体反应离子蚀刻(ICP-RIE)工艺或离子束蚀刻(IBE)工艺。
根据本发明构思的示例性实施方式，在使用高功率等离子体执行各向异性刻蚀工艺的实施方式中，可以由等离子体中的离子和/或自由基引起的正电荷使水平图案100a和100b由垂直孔VH暴露的表面带电。另外，根据本发明构思的示例性实施方式，在制造三维半导体器件期间，可以将半导体衬底1放置在半导体制造设备的支撑件上，并且在用于形成垂直孔VH对各向异性蚀刻期间，可以将来自该支撑件的接地电压施加到半导体衬底1。
在使用等离子体的各向异性蚀刻工艺期间，水平图案100a和100b可以通过包括突出图案PP的初始导电源图案PSC彼此连接，并且可以在晶片的边缘处直接与半导体衬底1的边缘的顶表面接触。因此，在垂直孔VH的形成期间使水平图案100a和100b的表面带电的正电荷可以通过半导体衬底1释放到外部。
如上所述，由于可以在垂直孔VH的形成期间将接地电压施加到初始导电源图案PSC，因此可以防止水平图案100a和100b上的正电荷引起电弧放电问题。
然后，可以在垂直孔VH中形成垂直结构VS。如上所述，垂直结构VS可以由半导体材料或导电材料中的至少一种形成，或包括半导体材料或导电材料中的至少一种。在示例性实施方式中，在形成垂直结构VS之前，参考图9描述的数据存储图案DSP可以形成在垂直孔VH中。
第一层间绝缘层160可以形成为覆盖垂直结构VS，并且划分沟槽DH可以形成在划分区域DV中。划分沟槽DH可以形成为穿透第一层间绝缘层160和上部层间绝缘层150，并且将初始导电源图案PSC划分成在划分区域DV中彼此分离的第一导电源图案SCP1。此外，划分沟槽DH可以形成为暴露蚀刻停止图案ES的顶表面。在示例性实施方式中，划分沟槽DH可以不穿透蚀刻停止图案ES，并且蚀刻停止图案ES可以防止当外围电路线33被划分沟槽DH暴露时可能发生的互连线的损坏。因此，蚀刻停止图案ES可以防止由损坏的互连线引起的金属污染问题。
此后，栅极划分区域GIR可以形成为在第一方向D1上从簇区域MTR延伸并且垂直地(例如，在第三方向D3上)穿透模结构120。在示例性实施方式中，可以通过与用于划分沟槽DH的蚀刻工艺相同的蚀刻工艺来形成栅极划分区域GIR。然而，本发明构思的示例性实施方式不限于此。栅极划分区域GIR可以穿透第一导电源图案SCP1并且可以暴露水平图案100a和100b。栅极划分区域GIR的至少一部分可以暴露第一至第三牺牲图案51、53和55。
参照图24至图26，可以将第一至第三牺牲图案51、53和55替换为第二导电源图案SCP2。例如，可以去除第一至第三牺牲图案51、53和55，并且可以在第一至第三牺牲图案51、53和55被去除的区域中形成第二导电源图案SCP2。第一至第三牺牲图案51、53和55可以被选择性地去除。例如，在示例性实施方式中，可以选择性地去除由划分区域DV暴露的第二牺牲图案53，并且随后可以一起选择性地去除第一牺牲图案51和第三牺牲图案55。第一至第三牺牲图案51、53和55的位于距栅极划分区域GIR相对较远的区域中的部分，可以保留在划分区域DV中。换句话说，可以在划分区域DV中形成包括第一至第三剩余牺牲图案51、53和55的剩余模图案RM。在第一至第三牺牲图案51、53和55的去除期间，牺牲层SL和绝缘层ILD的侧壁可以覆盖有保护层。
参照回图5至图9，可以执行替换工艺以用电极EL替换模结构120的牺牲层SL。因此，可以形成包括垂直堆叠在水平图案100a和100b上的电极EL的电极结构ST。例如，可以去除由划分沟槽DH暴露的牺牲层SL，以在绝缘层ILD之间形成栅极区域。在其中牺牲层SL是硅氮化物层并且绝缘层ILD是硅氧化物层的实施方式中，可以通过各向同性蚀刻工艺来执行牺牲层SL的去除，在该各向同性蚀刻工艺中使用包括磷酸的蚀刻溶液。
然后可以在栅极区域中形成电极EL。每个电极EL可以包括顺序沉积的阻挡金属层和金属层。电极结构ST可以在每个簇区域MTR的边缘处具有阶梯结构。
第一绝缘间隔物SS1和公共源电极CSP可以分别形成在栅极划分区域GIR中。公共源电极CSP可以连接到水平图案100a和100b。在示例性实施方式中，公共源电极CSP可以由选自掺杂多晶硅、金属或导电金属氮化物的至少一种化合物形成，或包括所述至少一种化合物。第二层间绝缘层165可以形成为覆盖公共源电极CSP。
穿透插塞TPLG可以形成为垂直地(例如，在第三方向D3上)穿透第一和第二层间绝缘层160和165、上部层间绝缘层150、第一和第二绝缘穿透层105和107、中间层间绝缘层65以及蚀刻停止层60，并连接到外围电路线33。在示例性实施方式中，第二绝缘间隔物SS2可以形成为覆盖穿透孔的侧表面，并且随后可以形成穿透插塞TPLG。
单元接触插塞PLG可以形成为垂直地(例如，在第三方向D3上)穿透第一层间绝缘层160和第二层间绝缘层165以及上部层间绝缘层150，并分别联接到电极EL的端部。另外，位线接触插塞BPLG可以形成为电连接到垂直结构VS。
上述的位线BL和连接线CL可以形成在第二层间绝缘层165上。此后，可以通过切割或划片机器沿着划线区20(例如，见图1)切割半导体衬底1，因此，可以将形成在半导体衬底1上的三维半导体器件与多个半导体芯片分开。
图27是剖视图，其沿着图5的线II-II'截取以示出根据本发明构思的示例性实施方式的三维半导体存储器件。
如图27的示例性实施方式中所示，电极结构可以包括第一电极结构ST1和(例如，在第三方向D3上)在第一电极结构ST1上的第二电极结构ST2。第一电极结构ST1的最上面的电极EL与第二电极结构ST2的最下面的电极EL之间的距离(例如，在第三方向D3上的距离)可以大于第一电极结构ST1的最上面的电极EL与最下面的电极EL之间的相应距离。
提供为穿透第一电极结构ST1和第二电极结构ST2的数据存储图案DSP和垂直结构VS可以在第一电极结构ST1和第二电极结构ST2之间的界面附近具有阶梯结构TS3。例如，数据存储图案DSP和垂直结构VS可以提供在穿透第一电极结构ST1和第二电极结构ST2中的每个的沟道孔中。在示例性实施方式中，可以分别对第一电极结构ST1和第二电极结构ST2执行单独的图案化工艺，以在第一电极结构ST1和第二电极结构ST2的每个中形成沟道孔。阶梯结构TS3可以是分别对第一电极结构ST1和第二电极结构ST2执行图案化工艺的结果。
根据本发明构思的示例性实施方式，在使用高频功率的工艺期间，包括多个簇区域的水平图案可以通过源结构被接地。因此，当执行使用高频功率的工艺来制造三维半导体存储器件时，可以防止由在水平图案中带电的正电荷引起的电弧放电问题。
根据本发明构思的示例性实施方式，可以防止在水平图案的分离期间外围电路线被暴露时可能发生的互连线的损坏，并防止由损坏的互连线引起的金属污染问题。
尽管已经具体示出和描述了本发明构思的示例性实施方式，但是本领域的普通技术人员将理解，可以在不脱离所附权利要求的精神和范围的情况下在形式和细节上进行变化。

Claims (20)

1.一种半导体存储器件，包括：
水平图案，设置在外围电路结构上并在第一方向上彼此间隔开；
设置在所述水平图案上的存储器结构，所述存储器结构包括源结构和电极结构；
在所述第一方向上设置在相邻的水平图案之间的划分结构，所述划分结构被配置为将相邻的存储器结构的所述源结构彼此分离；以及
蚀刻停止图案，设置在所述水平图案之间并且设置在比所述源结构的高度低的高度处，所述蚀刻停止图案连接到所述划分结构的下部。
2.根据权利要求1所述的半导体存储器件，其中，所述蚀刻停止图案包括在所述第一方向上延伸的第一子图案和在与所述第一方向交叉的第二方向上延伸的第二子图案。
3.根据权利要求2所述的半导体存储器件，其中：
所述水平图案的每个包括平行于所述第一方向的第一边缘和平行于所述第二方向的第二边缘；
所述第一子图案沿所述第一边缘延伸；以及
所述第二子图案沿所述第二边缘延伸。
4.根据权利要求2所述的半导体存储器件，其中：
所述第一子图案包括多个第一子图案；
所述第二子图案包括多个第二子图案；以及
所述蚀刻停止图案具有由彼此交叉的所述多个第一子图案和所述多个第二子图案形成的网格形状。
5.根据权利要求1所述的半导体存储器件，其中，所述蚀刻停止图案由相对于硅氧化物层和硅氮化物层具有蚀刻选择性的非金属材料形成。
6.根据权利要求5所述的半导体存储器件，其中，所述蚀刻停止图案包括多晶硅。
7.根据权利要求2所述的半导体存储器件，其中，所述蚀刻停止图案在所述第一方向上的宽度大于所述划分结构在所述第一方向上的宽度。
8.根据权利要求2所述的半导体存储器件，其中，所述蚀刻停止图案在所述第二方向上的宽度大于所述划分结构在所述第二方向上的宽度。
9.根据权利要求1所述的半导体存储器件，其中，所述划分结构具有条形或矩形形状。
10.根据权利要求1所述的半导体存储器件，其中，所述蚀刻停止图案的顶表面位于比所述水平图案的底表面低的高度。
11.根据权利要求1所述的半导体存储器件，其中：
所述蚀刻停止图案的顶表面位于与所述水平图案的顶表面相同的高度；以及
所述蚀刻停止图案的底表面位于与所述水平图案的底表面相同的高度。
12.根据权利要求1所述的半导体存储器件，还包括：
剩余模图案，设置在所述第一方向上相邻的水平图案之间以及在所述半导体存储器件的厚度的方向上在所述源结构与所述蚀刻停止图案之间，
其中，所述划分结构被配置为在所述第一方向上分离所述剩余模图案。
13.根据权利要求12所述的半导体存储器件，其中：
所述源结构包括设置在所述水平图案上的第一导电源图案和设置在所述第一导电源图案与所述水平图案之间的第二导电源图案，以及
所述第二导电源图案位于与所述剩余模图案的高度相同的高度。
14.根据权利要求13所述的半导体存储器件，其中，所述剩余模图案的顶表面与所述第一导电源图案的底表面接触。
15.根据权利要求13所述的半导体存储器件，其中：
所述第二导电源图案的侧壁设置在所述水平图案上；以及
所述第一导电源图案的侧壁与所述划分结构的侧壁接触。
16.根据权利要求1所述的半导体存储器件，还包括：
将所述存储器结构连接到所述外围电路结构的穿透插塞，
其中，所述穿透插塞在所述第一方向上与所述蚀刻停止图案和所述划分结构间隔开。
17.根据权利要求16所述的半导体存储器件，其中，所述划分结构的底表面位于比所述穿透插塞的底表面高的高度。
18.根据权利要求1所述的半导体存储器件，其中，所述蚀刻停止图案的厚度在
Figure FDA0002536287490000021
至大约
Figure FDA0002536287490000022
的范围内。
19.一种半导体存储器件，包括：
水平图案，设置在外围电路结构上并彼此间隔开，其中划分区域在第一方向上插置在所述水平图案之间，所述划分区域包括第一绝缘穿透层；
设置在所述水平图案上的存储器结构，所述存储器结构包括源结构和在所述源结构上的电极结构；
垂直结构，穿透所述电极结构并连接到所述源结构；
设置在所述划分区域中的划分结构，所述划分结构被配置为将相邻的存储器结构的所述源结构彼此分离；
蚀刻停止图案，设置在所述水平图案之间并且设置在低于所述水平图案的高度的高度处，所述蚀刻停止图案连接到所述划分结构的下部；以及
穿透插塞，配置为将所述存储器结构连接到所述外围电路结构，
其中，所述源结构包括设置在所述水平图案上的第一导电源图案和设置在所述第一导电源图案与所述水平图案之间的第二导电源图案，以及
所述第一导电源图案延伸到所述划分区域并且连接到所述划分结构的侧壁。
20.根据权利要求19所述的半导体存储器件，还包括：
剩余模图案，设置在所述第一导电源图案和所述第一绝缘穿透层之间并且处于与所述第二导电源图案相同到高度，
其中，所述划分结构在水平方向上分离所述剩余模图案。
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